JP2001143493A - 半導体メモリ集積回路 - Google Patents

Abstract

(57)【要約】 【課題】ＳＲＡＭのカラム冗長回路による余分な電流消
費を抑制する。 【解決手段】メモリセルアレイのうちの選択されたセク
ションにおける複数のノーマルカラムの各ビット線プリ
チャージ回路PREQを第１のビット線プリチャージ信号PQ
n で共通に制御し、メモリセルアレイに付加された複数
の冗長カラムRDA〜RDC の各ビット線プリチャージ回路
を第２のビット線プリチャージ信号PQRDA〜PQRDC で別
々に制御する。複数の冗長カラムのうち、使用される冗
長カラムを選択した時にはそのビット線プリチャージ回
路をオン状態に制御し、未使用の冗長カラムのビット線
プリチャージ回路はオフ状態に制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ集積
回路に係り、特にカラム冗長（リダンダンシー）回路を
備えたスタティック型メモリ（ＳＲＡＭ）に関するもの
で、例えば低消費電力を必要とする携帯電話機などに使
用されるものである。

【０００２】

【従来の技術】ＳＲＡＭのチップ生産の歩留まりを向上
するために、チップ内の不良メモリセルを予備セルで置
換して救済する冗長回路が用いられている。この冗長回
路は、メモリセルアレイにおける不良セルを含む不良ロ
ウあるいはそれを含む複数のロウを置換単位とし、また
は、不良セルを含む不良カラムを置換単位として置換す
るように構成されている。

【０００３】従来、不良カラムを置換単位として置換す
るカラム冗長回路は、フューズ素子のブローのプログラ
ミング処理によって不良カラムのアドレスを記憶してお
き、このアドレス入力が不良カラムアドレスに一致した
時には不良カラムを選択不可能とし、代わりに予備とし
て配置されてあるカラムのセルを活性化（選択）するも
のである。

【０００４】図７は、従来のＳＲＡＭのパターンレイア
ウトの一例を示している。

【０００５】図７において、SEC1〜SECnはメモリセルア
レイが複数に分割されたセクション（サブアレイ）であ
り、上記メモリセルアレイの一端側には例えば数個の冗
長カラムからなる冗長カラム部RSECが付加されている。

【０００６】図８は、図７中のメモリセルアレイの一端
側の２個のセクションSECn-1、SECnおよび冗長カラム部
RSECの冗長カラム（本例では表示の簡単化のために３個
の冗長カラムRDA 〜RDC を示す）を取り出して具体例を
示している。

【０００７】WLn-1(0)〜WLn-1(m)はセクションSECn-1の
ワード線（サブワード線）、WLn(0)〜WLn(m)はセクショ
ンSECnおよび冗長カラム部RSECのワード線（サブワード
線）である。

【０００８】各カラム（ノーマルカラムおよび冗長カラ
ム）は、一対のビット線BL、/BL に複数個のＳＲＡＭセ
ルCELLが接続されており、この一対のビット線BL、/BL
とプリチャージ電源との間にはビット線プリチャージ・
イコライズ回路PREQおよびフューズ素子（カラムフュー
ズ）FUSEが接続されている。各ビット線プリチャージ・
イコライズ回路PREQは、各ビット線BL、/BL にそれぞれ
直列に接続されているプリチャージ用トランジスタTPと
ビット線対BL、/BL 間に接続されているイコライズ用ト
ランジスタTEとからなる。

【０００９】前記セクションSECn-1の各ビット線プリチ
ャージ・イコライズ回路PREQはビット線イコライズ信号
PQn-1 により共通に制御され、前記セクションSECnおよ
び冗長カラム部RSECの各ビット線プリチャージ・イコラ
イズ回路PREQはビット線イコライズ信号PQn により共通
に制御される。

【００１０】図７のＳＲＡＭにおいて、あるセクション
のあるノーマルカラムに接続されているメモリセルの中
に不良セルが存在する場合は、この不良セルを含む不良
カラムに代えて、複数用意された冗長カラムのいずれか
を選択して使用し、前記不良セルと同じ行の冗長セルを
ワード線により選択して置換するように構成されてい
る。この際、不良アドレス記憶回路（図示せず）のフュ
ーズ素子（図示せず）をプログラミング処理によって熔
断（ブロー）しておく。これとともに、不良カラムのカ
ラムフューズも熔断しておく。

【００１１】これに対して、上記ＳＲＡＭに不良セルが
存在しない場合は、複数用意された冗長カラムRDA 、RD
B 、RDC は使用されない。

【００１２】上記した構成のＳＲＡＭにおいては、ＳＲ
ＡＭチップのアクティブ時に、アドレス信号により例え
ばセクションSECn-1のあるワード線が活性化されると、
このセクションSECn-1の選択されたノーマルカラムでは
プリチャージ電源からカラムフューズFUSEおよびビット
線負荷（ビット線プリチャージ用トランジスタTP）を介
して選択行のメモリセルCELLヘ貫通電流（i0，i0' 〜i
1,I1'）が発生する。この場合、不良カラムに代えて冗
長カラムが選択されると、この冗長カラムに貫通電流が
発生する。

【００１３】しかし、従来は、前記したように不良カラ
ムのカラムフューズFUSEは熔断しているが、未使用の冗
長カラムのカラムフューズFUSEは、ブロー工程に伴うコ
ストアップを避けるために敢えてブローを行っていない
ので、前記したようにワード線が活性化された時には、
未使用の冗長カラムにも不要にも貫通電流が発生したま
まになる。

【００１４】換言すれば、不良カラムが存在しない場合
には、ワード線の活性化時に選択されたノーマルカラム
分のみの電流消費で済ませることが望ましいが、未使用
の全ての冗長カラムRDA 〜RDC 分だけ余分な貫通電流を
流し続けることになる。

【００１５】

【発明が解決しようとする課題】上記したように従来の
ＳＲＡＭのカラム冗長回路は、未使用の冗長カラムによ
る余分な電流消費が存在し、近年の低消費電力化の要求
に逆行するという問題があった。

【００１６】本発明は上記の問題点を解決すべくなされ
たもので、ＳＲＡＭのカラム冗長回路による余分な電流
消費を抑制し得る半導体メモリ集積回路を提供すること
を目的とする。

【００１７】

【課題を解決するための手段】本発明の半導体メモリ集
積回路は、複数個のメモリセルが行列状に配置され、複
数のカラムを単位として複数のセクションに分割された
メモリセルアレイと、前記メモリセルアレイに付加され
た複数の冗長カラムと、前記複数のセクションに対応し
て設けられ、選択されたセクションにおける複数のノー
マルカラムの各ビット線プリチャージ回路を共通に制御
する第１の制御信号を生成する複数個の第１の制御信号
生成回路と、前記複数の冗長カラムに対応して設けら
れ、各冗長カラムのビット線プリチャージ回路を別々に
制御する第２の制御信号を対応して生成する複数個の第
２の制御信号生成回路とを具備し、前記各セクションに
おいて、ノーマルカラムは、一対のビット線とプリチャ
ージ電源との間にフューズ素子が挿入されており、前記
フューズ素子は不良セルが存在するノーマルカラムでは
切断されており、前記各第２の制御信号生成回路は、各
対応する前記冗長カラムのうちで置換に使用される冗長
カラムを選択した時にはその冗長カラムのビット線プリ
チャージ回路をプリチャージ期間にオン状態に制御し、
未使用の冗長カラムのビット線プリチャージ回路はオフ
状態に制御することを特徴とする。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１９】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＳＲＡＭの一部を示している。

【００２０】第１の実施の形態に係るＳＲＡＭは、図７
および図８を参照して前述した従来例のＳＲＡＭと比べ
て、セクションSECnの各ノーマルカラムのビット線負荷
トランジスタTPと冗長カラム部RSECの各冗長カラムRDA
〜RDC のビット線負荷トランジスタTPは別々の信号（ビ
ット線イコライズ・プリチャージ信号）で制御される点
が異なり、その他は同じである。

【００２１】即ち、図１において、SECn-1およびSECnは
図７に示したようにメモリセルアレイが複数に分割され
たセクションのうちの一端側の２個のセクションであ
り、RDA 〜RDC は上記メモリセルアレイに付加された冗
長カラム部RSECの冗長カラムを代表的に示している。

【００２２】WLn-1(0)〜WLn-1(m)はセクションSECn-1の
ワード線（サブワード線）、WLn(0)〜WLn(m)はセクショ
ンSECnおよび冗長カラム部RSECのワード線（サブワード
線）である。

【００２３】各カラム（ノーマルカラムおよび冗長カラ
ム）は、一対のビット線BL、/BL に複数個のＳＲＡＭセ
ルCELLが接続されており、この一対のビット線BL、/BL
とプリチャージ電源との間にはビット線プリチャージ・
イコライズ回路PREQおよびフューズ素子（カラムフュー
ズ）FUSEが接続されている。各ビット線プリチャージ・
イコライズ回路PREQは、各ビット線BL、/BL にそれぞれ
直列に接続されているプリチャージ用トランジスタTPと
ビット線対BL、/BL 間に接続されているイコライズ用ト
ランジスタTEとからなる。

【００２４】前記セクションSECn-1の各ビット線プリチ
ャージ・イコライズ回路PREQはビット線イコライズ信号
PQn-1 により共通に制御され、前記セクションSECnの各
ビット線プリチャージ・イコライズ回路PREQはビット線
イコライズ信号PQn により共通に制御される。

【００２５】前記冗長カラム部RSECの複数用意された冗
長カラムRDA 〜RDC の各ビット線プリチャージ・イコラ
イズ回路PREQは対応してビット線イコライズ・プリチャ
ージ信号PQRDA 〜PQRDC により別々に制御される。

【００２６】図２は、図１中のビット線イコライズ・プ
リチャージ信号PQn およびPQRDA 〜PQRDC を生成する回
路を代表的に取り出して一例を示すブロック図である。

【００２７】図３（ａ）は、図２中の信号PQn を生成す
るパルス発生回路Pulse を取り出して一例を示す回路図
である。図３（ｂ）は、図２中の信号PQRDA 〜PQRDC を
生成するパルス発生回路Pulse-A 〜Pulse-C 回路および
それに対応して接続されているラッチ回路LT-A〜LT-Cの
うちの１組を代表的に取り出して一例を示す回路図であ
る。

【００２８】図２において、ノーマルカラム用のパルス
発生回路Pulse は、ビット線イコライズ信号EQと、アド
レス信号の一部がプリデコーダ（図示せず）でデコード
されて生成されたセクションアドレス信号Sec Add を受
けて、ビット線イコライズ・プリチャージ信号PQn を発
生するものである。

【００２９】このパルス発生回路Pulse は、図３（ａ）
に示すように、ビット線イコライズ信号EQおよびセクシ
ョンアドレス信号Sec Add が入力するナンド回路31と、
このナンド回路31の出力信号が入力する例えば二段のイ
ンバータ回路からなる遅延回路32と、この遅延回路32の
出力信号および前記ナンド回路31の出力信号が入力する
ノア回路33と、このノア回路33の出力信号を反転させて
ビット線イコライズ・プリチャージ信号PQn を出力する
インバータ回路34とからなる。

【００３０】図２中、ラッチ回路LT-A〜LT-Cは、各対応
して上記イネーブル制御信号enable-A〜enable-Cを生成
するために設けられており、それぞれのラッチ入力ノー
ドａと電源電位（VCC ）ノードとの間に各対応してラッ
チ入力フューズ素子FUSE-A〜FUSE-Cが接続されている。

【００３１】このラッチ回路LT-A〜LT-Cのそれぞれは、
図３（ｂ）に示すように、VCC ノードと接地電位（VSS
）ノードとの間に直列に接続され、各ゲートが前記ラ
ッチ入力ノードａに接続された１個のＰＭＯＳトランジ
スタQPおよび３個のＮＭＯＳトランジスタQN1 〜QN3
と、前記ラッチ入力ノードａとVSS ノードとの間に接続
された第１の容量cap1と、前記ＰＭＯＳトランジスタQP
およびＮＭＯＳトランジスタQN1 の直列接続ノード（ラ
ッチ出力ノード）ｂとVCC ノードとの間に接続された第
２の容量cap2と、前記ラッチ入力ノードａとVSS ノード
との間に接続され、ゲートが前記ラッチ出力ノードｂに
接続されたたＮＭＯＳトランジスタQN4 とからなり、ラ
ッチ出力ノードｂから前記イネーブル制御信号enable-A
〜enable-Cのうちの１つを出力する。

【００３２】図２中、冗長カラムRDA 〜RDC 用のパルス
発生回路Pulse-A 〜Pulse-C のそれぞれは、ビット線イ
コライズ信号EQと、アドレス信号の一部がプリデコーダ
（図示せず）でデコードされて生成されたセクションア
ドレス信号Sec Add を受け、各対応してイネーブル制御
信号enable-A〜enable-Cにより制御されて前記ビット線
イコライズ・プリチャージ信号PQRDA 〜PQRDC を発生す
るものである。

【００３３】このパルス発生回路Pulse-A 〜Pulse-C の
それぞれは、図３（ｂ）に示すように、イネーブル制御
信号enable-A〜enable-Cのうちの１つ、ビット線イコラ
イズ信号EQおよびセクションアドレス信号Sec Add が入
力するナンド回路35と、このナンド回路35の出力信号が
入力する例えば二段のインバータ回路からなる遅延回路
36と、この遅延回路36の出力信号および前記ナンド回路
35の出力信号が入力するノア回路37と、このノア回路37
の出力信号を反転させて前記ビット線イコライズ・プリ
チャージ信号PQRDA 〜PQRDC のうちの１つを出力するイ
ンバータ回路38とからなる。

【００３４】図１のＳＲＡＭにおいて、あるサブアレイ
のあるノーマルカラムに接続されているメモリセルの中
に不良セルが存在する場合は、この不良セルを含む不良
カラムに代えて、複数用意された冗長カラムRDA 、RDB
、RDC のうちのいずれか１つ（例えばRDA ）を選択し
て使用し、前記不良セルと同じ行の冗長セルをワード線
により選択して置換するように構成されている。

【００３５】この際、不良カラムのカラムフューズを熔
断しておき、かつ、置換する冗長カラムRDA のビット線
プリチャージ・イコライズ回路PREQの制御信号を生成す
るためのラッチ回路LT-Aに接続されているラッチ入力フ
ューズ（FUSE-A）も熔断しておく。これに対して、不良
カラムが存在しない場合は、冗長カラムRDA 、RDB 、RD
C は使用されない。

【００３６】図４は、図３（ｂ）の回路の動作例を示す
タイミング波形図である。

【００３７】次に、上記構成のＳＲＡＭにおけるラッチ
回路LT-A〜LT-Cおよびパルス発生回路Pulse-A 〜Pulse-
C のうち、代表的に、前記冗長カラムRDA 〜RDC のうち
の１つRDA に対応するラッチ回路LT-Aおよびパルス発生
回路Pulse-A の動作について、図４を参照しながら説明
する。

【００３８】フューズ素子FUSE-Aが切断されている場合
（冗長カラムRDA が使用される場合）には、ラッチ回路
LT-Aのラッチ出力ノードｂの電位（イネーブル制御信号
enable-A）は、VCC ノードから第２の容量cap2への充電
によりVCC （“Ｈ”レベル）になる。これにより、ＮＭ
ＯＳトランジスタN4はオン状態になり、第１の容量cap1
の電荷は放電し、ラッチ回路LT-Aのラッチ入力ノードａ
の電位はVSS （“Ｌ”レベル）になる。これにより、Ｐ
ＭＯＳトランジスタQPはオン状態、直列接続された３個
のＮＭＯＳトランジスタQN1 〜QN3 はそれぞれオフ状態
にラッチされる。 この時、パルス発生回路Pulse-A で
は、イネーブル制御信号enable-Aの“Ｈ”レベルにより
ナンド回路35はイネーブル状態になる。この状態におい
て、ビット線イコライズ信号EQとセクションアドレス信
号Sec Add によりパルス発生回路（Pulse-A ）が活性化
されると、冗長カラムRDA に対応してビット線イコライ
ズ・プリチャージ信号PQRDA が活性化する。

【００３９】即ち、パルス発生回路Pulse-A では、セク
ションアドレス信号Sec Add が“Ｈ”レベルの期間にビ
ット線イコライズ信号EQが“Ｈ”レベルになると、ナン
ド回路35の出力信号は“Ｌ”レベルになり、遅延回路36
の遅延時間後に遅延出力信号も“Ｌ”レベルになり、ノ
ア回路37の出力信号は一定時間だけ“Ｈ”レベルにな
る。これにより、インバータ回路38の出力信号（ビット
線イコライズ・プリチャージ信号PQRDA ）は一定期間
“Ｌ”レベル（活性状態）になり、冗長カラムRDAは、
ビット線プリチャージ・イコライズ回路PREQが一定期間
オン状態に制御され、読み出し待機状態になる。この状
態において、ワード線が活性化されると、この活性化期
間に選択セルCELLに向かって上記冗長カラムRDA のビッ
ト線BLあるいは/BL から貫通電流が流れる。

【００４０】これに対して、フューズ素子FUSE-Aが切断
されない場合（冗長カラムRDA が使用されない場合）に
は、第１の容量cap1はVCC ノードから充電されており、
ラッチ回路LT-Aのラッチ入力ノードａは、VCC ノードの
電位（“Ｈ”レベル）になる。これにより、ＰＭＯＳト
ランジスタQPはオフ状態、直列接続された３個のＮＭＯ
ＳトランジスタQN1 〜QN3 はそれぞれオン状態にラッチ
され、ラッチ回路LT-Aのラッチ出力ノードｂの電位（イ
ネーブル制御信号enable-A）はVSS （“Ｌ”レベル）に
なり、ＮＭＯＳトランジスタQN4 はオフ状態になる。

【００４１】この時、パルス発生回路Pulse-A では、イ
ネーブル制御信号enable-Aの“Ｌ”レベルによりナンド
回路35の出力信号は“Ｈ”レベルであり、ノア回路37の
出力信号は“Ｌ”レベルであり、インバータ回路38の出
力信号（ビット線イコライズ・プリチャージ信号PQRDA
）は“Ｈ”レベル（非活性状態）のままである。これ
により、冗長カラムRDA は、ビット線プリチャージ・イ
コライズ回路PREQがオフ状態に制御されるので、ワード
線が活性化されても上記冗長カラムRDA に貫通電流が流
れることはない。

【００４２】なお、パルス発生回路Pulse では、セクシ
ョンアドレス信号Sec Add が“Ｈ”レベルの期間にビッ
ト線イコライズ信号EQが“Ｈ”レベルになると、ナンド
回路31の出力信号は“Ｌ”レベルになり、遅延回路32の
遅延時間後に遅延出力信号も“Ｌ”レベルになり、ノア
回路33の出力信号は一定時間だけ“Ｈ”レベルになる。
これにより、インバータ回路34の出力信号（ビット線イ
コライズ・プリチャージ信号PQn ）は一定期間“Ｌ”レ
ベル（活性状態）になり、セクションSECnのノーマルカ
ラムは、ビット線プリチャージ・イコライズ回路PREQが
一定期間オン状態に制御され、読み出し待機状態にな
る。この状態において、ワード線が活性化されると、こ
の活性化期間に選択セルCELLに向かって上記ノーマルカ
ラムのビット線BLあるいは/BL から貫通電流が流れる。

【００４３】即ち、上記第１の実施の形態に係るＳＲＡ
Ｍにおいて、冗長カラムRDA 〜RDCを使用していない場
合には、各ラッチ入力フューズ素子FUSE-A〜FUSE-Cは切
断処理されないので、各ラッチ回路LT-A〜LT-Cのイネー
ブル制御信号出力の“Ｌ”レベルにより対応する各パル
ス発生回路Pulse-A 〜Pulse-C がディセーブル状態にな
る。この状態におい、各パルス発生回路Pulse-A 〜Puls
e-C がビット線イコライズ信号EQとセクションアドレス
信号Sec Add により活性化されても、各冗長カラムRDA
〜RDC に供給されるビット線イコライズ・プリチャージ
信号PQRDA 〜PQRDC は非活性状態のままであり、この状
態において冗長カラムRDA 〜RDC に交差しているワード
線が活性化されても冗長カラムのビット線から選択セル
に向かって貫通電流が流れることはない。

【００４４】これに対して、複数用意されている冗長カ
ラムの一部あるいは全部を使用する場合には、使用して
いる冗長カラムに対応するラッチ回路のラッチ入力フュ
ーズ素子が切断処理されるので、このラッチ回路のイネ
ーブル制御信号出力の“Ｈ”レベルにより対応するパル
ス発生回路がイネーブル状態になる。

【００４５】そして、上記パルス発生回路がビット線イ
コライズ信号EQとセクションアドレス信号Sec Add によ
り活性化されると、対応する冗長カラムに供給されるビ
ット線イコライズ・プリチャージ信号が一定期間活性化
され、上記冗長カラムが読み出し待機状態になる。この
状態において、上記冗長カラムに交差しているワード線
が活性化されると、この活性化期間に上記冗長カラムの
ビット線から選択セルに向かって貫通電流が流れるが、
それ以外の時には上記冗長カラムに貫通電流が流れるこ
とはない。

【００４６】したがって、第１の実施の形態に係るＳＲ
ＡＭによれば、カラム冗長回路の未使用時における電流
消費を抑制でき、さらには、カラム冗長回路の使用時に
おいても置換（選択）した冗長カラムのみしか電流を消
費しないので、低消費電力化に非常に有効である。

【００４７】＜第２の実施の形態＞図５は、本発明の第
２の実施の形態に係るＳＲＡＭにおけるビット線イコラ
イズ・プリチャージ信号PQn 、PQRDA 〜PQRDC を生成す
る回路の他の例を取り出して示している。

【００４８】図５に示す回路は、図２中に示した回路と
比べて、ラッチ回路LT-A〜LT-Cおよびラッチ入力フュー
ズ素子FUSE-A〜FUSE-Cに代えて、カラムプログラマブル
回路CPRG-A〜CPRG-Cおよびその入力側にカラムアドレス
プログラム用のフューズ素子群（FUSEA0,/FUSEA0）〜
（FUSEAm,/FUSEAm）が接続されている点が異なり、その
他は同じである。

【００４９】図６は、図５中のカラムプログラマブル回
路CPRG-A〜CPRG-Cのうちの１つCPRG-Aおよびその入力側
に接続されているカラムアドレスプログラム用のフュー
ズ素子群（FUSEA0,/FUSEA0）〜（FUSEAm,/FUSEAm）を代
表的に取り出して一例を示す回路図である。カラム選択
に必要な相補的なカラムアドレス信号(A0,/A0)〜(Am,/A
m)はカラムアドレスバッファ回路（図示せず）から与え
られる。

【００５０】カラムプログラマブル回路は、各ゲートに
カラムアドレス信号(A0,/A0)〜(Am,/Am)が入力し、各ソ
ースがVSS ノードに接続されたＮＭＯＳトランジスタ対
(TRNA0,/TRNA0)〜(TRNAm,/TRNAm)と、このＮＭＯＳトラ
ンジスタ対(TRNA0,/TRNA0)〜(TRNAm,/TRNAm)の各ドレイ
ンに対応して各ソースが接続されたＮＭＯＳトランジス
タ対(TRN0,/TRN0)〜(TRNm,/TRNm)と、このＮＭＯＳトラ
ンジスタ対(TRN0,/TRN0)〜(TRNm,/TRNm)の各ゲートとVS
S ノードとの間に対応して接続された抵抗素子対(RA0,/
RA0)〜(RAm,/RAm)と、前記ＮＭＯＳトランジスタ対(TRN
0,/TRN0)〜(TRNm,/TRNm)の各ドレインが共通接続された
ノードe と出力ノードとの間に接続された例えば二段の
インバータ回路61、62と、チップイネーブル信号/CE が
入力し、その反転信号を前記ノードe に供給するインバ
ータ回路63とを有する。

【００５１】そして、前記ＮＭＯＳトランジスタ対(TRN
0,/TRN0)〜(TRNm,/TRNm)の各ゲートとVCC ノードとの間
に対応してフューズ素子対（FUSEA0,/FUSEA0）〜（FUSE
Am,/FUSEAm）が接続されている。

【００５２】次に、図６の構成のカラムプログラマブル
回路の動作について説明する。

【００５３】フューズ素子対（FUSEA0,/FUSEA0）〜（FU
SEAm,/FUSEAm）が切断されない場合（冗長カラムRDA が
使用されない場合）には、ＮＭＯＳトランジスタ対(TRN
0,/TRN0)〜(TRNm,/TRNm)は、各ゲートにフューズ素子対
（FUSEA0,/FUSEA0）〜（FUSEAm,/FUSEAm）を介してVCC
が印加されるのでそれぞれオン状態である。一方、ＮＭ
ＯＳトランジスタ対(TRN0,/TRN0)〜(TRNm,/TRNm)は、各
ゲートに入力する相補的なカラムアドレス信号(A0,/A0)
〜(Am,/Am)のいずれか一方が“Ｈ”レベルであるので、
いずれか一方がオン状態である。これにより、ノードC
はVSS であり、出力ノードd のイネーブル制御信号enab
le-Aは“Ｌ”レベルである。

【００５４】この時、パルス発生回路Pulse-A では、図
４中に示したように、イネーブル制御信号enable-Aの
“Ｌ”レベルによりナンド回路35の出力信号は“Ｈ”レ
ベルであり、ノア回路37の出力信号は“Ｌ”レベルであ
り、インバータ回路38の出力信号（ビット線イコライズ
・プリチャージ信号PQRDA ）は“Ｈ”レベル（非活性状
態）のままである。これにより、冗長カラムRDA は、ビ
ット線プリチャージ・イコライズ回路PREQがオフ状態に
制御されるので、ワード線が活性化されても上記冗長カ
ラムRDA に貫通電流が流れることはない。

【００５５】これに対して、フューズ素子対（FUSEA0,/
FUSEA0）〜（FUSEAm,/FUSEAm）のいずれか一方が切断さ
れている場合（冗長カラムRDA が使用される場合）に
は、ＮＭＯＳトランジスタ対(TRN0,/TRN0)〜(TRNm,/TRN
m)は、各ゲートのいずれか一方が抵抗素子対(RA0,/RA0)
〜(RAm,/RAm)のいずれか一方を介してVSS が印加される
ので、いずれか一方がオフ状態である。一方、ＮＭＯＳ
トランジスタ対(TRN0,/TRN0)〜(TRNm,/TRNm)は、各ゲー
トに入力する相補的なカラムアドレス信号(A0,/A0)〜(A
m,/Am)のいずれか一方が“Ｌ”レベルであるので、いず
れか一方がオフ状態である。この場合、前記ＮＭＯＳト
ランジスタ対(TRN0,/TRN0)〜(TRNm,/TRNm)は、対応する
ＮＭＯＳトランジスタ対(TRN0,/TRN0)〜(TRNm,/TRNm)と
の直列接続経路がそれぞれオフ状態となるようにプログ
ラミング処理が施されている。これにより、ノードe は
インバータ回路63の出力で決まる電位になり、/CE が活
性状態（“Ｌ”レベル）の期間にはノードe は“Ｈ”レ
ベルになり、出力ノードのイネーブル制御信号enable-A
は“Ｈ”レベルになる。

【００５６】この時、パルス発生回路Pulse-A では、図
４中に示したように、イネーブル制御信号enable-Aの
“Ｈ”レベルによりナンド回路35はイネーブル状態にな
る。この状態において、ビット線イコライズ信号EQとセ
クションアドレス信号Sec Addにより活性化されると、
冗長カラムRDA に対応するビット線イコライズ・プリチ
ャージ信号PQRDA が一定期間“Ｌ”レベル（活性状態）
になる。これにより、冗長カラムRDA は、ビット線プリ
チャージ・イコライズ回路PREQが一定期間オン状態に制
御され、読み出し待機状態になる。この状態において、
ワード線が活性化されると、この活性化期間に上記冗長
カラムRDA のビット線から選択セルに向かって貫通電流
が流れる。

【００５７】図５中のカラムプログラマブル回路CPRG-A
〜CPRG-Cを備えた第２の実施の形態に係るＳＲＡＭにお
いても、前記第１の実施の形態に係るＳＲＡＭと同様
に、複数用意された冗長カラムRDA 、RDB 、RDC のうち
のいずれか１つ（例えばRDA ）を不良カラムに代えて選
択して使用する際には、不良カラムのカラムフューズFU
SEを熔断しておき、かつ、置換する冗長カラムRDA に対
応するカラムプログラマブル回路CPRG-Aに接続されてい
るフューズ素子群（FUSEA0,/FUSEA0）〜（FUSEAm,/FUSE
Am）をプログラミングしておく。これに対して、不良カ
ラムが存在しない場合は、冗長カラムRDA 、RDB 、RDC
は使用されない。

【００５８】したがって、第２の実施の形態に係るＳＲ
ＡＭにおいても、前述した第１の実施の形態に係るＳＲ
ＡＭと同様に、カラム冗長回路の未使用時における電流
消費を抑制でき、さらには、カラム冗長回路の使用時に
おいても置換（選択）した冗長カラムのみしか電流を消
費しないので、低消費電力化に非常に有効である。

【００５９】なお、上記各実施の形態では、パターン形
成の都合上、図１に示すように、冗長カラムRDA 〜RDC
にもノーマルカラムと同様にカラムフューズFUSEを設け
ているが、冗長カラムRDA 〜RDC のカラムフューズFUSE
は省略してもよい。

【００６０】

【発明の効果】上述したように本発明の半導体メモリ集
積回路によれば、カラム冗長回路による余分な電流消費
を抑制し得るＳＲＡＭを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＳＲＡＭの一
部を示す回路図。

【図２】図１中のビット線イコライズ・プリチャージ信
号PQn およびPQRDA 〜PQRDC を生成する回路の一例を示
す回路図。

【図３】図２中の一部の回路を取り出して一例を示す回
路図。

【図４】図３（ｂ）の回路の動作例を示すタイミング波
形図。

【図５】本発明の第２の実施の形態に係るＳＲＡＭにお
けるビット線イコライズ・プリチャージ信号PQn 、PQRD
A 〜PQRDC を生成する回路の他の例を取り出して示す回
路図。

【図６】図５中のカラムプログラマブル回路のうちの１
つおよびその入力側に接続されているカラムアドレスプ
ログラム用のフューズ素子群を代表的に取り出して一例
を示す回路図。

【図７】従来のＳＲＡＭのパターンレイアウトの一例を
示すブロック図。

【図８】図７中のメモリセルアレイの一端側の２個のセ
クションSECn-1、SECnおよび冗長カラム部RSECの冗長カ
ラムを取り出して具体例を示す回路図。

【符号の説明】

Pulse …ノーマルカラム用のパルス発生回路、LT-A〜LT
-C…ラッチ回路、Pulse-A 〜Pulse-C …冗長カラム用の
パルス発生回路、PREQ…ビット線プリチャージ回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルが行列状に配置さ
   れ、複数のカラムを単位として複数のセクションに分割
   されたメモリセルアレイと、 前記メモリセルアレイに付加された複数の冗長カラム
   と、 前記複数のセクションに対応して設けられ、選択された
   セクションにおける複数のノーマルカラムの各ビット線
   プリチャージ回路を共通に制御する第１の制御信号を生
   成する複数個の第１の制御信号生成回路と、 前記複数の冗長カラムに対応して設けられ、各冗長カラ
   ムのビット線プリチャージ回路を別々に制御する第２の
   制御信号を対応して生成する複数個の第２の制御信号生
   成回路とを具備し、 前記各セクションにおいて、ノーマルカラムは、一対の
   ビット線とプリチャージ電源との間にフューズ素子が挿
   入されており、前記フューズ素子は不良セルが存在する
   ノーマルカラムでは切断されており、 前記各第２の制御信号生成回路は、各対応する前記冗長
   カラムのうちで置換に使用される冗長カラムを選択した
   時にはその冗長カラムのビット線プリチャージ回路をプ
   リチャージ期間にオン状態に制御し、未使用の冗長カラ
   ムのビット線プリチャージ回路はオフ状態に制御するこ
   とを特徴とする半導体メモリ集積回路。
2. 【請求項２】 前記各第１の制御信号生成回路は、ビッ
   ト線イコライズ信号および対応するセクションを選択す
   るためのセクションアドレス信号を受けて前記第１の制
   御信号を一定時間活性化するノーマルカラム用のパルス
   発生回路からなり、 前記各第２の制御信号生成回路は、 選択的に切断されるラッチ入力フューズ素子と、 前記ラッチ入力フューズ素子を介してラッチ入力ノード
   が所定の電位ノードに接続されたラッチ回路と、 前記ラッチ回路のラッチ出力の論理レベルに対応してイ
   ネーブル／ディセーブル状態が制御され、イネーブル状
   態においては前記ビット線イコライズ信号およびセクシ
   ョンアドレス信号を受けて前記第２の制御信号を一定時
   間活性化し、ディセーブル状態においては前記第２の制
   御信号を非活性状態に維持する冗長カラム用のパルス発
   生回路からなることを特徴とする請求項１記載の半導体
   メモリ集積回路。
3. 【請求項３】 前記各ラッチ回路は、 電源ノードと接地ノードとの間に直列に接続され、各ゲ
   ートが前記ラッチ入力ノードに接続されたＰＭＯＳトラ
   ンジスタおよび第１のＮＭＯＳトランジスタと、 前記ラッチ入力ノードと接地ノードとの間に接続された
   第１の容量と、 前記ＰＭＯＳトランジスタと第１のＮＭＯＳトランジス
   タとの直列接続ノードであるラッチ出力ノードと前記電
   源ノードとの間に接続された第２の容量と、 前記ラッチ入力ノードと接地ノードとの間に接続され、
   ゲートが前記ラッチ出力ノードに接続された第２のＮＭ
   ＯＳトランジスタとからなることを特徴とする請求項２
   記載の半導体メモリ集積回路。
4. 【請求項４】 前記各第１の制御信号生成回路は、ビッ
   ト線イコライズ信号および対応するセクションアドレス
   信号を受けて前記第１の制御信号を一定時間活性化する
   ノーマルカラム用のパルス発生回路からなり、 前記各第２の制御信号生成回路は、 置換すべきカラムアドレスに応じて選択的に切断されて
   プログラムされるカラムアドレスプログラム用のフュー
   ズ素子群と、 前記フューズ素子群に接続され、前記フューズ素子群に
   プログラムされたカラムアドレスとカラム選択に必要な
   カラムアドレス信号入力との一致／不一致を検知して異
   なる論理レベルの出力を生成するカラムプログラマブル
   回路と、 前記カラムプログラマブル回路の出力の論理レベルに対
   応してイネーブル／ディセーブル状態が制御され、イネ
   ーブル状態においては前記ビット線イコライズ信号およ
   びセクションアドレス信号を受けて前記第２の制御信号
   を一定時間活性化し、ディセーブル状態においては前記
   第２の制御信号を非活性状態に維持する冗長カラム用の
   パルス発生回路からなることを特徴とする請求項１記載
   の半導体メモリ集積回路。
5. 【請求項５】 前記カラムプログラマブル回路は、 各ゲートに相補的なカラムアドレス信号が入力し、各ソ
   ースが接地ノードに接続された第１のＮＭＯＳトランジ
   スタ対と、 前記第１のＮＭＯＳトランジスタ対の各ドレインに対応
   して各ソースが接続され、各ゲートと電源ノードとの間
   に対応して前記フューズ素子対が接続された第２のＮＭ
   ＯＳトランジスタ対と、 前記第２のＮＭＯＳトランジスタ対の各ゲートと接地ノ
   ードとの間に対応して接続された抵抗素子対と、 前記第２のＮＭＯＳトランジスタ対の各ドレインが共通
   接続されたノードにチップイネーブル信号の反転信号を
   供給するインバータ回路とを有することを特徴とする請
   求項４記載の半導体メモリ集積回路。
6. 【請求項６】 前記各冗長カラムは、一対のビット線と
   プリチャージ電源との間にヒューズ素子が接続され、前
   記ノーマルカラムと同じパターンを有することを特徴と
   する請求項１乃至５のいずれか１項に記載の半導体メモ
   リ集積回路。