TWI651729B - 靜態隨機存取記憶體裝置、其冗餘電路及半導體裝置 - Google Patents

靜態隨機存取記憶體裝置、其冗餘電路及半導體裝置 Download PDF

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Abstract

一種用於SRAM裝置的冗餘電路，SRAM裝置包括多個輸入輸出記憶體單元。冗餘電路包括：多個一對第1電晶體及第2電晶體，各連接於電源電壓與各輸入輸出記憶體單元的電源端子之間，第1電晶體及第2電晶體彼此並聯地連接，第1電晶體具有較第2電晶體大的互導；以及冗餘控制電路，於將第1電晶體關斷且使第2電晶體導通時對各輸入輸出記憶體單元的電源端子的電壓進行檢測，當電源端子的電壓自規定的基準電壓降低了規定值以上時，將輸入輸出記憶體單元判定為不良狀態，且將不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元。

Description

靜態隨機存取記憶體裝置、其冗餘電路及半導體裝置
本發明是有關於一種用於靜態隨機存取記憶體（Static Random Access Memory，SRAM）裝置的冗餘電路、包括所述冗餘電路的SRAM裝置及包括所述SRAM裝置的半導體裝置。
於記憶體積體電路（以下將積體電路稱為IC（integrated circuit））等半導體儲存裝置中，為了修復功能障礙以提高良率而附加有冗餘電路。此處，冗餘電路例如是藉由使用記憶體測試器（memory tester）裝置或內建自我測試（Built-In Self Test，BIST）電路等測試器構件及熔絲（fuse）構件而實現。
作為熔絲構件，有以下幾種。 （1）雷射熔絲（laser fuse）； （2）電熔絲；及 （3）快閃記憶體（flash memory）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2008-199265號公報 [專利文獻2]日本專利特開2008-198160號公報 [專利文獻3]日本專利特開2008-146793號公報 [專利文獻4]日本專利特開2003-016797號公報 [專利文獻5]日本專利特開2002-168921號公報 [專利文獻6]日本專利特開2001-236799號公報 [專利文獻7]日本專利特開2001-006391號公報 [專利文獻8]日本專利特開2000-114384號公報 [專利文獻9]日本專利特開2000-090687號公報 [專利文獻10]日本專利特開2000-021191號公報 [專利文獻11]日本專利特開平11-265579號公報 [專利文獻12]日本專利特開平9-008247號公報 [專利文獻13]日本專利特開平8-094718號公報 [專利文獻14]日本專利特開平8-063996號公報 [專利文獻15]日本專利特開平6-012892號公報 [發明所欲解決之課題]
存在因將所述冗餘電路附加於記憶體IC而構成變得複雜、產生高額的成本等問題。但，現有技術中不存在不使用熔絲構件來構成冗餘電路的SRAM裝置。
本發明的目的在於提供一種與現有技術相比具有簡單的構成且廉價的用於SRAM裝置的冗餘電路、包括該冗餘電路的SRAM裝置、及包括該SRAM裝置的半導體裝置。 [解決課題之手段]
第1發明的用於SRAM裝置的冗餘電路為用於如下SRAM裝置的冗餘電路，所述SRAM裝置包括具有SRAM胞元陣列（cell array）的多個輸入輸出記憶體單元，所述用於SRAM裝置的冗餘電路包括： 多個一對第1電晶體及第2電晶體，各所述一對第1電晶體及第2電晶體連接於電源電壓與各所述輸入輸出記憶體單元的電源端子之間，並且各所述一對第1電晶體及第2電晶體彼此並聯地連接，且第1電晶體具有較第2電晶體大的互導（mutual conductance）；以及 冗餘控制電路，於將所述第1電晶體關斷且使所述第2電晶體導通時對各所述輸入輸出記憶體單元的電源端子的電壓進行檢測，當所檢測的電源端子的電壓自規定的基準電壓降低了規定值以上時，將所述輸入輸出記憶體單元判定為不良狀態，且將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元。
於所述用於SRAM裝置的冗餘電路中更包括多個揮發性儲存元件，所述多個揮發性儲存元件與各所述輸入輸出記憶體單元對應地設置而保持各所述輸入輸出記憶體單元的冗餘資訊， 所述冗餘控制電路於將所述輸入輸出記憶體單元判定為不良狀態時，將表示所述不良狀態的冗餘置換資訊儲存於與所述輸入輸出記憶體單元對應的揮發性儲存元件，然後將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元。
另外，於所述用於SRAM裝置的冗餘電路中，所述多個揮發性儲存元件為RS型正反器（flip-flop）。
進而，於所述用於SRAM裝置的冗餘電路中，所述冗餘控制電路將連接於所述不良狀態的輸入輸出記憶體單元的第1電晶體及第2電晶體關斷。
進而，於所述用於SRAM裝置的冗餘電路中，所述冗餘控制電路於電源接通時將所述第1電晶體關斷且使所述第2電晶體導通。
另外，於所述用於SRAM裝置的冗餘電路中，所述冗餘控制電路於將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元時，在多個輸入輸出記憶體單元相對於多個輸入輸出資料線的連接時的對應關係中，使所述不良狀態的輸入輸出記憶體單元被鄰接於所述不良狀態的輸入輸出記憶體單元且為更高位的輸入輸出記憶體單元冗餘置換，且使更高位的其他輸入輸出記憶體單元依次移位而進行冗餘置換。
進而，於所述用於SRAM裝置的冗餘電路中，所述冗餘控制電路於將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元時，在多個輸入輸出記憶體單元相對於多個輸入輸出資料線的連接時的對應關係中，使所述不良狀態的輸入輸出記憶體單元被最高位的輸入輸出記憶體單元冗餘置換。
第2發明的SRAM裝置包括所述用於SRAM裝置的冗餘電路。
第3發明的半導體裝置包括所述SRAM裝置。 [發明的效果]
因此，根據本發明的用於SRAM裝置的冗餘電路，可實現無需熔絲構件的冗餘電路，故與現有技術相比具有簡單的構成且廉價。藉此，當設計、製造記憶體IC晶片時，可減少用以設計、開發熔絲的成本及時間，另外，記憶體IC晶片的晶粒尺寸（die size）縮小，可削減記憶體IC晶片的晶粒總成本。
以下，對本發明的實施形態進行說明。再者，對同一或相同的構成要素附注同一符號。
如於上述現有技術的課題中所說明般，存在因將所述冗餘電路附加於記憶體IC而構成變得複雜、產生高額的成本等問題。具體而言，關於用以實現記憶體IC的冗餘電路的熔絲構件，需要自己開發或者自其他公司作為智慧財產權（intellectual property，IP）而購入，此時，有時亦需要特別的結構或特殊的程式而成本上昇。進而，熔絲構件的面積無法與微細化對應地縮小化，因此，使用大量熔絲的情況下的面積增大可稱為成本上昇的一大因素。若可實現無需熔絲構件的冗餘電路，則可獲得減少用以設計開發熔絲構件的成本及時間、記憶體IC的晶粒尺寸縮小、削減記憶體IC的總成本等特有的效果。
因此，關於與現有技術相比具有簡單的構成且廉價的用於SRAM裝置的冗餘電路、包括該冗餘電路的SRAM裝置、及包括該SRAM裝置的半導體裝置，本發明者進行了如下所述的創作。
實施形態. 圖1為表示實施形態的、圖像處理用IC 100的概略構成例的方塊圖。於圖1中，圖像處理用IC 100例如為液晶顯示器的驅動器IC等，構成為包括中央處理單元（central processing unit，CPU）1、輸入輸出介面電路2、圖像資料處理電路3、以及SRAM陣列10。
CPU 1為控制圖像處理用IC 100的各電路的動作的控制電路。輸入輸出介面電路2於CPU 1的控制下，接收自外部電路輸入的圖像資料而轉換為規定的資料形式及訊號形式，並輸出至圖像資料處理電路3。圖像資料處理電路3於CPU 1的控制下，使用SRAM陣列10對所輸入的圖像資料執行規定的圖像處理，然後經由輸入輸出介面電路2輸出至外部電路或外部裝置。SRAM陣列10包括以格子形狀配置的多個SRAM記憶體區塊MB，暫時性地儲存來自圖像資料處理電路3的圖像資料並輸出至圖像資料處理電路3。
圖2為表示包括冗餘電路的圖1的記憶體區塊MB的詳細構成例的方塊圖。於圖2中，記憶體區塊MB構成為包括： （1）四個輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4（以下，於總稱時附注符號IO）； （2）一個冗餘用輸入輸出記憶體單元IO5； （3）用以進行輸入輸出記憶體單元IO1的不良判定的一對P通道（channel）金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體Q11、MOS電晶體Q21； （4）用以進行輸入輸出記憶體單元IO2的不良判定的一對P通道MOS電晶體Q12、MOS電晶體Q22； （5）用以進行輸入輸出記憶體單元IO3的不良判定的一對P通道MOS電晶體Q13、MOS電晶體Q23； （6）用以進行輸入輸出記憶體單元IO4的不良判定的一對P通道MOS電晶體Q14、MOS電晶體Q24； （7）用以進行冗餘用輸入輸出記憶體單元IO5的不良判定的一對P通道MOS電晶體Q15、MOS電晶體Q25； （8）冗餘判定電路30，基於各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的電源端子71～電源端子75的電壓Vddm1～電壓Vddm5而分別進行各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的不良判定，藉此產生不良判定位元並保存於對應的鎖存器L1～鎖存器L5中； （9）例如為RS型正反器的五個鎖存器L1～鎖存器L5； （10）例如由MOS電晶體構成的八個開關SW1～開關SW14； （11）包括四根輸入輸出資料線IOL1～輸入輸出資料線IOL4的輸入輸出資料匯流排11；以及 （12）冗餘控制電路40，於圖1的CPU 1的控制下將八個開關SW1～開關SW14導通或關斷，藉此對五個輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5、與輸入輸出資料匯流排11的四根輸入輸出資料線IOL1～輸入輸出資料線IOL4的連接關係進行切換。
再者，於輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4為良好的狀態（不為不良狀態）的初始狀態下，開關SW1～開關SW4被控制成導通，開關SW11～開關SW14被控制成關斷。
於圖2的記憶體區塊MB中，電源電壓Vdd經由MOS電晶體Q11的源極及汲極而連接於輸入輸出記憶體單元IO1的電源端子71，並且經由MOS電晶體Q21的源極及汲極而連接於輸入輸出記憶體單元IO1的電源端子71。此處，一對MOS電晶體Q11、MOS電晶體Q21彼此並聯地連接。例如，藉由使MOS電晶體Q11的閘極寬度W大於MOS電晶體Q21的閘極寬度W（例如為1：5～30左右）而使MOS電晶體Q11的尺寸大於MOS電晶體Q21的尺寸。藉此，將MOS電晶體Q11的互導設定成大於MOS電晶體Q21的互導。此處，MOS電晶體Q21是為了於記憶體胞元MC的通常的寫入狀態下保持規定的電壓而設置。對MOS電晶體Q11的閘極輸入來自冗餘控制電路40的第1控制訊號S1（讀出訊號/Read或備用訊號/Stand-by），對MOS電晶體Q21的閘極輸入來自冗餘控制電路40的第2控制訊號T1（寫入訊號/Write或測試模式訊號Stm（圖5））。輸入輸出記憶體單元IO1的資料端子81經由開關SW1連接於輸入輸出資料線IOL1。
電源電壓Vdd經由MOS電晶體Q12的源極及汲極而連接於輸入輸出記憶體單元IO2的電源端子72，並且經由MOS電晶體Q22的源極及汲極而連接於輸入輸出記憶體單元IO2的電源端子72。此處，一對MOS電晶體Q12、MOS電晶體Q22彼此並聯地連接。例如，藉由使MOS電晶體Q12的閘極寬度W大於MOS電晶體Q22的閘極寬度W（例如為1：5～30左右）而使MOS電晶體Q12的尺寸大於MOS電晶體Q22的尺寸。藉此，將MOS電晶體Q12的互導設定成大於MOS電晶體Q22的互導。此處，MOS電晶體Q22是為了於記憶體胞元MC的通常的寫入狀態下保持規定的電壓而設置。對MOS電晶體Q12的閘極輸入來自冗餘控制電路40的第1控制訊號S2（讀出訊號/Read或備用訊號/Stand-by），對MOS電晶體Q22的閘極輸入來自冗餘控制電路40的第2控制訊號T2（寫入訊號/Write或測試模式訊號Stm（圖5））。輸入輸出記憶體單元IO2的資料端子82經由開關SW2連接於輸入輸出資料線IOL2。
電源電壓Vdd經由MOS電晶體Q13的源極及汲極而連接於輸入輸出記憶體單元IO3的電源端子73，並且經由MOS電晶體Q23的源極及汲極而連接於輸入輸出記憶體單元IO3的電源端子73。此處，一對MOS電晶體Q13、MOS電晶體Q23彼此並聯地連接。例如，藉由使MOS電晶體Q13的閘極寬度W大於MOS電晶體Q23的閘極寬度W（例如為1：5～30左右）而使MOS電晶體Q13的尺寸大於MOS電晶體Q23的尺寸。藉此，將MOS電晶體Q13的互導設定成大於MOS電晶體Q23的互導。此處，MOS電晶體Q23是為了於記憶體胞元MC的通常的寫入狀態下保持規定的電壓而設置。對MOS電晶體Q13的閘極輸入來自冗餘控制電路40的第1控制訊號S3（讀出訊號/Read或備用訊號/Stand-by），對MOS電晶體Q23的閘極輸入來自冗餘控制電路40的第2控制訊號T3（寫入訊號/Write或測試模式訊號Stm（圖5））。輸入輸出記憶體單元IO3的資料端子83經由開關SW3連接於輸入輸出資料線IOL3。
電源電壓Vdd經由MOS電晶體Q14的源極及汲極而連接於輸入輸出記憶體單元IO4的電源端子74，並且經由MOS電晶體Q24的源極及汲極而連接於輸入輸出記憶體單元IO4的電源端子74。此處，一對MOS電晶體Q14、MOS電晶體Q24彼此並聯地連接。例如，藉由使MOS電晶體Q14的閘極寬度W大於MOS電晶體Q24的閘極寬度W（例如為1：5～30左右）而使MOS電晶體Q14的尺寸大於MOS電晶體Q24的尺寸。藉此，將MOS電晶體Q14的互導設定成大於MOS電晶體Q24的互導。此處，MOS電晶體Q24是為了於記憶體胞元MC的通常的寫入狀態下保持規定的電壓而設置。對MOS電晶體Q14的閘極輸入來自冗餘控制電路40的第1控制訊號S4（讀出訊號/Read或備用訊號/Stand-by），對MOS電晶體Q24的閘極輸入來自冗餘控制電路40的第2控制訊號T4（寫入訊號/Write或測試模式訊號Stm（圖5））。輸入輸出記憶體單元IO4的資料端子84經由開關SW4連接於輸入輸出資料線IOL4。
電源電壓Vdd經由MOS電晶體Q15的源極及汲極而連接於冗餘用輸入輸出記憶體單元IO5的電源端子75，並且經由MOS電晶體Q25的源極及汲極而連接於輸入輸出記憶體單元IO5的電源端子75。此處，一對MOS電晶體Q15、MOS電晶體Q25彼此並聯地連接。例如，藉由使MOS電晶體Q15的閘極寬度W大於MOS電晶體Q25的閘極寬度W（例如為1：5～30左右）而使MOS電晶體Q15的尺寸大於MOS電晶體Q25的尺寸。藉此，將MOS電晶體Q15的互導設定成大於MOS電晶體Q25的互導。此處，MOS電晶體Q25是為了於記憶體胞元MC的通常的寫入狀態下保持規定的電壓而設置。對MOS電晶體Q15的閘極輸入來自冗餘控制電路40的第1控制訊號S5（讀出訊號/Read或備用訊號/Stand-by），對MOS電晶體Q25的閘極輸入來自冗餘控制電路40的第2控制訊號T5（寫入訊號/Write或測試模式訊號Stm（圖5））。輸入輸出記憶體單元IO5的資料端子85經由開關SW11～開關SW14分別連接於輸入輸出資料線IOL1～輸入輸出資料線IOL4。
各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的電源端子71～電源端子75的各電壓Vddm1～電壓Vddm5是為了進行各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的不良判定而被輸入至冗餘判定電路30。
於如上所述般構成的記憶體區塊MB中，冗餘判定電路30藉由參照圖5而詳細後述的方法，基於各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的電源端子71～電源端子75的電壓Vddm1～電壓Vddm5而分別進行各輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的不良判定，藉此產生不良判定位元（表示不良狀態的冗餘資訊）並保存於對應的鎖存器L1～鎖存器L5中。
例如，冗餘判定電路30於判定為輸入輸出記憶體單元IO1不良時，代替良好位元「0」而將表示冗餘置換的不良位元「1」保存於鎖存器L1中。響應於此，冗餘控制電路40將開關SW1關斷且將開關SW11導通，藉此使用冗餘用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO1。
例如，冗餘判定電路30於判定為輸入輸出記憶體單元IO2不良時，代替良好位元「0」而將表示冗餘置換的不良位元「1」保存於鎖存器L2中。響應於此，冗餘控制電路40將開關SW2關斷且將開關SW12導通，藉此使用冗餘用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO2。
例如，冗餘判定電路30於判定為輸入輸出記憶體單元IO3不良時，代替良好位元「0」而將表示冗餘置換的不良位元「1」保存於鎖存器L3中。響應於此，冗餘控制電路40將開關SW3關斷且將開關SW13導通，藉此使用冗餘用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO3。
例如，冗餘判定電路30於判定為輸入輸出記憶體單元IO4不良時，代替良好位元「0」而將表示冗餘置換的不良位元「1」保存於鎖存器L4中。響應於此，冗餘控制電路40將開關SW4關斷且將開關SW14導通，藉此使用冗餘用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO4。
即，於圖2的冗餘電路中，成為不良狀態的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4中的其中之一被冗餘置換為輸入輸出記憶體單元IO5，且除成為不良狀態的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4中的其中之一以外，保持相對於輸入輸出資料線IOL1～輸入輸出資料線IOL4而連接輸入輸出記憶體單元IO的對應關係（相對於IO1而連接IOL1；相對於IO2而連接IOL2；相對於IO3而連接IOL3；相對於IO4而連接IOL4）來進行冗餘置換。再者，當僅輸入輸出記憶體單元IO5成為不良狀態時，亦可不對該記憶體區塊MB整體進行置換。
圖3為表示圖2的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5（於總稱時附注符號IO）的詳細構成例的方塊圖。於圖3中，輸入輸出記憶體單元IO構成為包括記憶體胞元陣列20、列解碼器（row decoder）21、行解碼器（column decoder）22、位址鎖存器（address latch）23、輸入輸出緩衝器24、寫入電路25、感測放大器（sense amplifier）26以及資料鎖存器（data latch）27。
記憶體胞元陣列20分別具有圖4的構成，且是以格子形狀配置SRAM的多個記憶體胞元MC而構成。此處，對記憶體胞元陣列20的電源端子71～電源端子75施加規定的電源電壓。位址鎖存器23暫時性地保存所輸入的外部位址，然後劃分成列位址與行位址，將列位址輸出至列解碼器21，另一方面，將行位址輸出至行解碼器22。列解碼器21根據所輸入的列位址而對記憶體胞元陣列20內的規定的字元線WL施加規定電壓，藉此進行字元線的選擇。另外，行解碼器22藉由根據所輸入的行位址而將記憶體胞元陣列20內的規定的位元線BL、位元線/BL的閘極開放來作出選擇，以將規定的位元線BL、位元線/BL連接於寫入電路25或感測放大器26。所輸入的寫入資料經由輸入輸出緩衝器24而被輸入至寫入電路25，寫入電路25於規定的寫入時間點將資料寫入記憶體胞元陣列20內的規定的記憶體胞元MC。另一方面，於規定的讀出時間點自記憶體胞元陣列20內的規定的記憶體胞元MC讀出的資料於經感測放大器26放大後被暫時性地保存於資料鎖存器中，然後經由輸入輸出緩衝器24而輸出。
圖4為表示圖3的記憶體胞元MC的詳細構成例的方塊圖。於圖4中，記憶體胞元MC構成為包括六個MOS電晶體Q1～MOS電晶體Q6。此處，由MOS電晶體Q1、MOS電晶體Q3構成的反相器（inverter）91、與由MOS電晶體Q2、MOS電晶體Q4構成的反相器92於彼此相反的方向上並聯地連接而構成鎖存電路。此處，於進行字元線WL的選擇時，MOS電晶體Q5、MOS電晶體Q6導通，並經由位元線BL、位元線/BL而進行資料的寫入或讀出。
圖5為表示圖2的冗餘判定電路30及其周邊電路的詳細構成例的方塊圖。於圖5中，冗餘判定電路30構成為包括開機重設電路（以下稱為POR（power-on reset）電路）51、測試模式訊號產生電路52、五個差動放大電路31～差動放大電路35、以及五個二值化電路41～二值化電路45。
POR電路51於基於電源電壓Vdd而檢測到自電源斷開狀態上昇為電源接通狀態時，產生POR重設訊號Spor並輸出至測試模式訊號產生電路52。測試模式訊號產生電路52基於POR重設訊號Spor而產生測試模式訊號Stm並輸出至五個差動放大電路31～差動放大電路35，藉此使差動放大電路31～差動放大電路35成為工作狀態，並且將測試模式訊號Stm作為第2控制訊號T1～第2控制訊號T5而施加至各輸入輸出記憶體單元IO的MOS電晶體Q21～MOS電晶體Q25，以使MOS電晶體Q21～MOS電晶體Q25導通。其中，MOS電晶體Q11～MOS電晶體Q15為關斷狀態。
差動放大電路31～差動放大電路35分別自基準電壓Vref（=Vdd-Va（此處，Va為規定的判定電壓降（drop voltage），例如為電源電壓Vdd的3%～20%的電壓））減去所輸入的電源端子71～電源端子75的電壓Vddm1～電壓Vddm5，並將作為相減結果的電壓訊號Sc1～電壓訊號Sc5分別輸出至二值化電路41～二值化電路45。二值化電路41～二值化電路45藉由將所輸入的作為相減結果的電壓訊號Sc1～電壓訊號Sc5與規定的臨限電壓加以比較而二值化為二值資料，並保存於對應的鎖存器L1～鎖存器L5中。此處，當輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5良好時，二值資料保持為「0」，而當輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5不良時，二值資料變為「1」。於如上所述般構成的冗餘判定電路30中，判定出輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的良好/不良狀態並保存於鎖存器L1～鎖存器L5中。
再者，於本實施形態中，關於進行冗餘判定的時間段，較佳為僅於自電源接通時起的規定期間內進行，但本揭示並不限定於此，亦可於該期間結束後，於不使用SRAM裝置時以規定的週期重覆進行。
根據圖2及圖5的電路構成，具有以下的作用效果。
（1）當包括具有多個SRAM記憶體胞元MC的記憶體胞元陣列20的輸入輸出記憶體單元IO為不良狀態時，於任一記憶體胞元中存在短路等電流增加因素的概率高，自電源電壓Vdd流出的電流變得大於良好的狀態下的電流。為了利用所述電特性而發現於輸入輸出記憶體單元IO中自電源電壓Vdd流出的電流已降低至規定的臨限值以下的時刻，將尺寸（或互導）不同的一對MOS電晶體（Q11、Q21；Q12、Q22；Q13、Q23；Q14、Q24；Q15、Q25）用作檢測電路來查驗輸入輸出記憶體單元IO的漏電流。具體而言，如圖5所示，基於各輸入輸出記憶體單元IO的電源端子71～電源端子75的電壓Vddm1～電壓Vddm5，使用差動放大電路31～差動放大電路35及二值化電路41～二值化電路45來檢測不良或故障的輸入輸出記憶體單元IO。 （2）藉由鎖存器L1～鎖存器L5來保持所檢測到的不良或故障的輸入輸出記憶體單元IO的狀態資訊。 （3）而且，如參照圖2而於上文所述般，藉由良好的輸入輸出記憶體單元IO對不良或故障的輸入輸出記憶體單元IO進行冗餘置換。 （4）根據用於SRAM裝置的冗餘電路，因不使用熔絲構件便構成了冗餘電路，故與現有技術相比具有簡單的構成且廉價。藉此，當設計、製造記憶體IC晶片時，可減少用以設計、開發熔絲的成本及時間，另外，記憶體IC晶片的晶粒尺寸縮小，可削減記憶體IC晶片的晶粒總成本。
圖6為表示圖5的差動放大電路31～差動放大電路35的詳細構成例的方塊圖。於圖6中，差動放大電路31～差動放大電路35是對包括四個MOS電晶體Q31～MOS電晶體Q34的差動放大器進一步附加用於動作開/關控制的開關用MOS電晶體Q35而構成。對MOS電晶體Q33的閘極施加基準電壓Vref，另一方面，對MOS電晶體Q34的閘極施加電源端子71～電源端子75的電壓Vddm1～電壓Vddm5。當對MOS電晶體Q35的閘極施加有高位準的測試模式訊號Stm時，差動放大電路31～差動放大電路35成為工作狀態，輸出自基準電壓Vref減去電壓Vddm1～電壓Vddm5而得的結果所對應的電壓Sc1～電壓Sc5。
如以上所說明般，根據本實施形態的用於SRAM裝置的冗餘電路，因不使用熔絲構件便構成了冗餘電路，故與現有技術相比具有簡單的構成且廉價。即，當設計、製造記憶體IC晶片時，可減少用以設計、開發熔絲的成本及時間，另外，記憶體IC晶片的晶粒尺寸縮小，可削減記憶體IC晶片的晶粒總成本。
圖7為表示變形例1的圖3的輸入輸出記憶體單元IO1的周邊電路的詳細構成例的方塊圖。
於圖7中，於MOS電晶體Q11、MOS電晶體Q21的各閘極分別連接有多工器61、多工器62。對多工器61的第1輸入端子輸入第1控制訊號S1，對多工器61的第2輸入端子施加電源電壓Vdd，多工器61於輸入輸出記憶體單元IO1良好時選擇第1控制訊號S1並施加至MOS電晶體Q11的閘極，另一方面，於輸入輸出記憶體單元IO1不良時，基於來自冗餘控制電路40的冗餘延遲控制訊號Srep而選擇電源電壓Vdd並施加至MOS電晶體Q11的閘極，藉此將MOS電晶體Q11關斷。藉此，於輸入輸出記憶體單元IO1不良時，可防止相對於輸入輸出記憶體單元IO1而言無用的消耗電流流至輸入輸出記憶體單元IO1。
再者，於變形例1中，其他輸入輸出記憶體單元IO2～輸入輸出記憶體單元IO5亦同樣地構成，且同樣地動作。
圖8為表示變形例2的圖2的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的周邊電路的詳細構成例的方塊圖。再者，當輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4不為不良時，使開關SW1導通，使開關SW21關斷且開關SW22導通，使開關SW31關斷且開關SW32導通，使開關SW41關斷且開關SW42導通，使開關SW11～開關SW14關斷。
於圖8中，輸入輸出記憶體單元IO1的資料端子81經由開關SW1而連接於輸入輸出資料線IOL1。輸入輸出記憶體單元IO2的資料端子82經由開關SW21而連接於輸入輸出資料線IOL1，並且經由開關SW22而連接於輸入輸出資料線IOL2。輸入輸出記憶體單元IO3的資料端子83經由開關SW31而連接於輸入輸出資料線IOL2，並且經由開關SW32而連接於輸入輸出資料線IOL3。輸入輸出記憶體單元IO4的資料端子84經由開關SW41而連接於輸入輸出資料線IOL3，並且經由開關SW42而連接於輸入輸出資料線IOL4。輸入輸出記憶體單元IO5的資料端子85經由開關SW14而分別連接於輸入輸出資料線IOL4。
此處，例如於冗餘判定電路30判定為輸入輸出記憶體單元IO1不良時，將開關SW1關斷，將開關SW21導通且將開關SW22關斷，將開關SW31導通且將開關SW32關斷，將開關SW41導通且將開關SW42關斷，將開關SW14導通，藉此，使用輸入輸出記憶體單元IO2來代替輸入輸出記憶體單元IO1，使用輸入輸出記憶體單元IO3來代替輸入輸出記憶體單元IO2，使用輸入輸出記憶體單元IO4來代替輸入輸出記憶體單元IO3，使用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO4。
另外，於冗餘判定電路30判定為輸入輸出記憶體單元IO2不良時，將開關SW21及開關SW22均關斷，將開關SW31導通且將開關SW32關斷，將開關SW41導通且將開關SW42關斷，將開關SW14導通，藉此，使用輸入輸出記憶體單元IO3來代替輸入輸出記憶體單元IO2，使用輸入輸出記憶體單元IO4來代替輸入輸出記憶體單元IO3，使用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO4。
進而，於冗餘判定電路30判定為輸入輸出記憶體單元IO3不良時，將開關SW31及開關SW32均關斷，將開關SW41導通且將開關SW42關斷，將開關SW14導通，藉此，使用輸入輸出記憶體單元IO4來代替輸入輸出記憶體單元IO3，使用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO4。
進而，於冗餘判定電路30判定為輸入輸出記憶體單元IO4不良時，將開關SW41及開關SW42均關斷，將開關SW14導通，藉此，使用輸入輸出記憶體單元IO5來代替輸入輸出記憶體單元IO4。
即，於圖8的冗餘電路中，使成為不良狀態的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO4中的其中之一被編號為較其高位的輸入輸出記憶體單元IO冗餘置換，該進行了冗餘置換的編號為高位的輸入輸出記憶體單元IO以選擇更高位的輸入輸出資料線IOL2～輸入輸出資料線IOL4的方式，關於相對於輸入輸出資料線IOL1～輸入輸出資料線IOL4而連接輸入輸出記憶體單元IO的對應關係（相對於IO1而連接IOL1；相對於IO2而連接IOL2；相對於IO3而連接IOL3；相對於IO4而連接IOL4），使輸入輸出記憶體單元IO的編號依次移位成更高位來進行冗餘置換。
圖2的冗餘電路的開關SW1～開關SW14的數量與圖8的冗餘電路的開關SW1～開關SW42的數量相同，但於是否使所述對應關係移位成更高位來進行冗餘置換的方面不同。
於以上的實施形態中，對圖像處理用IC 100進行了說明，但本發明並不限定於此，亦可廣泛地應用於包括處理器及SRAM陣列的系統晶片（System on Chip，SoC）IC等半導體IC。
於以上的實施形態中，將冗餘資訊暫時性地儲存於鎖存器L1～鎖存器L5，但本發明並不限定於此，亦可儲存於其他揮發性儲存元件。
以下，對本發明與專利文獻1～專利文獻15的不同點進行說明。
（1）與專利文獻1（日本專利特開2008-199265號公報）的不同點 於專利文獻1的半導體積體電路中使用的是利用抗熔絲（antifuse）的冗餘電路。該些抗熔絲的寫入需要長脈衝（long-pulse）、長週期（long-cycle）的熔絲寫入控制訊號。但，因測試器性能而無法產生長週期的訊號，有無法達成測試器的有效利用的問題。為解決該問題，半導體積體電路內置內部訊號生成電路，所述內部訊號生成電路使用來自測試器的短脈衝訊號，生成長脈衝、長週期的熔絲寫入控制訊號。可不受測試器性能限制地藉由內部訊號生成電路所生成的長脈衝、長週期的熔絲寫入控制訊號來實施對抗熔絲的寫入。因此，可達成測試器的有效利用。
即，於專利文獻1中使用了利用抗熔絲的冗餘電路，另一方面，於本發明中，不使用抗熔絲而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（2）與專利文獻2（日本專利特開2008-198160號公報）的不同點 於專利文獻2的冗餘電路的檢測方法中，自所設計的邏輯電路中自動地檢測冗餘電路。具體而言，電路結構分析構件對儲存構件中所保存的邏輯電路中的待驗證邏輯電路部的結構進行分析，並對邏輯電路部的輸入訊號分支的脈衝進行檢測，將分支的脈衝的任一個自輸入訊號分離，並附加對經分離的脈衝偽設定其他輸入訊號的偽端子，二元決定圖製作構件製作包括偽端子在內的邏輯電路部的二元決定圖，冗餘電路檢測構件對所製作的二元決定圖進行驗證以搜尋矛盾部位，將矛盾部位所對應的邏輯電路部的脈衝檢測為冗餘電路。
即，於專利文獻2中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（3）與專利文獻3（日本專利特開2008-146793號公報）的不同點 於專利文獻3中揭示了一種能夠判別多個冗餘唯讀記憶體（read only memory，ROM）電路是否與位址相關聯地以規定的順序經程式化（programming）的電路及包括該電路的半導體裝置。具體而言，包括複數n個冗餘ROM電路，所述複數n個冗餘ROM電路根據熔絲熔斷的有無來儲存經冗餘置換的位址，並於存取位址與經冗餘置換的位址一致時輸出冗餘選擇訊號，當在關於位址值的大小關係而為昇序且按照複數n個冗餘儲存電路的順序進行修復位址（repair address）的程式化的條件下，在未由第i冗餘ROM電路輸出冗餘選擇訊號的狀態下檢測到自第i+1冗餘儲存電路輸出有冗餘選擇訊號時，將SR型正反器置位，並將置換判定輸出設為倒序。
即，於專利文獻3中使用了利用熔絲的冗餘電路，另一方面，於本發明中，不使用熔絲而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（4）與專利文獻4（日本專利特開2003-016797號公報）的不同點 於專利文獻4中，目的在於提供一種能夠與熔絲加工處理無關地對冗餘救濟電路設定加工前的狀態或不同的加工狀態的半導體裝置。該半導體裝置包括：熔絲區塊，儲備冗餘電路的切換資料；資料設定電路，由掃描移位（scan shift）FF構成，所述掃描移位FF能夠於測試模式時自外部端子串行地輸入多個資料，並於半導體裝置內部並行地進行資料輸出，且可進行掃描移位動作；資料切換電路，輸入熔絲區塊中所儲備的資料、與來自資料設定電路的輸出資料，對資料進行切換並加以輸出；以及冗餘救濟位址比較電路，將來自資料切換電路的輸出作為輸入。
即，於專利文獻4中使用了利用熔絲區塊的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（5）與專利文獻5（日本專利特開2002-168921號公報）的不同點 於專利文獻5中，目的在於使半導體記憶體的檢查裝置小型化。半導體記憶體的檢查裝置中，將多個及（AND）電路的其中一個輸入端子串聯地連接，對另一輸入端子輸入暫存器電路中所保持的不良資訊G＜0＞～G＜5＞。藉由改變連接於較輸入了不良位元的AND電路更靠輸出側的方向（高位位元側）的多個AND電路、以及連接於較輸入了不良位元的AND電路更靠輸入側的方向（低位位元側）的多個AND電路的值，利用多個選擇器解除不良位元的訊號線的連接而切換連接至鄰接的訊號線及備用線。藉此，可藉由極為簡單的構成來補償不良位元。
即，於專利文獻5中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（6）與專利文獻6（日本專利特開2001-236799號公報）的不同點 於專利文獻6中，目的在於：於產生了起因於熔絲元件的加工的問題的情況下，容易地確定出問題熔絲元件。於半導體裝置的測試方法中設置資料設定電路，所述資料設定電路能夠於特定的測試模式時自外部輸入端子串行地輸入多個資料，且並行地進行資料輸出。另外，設置資料比較電路，所述資料比較電路輸入用以儲備冗餘電路的切換所必需的資料的熔絲區塊中所儲備的資料、以及來自資料設定電路的輸出資料，對資料進行比較，並將比較結果以並行資料的形式加以輸出。進而，設置資料輸出電路，所述資料輸出電路能夠將來自資料比較電路的並行資料輸出設為並行輸入而串行地輸出至外部輸出端子。
即，於專利文獻6中使用了利用熔絲區塊的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（7）與專利文獻7（日本專利特開2001-006391號公報）的不同點 於專利文獻7中，目的在於解決以下課題：於將冗餘電路組入的情況下，無法應用於配置設計已完成者，於已組入的情況下，會增加與隨機存取記憶體（Random Access Memory，RAM）的字元數對應的記憶體胞元。半導體積體電路裝置具有：具有包含數量與字元數相當的記憶體胞元的多個記憶體胞元群組的RAM、以及具有包含數量為RAM的字元數以下的記憶體胞元的記憶體胞元群組的作為冗餘電路的多個RAM。藉由選擇電路來選擇第一個RAM的資料與其他多個RAM的資料的任一個，並使用作為冗餘電路的其他多個RAM。
即，於專利文獻7中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（8）與專利文獻8（日本專利特開2000-114384號公報）的不同點 於專利文獻8中，目的在於減少半導體裝置中的迂回配線。半導體裝置中，於半導體晶片上的周邊部配置具有熔絲電路以及供給有該熔絲電路的輸出的預解碼器（pre-decoder）的巨胞元（macro cell），所述熔絲電路包括多個熔絲電路單元，所述熔絲電路單元包含一個熔絲，且輸出與該熔絲是否被切斷相對應的訊號。於半導體晶片上的內側配置包含供給有該預解碼器的輸出的主解碼器（main decoder）、對主解碼器的輸出訊號進行轉換而生成切換訊號的訊號轉換電路以及記憶體電路的巨胞元。記憶體電路包括：彼此相同構成的多個記憶體區塊、與該記憶體區塊構成相同的冗餘記憶體區塊以及響應於該切換訊號而使該多個記憶體區塊中具有缺陷的記憶體區塊成為不使用狀態且使該冗餘記憶體區塊成為使用狀態的切換電路。
即，於專利文獻8中使用了利用熔絲的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（9）與專利文獻9（日本專利特開2000-090687號公報）的不同點 於專利文獻9中，目的在於：在具有行冗餘電路的半導體儲存裝置中，即便輸入輸出的位元數多亦可正常地工作。所揭示的半導體儲存裝置包括：多個記憶體胞元行，包含多個記憶體胞元；冗餘記憶體胞元；多個輸入輸出線；多個開關，與多個輸入輸出線對應地設置，根據控制電壓而將鄰接的記憶體胞元行的任一個與對應的輸入輸出線連接；多個熔絲，對經串聯連接的一端施加電源電壓Vcc，另一端的電位被固定於電源電壓Vcc或地電位GND，彼此的連接點的電壓作為控制電壓而被分別供給至多個開關；以及多個控制電壓固定電路，將多個開關的控制電壓固定於高位準或低位準。
即，於專利文獻9中使用了利用熔絲的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（10）與專利文獻10（日本專利特開2000-021191號公報）的不同點 於專利文獻10中，目的在於提供一種完全不會產生不必要的電流的有效的程式化熔絲電路。熔絲電路具有：熔絲元件，連接於第一電位供給電路與第二電位供給電路之間，為了程式化而視需要由雷射光切斷；以及連接於接點的保持･驅動器電路，所述熔絲電路利用器件的動作模式設定時所生成的第一初始化訊號104，藉由第一電位供給裝置對接點提供第一電位，且利用器件的動作模式設定時所生成的第二初始化訊號，藉由第二電位供給裝置對接點提供第二電位，保持･驅動器電路保持確定為第一電位及第二電位中的任一個的接點的電位且輸出該電位。
即，於專利文獻10中使用了利用熔絲電路的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（11）與專利文獻11（日本專利特開平11-265579號公報）的不同點 於專利文獻11中，目的在於解決以下課題：現有的半導體儲存裝置的解碼時間慢，無法使存取高速化，另外，因難以縮短重設時間，故無法使週期時間高速化。半導體儲存裝置構成為具備：記憶體胞元陣列；位址解碼器，對位址訊號進行解碼；字元驅動器，基於自所述位址解碼器輸出的解碼信息，選擇性地驅動所述記憶體胞元陣列內的字元線；以及鎖存器部，連接於所述位址解碼器與所述字元驅動器之間，對所述解碼信息進行保持並且供給至所述字元驅動器。
即，於專利文獻11中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（12）與專利文獻12（日本專利特開平9-008247號公報）的不同點 於專利文獻12中，目的在於提供一種使進行資料處理等的訊號處理裝置中的實際上的使用便利性良好的半導體儲存裝置。半導體儲存裝置包括多個記憶體墊（memory mat），所述多個記憶體墊是包括具有強介電膜的資訊儲存用電容器與位址選擇用MOS場效電晶體（Field-effect transistor，FET）的記憶體胞元於字元線與位元線的交點處進行矩陣配置而成，能夠將使所述記憶體墊內所形成的資訊儲存用電容器的其中一個電極共用化而成的板電極的電位程式撰寫至第1電壓或第2電壓中，所述第1電壓與傳遞至連接有所述記憶體胞元的位元線的二值的寫入訊號無關地，不使強介電體發生極化的反轉，所述第2電壓與傳遞至連接有所述記憶體胞元的位元線的二值的寫入訊號對應地，使強介電體發生極化的反轉。藉此，能夠與處理資料的種類對應地於一個半導體儲存裝置的內部將非揮發部分與揮發部分設定為能夠進行程式撰寫，因此，僅儲存與所述所決定的儲存區域對應的資料即可，故可獲得使用便利性良好的具有非揮發儲存功能的半導體儲存裝置。
即，於專利文獻12中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（13）與專利文獻13（日本專利特開平8-094718號公報）的不同點 專利文獻13的特徵在於使半導體記憶體的檢查裝置小型化。半導體記憶體的檢查裝置中，將多個AND電路的其中一個輸入端子串聯地連接，對另一輸入端子輸入暫存器電路中所保持的不良資訊G＜0＞～G＜5＞。藉由改變連接於較輸入了不良位元的AND電路更靠輸出側的方向（高位位元側）的AND電路、以及連接於較輸入了不良位元的AND電路更靠輸入側的方向（低位位元側）的AND電路的值，利用選擇器解除不良位元的訊號線的連接而切換連接至鄰接的訊號線及備用線。藉此，可藉由極為簡單的構成來補償不良位元。
即，於專利文獻13中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（14）與專利文獻14（日本專利特開平8-063996號公報）的不同點 專利文獻14的目的在於提供一種用以即便於半導體儲存裝置經大容量化且伴隨於此冗餘救濟線根數增加的情況下，亦盡可能地抑制冗餘解碼器的晶片佔有面積的技術。半導體儲存裝置中形成一致比較電路CAM00～一致比較電路CAMi-1n-1，所述一致比較電路CAM00～一致比較電路CAMi-1n-1包含基於可抹除可程式化唯讀記憶體（Erasable Programmable Read Only Memory，EPROM）胞元中所儲存的冗餘位址而置位的正反器以及用以根據該正反器的置位狀態而能夠對冗餘位址與輸入位址進行位元單元的比較的MOS電晶體而成，藉由與輸入位址的位元構成及冗餘字元線數對應地，於列方向及行方向上配置多個該一致比較電路，可達成冗餘解碼器的效率良好的佈局（layout）。
即，於專利文獻14中未對冗餘資訊的保持構件進行具體記載，另一方面，於本發明中，不使用熔絲構件而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。
（15）與專利文獻15（日本專利特開平6-012892號公報）的不同點 於專利文獻15中，目的在於：於使用環狀指針（ring pointer）進行記憶體胞元的選擇且具有冗餘電路的半導體儲存裝置中，減小用以使裝置具有冗餘的熔絲等的設置面積。半導體儲存裝置使用正反器電路、以及內置有資料通過電路（data through circuit）的正反器電路來構成環狀指針（ring pointer）。藉由控制電路對正反器電路進行控制，使用不必要的正反器電路的資料通過電路使資料通過，以便不選擇對正反器電路而言不必要的記憶體胞元7。控制電路藉由使用熔絲等構成的選擇訊號製作構件以及解碼部來產生控制訊號。藉此，於解碼部對正反器選擇訊號進行解碼，因此可削減熔絲等的數量。
即，於專利文獻15中使用了利用熔絲等的冗餘電路，另一方面，於本發明中，不使用熔絲區塊而於電源接通時使用一對MOS電晶體來判定輸入輸出記憶體單元IO的不良狀態並進行冗餘置換。 [產生上的可利用性]
如以上所詳述般，根據本發明的用於SRAM裝置的冗餘電路，因不使用熔絲構件便構成了冗餘電路，故與現有技術相比具有簡單的構成且廉價。藉此，當設計、製造記憶體IC晶片時，可減少用以設計、開發熔絲的成本及時間，另外，記憶體IC晶片的晶粒尺寸縮小，可削減記憶體IC晶片的晶粒總成本。
1‧‧‧CPU
2‧‧‧輸入輸出介面電路
3‧‧‧圖像資料處理電路
10‧‧‧SRAM陣列
11‧‧‧輸入輸出資料匯流排
20‧‧‧記憶體胞元陣列
21‧‧‧列解碼器
22‧‧‧行解碼器
23‧‧‧位址鎖存器
24‧‧‧輸入輸出緩衝器
25‧‧‧寫入電路
26‧‧‧感測放大器
27‧‧‧資料鎖存器
30‧‧‧冗餘判定電路
31～35‧‧‧差動放大電路
40‧‧‧冗餘控制電路
41～45‧‧‧二值化電路
51‧‧‧POR電路
52‧‧‧測試模式訊號產生電路
61、62‧‧‧多工器
71～75‧‧‧電源端子
81～85‧‧‧資料端子
91、92‧‧‧反相器
100‧‧‧圖像處理用IC
BL、/BL‧‧‧位元線
IO、IO1～IO4‧‧‧輸入輸出記憶體單元
IO5‧‧‧冗餘用輸入輸出記憶體單元（輸入輸出記憶體單元）
IOL1～IOL4‧‧‧輸入輸出資料線
L1～L5‧‧‧鎖存器
MB‧‧‧記憶體區塊
MC‧‧‧記憶體胞元
Q1～Q35‧‧‧MOS電晶體
S1～S5‧‧‧第1控制訊號
Sc1～Sc5‧‧‧電壓訊號（電壓）
Spor‧‧‧POR重設訊號
Srep‧‧‧冗餘延遲控制訊號
Stm‧‧‧測試模式訊號
SW1～SW42‧‧‧開關
T1～T5‧‧‧第2控制訊號
Va‧‧‧判定電壓降
Vdd‧‧‧電源電壓
Vddm1～Vddm5‧‧‧電壓
Vref‧‧‧基準電壓
WL‧‧‧字元線
圖1為表示實施形態的圖像處理用IC 100的概略構成例的方塊圖。 圖2為表示包括冗餘電路的、圖1的記憶體區塊MB的詳細構成例的方塊圖。 圖3為表示圖2的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5（於總稱時附注符號IO）的詳細構成例的方塊圖。 圖4為表示圖3的記憶體胞元MC的詳細構成例的方塊圖。 圖5為表示圖2的冗餘判定電路30及其周邊電路的詳細構成例的方塊圖。 圖6為表示圖5的差動放大電路31～差動放大電路35的詳細構成例的方塊圖。 圖7為表示變形例1的圖3的輸入輸出記憶體單元IO1的周邊電路的詳細構成例的方塊圖。 圖8為表示變形例2的圖2的輸入輸出記憶體單元IO1～輸入輸出記憶體單元IO5的周邊電路的詳細構成例的方塊圖。

Claims (9)

  1. 一種用於靜態隨機存取記憶體裝置的冗餘電路，所述靜態隨機存取記憶體裝置包括具有靜態隨機存取記憶體胞元陣列的多個輸入輸出記憶體單元，所述用於靜態隨機存取記憶體裝置的冗餘電路包括： 多個一對第1電晶體及第2電晶體，各所述一對第1電晶體及第2電晶體連接於電源電壓與各所述輸入輸出記憶體單元的電源端子之間，並且各所述一對第1電晶體及第2電晶體彼此並聯地連接，且所述第1電晶體具有較所述第2電晶體大的互導；以及 冗餘控制電路，於將所述第1電晶體關斷且使所述第2電晶體導通時對各所述輸入輸出記憶體單元的電源端子的電壓進行檢測，當所檢測的所述電源端子的電壓自規定的基準電壓降低了規定值以上時，將所述輸入輸出記憶體單元判定為不良狀態，且將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元。
  2. 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路，更包括多個揮發性儲存元件，所述多個揮發性儲存元件與各所述輸入輸出記憶體單元對應地設置而保持各所述輸入輸出記憶體單元的冗餘資訊， 所述冗餘控制電路於將所述輸入輸出記憶體單元判定為不良狀態時，將表示所述不良狀態的冗餘置換資訊儲存於與所述輸入輸出記憶體單元對應的揮發性儲存元件，然後將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元。
  3. 如申請專利範圍第2項所述的用於靜態隨機存取記憶體裝置的冗餘電路，其中所述多個揮發性儲存元件為RS型正反器。
  4. 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路，其中所述冗餘控制電路將連接於所述不良狀態的輸入輸出記憶體單元的所述第1電晶體及所述第2電晶體關斷。
  5. 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路，其中所述冗餘控制電路於電源接通時將所述第1電晶體關斷且使所述第2電晶體導通。
  6. 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路，其中所述冗餘控制電路於將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元時，在所述多個輸入輸出記憶體單元相對於多個輸入輸出資料線的連接時的對應關係中，使所述不良狀態的輸入輸出記憶體單元被鄰接於所述不良狀態的輸入輸出記憶體單元且為更高位的輸入輸出記憶體單元冗餘置換，且使更高位的其他輸入輸出記憶體單元依次移位而進行冗餘置換。
  7. 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路，其中所述冗餘控制電路於將所述不良狀態的輸入輸出記憶體單元冗餘置換為正常的輸入輸出記憶體單元時，在所述多個輸入輸出記憶體單元相對於多個輸入輸出資料線的連接時的對應關係中，使所述不良狀態的輸入輸出記憶體單元被最高位的輸入輸出記憶體單元冗餘置換。
  8. 一種靜態隨機存取記憶體裝置，包括： 如申請專利範圍第1項所述的用於靜態隨機存取記憶體裝置的冗餘電路。
  9. 一種半導體裝置，包括： 如申請專利範圍第8項所述的靜態隨機存取記憶體裝置。
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