CN109817259A - 静态随机存取存储器装置、其冗余电路及半导体装置 - Google Patents

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Abstract

本发明提供一种用于静态随机存取存储器装置的冗余电路、其冗余电路及半导体装置，静态随机存取存储器装置包括多个输入输出存储器单元。冗余电路包括：多个一对第1晶体管及第2晶体管，各连接于电源电压与各输入输出存储器单元的电源端子之间，第1晶体管及第2晶体管彼此并联地连接，第1晶体管具有较第2晶体管大的互导；以及冗余控制电路，在将第1晶体管关断且使第2晶体管导通时对各输入输出存储器单元的电源端子的电压进行检测，当电源端子的电压自规定的基准电压降低了规定值以上时，将输入输出存储器单元判定为不良状态，且将不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元。

Description

静态随机存取存储器装置、其冗余电路及半导体装置
技术领域
本发明涉及一种用于静态随机存取存储器(Static Random Access Memory，SRAM)装置的冗余电路、包括所述冗余电路的SRAM装置及包括所述SRAM装置的半导体装置。
背景技术
在存储器集成电路(以下将集成电路称为IC(integrated circuit))等半导体存储装置中，为了修复功能障碍以提高良率而附加有冗余电路。此处，冗余电路例如是藉由使用存储器测试器(memory tester)装置或内建自我测试(Built-In Self Test，BIST)电路等测试器构件及熔丝(fuse)构件而实现。
作为熔丝构件，有以下几种。
(1)激光熔丝(laser fuse)；
(2)电熔丝；及
(3)快闪存储器(flash memory)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2008-199265号公报
[专利文献2]日本专利特开2008-198160号公报
[专利文献3]日本专利特开2008-146793号公报
[专利文献4]日本专利特开2003-016797号公报
[专利文献5]日本专利特开2002-168921号公报
[专利文献6]日本专利特开2001-236799号公报
[专利文献7]日本专利特开2001-006391号公报
[专利文献8]日本专利特开2000-114384号公报
[专利文献9]日本专利特开2000-090687号公报
[专利文献10]日本专利特开2000-021191号公报
[专利文献11]日本专利特开平11-265579号公报
[专利文献12]日本专利特开平9-008247号公报
[专利文献13]日本专利特开平8-094718号公报
[专利文献14]日本专利特开平8-063996号公报
[专利文献15]日本专利特开平6-012892号公报
[发明所欲解决的课题]
存在因将所述冗余电路附加于存储器IC而构成变得复杂、产生高额的成本等问题。但，现有技术中不存在不使用熔丝构件来构成冗余电路的SRAM装置。
发明内容
本发明的目的在于提供一种与现有技术相比具有简单的构成且廉价的用于SRAM装置的冗余电路、包括该冗余电路的SRAM装置、及包括该SRAM装置的半导体装置。
[解决课题的手段]
第1发明的用于SRAM装置的冗余电路为用于如下SRAM装置的冗余电路，所述SRAM装置包括具有SRAM胞元阵列(cell array)的多个输入输出存储器单元，所述用于SRAM装置的冗余电路包括：
多个一对第1晶体管及第2晶体管，各所述一对第1晶体管及第2晶体管连接于电源电压与各所述输入输出存储器单元的电源端子之间，并且各所述一对第1晶体管及第2晶体管彼此并联地连接，且第1晶体管具有较第2晶体管大的互导(mutual conductance)；以及
冗余控制电路，在将所述第1晶体管关断且使所述第2晶体管导通时对各所述输入输出存储器单元的电源端子的电压进行检测，当所检测的电源端子的电压自规定的基准电压降低了规定值以上时，将所述输入输出存储器单元判定为不良状态，且将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元。
在所述用于SRAM装置的冗余电路中还包括多个易失性存储元件，所述多个易失性存储元件与各所述输入输出存储器单元对应地设置而保持各所述输入输出存储器单元的冗余信息，
所述冗余控制电路在将所述输入输出存储器单元判定为不良状态时，将表示所述不良状态的冗余置换信息存储于与所述输入输出存储器单元对应的易失性存储元件，然后将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元。
另外，在所述用于SRAM装置的冗余电路中，所述多个易失性存储元件为RS型触发器(flip-flop)。
进而，在所述用于SRAM装置的冗余电路中，所述冗余控制电路将连接于所述不良状态的输入输出存储器单元的第1晶体管及第2晶体管关断。
进而，在所述用于SRAM装置的冗余电路中，所述冗余控制电路在电源接通时将所述第1晶体管关断且使所述第2晶体管导通。
另外，在所述用于SRAM装置的冗余电路中，所述冗余控制电路在将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元时，在多个输入输出存储器单元相对于多个输入输出数据线的连接时的对应关系中，使所述不良状态的输入输出存储器单元被邻接于所述不良状态的输入输出存储器单元且为更高位的输入输出存储器单元冗余置换，且使更高位的其他输入输出存储器单元依次移位而进行冗余置换。
进而，在所述用于SRAM装置的冗余电路中，所述冗余控制电路在将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元时，在多个输入输出存储器单元相对于多个输入输出数据线的连接时的对应关系中，使所述不良状态的输入输出存储器单元被最高位的输入输出存储器单元冗余置换。
第2发明的SRAM装置包括所述用于SRAM装置的冗余电路。
第3发明的半导体装置包括所述SRAM装置。
[发明的效果]
因此，根据本发明的用于SRAM装置的冗余电路，可实现无需熔丝构件的冗余电路，故与现有技术相比具有简单的构成且廉价。藉此，当设计、制造存储器IC芯片时，可减少用以设计、开发熔丝的成本及时间，另外，存储器IC芯片的晶粒尺寸(die size)缩小，可削减存储器IC芯片的晶粒总成本。
附图说明
图1为表示实施形态的图像处理用IC 100的概略构成例的方块图。
图2为表示包括冗余电路的、图1的存储器区块MB的详细构成例的方块图。
图3为表示图2的输入输出存储器单元IO1～输入输出存储器单元IO5(在总称时附注符号IO)的详细构成例的方块图。
图4为表示图3的存储器胞元MC的详细构成例的方块图。
图5为表示图2的冗余判定电路30及其外围电路的详细构成例的方块图。
图6为表示图5的差动放大电路31～差动放大电路35的详细构成例的方块图。
图7为表示变形例1的图3的输入输出存储器单元IO1的外围电路的详细构成例的方块图。
图8为表示变形例2的图2的输入输出存储器单元IO1～输入输出存储器单元IO5的外围电路的详细构成例的方块图。
【符号说明】
1：CPU
2：输入输出接口电路
3：图像数据处理电路
10：SRAM阵列
11：输入输出数据总线
20：存储器胞元阵列
21：行解码器
22：列解码器
23：地址锁存器
24：输入输出缓冲器
25：写入电路
26：感测放大器
27：数据锁存器
30：冗余判定电路
31～35：差动放大电路
40：冗余控制电路
41～45：二值化电路
51：POR电路
52：测试模式信号产生电路
61、62：多工器
71～75：电源端子
81～85：数据端子
91、92：反相器
100：图像处理用IC
BL、/BL：位线
IO、IO1～IO4：输入输出存储器单元
IO5：冗余用输入输出存储器单元(输入输出存储器单元)
IOL1～IOL4：输入输出数据线
L1～L5：锁存器
MB：存储器区块
MC：存储器胞元
Q1～Q35：MOS晶体管
S1～S5：第1控制信号
Sc1～Sc5：电压信号(电压)
Spor：POR重设信号
Srep：冗余延迟控制信号
Stm：测试模式信号
SW1～SW42：开关
T1～T5：第2控制信号
Va：判定电压降
Vdd：电源电压
Vddm1～Vddm5：电压
Vref：基准电压
WL：字线
具体实施方式
以下，对本发明的实施形态进行说明。再者，对同一或相同的构成要素附注同一符号。
如在上述现有技术的课题中所说明般，存在因将所述冗余电路附加于存储器IC而构成变得复杂、产生高额的成本等问题。具体而言，关于用以实现存储器IC的冗余电路的熔丝构件，需要自己开发或者自其他公司作为知识产权(intellectual property，IP)而购入，此时，有时亦需要特别的结构或特殊的程序而成本上升。进而，熔丝构件的面积无法与微细化对应地缩小化，因此，使用大量熔丝的情况下的面积增大可称为成本上升的一大因素。若可实现无需熔丝构件的冗余电路，则可获得减少用以设计开发熔丝构件的成本及时间、存储器IC的晶粒尺寸缩小、削减存储器IC的总成本等特有的效果。
因此，关于与现有技术相比具有简单的构成且廉价的用于SRAM装置的冗余电路、包括该冗余电路的SRAM装置、及包括该SRAM装置的半导体装置，本发明者进行了如下所述的创作。
实施形态.
图1为表示实施形态的、图像处理用IC 100的概略构成例的方块图。在图1中，图像处理用IC 100例如为液晶显示器的驱动器IC等，构成为包括中央处理单元(centralprocessing unit，CPU)1、输入输出接口电路2、图像数据处理电路3、以及SRAM阵列10。
CPU 1为控制图像处理用IC 100的各电路的动作的控制电路。输入输出接口电路2在CPU 1的控制下，接收自外部电路输入的图像数据而转换为规定的数据形式及信号形式，并输出至图像数据处理电路3。图像数据处理电路3在CPU 1的控制下，使用SRAM阵列10对所输入的图像数据执行规定的图像处理，然后经由输入输出接口电路2输出至外部电路或外部装置。SRAM阵列10包括以格子形状配置的多个SRAM存储器区块MB，暂时性地存储来自图像数据处理电路3的图像数据并输出至图像数据处理电路3。
图2为表示包括冗余电路的图1的存储器区块MB的详细构成例的方块图。在图2中，存储器区块MB构成为包括：
(1)四个输入输出存储器单元IO1～输入输出存储器单元IO4(以下，在总称时附注符号IO)；
(2)一个冗余用输入输出存储器单元IO5；
(3)用以进行输入输出存储器单元IO1的不良判定的一对P沟道(channel)金属氧化物半导体(metal oxide semiconductor，MOS)晶体管Q11、MOS晶体管Q21；
(4)用以进行输入输出存储器单元IO2的不良判定的一对P沟道MOS晶体管Q12、MOS晶体管Q22；
(5)用以进行输入输出存储器单元IO3的不良判定的一对P沟道MOS晶体管Q13、MOS晶体管Q23；
(6)用以进行输入输出存储器单元IO4的不良判定的一对P沟道MOS晶体管Q14、MOS晶体管Q24；
(7)用以进行冗余用输入输出存储器单元IO5的不良判定的一对P沟道MOS晶体管Q15、MOS晶体管Q25；
(8)冗余判定电路30，基于各输入输出存储器单元IO1～输入输出存储器单元IO5的电源端子71～电源端子75的电压Vddm1～电压Vddm5而分别进行各输入输出存储器单元IO1～输入输出存储器单元IO5的不良判定，藉此产生不良判定位并保存在对应的锁存器L1～锁存器L5中；
(9)例如为RS型触发器的五个锁存器L1～锁存器L5；
(10)例如由MOS晶体管构成的八个开关SW1～开关SW14；
(11)包括四根输入输出数据线IOL1～输入输出数据线IOL4的输入输出数据总线11；以及
(12)冗余控制电路40，在图1的CPU 1的控制下将八个开关SW1～开关SW14导通或关断，藉此对五个输入输出存储器单元IO1～输入输出存储器单元IO5、与输入输出数据总线11的四根输入输出数据线IOL1～输入输出数据线IOL4的连接关系进行切换。
再者，在输入输出存储器单元IO1～输入输出存储器单元IO4为良好的状态(不为不良状态)的初始状态下，开关SW1～开关SW4被控制成导通，开关SW11～开关SW14被控制成关断。
在图2的存储器区块MB中，电源电压Vdd经由MOS晶体管Q11的源极及漏极而连接于输入输出存储器单元IO1的电源端子71，并且经由MOS晶体管Q21的源极及漏极而连接于输入输出存储器单元IO1的电源端子71。此处，一对MOS晶体管Q11、MOS晶体管Q21彼此并联地连接。例如，藉由使MOS晶体管Q11的栅极宽度W大于MOS晶体管Q21的栅极宽度W(例如为1：5～30左右)而使MOS晶体管Q11的尺寸大于MOS晶体管Q21的尺寸。藉此，将MOS晶体管Q11的互导设定成大于MOS晶体管Q21的互导。此处，MOS晶体管Q21是为了在存储器胞元MC的通常的写入状态下保持规定的电压而设置。对MOS晶体管Q11的栅极输入来自冗余控制电路40的第1控制信号S1(读出信号/Read或备用信号/Stand-by)，对MOS晶体管Q21的栅极输入来自冗余控制电路40的第2控制信号T1(写入信号/Write或测试模式信号Stm(图5))。输入输出存储器单元IO1的数据端子81经由开关SW1连接于输入输出数据线IOL1。
电源电压Vdd经由MOS晶体管Q12的源极及漏极而连接于输入输出存储器单元IO2的电源端子72，并且经由MOS晶体管Q22的源极及漏极而连接于输入输出存储器单元IO2的电源端子72。此处，一对MOS晶体管Q12、MOS晶体管Q22彼此并联地连接。例如，藉由使MOS晶体管Q12的栅极宽度W大于MOS晶体管Q22的栅极宽度W(例如为1：5～30左右)而使MOS晶体管Q12的尺寸大于MOS晶体管Q22的尺寸。藉此，将MOS晶体管Q12的互导设定成大于MOS晶体管Q22的互导。此处，MOS晶体管Q22是为了在存储器胞元MC的通常的写入状态下保持规定的电压而设置。对MOS晶体管Q12的栅极输入来自冗余控制电路40的第1控制信号S2(读出信号/Read或备用信号/Stand-by)，对MOS晶体管Q22的栅极输入来自冗余控制电路40的第2控制信号T2(写入信号/Write或测试模式信号Stm(图5))。输入输出存储器单元IO2的数据端子82经由开关SW2连接于输入输出数据线IOL2。
电源电压Vdd经由MOS晶体管Q13的源极及漏极而连接于输入输出存储器单元IO3的电源端子73，并且经由MOS晶体管Q23的源极及漏极而连接于输入输出存储器单元IO3的电源端子73。此处，一对MOS晶体管Q13、MOS晶体管Q23彼此并联地连接。例如，藉由使MOS晶体管Q13的栅极宽度W大于MOS晶体管Q23的栅极宽度W(例如为1：5～30左右)而使MOS晶体管Q13的尺寸大于MOS晶体管Q23的尺寸。藉此，将MOS晶体管Q13的互导设定成大于MOS晶体管Q23的互导。此处，MOS晶体管Q23是为了于存储器胞元MC的通常的写入状态下保持规定的电压而设置。对MOS晶体管Q13的栅极输入来自冗余控制电路40的第1控制信号S3(读出信号/Read或备用信号/Stand-by)，对MOS晶体管Q23的栅极输入来自冗余控制电路40的第2控制信号T3(写入信号/Write或测试模式信号Stm(图5))。输入输出存储器单元IO3的数据端子83经由开关SW3连接于输入输出数据线IOL3。
电源电压Vdd经由MOS晶体管Q14的源极及漏极而连接于输入输出存储器单元IO4的电源端子74，并且经由MOS晶体管Q24的源极及漏极而连接于输入输出存储器单元IO4的电源端子74。此处，一对MOS晶体管Q14、MOS晶体管Q24彼此并联地连接。例如，藉由使MOS晶体管Q14的栅极宽度W大于MOS晶体管Q24的栅极宽度W(例如为1：5～30左右)而使MOS晶体管Q14的尺寸大于MOS晶体管Q24的尺寸。藉此，将MOS晶体管Q14的互导设定成大于MOS晶体管Q24的互导。此处，MOS晶体管Q24是为了在存储器胞元MC的通常的写入状态下保持规定的电压而设置。对MOS晶体管Q14的栅极输入来自冗余控制电路40的第1控制信号S4(读出信号/Read或备用信号/Stand-by)，对MOS晶体管Q24的栅极输入来自冗余控制电路40的第2控制信号T4(写入信号/Write或测试模式信号Stm(图5))。输入输出存储器单元IO4的数据端子84经由开关SW4连接于输入输出数据线IOL4。
电源电压Vdd经由MOS晶体管Q15的源极及漏极而连接于冗余用输入输出存储器单元IO5的电源端子75，并且经由MOS晶体管Q25的源极及漏极而连接于输入输出存储器单元IO5的电源端子75。此处，一对MOS晶体管Q15、MOS晶体管Q25彼此并联地连接。例如，藉由使MOS晶体管Q15的栅极宽度W大于MOS晶体管Q25的栅极宽度W(例如为1：5～30左右)而使MOS晶体管Q15的尺寸大于MOS晶体管Q25的尺寸。藉此，将MOS晶体管Q15的互导设定成大于MOS晶体管Q25的互导。此处，MOS晶体管Q25是为了在存储器胞元MC的通常的写入状态下保持规定的电压而设置。对MOS晶体管Q15的栅极输入来自冗余控制电路40的第1控制信号S5(读出信号/Read或备用信号/Stand-by)，对MOS晶体管Q25的栅极输入来自冗余控制电路40的第2控制信号T5(写入信号/Write或测试模式信号Stm(图5))。输入输出存储器单元IO5的数据端子85经由开关SW11～开关SW14分别连接于输入输出数据线IOL1～输入输出数据线IOL4。
各输入输出存储器单元IO1～输入输出存储器单元IO5的电源端子71～电源端子75的各电压Vddm1～电压Vddm5是为了进行各输入输出存储器单元IO1～输入输出存储器单元IO5的不良判定而被输入至冗余判定电路30。
在如上所述般构成的存储器区块MB中，冗余判定电路30藉由参照图5而详细后述的方法，基于各输入输出存储器单元IO1～输入输出存储器单元IO5的电源端子71～电源端子75的电压Vddm1～电压Vddm5而分别进行各输入输出存储器单元IO1～输入输出存储器单元IO5的不良判定，藉此产生不良判定位(表示不良状态的冗余信息)并保存于对应的锁存器L1～锁存器L5中。
例如，冗余判定电路30于判定为输入输出存储器单元IO1不良时，代替良好位“0”而将表示冗余置换的不良位“1”保存于锁存器L1中。响应于此，冗余控制电路40将开关SW1关断且将开关SW11导通，藉此使用冗余用输入输出存储器单元IO5来代替输入输出存储器单元IO1。
例如，冗余判定电路30于判定为输入输出存储器单元IO2不良时，代替良好位“0”而将表示冗余置换的不良位“1”保存于锁存器L2中。响应于此，冗余控制电路40将开关SW2关断且将开关SW12导通，藉此使用冗余用输入输出存储器单元IO5来代替输入输出存储器单元IO2。
例如，冗余判定电路30在判定为输入输出存储器单元IO3不良时，代替良好位“0”而将表示冗余置换的不良位“1”保存于锁存器L3中。响应于此，冗余控制电路40将开关SW3关断且将开关SW13导通，藉此使用冗余用输入输出存储器单元IO5来代替输入输出存储器单元IO3。
例如，冗余判定电路30在判定为输入输出存储器单元IO4不良时，代替良好位“0”而将表示冗余置换的不良位“1”保存于锁存器L4中。响应于此，冗余控制电路40将开关SW4关断且将开关SW14导通，藉此使用冗余用输入输出存储器单元IO5来代替输入输出存储器单元IO4。
即，在图2的冗余电路中，成为不良状态的输入输出存储器单元IO1～输入输出存储器单元IO4中的其中之一被冗余置换为输入输出存储器单元IO5，且除成为不良状态的输入输出存储器单元IO1～输入输出存储器单元IO4中的其中之一以外，保持相对于输入输出数据线IOL1～输入输出数据线IOL4而连接输入输出存储器单元IO的对应关系(相对于IO1而连接IOL1；相对于IO2而连接IOL2；相对于IO3而连接IOL3；相对于IO4而连接IOL4)来进行冗余置换。再者，当仅输入输出存储器单元IO5成为不良状态时，也可不对该存储器区块MB整体进行置换。
图3为表示图2的输入输出存储器单元IO1～输入输出存储器单元IO5(在总称时附注符号IO)的详细构成例的方块图。在图3中，输入输出存储器单元IO构成为包括存储器胞元阵列20、行解码器(row decoder)21、列解码器(column decoder)22、地址锁存器(address latch)23、输入输出缓冲器24、写入电路25、感测放大器(sense amplifier)26以及数据锁存器(data latch)27。
存储器胞元阵列20分别具有图4的构成，且是以格子形状配置SRAM的多个存储器胞元MC而构成。此处，对存储器胞元阵列20的电源端子71～电源端子75施加规定的电源电压。地址锁存器23暂时性地保存所输入的外部地址，然后划分成行地址与列地址，将行地址输出至行解码器21，另一方面，将列地址输出至列解码器22。行解码器21根据所输入的行地址而对存储器胞元阵列20内的规定的字线WL施加规定电压，藉此进行字线的选择。另外，列解码器22藉由根据所输入的列地址而将存储器胞元阵列20内的规定的位线BL、位线/BL的栅极开放来作出选择，以将规定的位线BL、位线/BL连接于写入电路25或感测放大器26。所输入的写入数据经由输入输出缓冲器24而被输入至写入电路25，写入电路25于规定的写入时间点将数据写入存储器胞元阵列20内的规定的存储器胞元MC。另一方面，在规定的读出时间点自存储器胞元阵列20内的规定的存储器胞元MC读出的数据于经感测放大器26放大后被暂时性地保存于数据锁存器中，然后经由输入输出缓冲器24而输出。
图4为表示图3的存储器胞元MC的详细构成例的方块图。在图4中，存储器胞元MC构成为包括六个MOS晶体管Q1～MOS晶体管Q6。此处，由MOS晶体管Q1、MOS晶体管Q3构成的反相器(inverter)91、与由MOS晶体管Q2、MOS晶体管Q4构成的反相器92在彼此相反的方向上并联地连接而构成锁存电路。此处，在进行字线WL的选择时，MOS晶体管Q5、MOS晶体管Q6导通，并经由位线BL、位线/BL而进行数据的写入或读出。
图5为表示图2的冗余判定电路30及其外围电路的详细构成例的方块图。在图5中，冗余判定电路30构成为包括开机重设电路(以下称为POR(power-on reset)电路)51、测试模式信号产生电路52、五个差动放大电路31～差动放大电路35、以及五个二值化电路41～二值化电路45。
POR电路51在基于电源电压Vdd而检测到自电源断开状态上升为电源接通状态时，产生POR重设信号Spor并输出至测试模式信号产生电路52。测试模式信号产生电路52基于POR重设信号Spor而产生测试模式信号Stm并输出至五个差动放大电路31～差动放大电路35，藉此使差动放大电路31～差动放大电路35成为工作状态，并且将测试模式信号Stm作为第2控制信号T1～第2控制信号T5而施加至各输入输出存储器单元IO的MOS晶体管Q21～MOS晶体管Q25，以使MOS晶体管Q21～MOS晶体管Q25导通。其中，MOS晶体管Q11～MOS晶体管Q15为关断状态。
差动放大电路31～差动放大电路35分别自基准电压Vref(＝Vdd-Va(此处，Va为规定的判定电压降(drop voltage)，例如为电源电压Vdd的3％～20％的电压))减去所输入的电源端子71～电源端子75的电压Vddm1～电压Vddm5，并将作为相减结果的电压信号Sc1～电压信号Sc5分别输出至二值化电路41～二值化电路45。二值化电路41～二值化电路45藉由将所输入的作为相减结果的电压信号Sc1～电压信号Sc5与规定的临限电压加以比较而二值化为二值数据，并保存在对应的锁存器L1～锁存器L5中。此处，当输入输出存储器单元IO1～输入输出存储器单元IO5良好时，二值数据保持为“0”，而当输入输出存储器单元IO1～输入输出存储器单元IO5不良时，二值数据变为“1”。在如上所述般构成的冗余判定电路30中，判定出输入输出存储器单元IO1～输入输出存储器单元IO5的良好/不良状态并保存于锁存器L1～锁存器L5中。
再者，在本实施形态中，关于进行冗余判定的时间段，较佳为仅在自电源接通时起的规定期间内进行，但本揭示并不限定于此，也可在该期间结束后，在不使用SRAM装置时以规定的周期重复进行。
根据图2及图5的电路构成，具有以下的作用效果。
(1)当包括具有多个SRAM存储器胞元MC的存储器胞元阵列20的输入输出存储器单元IO为不良状态时，在任一存储器胞元中存在短路等电流增加因素的概率高，自电源电压Vdd流出的电流变得大于良好的状态下的电流。为了利用所述电特性而发现在输入输出存储器单元IO中自电源电压Vdd流出的电流已降低至规定的临限值以下的时刻，将尺寸(或互导)不同的一对MOS晶体管(Q11、Q21；Q12、Q22；Q13、Q23；Q14、Q24；Q15、Q25)用作检测电路来查验输入输出存储器单元IO的漏电流。具体而言，如图5所示，基于各输入输出存储器单元IO的电源端子71～电源端子75的电压Vddm1～电压Vddm5，使用差动放大电路31～差动放大电路35及二值化电路41～二值化电路45来检测不良或故障的输入输出存储器单元IO。
(2)藉由锁存器L1～锁存器L5来保持所检测到的不良或故障的输入输出存储器单元IO的状态信息。
(3)而且，如参照图2而在上文所述般，藉由良好的输入输出存储器单元IO对不良或故障的输入输出存储器单元IO进行冗余置换。
(4)根据用于SRAM装置的冗余电路，因不使用熔丝构件便构成了冗余电路，故与现有技术相比具有简单的构成且廉价。藉此，当设计、制造存储器IC芯片时，可减少用以设计、开发熔丝的成本及时间，另外，存储器IC芯片的晶粒尺寸缩小，可削减存储器IC芯片的晶粒总成本。
图6为表示图5的差动放大电路31～差动放大电路35的详细构成例的方块图。在图6中，差动放大电路31～差动放大电路35是对包括四个MOS晶体管Q31～MOS晶体管Q34的差动放大器进一步附加用于动作开/关控制的开关用MOS晶体管Q35而构成。对MOS晶体管Q33的栅极施加基准电压Vref，另一方面，对MOS晶体管Q34的栅极施加电源端子71～电源端子75的电压Vddm1～电压Vddm5。当对MOS晶体管Q35的栅极施加有高电平的测试模式信号Stm时，差动放大电路31～差动放大电路35成为工作状态，输出自基准电压Vref减去电压Vddm1～电压Vddm5而得的结果所对应的电压Sc1～电压Sc5。
如以上所说明般，根据本实施形态的用于SRAM装置的冗余电路，因不使用熔丝构件便构成了冗余电路，故与现有技术相比具有简单的构成且廉价。即，当设计、制造存储器IC芯片时，可减少用以设计、开发熔丝的成本及时间，另外，存储器IC芯片的晶粒尺寸缩小，可削减存储器IC芯片的晶粒总成本。
图7为表示变形例1的图3的输入输出存储器单元IO1的外围电路的详细构成例的方块图。
在图7中，在MOS晶体管Q11、MOS晶体管Q21的各栅极分别连接有多工器61、多工器62。对多工器61的第1输入端子输入第1控制信号S1，对多工器61的第2输入端子施加电源电压Vdd，多工器61在输入输出存储器单元IO1良好时选择第1控制信号S1并施加至MOS晶体管Q11的栅极，另一方面，在输入输出存储器单元IO1不良时，基于来自冗余控制电路40的冗余延迟控制信号Srep而选择电源电压Vdd并施加至MOS晶体管Q11的栅极，藉此将MOS晶体管Q11关断。藉此，在输入输出存储器单元IO1不良时，可防止相对于输入输出存储器单元IO1而言无用的消耗电流流至输入输出存储器单元IO1。
再者，于变形例1中，其他输入输出存储器单元IO2～输入输出存储器单元IO5亦同样地构成，且同样地动作。
图8为表示变形例2的图2的输入输出存储器单元IO1～输入输出存储器单元IO5的外围电路的详细构成例的方块图。再者，当输入输出存储器单元IO1～输入输出存储器单元IO4不为不良时，使开关SW1导通，使开关SW21关断且开关SW22导通，使开关SW31关断且开关SW32导通，使开关SW41关断且开关SW42导通，使开关SW11～开关SW14关断。
在图8中，输入输出存储器单元IO1的数据端子81经由开关SW1而连接于输入输出数据线IOL1。输入输出存储器单元IO2的数据端子82经由开关SW21而连接于输入输出数据线IOL1，并且经由开关SW22而连接于输入输出数据线IOL2。输入输出存储器单元IO3的数据端子83经由开关SW31而连接于输入输出数据线IOL2，并且经由开关SW32而连接于输入输出数据线IOL3。输入输出存储器单元IO4的数据端子84经由开关SW41而连接于输入输出数据线IOL3，并且经由开关SW42而连接于输入输出数据线IOL4。输入输出存储器单元IO5的数据端子85经由开关SW14而分别连接于输入输出数据线IOL4。
此处，例如在冗余判定电路30判定为输入输出存储器单元IO1不良时，将开关SW1关断，将开关SW21导通且将开关SW22关断，将开关SW31导通且将开关SW32关断，将开关SW41导通且将开关SW42关断，将开关SW14导通，藉此，使用输入输出存储器单元IO2来代替输入输出存储器单元IO1，使用输入输出存储器单元IO3来代替输入输出存储器单元IO2，使用输入输出存储器单元IO4来代替输入输出存储器单元IO3，使用输入输出存储器单元IO5来代替输入输出存储器单元IO4。
另外，在冗余判定电路30判定为输入输出存储器单元IO2不良时，将开关SW21及开关SW22均关断，将开关SW31导通且将开关SW32关断，将开关SW41导通且将开关SW42关断，将开关SW14导通，藉此，使用输入输出存储器单元IO3来代替输入输出存储器单元IO2，使用输入输出存储器单元IO4来代替输入输出存储器单元IO3，使用输入输出存储器单元IO5来代替输入输出存储器单元IO4。
进而，在冗余判定电路30判定为输入输出存储器单元IO3不良时，将开关SW31及开关SW32均关断，将开关SW41导通且将开关SW42关断，将开关SW14导通，藉此，使用输入输出存储器单元IO4来代替输入输出存储器单元IO3，使用输入输出存储器单元IO5来代替输入输出存储器单元IO4。
进而，在冗余判定电路30判定为输入输出存储器单元IO4不良时，将开关SW41及开关SW42均关断，将开关SW14导通，藉此，使用输入输出存储器单元IO5来代替输入输出存储器单元IO4。
即，在图8的冗余电路中，使成为不良状态的输入输出存储器单元IO1～输入输出存储器单元IO4中的其中之一被编号为较其高位的输入输出存储器单元IO冗余置换，该进行了冗余置换的编号为高位的输入输出存储器单元IO以选择更高位的输入输出数据线IOL2～输入输出数据线IOL4的方式，关于相对于输入输出数据线IOL1～输入输出数据线IOL4而连接输入输出存储器单元IO的对应关系(相对于IO1而连接IOL1；相对于IO2而连接IOL2；相对于IO3而连接IOL3；相对于IO4而连接IOL4)，使输入输出存储器单元IO的编号依次移位成更高位来进行冗余置换。
图2的冗余电路的开关SW1～开关SW14的数量与图8的冗余电路的开关SW1～开关SW42的数量相同，但于是否使所述对应关系移位成更高位来进行冗余置换的方面不同。
在以上的实施形态中，对图像处理用IC 100进行了说明，但本发明并不限定于此，也可广泛地应用于包括处理器及SRAM阵列的系统芯片(Systemon Chip，SoC)IC等半导体IC。
在以上的实施形态中，将冗余信息暂时性地存储在锁存器L1～锁存器L5，但本发明并不限定于此，也可存储在其他易失性存储元件。
以下，对本发明与专利文献1～专利文献15的不同点进行说明。
(1)与专利文献1(日本专利特开2008-199265号公报)的不同点
在专利文献1的半导体集成电路中使用的是利用抗熔丝(antifuse)的冗余电路。这些抗熔丝的写入需要长脉冲(long-pulse)、长周期(long-cycle)的熔丝写入控制信号。但，因测试器性能而无法产生长周期的信号，有无法达成测试器的有效利用的问题。为解决该问题，半导体集成电路内置内部信号生成电路，所述内部信号生成电路使用来自测试器的短脉冲信号，生成长脉冲、长周期的熔丝写入控制信号。可不受测试器性能限制地藉由内部信号生成电路所生成的长脉冲、长周期的熔丝写入控制信号来实施对抗熔丝的写入。因此，可达成测试器的有效利用。
即，在专利文献1中使用了利用抗熔丝的冗余电路，另一方面，在本发明中，不使用抗熔丝而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(2)与专利文献2(日本专利特开2008-198160号公报)的不同点
在专利文献2的冗余电路的检测方法中，自所设计的逻辑电路中自动地检测冗余电路。具体而言，电路结构分析构件对存储构件中所保存的逻辑电路中的待验证逻辑电路部的结构进行分析，并对逻辑电路部的输入信号分支的脉冲进行检测，将分支的脉冲的任一个自输入信号分离，并附加对经分离的脉冲伪设定其他输入信号的伪端子，二元决定图制作构件制作包括伪端子在内的逻辑电路部的二元决定图，冗余电路检测构件对所制作的二元决定图进行验证以搜寻矛盾部位，将矛盾部位所对应的逻辑电路部的脉冲检测为冗余电路。
即，在专利文献2中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(3)与专利文献3(日本专利特开2008-146793号公报)的不同点
在专利文献3中揭示了一种能够判别多个冗余只读存储器(read onlymemory，ROM)电路是否与地址相关联地以规定的顺序经编程(programming)的电路及包括该电路的半导体装置。具体而言，包括多个n个冗余ROM电路，所述多个n个冗余ROM电路根据熔丝熔断的有无来存储经冗余置换的地址，并在存取地址与经冗余置换的地址一致时输出冗余选择信号，当在关于地址值的大小关系而为升序且按照多个n个冗余存储电路的顺序进行修复地址(repair address)的编程的条件下，在未由第i冗余ROM电路输出冗余选择信号的状态下检测到自第i+1冗余存储电路输出有冗余选择信号时，将SR型触发器置位，并将置换判定输出设为倒序。
即，在专利文献3中使用了利用熔丝的冗余电路，另一方面，在本发明中，不使用熔丝而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(4)与专利文献4(日本专利特开2003-016797号公报)的不同点
在专利文献4中，目的在于提供一种能够与熔丝加工处理无关地对冗余救济电路设定加工前的状态或不同的加工状态的半导体装置。该半导体装置包括：熔丝区块，储备冗余电路的切换数据；数据设定电路，由扫描移位(scanshift)FF构成，所述扫描移位FF能够于测试模式时自外部端子串行地输入多个数据，并在半导体装置内部并行地进行数据输出，且可进行扫描移位动作；数据切换电路，输入熔丝区块中所储备的数据、与来自数据设定电路的输出数据，对数据进行切换并加以输出；以及冗余救济地址比较电路，将来自数据切换电路的输出作为输入。
即，在专利文献4中使用了利用熔丝区块的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(5)与专利文献5(日本专利特开2002-168921号公报)的不同点
在专利文献5中，目的在于使半导体存储器的检查装置小型化。半导体存储器的检查装置中，将多个与(AND)电路的其中一个输入端子串联地连接，对另一输入端子输入寄存器电路中所保持的不良信息G＜0＞～G＜5＞。藉由改变连接于较输入了不良位的AND电路更靠输出侧的方向(高位位侧)的多个AND电路、以及连接于较输入了不良位的AND电路更靠输入侧的方向(低位位侧)的多个AND电路的值，利用多个选择器解除不良位的信号线的连接而切换连接至邻接的信号线及备用线。藉此，可藉由极为简单的构成来补偿不良位。
即，在专利文献5中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(6)与专利文献6(日本专利特开2001-236799号公报)的不同点
在专利文献6中，目的在于：在产生了起因于熔丝元件的加工的问题的情况下，容易地确定出问题熔丝元件。在半导体装置的测试方法中设置数据设定电路，所述数据设定电路能够于特定的测试模式时自外部输入端子串行地输入多个数据，且并行地进行数据输出。另外，设置数据比较电路，所述数据比较电路输入用以储备冗余电路的切换所必需的数据的熔丝区块中所储备的数据、以及来自数据设定电路的输出数据，对数据进行比较，并将比较结果以并行数据的形式加以输出。进而，设置数据输出电路，所述数据输出电路能够将来自数据比较电路的并行数据输出设为并行输入而串行地输出至外部输出端子。
即，在专利文献6中使用了利用熔丝区块的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(7)与专利文献7(日本专利特开2001-006391号公报)的不同点
在专利文献7中，目的在于解决以下课题：在将冗余电路组入的情况下，无法应用于配置设计已完成者，在已组入的情况下，会增加与随机存取存储器(Random AccessMemory，RAM)的字数对应的存储器胞元。半导体集成电路装置具有：具有包含数量与字数相当的存储器胞元的多个存储器胞元群组的RAM、以及具有包含数量为RAM的字数以下的存储器胞元的存储器胞元群组的作为冗余电路的多个RAM。藉由选择电路来选择第一个RAM的数据与其他多个RAM的数据的任一个，并使用作为冗余电路的其他多个RAM。
即，在专利文献7中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(8)与专利文献8(日本专利特开2000-114384号公报)的不同点
在专利文献8中，目的在于减少半导体装置中的迂回配线。半导体装置中，在半导体芯片上的外围部配置具有熔丝电路以及供给有该熔丝电路的输出的预解码器(pre-decoder)的宏胞元(macro cell)，所述熔丝电路包括多个熔丝电路单元，所述熔丝电路单元包含一个熔丝，且输出与该熔丝是否被切断相对应的信号。在半导体芯片上的内侧配置包含供给有该预解码器的输出的主解码器(main decoder)、对主解码器的输出信号进行转换而生成切换信号的信号转换电路以及存储器电路的宏胞元。存储器电路包括：彼此相同构成的多个存储器区块、与该存储器区块构成相同的冗余存储器区块以及响应于该切换信号而使该多个存储器区块中具有缺陷的存储器区块成为不使用状态且使该冗余存储器区块成为使用状态的切换电路。
即，在专利文献8中使用了利用熔丝的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(9)与专利文献9(日本专利特开2000-090687号公报)的不同点
在专利文献9中，目的在于：在具有列冗余电路的半导体存储装置中，即便输入输出的位数多也可正常地工作。所揭示的半导体存储装置包括：多个存储器胞元列，包含多个存储器胞元；冗余存储器胞元；多个输入输出线；多个开关，与多个输入输出线对应地设置，根据控制电压而将邻接的存储器胞元列的任一个与对应的输入输出线连接；多个熔丝，对经串联连接的一端施加电源电压Vcc，另一端的电位被固定于电源电压Vcc或地电位GND，彼此的连接点的电压作为控制电压而被分别供给至多个开关；以及多个控制电压固定电路，将多个开关的控制电压固定于高电平或低电平。
即，在专利文献9中使用了利用熔丝的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(10)与专利文献10(日本专利特开2000-021191号公报)的不同点
在专利文献10中，目的在于提供一种完全不会产生不必要的电流的有效的编程熔丝电路。熔丝电路具有：熔丝元件，连接于第一电位供给电路与第二电位供给电路之间，为了编程而视需要由激光切断；以及连接于接点的保持·驱动器电路，所述熔丝电路利用器件的动作模式设定时所生成的第一初始化信号104，藉由第一电位供给装置对接点提供第一电位，且利用器件的动作模式设定时所生成的第二初始化信号，藉由第二电位供给装置对接点提供第二电位，保持·驱动器电路保持确定为第一电位及第二电位中的任一个的接点的电位且输出该电位。
即，在专利文献10中使用了利用熔丝电路的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(11)与专利文献11(日本专利特开平11-265579号公报)的不同点
在专利文献11中，目的在于解决以下课题：现有的半导体存储装置的解码时间慢，无法使存取高速化，另外，因难以缩短重设时间，故无法使周期时间高速化。半导体存储装置构成为具备：存储器胞元阵列；地址解码器，对地址信号进行解码；字驱动器，基于自所述地址解码器输出的解码信息，选择性地驱动所述存储器胞元阵列内的字线；以及锁存器部，连接于所述地址解码器与所述字驱动器之间，对所述解码信息进行保持并且供给至所述字驱动器。
即，在专利文献11中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(12)与专利文献12(日本专利特开平9-008247号公报)的不同点
在专利文献12中，目的在于提供一种使进行数据处理等的信号处理装置中的实际上的使用便利性良好的半导体存储装置。半导体存储装置包括多个存储器垫(memorymat)，所述多个存储器垫是包括具有强介电膜的信息存储用电容器与地址选择用MOS场效晶体管(Field-effect transistor，FET)的存储器胞元在字线与位线的交点处进行矩阵配置而成，能够将使所述存储器垫内所形成的信息存储用电容器的其中一个电极共用化而成的板电极的电位程序撰写至第1电压或第2电压中，所述第1电压与传递至连接有所述存储器胞元的位线的二值的写入信号无关地，不使强介电体发生极化的反转，所述第2电压与传递至连接有所述存储器胞元的位线的二值的写入信号对应地，使强介电体发生极化的反转。藉此，能够与处理数据的种类对应地在一个半导体存储装置的内部将非易失部分与易失部分设定为能够进行程序撰写，因此，仅存储与所述所决定的存储区域对应的数据即可，故可获得使用便利性良好的具有非易失存储功能的半导体存储装置。
即，在专利文献12中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(13)与专利文献13(日本专利特开平8-094718号公报)的不同点
专利文献13的特征在于使半导体存储器的检查装置小型化。半导体存储器的检查装置中，将多个AND电路的其中一个输入端子串联地连接，对另一输入端子输入寄存器电路中所保持的不良信息G＜0＞～G＜5＞。藉由改变连接于较输入了不良位的AND电路更靠输出侧的方向(高位位侧)的AND电路、以及连接于较输入了不良位的AND电路更靠输入侧的方向(低位位侧)的AND电路的值，利用选择器解除不良位的信号线的连接而切换连接至邻接的信号线及备用线。藉此，可藉由极为简单的构成来补偿不良位。
即，在专利文献13中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(14)与专利文献14(日本专利特开平8-063996号公报)的不同点
专利文献14的目的在于提供一种用以即便于半导体存储装置经大容量化且伴随于此冗余救济线根数增加的情况下，亦尽可能地抑制冗余解码器的芯片占有面积的技术。半导体存储装置中形成一致比较电路CAM00～一致比较电路CAMi-1n-1，所述一致比较电路CAM00～一致比较电路CAMi-1n-1包含基于可抹除可编程只读存储器(ErasableProgrammable Read OnlyMemory，EPROM)胞元中所存储的冗余地址而置位的触发器以及用以根据该触发器的置位状态而能够对冗余地址与输入地址进行位单元的比较的MOS晶体管而成，藉由与输入地址的位构成及冗余字线数对应地，在行方向及列方向上配置多个该一致比较电路，可达成冗余解码器的效率良好的布局(layout)。
即，在专利文献14中未对冗余信息的保持构件进行具体记载，另一方面，在本发明中，不使用熔丝构件而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
(15)与专利文献15(日本专利特开平6-012892号公报)的不同点
在专利文献15中，目的在于：在使用环状指针(ring pointer)进行存储器胞元的选择且具有冗余电路的半导体存储装置中，减小用以使装置具有冗余的熔丝等的设置面积。半导体存储装置使用触发器电路、以及内置有数据通过电路(data through circuit)的触发器电路来构成环状指针(ring pointer)。藉由控制电路对触发器电路进行控制，使用不必要的触发器电路的数据通过电路使数据通过，以便不选择对触发器电路而言不必要的存储器胞元7。控制电路藉由使用熔丝等构成的选择信号制作构件以及解码部来产生控制信号。藉此，在解码部对触发器选择信号进行解码，因此可削减熔丝等的数量。
即，在专利文献15中使用了利用熔丝等的冗余电路，另一方面，在本发明中，不使用熔丝区块而在电源接通时使用一对MOS晶体管来判定输入输出存储器单元IO的不良状态并进行冗余置换。
[产生上的可利用性]
如以上所详述般，根据本发明的用于SRAM装置的冗余电路，因不使用熔丝构件便构成了冗余电路，故与现有技术相比具有简单的构成且廉价。藉此，当设计、制造存储器IC芯片时，可减少用以设计、开发熔丝的成本及时间，另外，存储器IC芯片的晶粒尺寸缩小，可削减存储器IC芯片的晶粒总成本。

Claims (9)

1.一种用于静态随机存取存储器装置的冗余电路，所述静态随机存取存储器装置包括具有静态随机存取存储器胞元阵列的多个输入输出存储器单元，所述用于静态随机存取存储器装置的冗余电路包括：
多个一对第1晶体管及第2晶体管，各所述一对第1晶体管及第2晶体管连接于电源电压与各所述输入输出存储器单元的电源端子之间，并且各所述一对第1晶体管及第2晶体管彼此并联地连接，且所述第1晶体管具有较所述第2晶体管大的互导；以及
冗余控制电路，在将所述第1晶体管关断且使所述第2晶体管导通时对各所述输入输出存储器单元的电源端子的电压进行检测，当所检测的所述电源端子的电压自规定的基准电压降低了规定值以上时，将所述输入输出存储器单元判定为不良状态，且将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元。
2.如权利要求1所述的用于静态随机存取存储器装置的冗余电路，还包括多个易失性存储元件，所述多个易失性存储元件与各所述输入输出存储器单元对应地设置而保持各所述输入输出存储器单元的冗余信息，
所述冗余控制电路在将所述输入输出存储器单元判定为不良状态时，将表示所述不良状态的冗余置换信息存储于与所述输入输出存储器单元对应的易失性存储元件，然后将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元。
3.如权利要求2所述的用于静态随机存取存储器装置的冗余电路，其中所述多个易失性存储元件为RS型触发器。
4.如权利要求1所述的用于静态随机存取存储器装置的冗余电路，其中所述冗余控制电路将连接于所述不良状态的输入输出存储器单元的所述第1晶体管及所述第2晶体管关断。
5.如权利要求1所述的用于静态随机存取存储器装置的冗余电路，其中所述冗余控制电路在电源接通时将所述第1晶体管关断且使所述第2晶体管导通。
6.如权利要求1所述的用于静态随机存取存储器装置的冗余电路，其中所述冗余控制电路在将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元时，在所述多个输入输出存储器单元相对于多个输入输出数据线的连接时的对应关系中，使所述不良状态的输入输出存储器单元被邻接于所述不良状态的输入输出存储器单元且为更高位的输入输出存储器单元冗余置换，且使更高位的其他输入输出存储器单元依次移位而进行冗余置换。
7.如权利要求1所述的用于静态随机存取存储器装置的冗余电路，其中所述冗余控制电路在将所述不良状态的输入输出存储器单元冗余置换为正常的输入输出存储器单元时，在所述多个输入输出存储器单元相对于多个输入输出数据线的连接时的对应关系中，使所述不良状态的输入输出存储器单元被最高位的输入输出存储器单元冗余置换。
8.一种静态随机存取存储器装置，包括：
如权利要求1所述的用于静态随机存取存储器装置的冗余电路。
9.一种半导体装置，包括：
如权利要求8所述的静态随机存取存储器装置。
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