JP3222929B2 - 半導体メモリ回路装置 - Google Patents

半導体メモリ回路装置

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JP3222929B2 JP14042992A JP14042992A JP3222929B2 JP 3222929 B2 JP3222929 B2 JP 3222929B2 JP 14042992 A JP14042992 A JP 14042992A JP 14042992 A JP14042992 A JP 14042992A JP 3222929 B2 JP3222929 B2 JP 3222929B2
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Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般に半導体集積回路メモリ
装置に関し、より特定的に、半導体メモリ回路装置のメ
モリアレイ上で測定動作を行なうためのテスト論理回路
構造を有する半導体集積回路メモリ装置に関する。具体
的には、この発明は負の電源電位の使用を必要とするこ
となく、０より小さいまたは基準セルのしきい値より小
さいアレイセルのしきい値を測定するために、消去可能
なプログラマブルリードオンリメモリ（ＥＰＲＯＭ）ま
たは電気的に消去可能なプログラマブルリードオンリメ
モリ（ＥＥＰＲＯＭまたはＥ2 ＰＲＯＭ）型の半導体メ
モリで使用されるテスト論理回路構造に向けられる。
【０００２】近年、半導体集積回路メモリ装置、特にＭ
ＯＳトランジスタを利用するＭＯＳ集積回路は所与のチ
ップ面積に対するメモリ容量を増大させるためにメモリ
セルトランジスタの大きさかつゆえにメモリチップの大
きさを低減することによってますます超小型化されてい
る。ここ２〜３年における高いメモリ容量を有するかか
るメモリ装置に対するビット密度は現在製造中のメモリ
チップ上で１Ｍビットに達した。これは通常はＭＯＳト
ランジスタのソースおよびドレイン領域の深さをより浅
く製作することによって、またはゲート領域の長さを減
少させることによって達成されてきた。ゲート絶縁膜の
厚さもまた低減される。ＭＯＳトランジスタ装置のスケ
ーリングの結果として、トランジスタ装置毎のパラメー
タのばらつきは増大する傾向にあるかもしれない。これ
は大型のメモリアレイにおける多数のトランジスタに起
こるパラメータのばらつきを考えるとき確かにあてはま
る。絶縁膜の厚さのばらつき（物理的な）、線幅のばら
つきおよび欠陥はこれらのパラメータのばらつきに起因
すると容易に考えられ得る。
【０００３】これらの物理的なばらつきがあるので、Ｅ
ＥＰＲＯＭまたはより具体的には単一トランジスタフラ
ッシュＥＰＲＯＭ（フラッシュＥＥＰＲＯＭ）のプログ
ラミングおよび消去特性は同一のメモリセルアレイにお
けるトランジスタ装置毎に変動し得る。単一トランジス
タフラッシュＥＰＲＯＭにとって、消去されたセルのし
きい値電圧分配に対する厳しい制御を維持することは特
に重要である。すべての消去されたセルのしきい値電圧
を０より大きく維持することもまた重要である。もし所
与の列（ビットライン）上のセルのしきい値電圧ＶT が
０より小さくなれば、列の漏れがあり、それによってこ
の列におけるセルをプログラムするのをますます難しく
させるであろう。この状況下で、メモリセルのデータプ
ログラミング特性は耐久性障害を引起こすように劣化さ
れるという不利益がもたらされる。結果として、メモリ
セルが再プログラムされ得る回数は大幅に低減される。
【０００４】一般に既知であるように、正の電源電圧、
典型的に＋５．０ボルトが選択されたメモリセルのＭＯ
Ｓトランジスタのゲートに印加され、かつ非選択された
メモリセルには０ボルトのゲート電圧が与えられる。し
かしながら、しきい値電圧が負の値に異常に降下する
と、選択されないメモリセルは導通状態にされるであろ
う。負のしきい値を有するＭＯＳトランジスタをオフに
するために、負の電源電圧が要求される。実務的な設計
の見地からＭＯＳ集積回路に対して負の電源電圧を使用
することは一般に望ましくない。
【０００５】大きなメモリ容量（１Ｍビット）および高
い信頼性（つまり耐久性障害が負のしきい値によって引
起こされない）を有するＥＰＲＯＭまたはＥＥＰＲＯＭ
型のメモリ装置を高い歩留りで製作するために、メモリ
装置における各メモリセルトランジスタのしきい値電圧
を測定するためのテスト論理回路構成を与えて、負の電
源電圧を必要とすることなくそれが負であるかどうかを
決定し、それによってその製造歩留りを高める必要性が
生じた。したがって、その製作中の単一の傷によってチ
ップ全体が使用できることを引起こすことを回避するた
めにメモリセルトランジスタのしきい値電圧を確かめる
ことは重要である。メモリセルトランジスタが負のしき
い値を有することがわかっている場合には、かかる欠陥
メモリセルは当業者によって容易に実現化され得る冗長
回路と取換えられる。テストしなければならない単一メ
モリチップ上のメモリセルの数の多さを鑑みて、テスト
論理回路構造が非常に高速で動作可能であれば好都合で
あろう。
【０００６】
【発明の概要】したがって、この発明の一般的な目的は
効率的かつ効果的に半導体メモリ回路装置のメモリアレ
イ上で測定動作を行なうためのテスト論理回路構造を有
する半導体集積回路メモリ装置を提供することである。
【０００７】この発明の目的は負の電源電位の使用を必
要とすることなく基準セルのしきい値より小さいアレイ
セルのしきい値を測定するためのＥＰＲＯＭまたはＥＥ
ＰＲＯＭ型の半導体メモリで使用されるテスト論理回路
構造を提供することである。
【０００８】この発明の他の目的はセルマトリックスを
フロアテストモードに置くための検査論理回路を含む半
導体メモリ装置上で測定を行なうためのテスト論理回路
構造を提供することであり、検査論理回路は基準セルト
ランジスタのしきい値電圧より小さいプログラミングア
レイトランジスタのしきい値電圧の測定を可能にするよ
うにセンス比を１より小さくなるように切換える。
【０００９】この発明のさらに他の目的は第１の抵抗性
回路網、第２の抵抗性回路網、および測定動作が半導体
メモリ回路装置のメモリアレイ上で行なわれることを可
能にするように第１の抵抗性回路網の値の第２の抵抗性
回路網の値に対する値の比を１より小さくなるように切
換えるための検査論理回路を含むテスト論理回路構造を
提供することである。
【００１０】これらの狙いおよび目的にしたがって、こ
の発明は負の電源電位を必要とすることなくメモリ回路
装置上で測定を行なうためのテスト論理構造を有する半
導体メモリ回路装置を提供することに関する。テスト論
理構造はワード線の行とそのワード線の行に交差するビ
ット線の列とに配列される複数個のメモリセルを有する
セルマトリックスを含む。メモリセルの各々はアレイし
きい値電圧を有するプログラミングアレイトランジスタ
を含む。行デコーダは行アドレス信号に応答し、かつセ
ルマトリックスに動作的に接続されてワード線の行のう
ちの１つを選択する。列デコーダは列アドレス信号に応
答して、セルマトリックスに動作的に接続されてビット
線の列のうちの１つを選択する。複数個の基準セルを有
する基準列はセルマトリックスにおける行の数に対応す
るワード線の行に配列される。基準セルの各々は基準し
きい値電圧を有する基準セルトランジスタを含む。
【００１１】テスト論理構造はさらにビット線の列に動
作的に接続されたＹ−パスゲート、およびＹ−パスゲー
トに動作的に接続されたセンスアンプを含む。第１の抵
抗性回路網はビット線の選択された列およびセンスアン
プの第１の入力に動作的に接続される。第２の抵抗性回
路網は基準列ビット線およびセンスアンプの第２の入力
に動作的に接続される。検査論理回路はフロアテストモ
ードの間センス比を規定する第１の抵抗性回路網の値の
第２の抵抗性回路網の値に対する比を１より小さくなる
ように切換えて、基準セルトランジスタのしきい値電圧
より小さいプログラミングアレイトランジスタのしきい
値電圧の測定を可能にするように設けられる。
【００１２】この発明のこれらのおよび他の目的および
利点は添付の図面と関連して読まれる以下の詳細な説明
からより完全に明らかになり、図面全体にわたって類似
の参照番号は対応する部分を示す。
【００１３】
【好ましい実施例の説明】ここで図面を詳細に参照し
て、図１には半導体Ｉ．Ｃ．メモリ回路装置１１０の物
理的なレイアウトまたは構成のブロック図が例示され、
装置１１０は半導体メモリ回路装置のメモリアレイ上で
測定動作を行なうためのこの発明のテスト論理回路構造
１１２を有する。メモリ装置１１０は４つのメモリアレ
イ１１４ａ、１１４ｂ、１１４ｃおよび１１４ｄを含
み、各々は１０２４の行と５１２の列との規則正しいマ
トリックスパターンで配列された５２４，２８８のメモ
リセルを有する。メモリアレイ１１４ａ（アレイ左およ
び右）ならびにメモリアレイ１１４ｂ（アレイ右および
左）は結合して１Ｍメモリ容量（1,048,576 ビット）を
与える。基準列１１６はメモリアレイ１１４ａと１１４
ｂとの間の中央に置かれ、各基準列はそれぞれのメモリ
アレイ１１４ａおよび１１４ｂにおける行の数に対応す
る１０２４の行を有する。
【００１４】メモリアレイ１１４ｃ（アレイ左および
左）はメモリ装置１１０の第１および第２の出力に対応
づけられる。メモリアレイ１１４ａ（アレイ左および
右）はメモリ装置の第３および第４の出力に対応づけら
れる。メモリアレイ１１４ｂ（アレイ右および左）はメ
モリ装置の第５および第６の出力に対応づけられる。メ
モリアレイ１１４ｄ（アレイ右および右）はメモリ装置
の第７および第８の出力に対応づけられる。冗長左回路
１１５ａおよび冗長右回路１１５ｂはメモリアレイ１１
４ａないし１１４ｄで発見された欠陥ビットを取換える
ための制御回路として機能を果たす。メモリ回路装置１
１０は第１の電源電圧または電源電位１１７ａ（ＶＣ
Ｃ）、第２または高い電源電位１１７ｂ（ＶＰＰ）およ
び接地電位１１８（ＶＳＳ）を要求する。第１の電源電
位ＶＣＣは典型的には＋５．０ボルト±１０％であり、
第２の電源電位ＶＰＰは典型的には＋１２．０ボルト±
５％でありかつ接地電位ＶＳＳは典型的に０ボルトであ
る。
【００１５】さらに、メモリ装置１１０はアドレスバッ
ファおよびシーケンサ回路１２２を経て行アドレス信号
を受取るＸプリデコーダ１２０ａ、１２０ｂおよび１３
０（Ｚ１−Ｚ３）を含んで、それぞれ行デコーダ１２４
ａおよび１２４ｂを駆動する。アドレスバッファ１２２
を経て列アドレス信号を受取るＹプリアンプデコーダ１
２６ａ、１２６ｂおよび１３０（ＹＰ１、ＹＰ２、ＹＴ
１、ＹＴ２）もまた設けられて、それぞれのビット線ク
ランプ１２８ａおよび１２８ｂを駆動する。ビット線ク
ランプ１２８ａおよび１２８ｂに隣接して、列アドレス
信号をメモリアレイ１１４ａないし１１４ｄに結合する
ためのＹ−パスゲート回路１３２ａ−１３２ｃが設けら
れる。センスアンプブロック１３４ａ、１３４ｂおよび
１３４ｃはそれぞれのメモリアレイ１１４ｃ、１１４
ａ、１１４ｂおよび１１４ｄの下に置かれる。最終的
に、センスアンプブロック１３４ｂの下に配置された状
態マシン、ＰＬＡおよびＨＶ制御論理回路ブロック１３
６は半導体メモリ装置１１０の全体の動作を制御するた
めに用いられ、以下により完全に説明されるように、テ
スト論理回路１１２の活性化によってメモリアレイ１１
４ａおよび１１４ｂをフロアテストモード（ＦＴＭ）に
置くことを含む。
【００１６】次に図２を参照して、図１の半導体メモリ
回路装置１１０の単純化された機能ブロック図が示され
る。さらに、例示を簡単にするために、電気的に消去可
能なプログラマブルリードオンリメモリ（ＥＥＰＲＯ
Ｍ）型の半導体メモリ回路装置１１０に主に関連して以
下の説明を行なう。ＥＥＰＲＯＭメモリ回路のテスト論
理構造１１０および残余の部分は両方とも既知のＣＭＯ
Ｓ集積回路技術によって単一の半導体基板上に完全に形
成される。
【００１７】ＥＥＰＲＯＭ半導体メモリ回路装置１１０
は半導体チップ上に配列された複数個のメモリセルＭＣ
（そのうちの１つが図示される）から形成されるセルマ
トリックス１２を含む。セルマトリックス１２は行アド
レス信号Ａi および列アドレス信号Ａj によってアクセ
スされる。行アドレス信号Ａi はワード線ＷＬ1 −ＷＬ
n のうちの１つ、つまりＷＬi を選択するために、ラッ
チ回路を含む行アドレスバッファ１６を経て行アドレス
デコーダ１４に送られる。同時に、列アドレス信号Ａj
はラッチ回路を含む列アドレスバッファ２０を経て列ア
ドレスデコーダ１８に送られる。列アドレスデコーダ１
８の出力はビット線ＢＬ1 −ＢＬn のうちの１つ、つま
りＢＬj を選択するためにＹ−パスゲート回路２２を駆
動するために用いられる。
【００１８】選択されたメモリセルＭＣに記憶されたデ
ータはＹ−パスゲート回路２２およびデータラッチ２４
を経てセンスアンプ２３によって読出される。センスア
ンプ２３の出力は出力データＤＯを与えるために入力／
出力バッファ２６を駆動するために用いられる。一方、
書込みモードにおいて、入力データＤＩは入力／出力バ
ッファ２６を経てデータラッチ２４に送られ、かつＹ−
パスゲート回路２２を経て選択されたビット線に送られ
る。
【００１９】読出および書込動作の全体の制御は状態制
御コマンドレジスタ２８およびチップイネーブル／出力
イネーブル論理回路３０によって達成される。コマンド
レジスタ２８は書込イネーブル信号／ＷＥ（大文字のア
ルファベットの前の／は反転記号を意味し、図面では大
文字のアルファベットの上に横棒（−）が付してある。
以下この明細書において同じ。）、チップイネーブル信
号／ＣＥ、電源高電圧ＶＰＰ、およびタイマ３２からの
タイミング信号を受取る。論理回路３０もまたチップイ
ネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥを
受取る。コマンドレジスタ２８および論理回路３０は消
去電圧スイッチ３４、ＰＧＭ電圧スイッチ３６、入力／
出力バッファ２６、データラッチ２４および列デコーダ
１８に様々な制御信号を与える。さらに、この発明の動
作原理の理解に特に関係しない、メモリアレイの全体の
動作に関連するいくつかの機能は説明を明瞭にするため
に故意に省略した。
【００２０】前述のＥＥＰＲＯＭ型の半導体メモリ回路
１１０において、この発明は特にメモリセルＭＣと関係
のあるテスト論理構造１１２に関する。したがって、ま
ずメモリセルに関して詳細な説明を行ない、それからテ
スト論理構造に関して説明を行なう。図３において、図
２のメモリ回路装置およびテスト論理構造１１２のある
部分の単純化された概略の回路図が例示される。理解さ
れるように、メモリセルＭＣ１ないしＭＣ４はマトリッ
クス状に配列される。セルＭＣ１およびＭＣ３は同一の
行に配列され、かつその選択端子は共通のワード線ＷＬ
1 に接続される。同様に、セルＭＣ２およびＭＣ４は同
一の行に配列されて、その選択端子は共通のワード線Ｗ
Ｌ2 に接続される。また、セルＭＣ１およびＭＣ２なら
びにセルＭＣ３およびＭＣ４は同一の列に配列されて、
そのデータ端子は共通のビット線ＢＬ1 およびＢＬ2 に
それぞれ接続される。
【００２１】メモリセルＭＣ１ないしＭＣ４の各々は対
応するプログラミングアレイトランジスタＱP1およびＱ
P4のうちの１つから構成される。トランジスタＱP1−Ｑ
P4はそこにデータ“１”または“０”を記憶するための
メモリトランジスタとして機能を果たす。プログラミン
グアレイトランジスタＱP1−ＱP4の各々はそれぞれのし
きい値電圧ＶTP1 −ＶTP4 のうちの１つを有する。図１
の基準列１１６は複数個の基準セルＲＣ１、ＲＣ２、…
ＲＣｎから構成される。基準セルＲＣ１ないしＲＣｎの
各々は対応する基準セルトランジスタＱR1−ＱRnのうち
の１つから構成される。同一の行に置かれた基準セルト
ランジスタおよびプログラミングアレイトランジスタの
ゲートは同一のワード線に接続される。たとえば、トラ
ンジスタＱP1、ＱP3およびＱR1のゲートはワード線ＷＬ
1 に接続される。
【００２２】テスト論理構造１１２（図３）は比較器３
８、抵抗値Ｒを有する基準抵抗性回路網３５、ｎＲの値
を有するセンス比抵抗性回路網３７、および検査論理回
路４０から構成される。比較器３８は実際は図１の左お
よび右アレイ１１４ａと対応づけられるセンスアンプ１
３４ｂ（図２の２３）のうちの１つである。基準抵抗性
回路網３５の一方の端部は電源電位または電圧ＶＣＣに
接続され、かつその他方の端部は基準セルトランジスタ
の基準列ビット線を規定する共通のドレイン電極に結合
される。基準抵抗性回路網３５の出力端子は比較器３８
の非反転入力ＳＡＲＥＦに接続される。センス比抵抗性
回路網３７の一方の端部もまた電源電位ＶＣＣに接続さ
れ、かつその他方の端部は共通のビット線に接続される
プログラミングアレイトランジスタの共通ドレイン電極
に結合される。センス比抵抗性回路網３７の出力端子４
４は比較器３８の反転入力ＳＡＩＮに接続される。セン
ス比は数字ｎによって規定され、ｎは通常の動作モード
の間１より大きく、つまり読出モードにおいて２．５：
１である。
【００２３】それぞれのプログラミングアレイトランジ
スタＱP1−ＱPnのしきい値電圧ＶTP 1 ないしＶTPn を測
定して負の電源電圧を印加する必要性を要求することな
くそれらのうちのいずれかが負であるかどうかを決定す
るために、これはセンス比を１より小さくなるように変
えることによって単純に達成され得ることが発見され
た。重要なのは比であるので、基準抵抗性回路網３５の
値は実際は１より小さいセンス比を得るように実務的に
変えられる値である。
【００２４】プログラミングアレイトランジスタＱP1を
有するメモリセルＭＣ１が行および列アドレス信号Ａi
およびＡj によって選択されたとして、比較器３８（セ
ンスアンプ）はプログラミングアレイトランジスタＱP1
のしきい値電圧ＶTP1 を基準セルトランジスタＱR1のし
きい値電圧ＶTR1 と効果的に比較するであろう。比較器
３８への入力ＳＡＩＮおよびＳＡＲＥＦが等しい場合、
方程式（１）はメモリアレイトランジスタのしきい値電
圧と基準セルトランジスタのしきい値電圧との間に存在
する関係を数学的に次のように表わす： ＶTP＝（１−１／√ｎ）×ＶWL＋ＶTR／√ｎ （１） ここでｎ：センス比 ＶWL：基準セルトランジスタゲート電圧に等しいと仮定
されるワード線電位 ＶTP：メモリアレイトランジスタのしきい値電圧 ＶTR：基準セルトランジスタのしきい値電圧、である。
【００２５】センス比ｎが１より小さい場合、（１−１
／√ｎ）の合計は常に０より小さいであろうことが注目
されるであろう。また、センス比ｎが１より大きい場
合、（１−１／√ｎ）の合計は常に０より大きくなるで
あろう。したがって、（１−１／√ｎ）×ＶWL＋ＶTR／
√ｎの量より少ないメモリアレイトランジスタの任意の
しきい値電圧ＶTPに対して、比較器は論理“１”を出力
し、かつ（１−１／√ｎ）×ＶWL＋ＶTR／√ｎの量より
大きいメモリアレイトランジスタの任意のしきい値電圧
ＶTPに対して、比較器は論理“０”を出力するであろ
う。言い換えると、もししきい値電圧ＶTP1がしきい値
電圧ＶTR1より大きければ、比較器３８の出力はローま
たは“０”論理レベルであろう。一方、もししきい値電
圧ＶTP1がしきい値電圧Ｖ TR1 より小さく、Ｖ TP1 が負の
値であることおよび／または基準セルトランジスタのし
きい値電圧より小さい値にあることを示せば、比較器３
８の出力はハイまたは“１”論理レベルに変わるであろ
う。したがって、比較器の出力を単にモニタすることに
よって、プログラミングアレイトランジスタが負のしき
い値を有し、および／またはＶ TR1 より小さいかどうか
を決定することが可能である。アドレス信号を変えるこ
とによって、メモリセルにおける各プログラミングアレ
イトランジスタのしきい値電圧が負の値を有するかどう
かを決定するために測定され得ることが同じ態様で理解
され得る。
【００２６】もしアレイトランジスタのしきい値電圧Ｖ
TPの実際の値が決定されることを要求されれば、これは
低電圧Ｖ１と高電圧Ｖ２との間のワード線電圧ＶWLを変
えるまたは掃引することによって、および比較器の出力
がロー論理レベルからハイ論理レベルへまたは逆に変化
するときを観察することによって単純に達成され得る。
電圧Ｖ１およびＶ２に対する典型的な範囲はほぼ２ボル
トから８ボルトである。比較器の出力が変えられるこの
ワード線電圧ＶWLはアレイトランジスタのしきい値電圧
ＶTPの実際の値を計算するために上の方程式（１）に挿
入される。たとえば、比較器出力が切換わる時ｎ＝０．
５、ＶTR＝１．５ＶおよびＶWL＝６．０Ｖである。そこ
で方程式（１）に挿入すると、以下の式が得られる： ＶTP＝（１−１／√０．５）×６．０Ｖ＋１．５Ｖ／√０．５ （２） 単純化すると、ＶTP＝−０．３６４ボルトである。
【００２７】もちろん、アレイトランジスタの所望のし
きい値電圧ＶTPが既知であれば、方程式（１）もまたワ
ード線電圧ＶWLを決定するために解かれ得る。たとえ
ば、ｎ＝０．５、ＶTR＝１．５ＶおよびＶTP＝−１．０
Ｖとする。これらの値を方程式（１）に挿入すると、以
下の式が得られる： −１．０Ｖ＝（１−１／√０．５）×ＶWL＋１．５Ｖ／√０．５ （３） ＶWLの値を求め、かつ単純化すると、ＶWL＝７．５３６
ボルトである。
【００２８】したがって、もしワード線電圧ＶWLが２ボ
ルトと８ボルトの範囲の間で変動すれば、比較器３８の
出力は７．５３６ボルトで論理“１”から論理“０”へ
と切換わるであろう。
【００２９】図１および図３の基準列１１６はメモリア
レイの行の数に対応する基準セルトランジスタＱR1−Ｑ
Rnから構成されると説明したが、基準列は単一の基準ト
ランジスタまたは任意の他の数のトランジスタから代替
的に形成され得ることは当業者に理解されるはずであ
る。さらに、基準セルトランジスタＱR1−ＱRnのゲート
はプログラミングアレイトランジスタＱP1−ＱPnの対応
するゲートに対応づけられる同一のワード線電圧に物理
的に接続される必要はない。重要なことはすべて基準セ
ルトランジスタのゲート電圧とアレイトランジスタのワ
ード線電圧との間に存在する既知の関係を有することで
ある（つまり２つの電圧は等しい電位であるかまたは代
替的に基準セルトランジスタゲート電圧はアレイトラン
ジスタゲート電圧の何らかの端数である）。上の方程式
（１）は基準セルトランジスタのゲート電圧はアレイト
ランジスタのワード線電圧に等しいと仮定することによ
って都合よく引出された。類似の方程式が基準セルトラ
ンジスタゲート電圧がアレイトランジスタゲート電圧の
何らかの端数であるときに引出され得ることが注目され
るであろう。
【００３０】検査論理回路４０は書込イネーブル信号／
ＷＥ（図１）を受取るために接続された入力端子４６に
印加された高電圧ＶＨ（約＋１２．０ボルト）に応答し
て“フロアテストモード”と呼ばれるセンス比ｎを１よ
り小さくなる（つまり０．５：１）ように調整する。検
査論理回路４０はその出力上で基準抵抗性回路網３５に
送られる制御信号ＰＤＰＶＢ、ＰＤＥＶ ＰＤＰＶＯお
よびＦＴＭＯを発生する。フロアテストモードにおい
て、基準抵抗性回路網３５の値はセンス比抵抗性回路網
３７に対して変化したりまたは増加したりしてその結果
センス比ｎは約０．５：１に変わるであろう。
【００３１】図３の様々なブロック４０、３７、３５お
よび３８は様々な形を取り得るが、そのための適切な回
路がそれぞれ図４から図７に例示される。これらの概略
の回路図は前述の説明を鑑みて当業者に自明であると考
えられるが、各々の動作の簡単な説明が適正であると考
えられる。
【００３２】図３の検査論理回路４０の概略の回路図が
図４に例示される。検査論理回路はコマンドレジスタ２
８（図１）によって発生される入力論理信号ＰＧＭＶ、
ＲＥＡＤおよびＥＲＶを受取る。高電圧検出器２９の入
力は入力端子４６に印加された高電圧ＶＨを受取るよう
に接続される。これらの入力信号に応答して、検査論理
回路は出力論理制御信号ＰＤＰＶＢ、ＰＤＥＶ、ＰＤＰ
ＶＯおよびＦＴＭＯを発生する。下の表において、様々
な動作モード、たとえば読出モードＲＥＡＤ、プログラ
ム検査モードＰＧＭＶ、消去検査モードＥＲＶおよびフ
ロアテストモードＦＴＭのようなモードに対する出力制
御信号のそれぞれの論理レベルおよび対応するセンス比
ｎが示される。
【００３３】
【表１】
【００３４】検査論理回路はＮＯＲ論理ゲートＮＯＲ２
−ＮＯＲ６およびインバータＩ２−Ｉ４を含む。それぞ
れのインバータＩ２−Ｉ４の入力は対応する論理ゲート
ＮＯＲ２−ＮＯＲ４の出力に接続される。インバータＩ
２−Ｉ４の出力および高電圧検出器２９は出力制御信号
ＰＤＰＶＢ、ＰＤＥＶ、ＰＤＰＶＯおよびＦＴＭＯを与
える。通常動作の間、つまりモードＲＥＡＤ、ＰＧＭＶ
およびＥＲＶの間、センス比は１より大きいことが注目
されるであろう。メモリセルトランジスタＱP1−ＱPnの
しきい値電圧ＶT がトランジスタＱR1−ＱRnの基準セル
しきい値電圧より小さいかどうかを決定するために測定
されるフロアテストモードＦＴＭの間、センス比は１よ
り小さくなるように、つまり０．５に変えられる。これ
はコマンドレジスタ２８の入力端子４６（／ＷＥ）に、
通常動作の間には現われない高電圧ＶＨを印加すること
によって行なわれる。結果として、出力論理制御信号の
論理レベルはＰＤＰＶＢ＝１、ＰＤＥＶ＝１、ＰＤＰＶ
Ｏ＝０およびＦＴＭＯ＝１になるであろう。
【００３５】ｎＲの値を有するセンス比抵抗性回路網３
７の概略の回路図が図５に描かれる。センス比抵抗性回
路網３７はＰチャネルＭＯＳトランジスタＰ１、Ｐ２お
よびＮチャネルＭＯＳトランジスタＮ１−Ｎ６から構成
される。回路網３７の抵抗性値はそのソースが比較器３
８の反転入力ＳＡＩＮ（４４）に接続されるトランジス
タＮ２によって決定される。トランジスタＮ２のゲート
は基準電圧ＣＡＳＲＥＦを受取り、これは典型的には＋
５．０ボルト±１０％である電源電圧ＶＣＣより小さ
い。トランジスタＰ１およびＰ２のゲートはパワーダウ
ン信号ＰＤＳＡに接続され、これは電力消費を低減する
ためにパワーダウンモードの間トランジスタＰ１および
Ｐ２をオフにするために用いられる。ノードＤＡＴＡＢ
は回路網３７の下部端部に対応し、かつ同一のビット線
に結ばれるプログラミングアレイトランジスタの共通ド
レインに接続される。トランジスタＮ３−Ｎ６はフロア
テストモード（ＦＴＭ）、読出モード（ＲＥＡＤ）、プ
ログラム検査モード（ＰＧＭＶ）、および消去検査モー
ド（ＥＲＶ）の間予め定められた値、つまり＋１．３ボ
ルトでノードＤＡＴＡＢを維持するようにレベルシフト
するために用いられる。
【００３６】基準抵抗性回路網３５の概略の回路図が図
６に示される。回路網３５はＮＯＲ論理ゲートＮＯＲ
７、インバータＩ６、ＰチャネルＭＯＳトランジスタＰ
３−Ｐ８、ＮチャネルＭＯＳトランジスタＮ７−Ｎ１１
および直列接続されたトランジスタＮ１２およびＮ１２
ａから構成される。回路網３５の抵抗値はトランジスタ
Ｎ８−Ｎ１１および直列接続されたトランジスタＮ１２
およびＮ１２ａによって決定される。トランジスタＮ８
からＮ１２の大きさは好ましくはセンス比抵抗性回路網
３５（図５）におけるトランジスタＮ２の大きさと等し
くなるようにされる。フロアテストモードＦＴＭの間、
制御信号ＰＤＰＶＯはトランジスタＰ８を導通状態にす
るローまたは“０”論理レベルであろう。トランジスタ
Ｐ４−Ｐ７はゲート信号ＦＴＭＯ、ＰＤＰＶＯおよびＰ
ＤＥＶがハイまたは“１”論理レベルであるので非導通
状態になるであろう。結果として、抵抗は直列接続され
たトランジスタＮ１２およびＮ１２ａによって決定され
るであろう。これらのトランジスタＮ１２およびＮ１２
ａの直列接続のために、比較器３８の非反転入力ＳＡＲ
ＥＦに接続されたノード４２での抵抗はセンス比ｎ（Ｒ
37／Ｒ35）が約０．５であるように増大されるであろ
う。ノードＲＥＦＣＯＬは回路網３５の下部端部に対応
し、かつ基準列ビット線に結ばれる基準列トランジスタ
ＱR1−ＱRnの共通ドレインに接続される。同様に、トラ
ンジスタＮ８のゲートは基準電圧ＣＡＳＲＥＦに接続さ
れ、かつトランジスタＰ３のゲートはパワーダウン信号
ＰＤＳＡに接続される。
【００３７】比較器３８の概略の回路図が図７に例示さ
れる。比較器はインバータＩ７、Ｉ８、Ｐチャネルトラ
ンジスタＰ１０−Ｐ１５およびＮチャネルＭＯＳトラン
ジスタＮ２０−Ｎ２６から構成される。トランジスタＰ
１４、Ｐ１５およびＮ２２は電流源トランジスタＮ２４
およびＮ２５のゲートに電圧を与える基準発生器を形成
する。トランジスタＮ２０およびＮ２１は２つの差動入
力トランジスタを規定し、かつトランジスタＰ１０およ
びＰ１１は抵抗性入力トランジスタＮ２０およびＮ２１
のための負荷として機能を果たす。そのゲートが入力ト
ランジスタＮ２１のドレインに接続され、かつそのドレ
インがインバータＩ８の入力に接続されるトランジスタ
Ｐ１２は負荷トランジスタＮ２６を有する反転増幅器を
形成する。比較器の出力を規定するインバータＩ８の出
力は出力パッド４８に接続されて出力テスト信号ＤＳｉ
ｎを与える。
【００３８】通常の動作モードにおいて（つまりＲＥＡ
Ｄ、ＰＧＭＶおよびＥＲＶ）、高電圧ＶＨはコマンドレ
ジスタ２８の入力端子４６（／ＷＥ）に印加されず、セ
ンス比ｎおよび出力制御信号ＰＤＰＶＢ、ＰＤＥＶ、Ｐ
ＤＰＶＯの論理レベルは上の表１で示されたものを有す
る。いつもの通りに、アドレス信号Ａi 、Ａj は行およ
び列デコーダ１４、１８にそれぞれのアドレスバッファ
１６、２０を介して与えられ、その結果データはセルマ
トリックス１２（図２）における様々なメモリセルＭＣ
から書込まれかつ読出され得る。
【００３９】フロアテストモードＦＴＭにおいて、プロ
グラミングアレイトランジスタＱP1ないしＱPnの各々の
しきい値電圧ＶT ′は負の電源電圧を印加することなく
それが負の値であるかどうかを決定するために測定され
るであろう。これはプログラミングアレイトランジスタ
の各々のしきい値電圧を基準セルトランジスタのしきい
値電圧と比べることによって達成される。行および列デ
コーダ１４、１８に印加されたアドレス信号がメモリセ
ルＭＣをアドレス指定すると仮定されたい。これは比較
器３８がプログラミングアレイトランジスタＱP1のしき
い値電圧を基準セルトランジスタＱR1のしきい値電圧と
比較することを引起こすであろう。典型的に、基準セル
トランジスタＱR1のしきい値電圧は約１．０ボルトであ
り、かつプログラミングアレイトランジスタＱP1のしき
い値電圧は“消去された”状態で約１．３ボルトであろ
う。
【００４０】しきい値電圧ＶTP1 がしきい値電圧ＶTR1
より大きいとき、比較器３８の反転入力ＳＡＩＮ（ノー
ド４４）での電圧が比較器の非反転入力ＳＡＲＥＦ（ノ
ード４２）での電圧より高くなるであろう。これは比較
器の出力での出力信号ＤＳｉｎがノード４８でロー論理
レベルを有することを引起こすであろう（ＤＳｉｎ＝
０）。一方、しきい値電圧ＶTP1 がプログラミングアレ
イトランジスタＱP1が負の値を有することを示すしきい
値電圧ＶTR1 より小さいとき、反転入力ＳＡＩＮでの電
圧は非反転入力ＳＡＲＥＦでの電圧より低いであろう。
結果として、これは比較器の出力信号がノード４８でハ
イ論理レベルを有することを引起こすであろう（ＤＳｉ
ｎ＝１）。セルマトリックス１２におけるメモリセルＭ
Ｃ２からＭＣｎの各々をアドレス指定することによっ
て、セルマトリックスにおけるプログラミングアレイト
ランジスタのいずれかが負の値を有するかどうかが決定
され得る。
【００４１】この発明のテスト論理回路構造は先行技術
の設計に比べて以下の利点を有する、つまり（ａ）この
発明のテスト論理回路構造は負の電圧を印加することな
くプログラミングアレイトランジスタのしきい値電圧が
基準セルトランジスタのしきい値電圧より小さいかどう
かを決定するプログラミングアレイトランジスタの負の
しきい値電圧の測定を可能にし、（ｂ）この発明のテス
ト論理回路構造はパラメタリックなテスタを使用するこ
となく高速測定を可能にし、さらに（ｃ）この発明のテ
スト論理回路構造はプログラミングアレイトランジスタ
のしきい値電圧を決定するようにワード線上の電圧また
はセンス比の調整を可能にする。
【００４２】前述の詳細な説明から、この発明は負の電
源電位の使用を必要とすることなく基準セルトランジス
タのしきい値電圧より小さいアレイセルトランジスタの
しきい値電圧を測定するためにＥＥＰＲＯＭ型の半導体
メモリにおいて使用されるテスト論理回路構造を提供す
ることが理解され得る。この発明のテスト論理回路構造
は第１の抵抗性回路網、第２の抵抗性回路網およびフロ
アテストモードの間第１の抵抗性回路網の値の第２の抵
抗性回路網の値に対する比を１より小さくなるように切
換えて、基準セルトランジスタのしきい値電圧より小さ
いプログラミングアレイトランジスタのしきい値電圧の
測定を可能にする検査論理回路を含む。
【００４３】現在この発明の好ましい実施例であると考
えられるものを例示しかつ説明してきたが、様々な変化
および修正が行なわれ、かつ均等物がこの発明の真の範
囲から逸脱することなくそのエレメントにとって代わり
得ることが当業者によって理解されるであろう。加え
て、多くの修正はこの発明の中心の範囲から逸脱するこ
となくこの発明の教示に特定の状況または材料を適応さ
せるために行なわれ得る。したがって、この発明はこの
発明を実行するために考えられるベストモードとして開
示された特定の実施例に制限されるのではなく、前掲の
特許請求の範囲にあるすべての実施例を含むことが意図
される。
【図面の簡単な説明】
【図１】この発明の原理にしたがって構成されたテスト
論理構造を有する半導体集積Ｉ．Ｃ．メモリ回路装置の
物理的なレイアウトを示すブロック図である。
【図２】図１の半導体メモリ回路装置の単純化された機
能ブロック図である。
【図３】図１のメモリ回路装置およびテスト論理構造の
ある部分の単純化された概略の回路図である。
【図４】図３の検査論理回路の概略の回路図である。
【図５】図３のセンス比抵抗性回路網の概略の回路図で
ある。
【図６】図３の基準抵抗性回路網の概略の回路図であ
る。
【図７】図３のセンスアンプの概略の回路図である。
【符号の説明】
１２ セルマトリックス １４ 行デコーダ １８ 列デコーダ ２３ センスアンプ ２８ コマンドレジスタ ３８ 比較器 ４０ 検査論理回路 １１０ 半導体Ｉ．Ｃ．メモリ回路装置 １１２ テスト論理回路構造 １１４ メモリアレイ １１５ 冗長回路 １１６ 基準列手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・バン・バスカーク アメリカ合衆国、95124 カリフォルニ ア州、サン・ホーゼイ、フェイビアン・ ドライブ、1742 (56)参考文献 特開 昭61−222093（ＪＰ，Ａ) 特開 昭61−172300（ＪＰ，Ａ) 特開 昭63−26900（ＪＰ，Ａ) 特開 昭64−88998（ＪＰ，Ａ) 特開 昭62−231500（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 負の電源電位を必要とすることなくメモ
    リ回路装置上での測定を行なうためのテスト論理構造を
    有する半導体メモリ回路装置であって、 ワード線の行と前記ワード線の行と交差するビット線の
    列とに配列される複数個のメモリセル（ＭＣ）を有する
    セルマトリックス（１２）を含み、前記メモリセルの各
    々はアレイしきい値電圧（Ｖ TP ）を有するプログラミン
    グアレイトランジスタ（ＱP）を含み、さらに行アドレ
    ス信号に応答して、かつ前記セルマトリックスに作動的
    に接続されて前記ワード線の行のうちの１つを選択する
    ための行デコーダ手段（１４）と、 列アドレス信号に応答して、かつ前記セルマトリックス
    に作動的に接続されて前記ビット線の列のうちの１つを
    選択するための列デコーダ手段（１８）と、基準列ビット線（ＲＥＦＣＯＬ）に接続されかつ基準し
    きい値電圧（Ｖ TR ）を有する少なくとも１個の基準セル
    トランジスタ（Ｑ R ）を含む基準列手段（１１６）と、 前記ビット線の列に作動的に接続されるＹ−パスゲート
    手段とを備え、 前記テスト論理構造（１１２）は、 第１の入力（ＳＡＩＮ）および第２の入力（ＳＡＲＥ
    Ｆ）を有する比較器手段（３８）と、 前記Ｙ−パスゲート手段を介して前記ビット線の前記列
    の１つに接続されかつ前記比較器手段の前記第１の入力
    （ＳＡＩＮ）に接続される第１の抵抗性回路網手段（３
    ７）とを備え、前記第１の抵抗性回路網手段は第１の抵
    抗値に設定されかつアレイしきい値電圧（Ｖ TP ）に基づ
    いて第１の電圧を出力し、 前記基準列ビット線（ＲＥＦＣＯＬ）に作動的に接続さ
    れかつ前記比較器手段の前記第２の入力（ＳＡＲＥＦ）
    に接続される第２の抵抗性回路網手段（３５）を備え、
    前記第２の抵抗性回路網手段は第２の抵抗値に設定さ
    れ、かつ基準しきい値電圧（Ｖ TR ）に基づいて第２の電
    圧を出力し、かつ 前記第１の抵抗性回路網手段の抵抗値
    と、前記第２の抵抗性回路網手段の抵抗値との比である
    センス比をフロアテストモードの間１より小さくなるよ
    うに切換えるための検査論理手段（４０）をさらに備
    え、前記比較器手段（３８）は前記 第１の電圧が前記第
    ２の電圧よりも小さいとき論理“１”を出力し、それに
    よって前記アレイしきい値電圧が負の値であることを示
    す、半導体メモリ回路装置。
  2. 【請求項２】 前記第２の基準抵抗性回路網手段（３
    ５）は前記検査論理手段（４０）によって発生される制
    御信号に応答して、１より小さいセンス比を得るように
    第１の抵抗値に対する第２の抵抗値を増大させる、請求
    項１に記載の半導体メモリ回路装置。
  3. 【請求項３】 前記比較器手段（３８）はセンスアンプ
    手段を含む、請求項２に記載の半導体メモリ回路装置。
  4. 【請求項４】 前記センスアンプ手段は前記比較器手段
    の第１の入力を規定する反転入力と、前記比較器手段の
    第２の入力を規定する非反転入力と、論理信号を与える
    ための出力とを有する、請求項３に記載の半導体メモリ
    回路装置。
  5. 【請求項５】 前記プログラミングアレイトランジスタ
    （ＱP）のゲートは前記ワード線の行の１つに接続さ
    れ、そのドレインはビット線の前記列の１つに結合さ
    れ、かつそのソースは接地電位に接続される、請求項１
    に記載の半導体メモリ回路装置。
  6. 【請求項６】 前記基準セルトランジスタ（ＱR）のゲ
    ートは前記ワード線の行の同一の１つに接続され、その
    ドレインは基準ビット線に結合され、かつそのソースは
    接地電位に接続される、請求項５に記載の半導体メモリ
    回路装置。
  7. 【請求項７】 前記センスアンプ手段（３８）の出力に
    結合されて論理信号を与えるための出力端子（４８）を
    さらに含む、請求項４に記載の半導体メモリ回路装置。
  8. 【請求項８】 前記基準列手段（１１６）は、前記セル
    マトリックスにおける行の数に対応してワード線の行に
    配列される複数基準セル（ＲＣ）を含み、前記基準セル
    の各々は前記基準セルトランジスタ（Ｑ R ）の１つを含
    む、請求項１に記載の半導体メモリ回路装置。
  9. 【請求項９】 前記プログラミングアレイトランジスタ
    （Ｑ P ）のゲートは前記ワード線の行のうちの１つに接
    続されてアレイトランジスタゲート電圧を受け、そのド
    レインは前記ビット線の列のうちの１つに結合され、か
    つそのソースは接地電位に接続される、請求項８に記載
    の半導体メモリ回路装置。
  10. 【請求項１０】 前記基準セルトランジスタ（Ｑ R ）の
    ゲートは、前記アレイトランジスタゲート電圧に対して
    所定の関係を有する基準セルゲート電圧に接続され、そ
    のドレインは前記基準列ビット線に結合され、そのソー
    スは基準電位に接続される、請求項９に記載の半導体メ
    モリ回路装置。
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