JP4413327B2 - 半導体デバイス、複数の半導体デバイスを搭載したモジュール、及びそのモジュールを複数搭載したシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源の投入や所定の信号の受信に応答して、自動的に出力電圧レベルの調整を行うことができる半導体デバイスに関する。更に、本発明は、かかる複数の半導体デバイスを基板上に搭載するモジュール、及びそのモジュールを複数搭載するシステムであって、電源投入や所定の信号の受信に応答して自動的に出力レベルの調整を行うことができるモジュール及びシステムに関する。
【0002】
【従来の技術】
パーソナルコンピュータ等のCPUの動作速度は、年々高速化されており、システム上のデータバス線に出力される信号の周波数も年々高くなっている。データバス線上に高い周波数の信号を伝搬させるためには、データバス線に出力される出力信号の振幅を狭くする必要がある。この場合問題になるのは、論理“0”及び“1”に対する出力電圧レベルの精度である。データの送信側と受信側との間で、狭い振幅の信号を正確に送信・受信するためには、出力電圧レベルの精度が必要である。
【0003】
データバス線上の信号の振幅が十分広い場合は、HレベルとLレベルとを区別するための閾値レベルと、実際に半導体デバイスが出力する信号のHレベル及びLレベルとの間のマージンが大きい。従って、信号のHレベルとLレベルに多少のばらつきがあっても、十分にHレベルとLレベルを検出することができる。しかし、高い周波数を実現するために信号の振幅を狭くすると、上記のマージンが狭くなり、信号のHレベルとLレベルのばらつきは許されなくなる。
【0004】
半導体デバイスの出力電圧レベルは、設計時にシミュレーションなどにより設定するのが一般的であるが、製造プロセスのバラツキに起因して発生するデバイス内のトランジスタの性能などのバラツキにより、出来上がった製品の出力電圧レベルにはバラツキが存在する。従来の比較的低いデータバスの周波数(例えば100MHz近辺)では、このバラツキがあっても規格値を満足することができたが、将来のより高いデータバスの周波数(例えば200MHz以上)では、信号の振幅はますます狭くなり、出力電圧レベルのバラツキによりデータの送信・受信が困難になる可能性がある。
【0005】
そこで、RAMBUS規格のメモリデバイスの場合は、メモリコントローラからの出力レベル調整コマンドを、ボード上に搭載された個々のメモリデバイスに供給し、出力レベルをチェックして、規格内に納まる出力レベルになるよう、出力トランジスタの数を選択することが行われる。詳しくは、国際公開WO93/21572に記載されている。
【0006】
【発明が解決しようとする課題】
しかし、上記のRAMBUS規格のメモリデバイスの出力レベル調整は、メモリコントローラであるシステム側から個々のデバイスに調整コマンドを供給して行っている。従って、例えばメモリシステムのように、複数のメモリデバイスが搭載されたメモリモジュールを、複数枚搭載する場合、多数のメモリデバイスに上記調整コマンドを供給する必要があり、システム側の負担が大きい。
【0007】
そこで、本発明の目的は、電源投入や所定の信号に応答して、自動的に出力レベル調整動作を実行することができる半導体デバイスを提供することにある。
【0008】
また、本発明の目的は、複数の半導体デバイスを搭載する半導体モジュールの形態でも、電源投入や所定の信号に応答して、自動的に全ての半導体デバイスの出力レベル調整動作を実行することができる半導体デバイス及びその半導体モジュールを提供することにある。
【0009】
更に、本発明の目的は、複数の半導体モジュールを搭載するシステムの形態でも、電源投入や所定の信号に応答して、自動的に全ての半導体デバイスの出力レベル調整動作を実行することができる半導体デバイス、その半導体モジュール、及びそのシステムを提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、所定の信号を出力する出力回路を有する半導体デバイスにおいて、外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有することを特徴とする。
【0011】
本発明のより好ましい実施態様は、上記の半導体デバイスが複数、モジュール基板上に実装されたモジュールである。そして、このモジュールには、外部から供給される調整開始信号を受信して半導体デバイスに供給する調整開始信号端子と、半導体デバイスからの調整終了信号に応答してモジュールの調整終了信号を出力する調整終了信号端子とを有する。更に、かかるモジュールが複数搭載されてシステムを構成し、第N−1番目のモジュールの調整終了信号端子と第N番目のモジュールの調整開始信号端子とを接続する。
【0012】
より好ましい実施態様では、上記のシステムにおいて、第1番目のモジュールの調整開始信号端子を電源に接続することにより、電源投入時に第1番目のモジュール内の半導体デバイスが出力レベル調整を行い、その終了に応答して、第2番目のモジュール内の半導体デバイスが出力レベル調整を行う。そして、同様にして最後のモジュールまで順番に出力レベル調整を自動的に行う。
【0013】
複数のモジュールの出力が共通のバスに並列に接続されていても、調整開始信号によってモジュールが自分の順番を検出し、1個づつ順番に出力レベル調整を行うことができる。
【0014】
上記の目的を達成するために、本発明の別の側面は、複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とする。
【0015】
また、上記の目的を達成するために、本発明の別の側面は、複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とする。
【0016】
上記の目的は、上記記載のモジュールをM個(Mは複数)、搭載したシステムにおいて、
第N−1番目(Nは2以上M以下の整数)のモジュールの調整終了信号端子が、第N番目のモジュールの調整開始信号端子に接続され、第1番目のモジュールから第M番目のモジュールまで順番に前記出力レベル調整が行われることを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0018】
図1は、実施の形態例における半導体モジュールの構成図である。図1に示された半導体モジュールMDは、モジュール基板10上に複数の半導体デバイスSDが搭載される。各半導体デバイスSDは、例えばDRAMなどのメモリデバイスであり、データ出力端子DQと図示しないアドレス端子、コマンド端子とを有する。各半導体デバイスSDのデータ出力端子DQは、モジュール基板10に設けた端子DQに接続され、後述する通りデータバスに接続される。
【0019】
モジュール基板10には、調整開始信号端子ST、調整終了信号端子END及びレファレンス端子REFとを有し、それぞれの端子は、実装されている各半導体デバイスSDに並列に接続される。レファレンス端子REFには、コントローラ又はシステム側から出力レベル調整用のレファレンス電圧が供給される。また、調整開始信号端子ST及び調整終了信号端子ENDは、後述する通り、システム内の前段及び後段の半導体モジュールの調整終了信号端子及び調整開始信号端子にそれぞれ接続される。図1の例では、モジュール基板上で、調整終了信号端子ENDは、抵抗R1を介して電源Vccに接続される。
【0020】
半導体モジュールMDの調整開始信号端子STに、例えばHレベルの調整開始信号が供給されると、そのHレベルの信号が各半導体デバイスSDに供給される。その信号に応答して、各半導体デバイスSDは、各自で出力回路の出力DQの出力レベル(Lレベル又はHレベル)をレファレンス端子REFに供給されるレファレンス電圧を利用して調整し、調整終了に伴い調整終了信号ENDを出力する。実装されている全ての半導体デバイスから調整終了信号が出力されると、半導体モジュールMDの調整終了信号端子ENDから、モジュールの調整終了信号が出力される。
【0021】
図2は、本実施の形態例における半導体デバイスの出力レベル調整回路を示す図である。半導体デバイスSD内には、出力信号DQを出力する出力回路12が設けられる。出力回路12は、典型的には、最終段に駆動トランジスタを有する回路であり、図示しない内部回路の出力が、この出力回路から出力信号DQとして出力される。出力回路の詳細は、後述する。
【0022】
出力レベル調整回路20は、出力回路12が生成する出力DQのレベルをレファレンス電圧REFと比較して、最適な出力レベルにする調整信号S2を出力回路に与える出力電圧調整部14と、出力調整状態を保持する状態保持回路16とを有する。出力調整部14内には、後述する通り、コンパレータ15が設けられる。また、状態保持回路16は、例えばパワーオンリセット信号RSTに応答して、調整開始信号STの受付可能状態を保持し、出力レベル調整の終了に伴い受付可能状態を解除して調整終了状態を保持するラッチ回路22を内蔵する。
【0023】
状態保持回路16は、リセット信号RSTに応答して導通するNチャネルトランジスタN2と、ラッチ回路22と、ラッチ回路22による状態信号N1に応じて導通、非導通する出力トランジスタN3とを有する。この出力トランジスタN3が、調整終了信号を出力する終了信号発生回路である。また、状態信号N1は、調整開始信号STを供給されるNANDゲート24に供給される。状態信号N1がHレベルの時が調整開始信号を受け付け可能状態であり、その状態で状態保持回路16は調整開始信号STを受付、それに応答して、ゲート24及びインバータ25を介して、内部調整開始信号S1を生成する。状態信号N1がHレベルの間は、出力トランジスタN3は導通状態にあり、調整終了信号ENDはLレベルに保たれる。
【0024】
出力電圧調整部14が内部調整開始信号S1に応答して、出力レベルの調整を終了すると、内部調整終了信号S3を生成し、それに応答して、状態保持回路16では、PチャネルトランジスタP1が導通し、ラッチ回路22を反転し、状態信号N1をLレベルにする。それに伴い、出力トランジスタN3は非導通状態になる。
【0025】
半導体デバイスの調整終了信号端子ENDは、同じ半導体モジュールに搭載されている別の半導体デバイスの調整終了信号端子と並列に接続される。図2に破線で示す通り、調整終了信号発生回路である出力トランジスタN3は、別の半導体デバイスの出力トランジスタN3とワイヤードオア接続される。各半導体デバイスの出力トランジスタN3は、オープンドレイン型であり、そのドレイン端子がワイヤードオア接続されている。また、調整終了信号端子ENDは、図1に示した通り、モジュール基板上で電源Vccに抵抗を介して接続されているので、全ての出力トランジスタN3が非導通になると、半導体モジュールの調整終了信号ENDはHレベルになる。いずれかの半導体デバイスの出力トランジスタN3が導通状態(調整未終了)であると、半導体モジュールの調整終了信号ENDはLレベルのままである。
【0026】
後述する通り、複数の半導体モジュールがデータバスに並列に接続されて半導体システムを構成する。その場合、図2中破線で示される通り、前段のモジュールの調整終了信号END(b)が調整開始信号STとして供給され、調整終了信号ENDが次段のモジュールの調整開始信号ST(f)として供給される。
【0027】
図3は、図2の半導体デバイスの出力電圧調整部と出力回路の例を示す図である。出力回路12は、ドレインがそれぞれ出力端子DQに接続されたNチャネルトランジスタ群N10,N11,N12,N13と、内部データDATAを4ビットの調整信号S2に応じてトランジスタ群に供給するNORゲート群50〜53とを有する。トランジスタ群N10〜N13の駆動電流能力(具体的にはチャネル幅)は図示される通り、1:2:4:8とバイナリ倍の関係に設定される。そして、Lレベルの調整信号S2に対応するトランジスタのゲートに対してのみ、NORゲートを介してデータDATAの反転信号が供給され、Hレベルの調整信号S2に対応するトランジスタのゲートには、NORゲートにより強制的にLレベルが与えられ、そのトランジスタは強制的に非導通になる。
【0028】
従って、出力レベル調整の結果、調整信号S2が、例えばL、L、H、Lレベルになると、ゲート50,51,53が活性化され、トランジスタN10,N11,N13からなる3つの出力トランジスタが活性化される。従って、そのときの出力DQのLレベルは、グランド電位Vssから3つのトランジスタN10,N11,N13のインピーダンスの並列接続により決まる電圧レベルになる。
【0029】
出力回路12は、図示しないが、複数のPチャネルトランジスタ群を有することもできる。その場合は、バイナリカウンタ36の出力が調整信号として利用され、NORゲートの替わりにNANDゲートが利用され、NANDゲートの出力がPチャネルトランジスタ群のゲートにそれぞれ供給される。その場合は、調整信号がHレベルに対応するトランジスタが活性化される。
【0030】
図3に示された出力電圧調整部14は、内部調整開始信号S1に応答してイネーブル信号S10を出力し、出力レベルが最適値になった時に生成される一致信号JSTに応答して内部調整終了信号S3を生成する制御部30と、出力DQのレベルとレファレンス電圧REFとを比較するコンパレータ15と、イネーブル信号S10に応答して発振を開始する発振器32と、発振器32からのクロックに同期して、コンパレータ15の比較結果信号S12に従って、カウントアップ信号UPまたはカウントダウン信号DOWNを生成するカウンタ制御回路34と、調整信号S2をインバータ37乃至40を介して生成するバイナリカウンタ36とを有する。
【0031】
出力電圧調整部14の動作は、次の通りである。内部調整開始信号S1が入力されると、制御部30は、イネーブル信号S10を発生し、コンパレータ15と発振器32を活性化する。コンパレータ15は、外部から供給される又は内部で生成されるレファレンス電圧REFと出力信号DQの電圧とを比較し、その比較結果信号S12をカウンタ制御回路34に与える。比較結果信号S12は、例えば、出力信号DQの電圧レベルがレファレンス電圧REFより大きいか、小さいか、及びレファレンス電圧近傍か等の情報を有する。
【0032】
カウンタ制御回路は、発振器32が生成するクロックCLKに同期して、比較結果信号S12に従って、カウントアップ信号UP、カウントダウン信号DOWN及び一致信号JSTを生成する。出力回路12には、出力DQのLレベルを決定するNチャネルトランジスタ群が設けられているので、出力DQがレファレンス電圧REFより高い場合は、よりチャネル幅の広いトランジスタを導通(活性化)させるために、カウントアップ信号UPが出力される。また、出力DQがレファレンス電圧REFより低い場合は、よりチャネル幅の狭いトランジスタを導通(活性化)させるために、カウントダウン信号DOWNが出力される。そして、出力DQがレファレンス電圧REFの近傍になると、適切に調整されたことを示す一致信号JSTが生成される。
【0033】
一致信号JSTに応答して、バイナリカウンタ36はそのカウント値を保持する。また、制御部30は、一致信号JSTに応答して、内部調整終了信号S3を生成し、イネーブル信号S10を非活性にする。
【0034】
以上の通り、出力電圧調整部14は、出力レベルが適切なレベルになるように、出力回路12の出力トランジスタ群の中から活性化すべき出力トランジスタを選択する。それにより、出力回路12は、半導体デバイスの製造バラツキに伴うトランジスタ特性のバラツキや、実装状態における外部のインピーダンス状態などに対応して、最適の出力レベルを出力することができるように調整される。
【0035】
図4は、複数の半導体モジュールを搭載したシステムの構成例を示す図である。図4には、4つの半導体モジュールMD1〜MD4がシステムボード100に設けられたデータバスDBに並列に接続される半導体システムが示される。各半導体モジュールは、図1に示した半導体モジュールMDと同じである。
【0036】
図4に示されたシステムでは、第1段目のモジュールMD1の調整開始信号端子ST1は、電源Vccに接続される。また、第1段目のモジュールMD1の調整終了信号END1は、第2段目のモジュールMD2の調整開始信号ST2に接続される。同様に、第2段目のモジュールMD2の調整終了信号END2は、第3段目のモジュールMD3の調整開始信号ST3に接続され、第3段目のモジュールMD3の調整終了信号END3は、第4段目のモジュールMD4の調整開始信号ST4に接続され、最終段目のモジュールMD4の調整終了信号END4は、例えば半導体デバイスのコントローラやシステムに供給される。これにより、コントローラやシステムは、全てのモジュールの出力調整が終了したことを認識することができる。
【0037】
更に、各モジュールには共通のレファレンス電圧REFが供給され、共通に接続されるデータバスDBに対して、同じ出力レベルの信号が出力されるように調整される。
【0038】
半導体デバイスSDがDRAMのようなメモリデバイスの場合は、図4に示したシステムは、システムボード100に実装されたメモリシステムとなる。各モジュールは、メモリモジュールを構成する。このようなシステムでは、各モジュールの出力信号端子DQが、共通のデータバスDBに接続されるので、各モジュールが同時に出力レベル調整を行うことができない。
【0039】
そこで、本実施の形態例では、電源の投入に応答して、第1番目のモジュールMD1から順番に出力レベル調整を行う。但し、同じモジュール上の各半導体デバイスはデータバス線を共有していないので、同時に出力レベル調整を行うことができる。
【0040】
図5は、図4のシステムの動作タイミング図である。図5を参照して、図4のシステムの出力レベル調整動作を説明する。まず、電源Vccの投入に応答して、各半導体デバイスSD内ではパワーオンリセット信号RSTが発生し、図2に示した状態保持回路に示される通り、各半導体デバイスの状態保持回路16は、それぞれ調整開始信号を受付可能状態にセットされる。従って、パワーオンリセット信号RSTに応答して、各半導体モジュールの調整終了信号END1〜END3はLレベルになる。
【0041】
その状態で、電源Vccの投入に伴い、第1番目のモジュールMD1の調整開始信号端子ST1にHレベルの開始信号が供給される。それに応答して、第1番目のモジュールMD1内の全半導体デバイスSDが出力レベル調整を開始する。各半導体デバイスSDは、出力レベル調整が終了すると状態保持回路16の信号N1をLレベルにし、出力トランジスタN3を次々に非導通にし、調整終了端子ENDをハイインピーダンスにする。全ての半導体デバイスSDの出力レベル調整が終了すると、ワイヤードオア接続されている出力トランジスタN3が全て非導通になり、抵抗R1を介して電源Vccに接続されている調整終了信号端子END1から、Hレベルの終了信号が出力される。これで第1番目のモジュールMD1に搭載される半導体デバイス内の状態保持回路16は、調整終了状態になる。
【0042】
この調整終了信号END1が、第2番目のモジュールMD2の調整開始信号端子ST2に供給され、第2番目のモジュールMD2でも出力レベルの調整が開始される。その後は、第1番目のモジュールと同様にして、第2、第3、第4と、各モジュールが順番に出力レベル調整を行い、全てのモジュールでの調整が終了すると、最終番目である4番目のモジュールMD4の調整終了信号端子END4からHレベルの終了信号が出力され、図示しないコントローラに供給される。これにより、コントローラは、システム内の全半導体デバイスにおいて出力レベルの調整が終了したことを認識し、通常のシステム動作に入る。
【0043】
上記のパワーオンリセット信号RSTは、図示しないメモリコントローラ或いはシステム側から与えられる所定のリセット信号を利用してもよい。或いは、メモリコントローラやシステム側から所定のコマンド信号を各半導体デバイスに供給して、出力レベル調整可能状態にセットするようにしても良い。更に、第1番目のモジュールMD1への調整開始信号ST1も、コントローラやシステム側から与えられても良い。その場合でも、残りのモジュールMD2〜4の出力レベル調整動作は、自動的に順番に行われる。
【0044】
図6は、図2の半導体デバイスの動作タイミング図である。前述の複数のモジュールを実装するシステムの動作が明確になったので、図2の回路と図6のタイミング図を参照して、図2の半導体デバイスの動作を説明する。
【0045】
期間T1にて電源Vccが投入されると、各半導体デバイス内でパワーオンリセット信号RSTが発生し、状態保持回路16内のNチャネルトランジスタN2が導通し、ラッチ回路22が調整開始信号受付状態になる。即ち、信号N1がHレベルに保持される。信号N1がHレベルになると、出力トランジスタN3が導通し、調整終了信号ENDはLレベルになる。
【0046】
図6に示される通り、当モジュールが先頭のモジュールでない場合は、前段のモジュールの出力レベル調整が行われる(期間T2)。前段のモジュールの出力レベル調整が終了すると、Hレベルの調整開始信号STが供給され、当モジュールの状態保持回路16のNANDゲート24の入力が共にHレベルになり、内部調整開始信号S1がHレベルになる。それに応答して、出力電圧調整部14は、前述した通り出力回路12の出力DQのレベルが最適なレベルになるよう調整し、調整信号S2を決定する(期間T3)。出力レベルの調整が終了すると、出力電圧調整部14が内部調整終了信号S3をHレベルにし、状態保持回路16内のPチャネルトランジスタP1が導通し、ラッチ22を反転し、信号N1はLレベルになる。それに伴い、出力トランジスタN3が非導通になり、モジュール内の他の半導体デバイスの出力トランジスタN3も全て非導通になると、モジュールの調整終了信号ENDがHレベルになる。それに伴い、後段のモジュールの出力レベル調整が開始する(期間T4)。
【0047】
図7は、モジュールを挿入しないソケットがある場合のシステムの構成例を示す図である。図示されないが、システムボード100には、各モジュールを実装するためのソケットが設けられる。そして、メモリモジュールの様に、全てのソケットにモジュールが実装されるとは限られない。
【0048】
図7の例では、図4に示したシステムの4つのモジュールの内、第1番目のモジュールMD1が挿入されていない例である。そのかわりに、調整開始信号端子STと調整終了信号端子ENDとをショートしたダミーモジュールDMDが挿入されている。そして、ダミーモジュールDMDの調整開始信号端子STが電源Vccに接続される。
【0049】
これにより、電源Vccが投入されると、第2番目のモジュールMD2から出力レベル調整が開始され、4番目のモジュールMD4まで自動的に順番に出力レベル調整が行われる。また、モジュールMD3が挿入されていない場合には、モジュールMD3の替わりにダミーモジュールDMDを挿入すれば、モジュールMD2がレベル調整を終了した後、モジュールMD4がレベル調整を開始することができる。ダミーモジュールDMDは、どのソケットに挿入されても良い。
【0050】
図8は、モジュールを挿入しないソケットがある場合の別のシステムの構成例を示す図である。図8の例は、図7の如くダミーモジュールを必要としない例である。この例では、図8に示されるように、各モジュール上の調整開始信号線STと電源Vccとの間を高い抵抗R2で接続する。そうすることにより、初段に位置するモジュールMD2の調整開始信号端子ST2は、電源Vccに接続せずに開放状態のままでよい。但し、この場合、コントローラに近い側のソケットから優先的にモジュールを詰めて挿入するようにしなければならない。
【0051】
かかる構成にすると、前段にモジュールが存在しない第2のモジュールMD2では、調整開始信号端子ST2に前段のモジュールの調整終了端子が接続していなので、電源Vccの立ち上がりにより、調整開始信号端子ST2にはHレベルの信号が与えられる。但し、第3、第4のモジュールMD3,MD4では、調整開始信号端子ST3、ST4が前段のモジュールの調整終了端子END2、END3に接続されているので、電源立ち上がりだけでは、Hレベルの調整開始信号は供給されない。
【0052】
上記の例では、初段側に空のソケットがあってもダミーモジュールを挿入する必要はない。但し、後段側のソケットに空きがある場合は、図7に示したその空きソケットにダミーモジュールを挿入する必要がある。
【0053】
以上の実施の形態例では、リセット信号RSTとしてパワーオンリセット信号を使用しているが、前述したとおり、リセット信号をコントローラから与えてもよい。その場合は、半導体モジュールおよび半導体デバイスにリセット信号入力端子を設けて、コントローラからリセット信号を供給してもよいし、または、リセットコマンドをコントローラからのコマンド入力により与えてデバイス内部でリセット信号を生成してもよい。こうすれば、パワーオン時だけでなく、システム稼動後の温度変化等による出力電圧レベルの変動も補正できる。
【0054】
図1に示した半導体モジュールは、1個だけの場合でも有効に出力レベル調整を行うことができる。その場合は、調整開始信号端子STが電源Vccに接続されるか、コントローラから開始信号を与えられるかすれば良い。モジュール内の全ての半導体デバイスの出力調整動作が終了すると、モジュールの調整終了信号ENDがHレベルになり、コントローラに調整終了を伝えることができる。
【0055】
上記のレファレンス電圧は、半導体デバイス内部で生成されてもよい。その場合は、モジュール基板にはレファレンス端子REFは不要になる。
【0056】
以上の説明に従って本発明の実施の形態を次の様にまとめる。
【0057】
1.所定の信号を出力する出力回路を有する半導体デバイスにおいて、
外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有することを特徴とする半導体デバイス。
【0058】
2.上記の1において、
前記出力レベル調整回路は、リセット信号に応答して前記調整開始信号の受付可能状態を保持し、前記調整終了に伴い前記受付可能状態を解除して調整終了状態を保持する状態保持回路を有することを特徴とする半導体デバイス。
【0059】
3.上記の2において、
前記リセット信号は、電源投入時に発生するパワーオンリセット信号又は所定の制御信号であることを特徴とする半導体デバイス。
【0060】
4.上記の1乃至3のいずれかにおいて、
前記出力レベル調整回路は、前記調整終了信号を発生する終了信号発生回路を有し、当該終了信号発生回路はオープンドレイン出力を有することを特徴とする半導体デバイス。
【0061】
5.上記の1乃至4のいずれかに記載された複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、
前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とするモジュール。
【0062】
6.上記の4に記載された複数の半導体デバイスをモジュール基板上に搭載するモジュールにおいて、
前記モジュール基板に設けられ、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、
前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力する調整終了信号端子とを有することを特徴とするモジュール。
【0063】
7.上記の6において、
前記調整終了信号端子は、所定の抵抗を介して電源に接続されることを特徴とするモジュール。
【0064】
8.上記の5乃至7のいずれかに記載のモジュールをM個(Mは複数)、搭載したシステムにおいて、
第N−1番目(Nは2以上M以下の整数)のモジュールの調整終了信号端子が、第N番目のモジュールの調整開始信号端子に接続され、第1番目のモジュールから第M番目のモジュールまで順番に前記出力レベル調整が行われることを特徴とするシステム。
【0065】
9.上記の8において、
前記第1番目のモジュールの調整開始信号端子は、電源に接続され、又は所定の調整開始信号が供給されることを特徴とするシステム。
【0066】
10.上記の9において、
前記第M番目のモジュールの前記調整終了信号端子から、当該調整終了信号が外部の半導体システムコントローラに供給されることを特徴とするシステム。
【0067】
11.上記の8において、
前記M個のモジュールの前記出力回路が、並列にデータバスに接続されていることを特徴とするシステム。
【0068】
12.上記の8において、
前記M個のモジュールのうち、任意の第L番目のモジュールは、前記半導体デバイスが搭載されず、前記調整開始信号端子と調整終了信号端子とが接続されたダミーモジュールであることを特徴とするシステム。
【0069】
13.上記の8において、
前記モジュールの調整開始信号端子は、前記モジュール基板上で電源に所定の抵抗を介して接続されていることを特徴とするシステム。
【0070】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0071】
【発明の効果】
以上、本発明によれば、電源投入に応答して、或いは所定の制御信号に応答して、半導体デバイスを搭載した半導体モジュールが、自動的に且つ順番に出力レベル調整を行うことができる。従って、システム側或いはコントローラ側は、個々の半導体モジュールに対して煩雑な制御信号を与えて出力レベルの調整を命令する必要はない。
【図面の簡単な説明】
【図1】本実施の形態例における半導体モジュールの構成図である。
【図2】本実施の形態例における半導体デバイスの出力レベル調整回路を示す図である。
【図3】図2の半導体デバイスの出力電圧調整部と出力回路の例を示す図である。
【図4】複数の半導体モジュールを搭載したシステムの構成例を示す図である。
【図5】図4のシステムの動作タイミング図である。
【図6】図2の半導体デバイスの動作タイミング図である。
【図7】モジュールを挿入しないソケットがある場合のシステムの構成例を示す図である。
【図8】モジュールを挿入しないソケットがある場合の別のシステムの構成例を示す図である。
【符号の説明】
SD 半導体デバイス、メモリデバイス
MD 半導体モジュール
10 モジュール基板
100 システムボード
ST 調整開始信号端子
END 調整終了信号端子
REF レファレンス電圧端子
12 出力回路
14 出力電圧調整部
16 状態保持回路
20 出力レベル調整回路
Claims (9)
- 複数の半導体デバイスをモジュール基板に搭載したモジュールをM個(Mは複数)搭載したシステムにおいて、
前記半導体デバイスは、出力端子に所定の信号を出力する出力回路と、外部から供給される調整開始信号に応答して、前記出力回路の出力レベルを調整し、調整終了に伴い調整終了信号を出力する出力レベル調整回路を有し、
前記モジュール基板は、搭載された前記複数の半導体デバイスの各出力端子にそれぞれ接続された複数の端子と、前記調整開始信号を受信し搭載された前記複数の半導体デバイスに当該調整開始信号を供給する調整開始信号端子と、前記複数の半導体デバイスからの調整終了信号に応答して、モジュールの調整終了信号を出力する調整終了信号端子とを有し、
前記複数のモジュール基板に設けられた前記複数の端子が共通のバスに並列に接続され、
第N−1番目(Nは2以上M以下の整数)のモジュールの調整終了信号端子が、第N番目のモジュールの調整開始信号端子に接続され、第1番目のモジュールから第M番目のモジュールまで順番に前記出力レベル調整が行われ、
前記各モジュール基板に搭載された複数の半導体デバイスの前記出力レベル調整回路は、前記調整開始信号端子から供給される前記調整開始信号に応答して前記出力回路の出力レベルの調整を行うことを特徴とするシステム。 - 請求項1において、
前記出力レベル調整回路は、リセット信号に応答して前記調整開始信号の受付可能状態を保持し、前記調整終了に伴い前記受付可能状態を解除して調整終了状態を保持する状態保持回路を有することを特徴とするシステム。 - 請求項2において、
前記リセット信号は、電源投入時に発生するパワーオンリセット信号又は所定の制御信号であることを特徴とするシステム。 - 請求項1乃至3のいずれかにおいて、
前記出力レベル調整回路は、前記調整終了信号を発生する終了信号発生回路を有し、当該終了信号発生回路はオープンドレイン出力を有することを特徴とするシステム。 - 請求項4に記載されたシステムにおいて、
前記各モジュール基板にて前記調整終了信号端子は搭載された前記複数の半導体デバイスの前記オープンドレイン出力にワーヤード・オア接続されて、前記複数の半導体デバイスの調整終了時にモジュールの調整終了信号を出力することを特徴とするシステム。 - 請求項1において、
前記第M番目のモジュールの前記調整終了信号端子から、当該調整終了信号が外部の半導体システムコントローラに供給されることを特徴とするシステム。 - 請求項1乃至6のいずれかにおいて、
前記第1番目のモジュールの前記調整開始信号端子は、前記モジュール基板上で電源に接続され、電源起動に応答して前記第1番目のモジュールに搭載された複数の半導体デバイスが前記出力レベル調整を開始することを特徴とするシステム。 - 請求項1において、
前記第1番目のモジュールの前記調整開始信号端子に、半導体システムコントローラから調整開始信号が供給されることを特徴とするシステム。 - 請求項1において、
前記M個のモジュールのうち、任意の第L番目のモジュールは、前記半導体デバイスが搭載されず、前記調整開始信号端子と調整終了信号端子とが接続されたダミーモジュールであることを特徴とするシステム。
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