JPH0578972B2 - - Google Patents
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- JPH0578972B2 JPH0578972B2 JP59089685A JP8968584A JPH0578972B2 JP H0578972 B2 JPH0578972 B2 JP H0578972B2 JP 59089685 A JP59089685 A JP 59089685A JP 8968584 A JP8968584 A JP 8968584A JP H0578972 B2 JPH0578972 B2 JP H0578972B2
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- Japan
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- circuit
- logic
- conductivity type
- mosfet
- mosfets
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- 239000003990 capacitor Substances 0.000 claims description 3
- 229920000747 poly(lactic acid) Polymers 0.000 description 27
- 238000010586 diagram Methods 0.000 description 11
- 230000003068 static effect Effects 0.000 description 5
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプログラム可能な論理アレイに関する
ものである。
ものである。
（従来技術とその問題点）
プログラム可能な論理アレイ（以下、PLAと
記す。）は第１図に示すように、入力データの
AND論理とOR論理とを用いて、任意の論理を出
力する論理回路である。AND論理とOR論理とは
アレイ中のトランジスタの位置を適当に選ぶこと
によつて、任意の論理が構成できることから、プ
ログラム可能であると言われる。以下説明を簡単
にするために、ここでは、入力データをＩ１，Ｉ
２、出力データをＯ１，Ｏ２の２種類に限定し、
これらの間に、O1＝I1・I2＋1・2，O2＝I1・I2
の論理関係があると仮定して、説明する。Ｉ１，
Ｉ２の反転論理Ｉ１，Ｉ２はインバータＲ１，Ｒ
２によつて作られる。
記す。）は第１図に示すように、入力データの
AND論理とOR論理とを用いて、任意の論理を出
力する論理回路である。AND論理とOR論理とは
アレイ中のトランジスタの位置を適当に選ぶこと
によつて、任意の論理が構成できることから、プ
ログラム可能であると言われる。以下説明を簡単
にするために、ここでは、入力データをＩ１，Ｉ
２、出力データをＯ１，Ｏ２の２種類に限定し、
これらの間に、O1＝I1・I2＋1・2，O2＝I1・I2
の論理関係があると仮定して、説明する。Ｉ１，
Ｉ２の反転論理Ｉ１，Ｉ２はインバータＲ１，Ｒ
２によつて作られる。
従来、相補型のMOS（以下Ｃ−MOSと記す。）、
つまり、反対の極性を持つたMOSFETによつて
構成されたPLAとして、スタテイツク型とダイ
ナミツク型との２種類のPLAが用いられている。
これらのＣ−MOSによるPLAの例を、第２図及
び第３図に示す。
つまり、反対の極性を持つたMOSFETによつて
構成されたPLAとして、スタテイツク型とダイ
ナミツク型との２種類のPLAが用いられている。
これらのＣ−MOSによるPLAの例を、第２図及
び第３図に示す。
図中、１はAND論理部、２はOR論理部、Ｑ１
１，Ｑ１２，Ｑ１３，Ｑ１４はAND論理用ｎ−
MOSFET、Ｑ２１，Ｑ２２，Ｑ２３はOR論理
用ｎ−MOSFET、Ｑ３１，Ｑ３２，Ｑ３３，Ｑ
３４は充電用ｐ−MOSFET、Ｑ４１，Ｑ４２，
Ｑ４３，Ｑ４４は放電用ｎ−MOSFET、Ｒ１，
Ｒ２，Ｒ３，Ｒ４はインバータ、φ１，φ２はク
ロツク信号をそれぞれ示す。第２図のスタテイツ
ク型PLAは、充電用ｐ−MOSFETのゲートが常
に接地されているのに対し、第３図のダイナミツ
ク型PLAは、充電用ｐ−MOSFETと放電用ｎ−
MOSFETが、互いに同一のクロツク信号に結合
している。両図とも、AND論理とのOR論理が
NOR回路によつて作られている。スタテイツク
型PLAは入力信号Ｉ１，Ｉ２の変化とともに、
一定の時間遅れで、出力信号Ｏ１，Ｏ２が決まる
のに対し、ダイナミツク型PLAはクロツクφ１
によつてAND論理が決まり、その後、クロツク
φ２によつてOR論理が決定し、出力が決まる。
１，Ｑ１２，Ｑ１３，Ｑ１４はAND論理用ｎ−
MOSFET、Ｑ２１，Ｑ２２，Ｑ２３はOR論理
用ｎ−MOSFET、Ｑ３１，Ｑ３２，Ｑ３３，Ｑ
３４は充電用ｐ−MOSFET、Ｑ４１，Ｑ４２，
Ｑ４３，Ｑ４４は放電用ｎ−MOSFET、Ｒ１，
Ｒ２，Ｒ３，Ｒ４はインバータ、φ１，φ２はク
ロツク信号をそれぞれ示す。第２図のスタテイツ
ク型PLAは、充電用ｐ−MOSFETのゲートが常
に接地されているのに対し、第３図のダイナミツ
ク型PLAは、充電用ｐ−MOSFETと放電用ｎ−
MOSFETが、互いに同一のクロツク信号に結合
している。両図とも、AND論理とのOR論理が
NOR回路によつて作られている。スタテイツク
型PLAは入力信号Ｉ１，Ｉ２の変化とともに、
一定の時間遅れで、出力信号Ｏ１，Ｏ２が決まる
のに対し、ダイナミツク型PLAはクロツクφ１
によつてAND論理が決まり、その後、クロツク
φ２によつてOR論理が決定し、出力が決まる。
しかし、これらのPLAは実用上、いずれも問
題点を有する。スタテイツク型のPLAは、定常
的に電流が流れるため、低消費電力で大規模な論
理回路には不適当である。ダイナミツク型の
PLAは、前段に用いるAND論理部と後段に用い
るOR論理部とを活性化するタイミングをずら
し、２相のクロツクφ１，φ２を用いて駆動する
方式が一般的である。このような２相クロツク駆
動のPLAで、論理回路を構成した場合に、常に
位相のずれた二つのクロツクが必要であり、１相
目のクロツクの立ち上がり時間と、２相目のクロ
ツクの立ち上がり時間との差は、AND論理の論
理処理時間と同一（最高速動作）かそれより長く
しなければならない。従つて、高速動作の達成に
は、二つのクロツクφ１，φ２の時間遅れの制御
が困難であり、従来、両クロツクの時間遅れは動
作マージンを見込んで、長目に取られていたた
め、高速動作には不向きであるという欠点があつ
た。
題点を有する。スタテイツク型のPLAは、定常
的に電流が流れるため、低消費電力で大規模な論
理回路には不適当である。ダイナミツク型の
PLAは、前段に用いるAND論理部と後段に用い
るOR論理部とを活性化するタイミングをずら
し、２相のクロツクφ１，φ２を用いて駆動する
方式が一般的である。このような２相クロツク駆
動のPLAで、論理回路を構成した場合に、常に
位相のずれた二つのクロツクが必要であり、１相
目のクロツクの立ち上がり時間と、２相目のクロ
ツクの立ち上がり時間との差は、AND論理の論
理処理時間と同一（最高速動作）かそれより長く
しなければならない。従つて、高速動作の達成に
は、二つのクロツクφ１，φ２の時間遅れの制御
が困難であり、従来、両クロツクの時間遅れは動
作マージンを見込んで、長目に取られていたた
め、高速動作には不向きであるという欠点があつ
た。
（発明の目的）
本発明の目的は、OR論理部の動作開始用クロ
ツクを、AND論理部の駆動クロツクを用いて自
動的に発生させて高速動作を可能としたPLAを
提供することにある。
ツクを、AND論理部の駆動クロツクを用いて自
動的に発生させて高速動作を可能としたPLAを
提供することにある。
（発明の構成）
本発明は、並列に接続された複数の第１導電型
のMOSFETのソースとドレインを、第１のクロ
ツク信号線をゲートにそれぞれ接続した第１導電
型のMOSFETと第２導電型のMOSFETを介し
て、それぞれ第１および第２の電源端子に接続さ
れるNOR回路群から構成されたAND論理部と、
並列に接続された複数の第１導電型のMOSFET
のソースとドレインを、第２のクロツク信号線を
ゲートにそれぞれ接続した第１導電型の
MOSFETと第２導電型のMOSFETを介して、
それぞれ第１および第２の電源端子に接続される
NOR回路群から構成されるOR論理部と、並列に
接続された複数の第１導電型のMOSFETのソー
スとドレインを、第１のクロツク信号線をゲート
にそれぞれ接続した第１導電型のMOSFETと第
２導電型のMOSFETを介して、それぞれ第１お
よび第２の電源端子に接続されるNOR回路と当
該NOR回路の出力を入力とするインバータ回路
を有するダミー回路とを備え、ダミー回路の
NOR回路を構成する並列接続された複数の第１
導電型のMOSFETのうち、少なくとも１つの
MOSFETのゲートは、第２の電源端子に接続さ
れるとともに、OR論理部のNOR回路を構成する
並列接続された複数のMOSFETと同様の
MOSFETから成り、ゲート容量として振る舞う
複数のダミー用MOSFETを当該NOR回路の負荷
として用いるとともに、当該ダミー回路のインバ
ータ回路の出力を第２のクロツク信号とすること
を特徴とするプログラム可能な論理アレイであ
る。
のMOSFETのソースとドレインを、第１のクロ
ツク信号線をゲートにそれぞれ接続した第１導電
型のMOSFETと第２導電型のMOSFETを介し
て、それぞれ第１および第２の電源端子に接続さ
れるNOR回路群から構成されたAND論理部と、
並列に接続された複数の第１導電型のMOSFET
のソースとドレインを、第２のクロツク信号線を
ゲートにそれぞれ接続した第１導電型の
MOSFETと第２導電型のMOSFETを介して、
それぞれ第１および第２の電源端子に接続される
NOR回路群から構成されるOR論理部と、並列に
接続された複数の第１導電型のMOSFETのソー
スとドレインを、第１のクロツク信号線をゲート
にそれぞれ接続した第１導電型のMOSFETと第
２導電型のMOSFETを介して、それぞれ第１お
よび第２の電源端子に接続されるNOR回路と当
該NOR回路の出力を入力とするインバータ回路
を有するダミー回路とを備え、ダミー回路の
NOR回路を構成する並列接続された複数の第１
導電型のMOSFETのうち、少なくとも１つの
MOSFETのゲートは、第２の電源端子に接続さ
れるとともに、OR論理部のNOR回路を構成する
並列接続された複数のMOSFETと同様の
MOSFETから成り、ゲート容量として振る舞う
複数のダミー用MOSFETを当該NOR回路の負荷
として用いるとともに、当該ダミー回路のインバ
ータ回路の出力を第２のクロツク信号とすること
を特徴とするプログラム可能な論理アレイであ
る。
（発明の原理と作用）
AND論理部とOR論理部とがともにNOR回路
で構成されたPLAはもつと高速な動作が可能と
なる。この構成のPLAにおいては、AND論理と
OR論理駆動用に別々のクロツクが必要であつた
が、本発明はAND論理の論理動作完了に合わせ
て、OR論理部の論理動作を開始させるクロツク
を、AND論理部に類似したダミー回路を通して、
最適時刻に自動的に発生させるものである。これ
によつて、コンパクトで、且つ、高速なPLAが
実現できる。
で構成されたPLAはもつと高速な動作が可能と
なる。この構成のPLAにおいては、AND論理と
OR論理駆動用に別々のクロツクが必要であつた
が、本発明はAND論理の論理動作完了に合わせ
て、OR論理部の論理動作を開始させるクロツク
を、AND論理部に類似したダミー回路を通して、
最適時刻に自動的に発生させるものである。これ
によつて、コンパクトで、且つ、高速なPLAが
実現できる。
（実施例）
以下、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第４図は本発明の概念を示すブロツク図であ
る。本発明のPLAは、従来のAND論理部とOR
論理部以外に、AND論理部に類似したダミー論
理回路を有している。クロツクφ１により、
AND論理が開始され、この論理の終了と同時に、
ダミー論理回路を通して自動的に発生されたクロ
ツクφ２がOR論理を開始させ、全体のPLA動作
が終了する。
る。本発明のPLAは、従来のAND論理部とOR
論理部以外に、AND論理部に類似したダミー論
理回路を有している。クロツクφ１により、
AND論理が開始され、この論理の終了と同時に、
ダミー論理回路を通して自動的に発生されたクロ
ツクφ２がOR論理を開始させ、全体のPLA動作
が終了する。
第５図は本発明をＣ−MOSに適用した場合の
一例を示す回路図で、１はAND論理部、２はOR
論理部、３はダミー論理回路、Ｑ１１，Ｑ１２，
Ｑ１３，Ｑ１４はAND論理用ｎ−MOSFET、
Ｑ２１，Ｑ２２，Ｑ２３はOR論理用ｎ−
MOSFET、Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４は
充電用ｐ−MOSFET、Ｑ４１，Ｑ４２，Ｑ４
３，Ｑ４４は放電用ｎ−MOSFET、Ｒ１，Ｒ
２，Ｒ３，Ｒ４はインバータ、Ｑ１５，Ｑ１６は
ダミー論理回路内のｎ−MOSFET、Ｑ２４，Ｑ
２５はダミー用ｎ−MOSFET、Ｑ３５は充電用
ｐ−MOSFET、Ｑ４５は放電用ｎ−MOSFET、
Ｒ５は遅延用インバータをそれぞれ示す。AND
論理部内のｎ−MOSFETQ４１，Ｑ４２及びｐ
−MOSFET Ｑ３１，Ｑ３２とダミー論理回路
内のｎ−MOSFET Ｑ４５及びｐ−MOSFET
Ｑ３５のゲートは、クロツク信号φ１に接続し、
OR論理部内のｎ−MOSFET Ｑ４３，Ｑ４４及
びｐ−MOSFET Ｑ３３，Ｑ３４のゲートはダ
ミー論理回路３の出力端子Ｎ６に接続している。
ダミー論理回路内のｎ−MOSFET Ｑ１５のゲ
ートは電源線VDDに、Ｑ１６のゲートは接地線
GNDに接続している。ダミー用ｎ−MOSFET
Ｑ２４とＱ２５とのゲートは、ダミー論理回路内
のNOR回路の出力端子Ｎ５に結合し、それらの
ソース及びドレインは互いに結合してゲート容量
としてふるまう。本発明のPLAの動作を第６図
に示す動作波形図を用いて説明する。時刻t0にお
いてクロツク信号φ１の電圧は低レベルに保持さ
れ、AND論理部内のNOR回路の出力端子Ｎ１，
Ｎ２及びダミー論理回路内の端子Ｎ５の電圧は高
レベルに、端子Ｎ６の電圧は低レベルに、OR論
理部内のNOR回路の出力端子Ｎ３，Ｎ４の電圧
は高レベルに、出力端子Ｏ１，Ｏ２の電圧は低レ
ベルにそれぞれプリチヤージされる。論理動作が
始まるt1までに、入力信号Ｉ１，Ｉ２のレベルが
予め決められ、インバータＲ１，Ｒ２を通した反
転信号とともに、AND論理部の入力として使わ
れる。時刻t1において、クロツク信号φ１が低レ
ベルから高レベルに上がると、放電用ｎ−
MOSFET Ｑ４１，Ｑ４２，Ｑ４５が導通状態
となり、入力信号Ｉ１，Ｉ２に応じて、端子Ｎ
１，Ｎ２の電圧が時刻t2において決定される。例
えば、入力信号のＩ１，Ｉ２がともに低レベルの
場合には、端子Ｎ１の電圧は高レベルに保持され
続ける一方、端子Ｎ２の電圧は低レベルに下が
る。この動作に平行して端子Ｎ５の電圧はｎ−
MOSFET Ｑ１５及びＱ４５が導通しているの
で低レベルに下がり、時刻t3に端子Ｎ６の電圧は
低レベルから高レベルに上がる。この結果、放電
用nMOSFET Ｑ４３，Ｑ４４が導通状態とな
り、端子Ｎ１，Ｎ２の電圧に応じて端子Ｎ３，Ｎ
４の電圧が時刻t4に決定される。ここでは、端子
Ｎ１の電圧が高レベルで端子Ｎ２の電圧が低レベ
ルであるので、端子Ｎ３の電圧は低レベルに下が
る一方、端子Ｎ４の電圧は高レベルに保持され続
ける。この後、時刻t5において、出力端子Ｏ１の
電圧は高レベルに上がる一方、出力端子Ｏ２の電
圧は低レベルを保持し続ける。このようにして、
O1＝I1・I2＋1・2，O2＝I1・I2の論理処理が行
なわれる。次に、時刻t6において、クロツク信号
φ１が高レベルから低レベルに下がると、上述し
たと同じような動作過程を通じて時刻t0のプリチ
ヤージ状態に戻る。
一例を示す回路図で、１はAND論理部、２はOR
論理部、３はダミー論理回路、Ｑ１１，Ｑ１２，
Ｑ１３，Ｑ１４はAND論理用ｎ−MOSFET、
Ｑ２１，Ｑ２２，Ｑ２３はOR論理用ｎ−
MOSFET、Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４は
充電用ｐ−MOSFET、Ｑ４１，Ｑ４２，Ｑ４
３，Ｑ４４は放電用ｎ−MOSFET、Ｒ１，Ｒ
２，Ｒ３，Ｒ４はインバータ、Ｑ１５，Ｑ１６は
ダミー論理回路内のｎ−MOSFET、Ｑ２４，Ｑ
２５はダミー用ｎ−MOSFET、Ｑ３５は充電用
ｐ−MOSFET、Ｑ４５は放電用ｎ−MOSFET、
Ｒ５は遅延用インバータをそれぞれ示す。AND
論理部内のｎ−MOSFETQ４１，Ｑ４２及びｐ
−MOSFET Ｑ３１，Ｑ３２とダミー論理回路
内のｎ−MOSFET Ｑ４５及びｐ−MOSFET
Ｑ３５のゲートは、クロツク信号φ１に接続し、
OR論理部内のｎ−MOSFET Ｑ４３，Ｑ４４及
びｐ−MOSFET Ｑ３３，Ｑ３４のゲートはダ
ミー論理回路３の出力端子Ｎ６に接続している。
ダミー論理回路内のｎ−MOSFET Ｑ１５のゲ
ートは電源線VDDに、Ｑ１６のゲートは接地線
GNDに接続している。ダミー用ｎ−MOSFET
Ｑ２４とＱ２５とのゲートは、ダミー論理回路内
のNOR回路の出力端子Ｎ５に結合し、それらの
ソース及びドレインは互いに結合してゲート容量
としてふるまう。本発明のPLAの動作を第６図
に示す動作波形図を用いて説明する。時刻t0にお
いてクロツク信号φ１の電圧は低レベルに保持さ
れ、AND論理部内のNOR回路の出力端子Ｎ１，
Ｎ２及びダミー論理回路内の端子Ｎ５の電圧は高
レベルに、端子Ｎ６の電圧は低レベルに、OR論
理部内のNOR回路の出力端子Ｎ３，Ｎ４の電圧
は高レベルに、出力端子Ｏ１，Ｏ２の電圧は低レ
ベルにそれぞれプリチヤージされる。論理動作が
始まるt1までに、入力信号Ｉ１，Ｉ２のレベルが
予め決められ、インバータＲ１，Ｒ２を通した反
転信号とともに、AND論理部の入力として使わ
れる。時刻t1において、クロツク信号φ１が低レ
ベルから高レベルに上がると、放電用ｎ−
MOSFET Ｑ４１，Ｑ４２，Ｑ４５が導通状態
となり、入力信号Ｉ１，Ｉ２に応じて、端子Ｎ
１，Ｎ２の電圧が時刻t2において決定される。例
えば、入力信号のＩ１，Ｉ２がともに低レベルの
場合には、端子Ｎ１の電圧は高レベルに保持され
続ける一方、端子Ｎ２の電圧は低レベルに下が
る。この動作に平行して端子Ｎ５の電圧はｎ−
MOSFET Ｑ１５及びＱ４５が導通しているの
で低レベルに下がり、時刻t3に端子Ｎ６の電圧は
低レベルから高レベルに上がる。この結果、放電
用nMOSFET Ｑ４３，Ｑ４４が導通状態とな
り、端子Ｎ１，Ｎ２の電圧に応じて端子Ｎ３，Ｎ
４の電圧が時刻t4に決定される。ここでは、端子
Ｎ１の電圧が高レベルで端子Ｎ２の電圧が低レベ
ルであるので、端子Ｎ３の電圧は低レベルに下が
る一方、端子Ｎ４の電圧は高レベルに保持され続
ける。この後、時刻t5において、出力端子Ｏ１の
電圧は高レベルに上がる一方、出力端子Ｏ２の電
圧は低レベルを保持し続ける。このようにして、
O1＝I1・I2＋1・2，O2＝I1・I2の論理処理が行
なわれる。次に、時刻t6において、クロツク信号
φ１が高レベルから低レベルに下がると、上述し
たと同じような動作過程を通じて時刻t0のプリチ
ヤージ状態に戻る。
この動作過程において、時刻t3は時刻t2より少
し遅れているが、端子Ｎ５の寄生容量・又は、遅
延用インバータＲ５の大きさを調節して、時刻t3
を時刻t2と同じにすることもできる。この場合が
このPLAの最高速動作となる。第５図の本実施
例では、端子Ｎ５の寄生容量を端子Ｎ２と同じに
するために、NOR回路のゲート数及びダミー用
ｎ−MOSFETの数をそれぞれ２ケとし、ｎ−
MOSFET Ｑ１６のゲートを接地して非導通と
し、ｎ−MOSFET Ｑ１５だけで端子Ｎ５の電
荷を放電するようにしている。ｎ−MOSFET
Ｑ１５，Ｑ１６のゲートを電源線VDDと接地線
GNDとに接続する以外に、入力データＩ１と
１、又は、Ｉ２と２にそれぞれ接続しても同じ
動作が実現できる。
し遅れているが、端子Ｎ５の寄生容量・又は、遅
延用インバータＲ５の大きさを調節して、時刻t3
を時刻t2と同じにすることもできる。この場合が
このPLAの最高速動作となる。第５図の本実施
例では、端子Ｎ５の寄生容量を端子Ｎ２と同じに
するために、NOR回路のゲート数及びダミー用
ｎ−MOSFETの数をそれぞれ２ケとし、ｎ−
MOSFET Ｑ１６のゲートを接地して非導通と
し、ｎ−MOSFET Ｑ１５だけで端子Ｎ５の電
荷を放電するようにしている。ｎ−MOSFET
Ｑ１５，Ｑ１６のゲートを電源線VDDと接地線
GNDとに接続する以外に、入力データＩ１と
１、又は、Ｉ２と２にそれぞれ接続しても同じ
動作が実現できる。
（発明の効果）
この一連の動作において、PLAの論理処理時
間は時刻t1におけるφ１の立ち上りから時刻t5に
おける出力端子Ｏ１，Ｏ２の電圧決定までであ
り、論理動作は連続的に行なわれると同時に、ダ
ミー論理回路を最適に設計することによつて、最
高速の論理処理時間を１相クロツクφ１で達成で
きる利点がある。このことは、本実施例で示した
AND論理部とOR論理部とをともに、NOR回路
で実現した場合に、特に、高速動作が可能とな
り、実用上、有利となる。
間は時刻t1におけるφ１の立ち上りから時刻t5に
おける出力端子Ｏ１，Ｏ２の電圧決定までであ
り、論理動作は連続的に行なわれると同時に、ダ
ミー論理回路を最適に設計することによつて、最
高速の論理処理時間を１相クロツクφ１で達成で
きる利点がある。このことは、本実施例で示した
AND論理部とOR論理部とをともに、NOR回路
で実現した場合に、特に、高速動作が可能とな
り、実用上、有利となる。
以上実施例では、説明を入出力端子数が２ケず
つの場合について行なつたが、これは何も本発明
を拘束するものではなく、任意の数の入出力端子
の場合についても成り立つ。但し、AND論理部
の出力端子が多い場合には、ダミー論理回路の出
力端子Ｎ６の電圧が低レベルから高レベルに上が
る時刻t3は、AND論理部内のNOR回路の出力端
子の電圧が、高レベルから低レベルに下がるもつ
とも遅い時刻より、早くしないように設定しなけ
ればならない。
つの場合について行なつたが、これは何も本発明
を拘束するものではなく、任意の数の入出力端子
の場合についても成り立つ。但し、AND論理部
の出力端子が多い場合には、ダミー論理回路の出
力端子Ｎ６の電圧が低レベルから高レベルに上が
る時刻t3は、AND論理部内のNOR回路の出力端
子の電圧が、高レベルから低レベルに下がるもつ
とも遅い時刻より、早くしないように設定しなけ
ればならない。
第１図は一般的なPLAのブロツク構成図、第
２図は従来のスタテイツク型Ｃ−MOS PLAの
回路図、第３図は従来のダイナミツク型Ｃ−
MOS PLAの回路図、第４図は本発明のPLAの
ブロツク構成図、第５図は本発明をＣ−MOSに
適用した場合の一実施例を示す回路図、第６図は
第５図のPLAの動作を示す波形図である。 図において、１はAND論理部、２はOR論理
部、３はダミー論理回路、ＱはMOSFET、Ｒは
インバータ、φはクロツク信号、Ｎは端子、Ｉは
入力データ、Ｏは出力データ、ｔは時刻、VDDは
電源線、GNDは接地線を、それぞれ示す。
２図は従来のスタテイツク型Ｃ−MOS PLAの
回路図、第３図は従来のダイナミツク型Ｃ−
MOS PLAの回路図、第４図は本発明のPLAの
ブロツク構成図、第５図は本発明をＣ−MOSに
適用した場合の一実施例を示す回路図、第６図は
第５図のPLAの動作を示す波形図である。 図において、１はAND論理部、２はOR論理
部、３はダミー論理回路、ＱはMOSFET、Ｒは
インバータ、φはクロツク信号、Ｎは端子、Ｉは
入力データ、Ｏは出力データ、ｔは時刻、VDDは
電源線、GNDは接地線を、それぞれ示す。
Claims (1)
- １ 並列に接続された複数の第１導電型の
MOSFETのソースとドレインを、第１のクロツ
ク信号線をゲートにそれぞれ接続した第１導電型
のMOSFETと第２導電型のMOSFETを介して、
それぞれ第１および第２の電源端子に接続される
NOR回路群から構成されたAND論理部と、並列
に接続された複数の第１導電型のMOSFETのソ
ースとドレインを、第２のクロツク信号線をゲー
トにそれぞれ接続した第１導電型のMOSFETと
第２導電型のMOSFETを介して、それぞれ第１
および第２の電源端子に接続されるNOR回路群
から構成されるOR論理部と、並列に接続された
複数の第１導電型のMOSFETのソースとドレイ
ンを、第１のクロツク信号線をゲートにそれぞれ
接続した第１導電型のMOSFETと第２導電型の
MOSFETを介して、それぞれ第１および第２の
電源端子に接続されるNOR回路と当該NOR回路
の出力を入力とするインバータ回路を有するダミ
ー回路とを備え、ダミー回路のNOR回路を構成
する並列接続された複数の第１導電型の
MOSFETのうち、少なくとも１つのMOSFET
のゲートは、第２の電源端子に接続されるととも
に、OR論理部のNOR回路を構成する並列接続さ
れた複数のMOSFETと同様のMOSFETから成
り、ゲート容量として振る舞う複数のダミー用
MOSFETを当該NOR回路の負荷として用いると
ともに、当該ダミー回路のインバータ回路の出力
を第２のクロツク信号とすることを特徴とするプ
ログラム可能な論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089685A JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089685A JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233933A JPS60233933A (ja) | 1985-11-20 |
| JPH0578972B2 true JPH0578972B2 (ja) | 1993-10-29 |
Family
ID=13977620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089685A Granted JPS60233933A (ja) | 1984-05-04 | 1984-05-04 | プログラム可能な論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233933A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636661A (en) * | 1984-12-21 | 1987-01-13 | Signetics Corporation | Ratioless FET programmable logic array |
| US4697105A (en) * | 1986-07-23 | 1987-09-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS programmable logic array |
| JPS6397014A (ja) * | 1986-10-14 | 1988-04-27 | Matsushita Electric Ind Co Ltd | プログラマブルロジツクアレイ |
| JP2544732B2 (ja) * | 1987-01-19 | 1996-10-16 | 沖電気工業株式会社 | 半導体論理回路 |
| JP2538628B2 (ja) * | 1987-12-29 | 1996-09-25 | 富士通株式会社 | 半導体集積回路 |
| JPH03231515A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | プログラマブル論理装置 |
-
1984
- 1984-05-04 JP JP59089685A patent/JPS60233933A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60233933A (ja) | 1985-11-20 |
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