KR100236876B1 - 신호의 스윙을 저감하는 cmos 회로 - Google Patents

신호의 스윙을 저감하는 cmos 회로 Download PDF

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요시노부 나까고메
기요오 이또
간 다께우찌
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가나이 쓰도무
가부시키가이샤 히다치 세이사꾸쇼
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Abstract

신호 수신 유니트, 신호 처리 유니트 및 구동 회로로 이루어진 CMOS 회로로써, 종래 전원 전압의 감소에 비례하여 게이트 임계 전압이 감소하면, 트랜지스터가 차단 주기에 있어도 저레벨의 전류가 흐르므로, 대기 상태에서 전류 소비가 증가한다는 문제점을 해소하기 위해, 신호 수신 유니트는 버스로 부터의 소진폭 신호를 대진폭 신호로 변환시키고, 신호 처리 유니트는 대진폭 신호를 처리하며, 구동 회로는 처리된 대진폭 신호를 버스상에 출력하기 위해 처리된 소진폭 신호로 변환시킨다.
이러한 CMOS 회로를 이용하여 피크 전류 및 노이즈를 저감하고 고속 동작을 실현할 수 있으며, 전원 전압의 하한으로부터 벗어날 수 있음과 동시에 전력 소비를 저감할 수 있는 LSI를 마련할 수 있다.

Description

신호의 스윙을 저감하는 CMOS 회로
제1(a)도와 제1(b)도 및 제2도는 각각 본 발명의 기본 개념을 설명하는데 유용한 실시예의 도면.
제3(a)도 내지 제3(e)도는 본 발명의 효과를 나타내기 위해 종래의 기술에 대한 특성의 비교 결과를 도시한 도면.
제4(a)도 및 제4(b)도는 본 발명의 기본 개념을 설명하는데 유용한 다른 실시예의 도면.
제5도는 본 발명을 NAND 게이트 회로에 적용했을 때 그 구체적인 실시예를 도시한 도면.
제6도는 본 발명에 의한 내부 전원 전압을 발생하는 회로의 구체적인 실시예를 도시한 도면.
제7(a)도 및 제7(b)도는 본 발명의 기본 개념을 설명하는데 유용한 바이폴라 트랜지스터를 사용하고 있는 또다른 실시예의 도면.
제8도 및 제9도는 각각 본 발명을 칩 사이의 신호 전송에 적용한 다른 실시예의 도면.
제10도 내지 제13도는 본 발명을 각각의 논리 회로에 적용했을 때 다른 실시예를 도시한 도면.
제14도 내지 제16도는 본 발명을 각각의 입력 회로에 적용했을 때 다른 실시예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
DRV : 구동 회로 INV : 인버터
BLK : 회로 블럭
본 발명은 신호의 스윙(swing)을 저감하는 CMOS회로에 관한 것이다.
MOS 트랜지스터의 구성 소자의 사이즈를 작게 하므로서 LSI(Large Scale Integration)의 집적 밀도는 증가하여 왔다. 그 구성 소자의 최하 사이즈가 0.5㎛이하인 소위 디프 서브 미크론(deep sub-micron)형의 LSI에서는 구성 소자의 브레이크다운 전압이 저하하고 LSI의 전력 소비가 증가한다고 하는 문제점이 있었다. 이러한 문제점을 해결하기 위한 수단으로서는 구성 소자를 축소함과 동시에 동작 전압을 저감하는 것이 효과적이라고 생각된다.
현재 LSI의 전원 전압으로서는 주로 5V의 전원 전압이 사용되므로, 미소한 구성 소자로 LSI를 구성하는 수단으로서 “IEEE Journal of Solid-state Circuits”, vol.21, No.5, pp.605-611, October 1986에 있어서, LSI 칩상에 동작 전압을 낮추기 위한 전압 변환 회로를 탑재하는 기술이 기재되어 있다. 이 경우, 외부 전원 전압 및 내부 전원 전압의 값은 각각 5V와 3.5V이다. 그러므로, LSI에서의 초고집적에 의해 다이나믹 RAM(DRAM)에서의 전력 소비의 문제점이 현실화되어 제기되고 있다.
그러나 한편, 물리적인 제한에 의해 전원 전압의 하한값이 존재한다는 것이 지적되고 있다. 이러한 제한에 대해서는 “IEEE Journal of Solid-State Circuits”, vol.9, No.5, pp.256-267. October 1974에 기재되어 있다. 여기에 기재된 바에 의하면, 드레인 전류가 게이트 전압에 대해 지수함수적으로 감소한다고 하는 소위 임계 이하(sub-threshold)특성을 MOS 트랜지스터의 저레벨 전류 특성이 가지고 있다. 그곳의 고유 계수를 임계 이하 계수(테일링(tailing)계수)라 하며, 실온에서 80mV/decade차의 값을 갖는다. 그러므로, 전원 전압의 감소에 비례하여 게이트 임계 전압이 감소하면, 트랜지스터가 차단 주기에 있어도 저레벨의 전류가 흐르므로, 대기 상태에서 전류 소비가 증가한다고 하는 문제점이 발생하게 된다. 이 때문에, 종래의 CMOS 회로에서는 전원 전압이 감소하면 임계 전압이 소정값 이하까지 감소할 수 없다고 생각되었다. 실질적인 적용을 위해 이 하한에 대해서는 “Proceedings of Technical Papers, 1989 International Symposium on VLSI Technology, Systems and Applications”, pp.188-192, May 1989와 “Proceedings of the Symposium on Low Temperature Electronics and High Temperature Superconductors”, pp.55-69, Oct.1987에 기재되어 있다. 그 소정의 임계 전압값은 약 0.35~0.55V정도이다. 이때, 실질적인 적용에 있어서는 전원 전압의 하한이 1.5V정도이므로, 전압이 조금이라도 감소하면 지연 시간을 매우 증가시키게 한다고 하는 문제점이 발생한다.
그러므로, 본 발명의 목적은 하한으로서 통상 요구되고 있는 전원 전압보다 작은 신호의 스윙에서도 고속으로 동작할 수 있고, 대기 상태에서 전류 소비를 증가시키지 않는 반도체 집적회로를 제공하는데 있다.
상기 목적은 메인(main)버스를 소진폭으로 구동하도록 집적 회로내의 다수의 신호 스윙을 설정하는 것에 의해, 또 미소한 대기 전류로 소신호 스윙을 대신호 스윙으로 변환하는 진폭 변환 회로를 마련하는 것에 의해 달성된다.
결국, 여러 형태의 집적 회로(이하, “IC”라 한다)에서 내부 신호의 진폭을 저감할 수 있으므로, 버스를 통한 충방전 전류를 저감할 수 있어서 전력 소비를 저감할 수 있다. 또한, 피크 전류를 저감할 수 있으므로, 전기 이동(electromigration)의 문제점을 개선할 수 있어서 노이즈를 저감할 수 있다. 또, 버스에 대한 충방전 시간을 짧게 할 수 있어서 고속 동작을 실현할 수 있다. 그러므로, 종래의 회로 시스템에서 문제로 되어 있던 전원 전압의 하한으로 부터 벗어날 수 있음과 동시에 전력 소비를 저감할 수 있으므로, 고집적, 고속동작 및 저전력 소비를 동시에 달성할 수 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
제1도는 본 발명에 의한 CMOS 집적 회로(이하, “CMOS IC”라 한다)의 기본 개념을 설명하는데 유용한 1개의 실시예를 도시한 것이다. 제1(a)도에 있어서, CMOS IC는 다수의 회로 블럭, 예를들면 BLK1 및 BLK2와 이 회로 블럭 사이에서 신호를 전송하는 버스로 구성된다. 제1도에 도시한 본 발명에서는 BLK1로 부터의 출력이 BLK2의 입력으로 전송된다. 이들 회로 블럭은 다른 회로 블럭으로 부터 소진폭의 신호를 받아서 대진폭의 신호로 변환하는 신호 수신 유니트(예를 들면, 도면에서 REC2), 대진폭의 신호를 처리하는 신호 처리 유니트(예를 들면, 도면에서 INV1 및 INV2), 버스에 소진폭의 신호를 출력하는 구동 유니트(예를 들면, 도면에서 DRV1)로 구성된다.
이들 유니트에서 신호 처리 유니트의 각각은 전원 전압 VCC 및 VSS에 의해 구동되므로, 처리된 신호의 신호 스윙은(VCC-VSS)로 된다. 구동 회로 DRV1은 N 채널 MOS 트랜지스터 TN2와 p 채널 MOS 트랜지스터 TP2로 구성된다. 이 구동 회로는 전원 전압 VCLO 및 VSLO에 의해 구동되어 버스 SIG1에 진폭(VCLO-VSLO)의 신호를 출력한다. 또한 이들 전원 전압 사이에는 다음과 같은 관계식이 성립된다.
VCC＞VCLO＞VSLO＞VSS
또, TN2 및 TP2의 백(back) 게이트는 각각 VSS와 VCC에 접속되지만, 이들 게이트는 각각 VSLO와 VCLO에 대신 접속되어도 좋다.
신호 수신 유니트 REC2는 N 채널 MOS 트랜지스터 TN3 및 p 채널 MOS 트랜지스터 TP3, 각각의 게이트 및 드레인이 서로 교차 결합된 1쌍의 N 채널 MOS 트랜지스터 TN4 및 TN5, 각각의 게이트 및 드레인이 서로 교차 결합된 1쌍의 p 채널 MOS 트랜지스터 TP4 및 TP5로 구성된다. 트랜스퍼 게이트 TN3의 게이트와 TP3의 게이트에는 각각 전압 VCLI 및 VSLI가 인가된다. 또 TN3 및 TP3의 백 게이트는 각각 VSS와 VCC에 접속되지만 이들 게이트는 각각 VSLO와 VCLO에 대신 접속되어도 좋다. 본 발명에서는 각각의 N 채널 MOS 트랜지스터의 게이트 임계 전압이 약 0.5V에 설정되고, 각각의 p 채널 MOS 트랜지스터의 게이트 임계 전압이 약 -0.5V에 설정된다.
제1(b)도를 참조로 이 회로의 동작을 설명한다. 이 실시예에서는 VCC=1.5V, VSS=0V, VCLO=1V, VSLO=0.5V, VCL1=1.5V, VSLI=0V인 경우에 대해서 설명한다. 이러한 전압들은 이들값에 한정되는 것은 아니다. 즉, 대신에 다음 관계식을 유지하는 전압들이어도 좋다.
VCC＞VCLO＞VSLO＞VSS, 그리고 VCLI＞VSLI
다음에, 회로 블럭 BLK1에서의 인버터 INV1의 출력 N1이 t0일때 1.5V에서 0V로 변화하고, t3일때 0V에서 1.5V로 변화하는 특정한 경우를 고려하자.
t0전의 주기에서, 즉 단자 N1에서의 전압이 1.5V동안, 트랜지스터 TN2의 게이트 소오스 양단 전압은 1V이고, 트랜지스터 TP2의 게이트 소오스 사이의 양단 전압은 0.5V이다. 결국, TN2는 도통, TP2는 비도통되므로, 구동 회로의 출력, 즉 VSLO=0.5V가 버스 SIG1상에 출력된다. 동시에, 수신회로 REC2를 구성하고 있는 트랜스퍼 게이트 TN3의 게이트 소오스 양단 전압이 1V로 되고, 트랜지스터 TP3의 게이트 소오스 양단 전압이 -0.5V로 되므로, TN3는 도통, TP3는 비도통으로 된다. 트랜지스터 TN3의 구동 능력이 트랜지스터 TP4의 구동 능력에 비해 충분히 크게 설계되므로, 단자 N2의 전압이 입력 SIG1과 동일하게, 즉 0.5V로 되어, 트랜지스터 TP5는 도통으로 된다. 그 사이에, 단자 N3의 전압이 0.5V이하로 되므로, 트랜지스터 TN5가 비도통으로 되어 단자 N4의 전압은 1.5V로 된다. 따라서 트랜지스터 TN4는 도통으로 되어, 결국 단자 N3의 전압은 0V로 설정된다. 이들 트랜지스터중 트랜지스터 TP3에 있어서, 그의 게이트 소오스 양단 전압은 -0.5V로 되므로, 게이트 임계 전압에 대응하게 된다. 그러므로, 임계 이하 전류라고 하는 미소한 전류가 트랜지스터 TP3를 거쳐서 흐르게 된다. 그러나, 전체 IC의 트랜지스터중 이러한 트랜지스터가 차지하는 비율은 적으므로, 이렇게 흐르고 있는 전류는 무시할 수 있을 만큼 매우 작다. 다음에는 단자 N1의 전압이 t0일때 1.5V에서 0V로 변화하는 경우를 고려하자. 이때, 트랜지스터 TN2의 게이트 소오스 양단 전압은 -0.5V로 되고, 트랜지스터 TP2의 게이트 소오스 양단 전압은 -1V로 된다. 결국, TN2는 비도통, TP2는 도통으로 되므로, 구동 회로의 출력, 즉 VCLO=1V가 버스 SIG1에 출력된다. 동시에, 수신 회로 REC2를 구성하고 있는 트랜스퍼 게이트 TN3의 게이트 소오스 양단 전압이 0.5V로 되고, 트랜지스터 TP3의 게이트 소오스 양단 전압이 -1V로 되므로, TN3는 비도통, TP3는 도통으로 된다. 트랜지스터 TP3의 구동 능력이 트랜지스터 TN4의 구동 능력에 비해 충분히 크게 설계되므로, 단자 N3의 전압이 입력 SIG1과 동일하게, 즉 1V로 되어, 트랜지스터 TN5는 도통으로 된다. 그 사이에, 단자 N2의 전압은 약 1V까지 증가하게 된다. 따라서, 트랜지스터 TP5는 비도통되어 단자 N4의 전압은 0V로 된다. 결국, 트랜지스터 TP4는 도통으로 되어, 단자 N2의 전압은 t2일때 1.5V까지 증가하게 된다.
단자 N1의 전압이 t3일때 0V에서 1.5V로 변화하는 경우에는 상기의 경우와 마찬가지로, 버스 SIG1상에서의 전압이 1V에서 0.5V로 변화하고, 단자 N4의 전압이 0V에서 1.5V로 변화한다.
이와 같이, 회로 블럭 BLK1내에서 진폭 1.5V의 신호를 진폭 0.5V의 신호로 변환할 수 있으며, 회로블럭 BLK2내에서 진폭 0.5V의 신호를 진폭 1.5V의 신호 스윙으로 재변환할 수 있다. 일반적으로, IC에서의 대부분의 전력소비는 회로 블럭 사이에서 신호를 전송하기 위해 마련된 선(버스)에서의 충방전 과정에 기인한다. 따라서, 전체 IC에서 전력 소비를 적게 하기 위해서는 버스상에서 신호의 전압 진폭을 감소시키는 것이 매우 유효하다. 또, IC 블럭내에서의 신호의 전압 진폭을 버스상의 신호의 신호 스윙보다 크게 하면, 블럭내에서 회로의 동작 속도를 증가시킬 수 있다. 동시에, 버스의 진폭보다 큰 진폭으로 버스를 구동하기 위해서는 인버터 회로(드라이버)의 게이트를 구동하는 것이 가능하다. 즉, 버스의 스위칭 속도를 증가시키기 위해서는 이러한 편의를 마련할 수도 있다. 이 실시예에서, 버스 SIG1에 접속된 부하 커패시터 CW를 충방전하는데 필요한 전하의 양은 1/3, 즉 CW(VCC-VSS)에서 CW(VCLO-VSLO)로 저감할 수 있다. 이것으로 인해 전류 소비와 전력 소비 모두를 약 1/3로 줄일 수 있다. 또, 동일한 동작속도에 비해 비교를 실행하면, 버스 및 전원 공급선(이하 전원선이라 한다)을 거쳐서 커패시터의 충방전에 의해 발생된 피크 전류도 1/3로 저감할 수 있다. 결국, 버스 및 전원선을 구성하는 배선의 신뢰성도 개선할 수 있다. 또, 전원선의 저항에 기인한 전원 노이즈도 1/3로 저감할 수 있다. 즉, 더욱 안정하게 동작하는 IC를 마련할 수 있다. 그러므로, 메인 라인의 신호 스윙을 저감시키는 것에 의해, 저전력 소비 및 저 노이즈의 IC를 실현할 수 있음과 동시에 고속 동작을 유지할 수 있다.
상기의 설명은 6개의 전원 전압 VCC, VSS, VCLO, VSLO, VCLI 및 VSLI를 사용하여 회로를 구성한 특정한 경우에 대해서였다. 이 실시예에서 나타난 바와 같이, 이들 전압은 몇몇이 동일한 값이어도 좋다. 또, 이들 전압은 모두 외부에서 공급되어도 좋다. 또, VCLO, VSLO, VCLI 및 VSLI 등의 전압은 시스템의 외부로부터 인가되는 VCC 및 VSS와 함께 IC내에 마련된 전압 변환 회로에 의해 발생되어도 좋다. 그 대신에, VCC, VSS, VCLI 및 VSLI 등의 전압은 시스템의 외부로 부터 인가되는 VCLO 및 VSLO와 함께 IC내에 마련된 전압 변환 회로에 의해 발생되어도 좋고, 또는 VCC, VSS, VCLO 및 VSLO 등의 전압은 시스템의 외부로부터 인가되는 VCLI 및 VSLI와 함께 IC내에서 발생되어도 좋다.
제2도는 본 발명에 의한 CMOS IC의 다른 실시예를 도시한 것이다. 이 실시예에서는 사용되는 전원의 종류를 감소시키기 위해 각각의 도전형의 MOS 트랜지스터에 있어서 다수의 임계 전압을 마련하고 있다. 도면에 있어서, 이 실시예는 구동회로 DRV3을 구성하고 있는 N 채널 MOS 트랜지스터 TN6과 p 채널 MOS 트랜지스터 TP6의 게이트 임계 전압의 절대값과 신호 수신 유니트 REC4에 대한 트랜스퍼 게이트를 구성하고 있는 N 채널 MOS 트랜지스터 TN7과 p 채널 MOS 트랜지스터 TP7의 게이트 임계 전압의 절대값이 다른 회로를 구성하고 있는 MOS 트랜지스터의 절대값보다 작게 되어 있다는 것을 제외하고는 제1도에 도시한 실시예와 구성면에 있어서 사실상 동일하다. 그러므로, 구동 회로용 전원 전압과 트랜스퍼 게이트용 게이트 인가 전압은 VCL과 VSL로 설정할 수 있다. 이 점에 관해서는 TN6 및 TN7의 백 게이트와 TP6 및 TP7의 백 게이트가 VSS와 VCC에 각각 접속되어 있지만, TN6 및 TN7의 백 게이트와 TP6 및 TP7의 백 게이트가 VSL과 VCL에 각각 접속되어도 좋다. 이 실시예에서는 N 채널 MOS 트랜지스터의 게이트 임계 전압의 절대값에 있어서, 큰쪽이 약 0.5V, 작은 쪽이 약 0V이며, p 채널 MOS 트랜지스터의 게이트 임계 전압의 절대값에 있어서, 큰쪽이 약 -0.5V, 작은 쪽이 약 0V이다.
이 회로의 동작은 제1(b)도에서 도시한 동작 파형에 의해 유사하게 설명할 수 있다. 이 실시예에서는, 특히, VCC=1.5V, VSS=0V, VCL=1V, VSL=0.5V인 경우에 대해 설명할 것이지만, 이러한 값에 반드시 한정되는 것은 아니다.
t0전의 주기에서, 즉 단자 N5에서의 전압이 1.5V인 동안, 트랜지스터 TN6의 게이트 소오스 양단 전압은 1V이고, 트랜지스터 TP6의 게이트 소오스 양단 전압은 0.5V이다. 결국, TN6은 도통, TP6은 비도통되므로, 구동 회로의 출력, 즉 VSL=0.5V가 버스 SIG2상에 출력된다. 동시에, 수신 회로 REC4를 구성하고 있는 트랜스퍼 게이트 TN7의 게이트 소오스 양단 전압이 0.5V로 되고, 트랜지스터 TP7의 게이트 소오스 양단 전압이 0V로 되므로, TN7은 도통, TP7은 비도통으로 된다. 트랜지스터 TN7의 구동 능력을 트랜지스터 TP7의 구동 능력에 비해 충분히 크게 설계하는 것에 의해, 단자 N6의 전압이 입력 SIG2와 동일한 0.5V로 되어, 트랜지스터 TP9가 도통으로 된다. 그 사이에, 단자 N7의 전압이 0.5V이하로 되므로, 트랜지스터 TN9가 비도통으로 되어 단자 N8의 전압은 1.5V로 된다. 따라서, 트랜지스터 TN7은 도통으로 되어, 결국 단자 N7의 전압은 0V로 설정된다. 이들 트랜지스터중 트랜지스터 TP7에 있어서, 그의 게이트 소오스 양단 전압은 0V로 되므로, 게이트 임계 전압에 대응하게 된다. 그러므로, 임계 이하 전류라고 하는 미소한 전류가 트랜지스터 TP7을 거쳐서 흐르게 된다. 그러나, 전체 IC의 트랜지스터중 이러한 트랜지스터가 차지하는 비율은 적으므로, 이렇게 흐르고 있는 전류는 무시할 수 있을 만큼 매우 작다. 다른 시간에 있어서의 동작도 제1도에 도시한 실시예의 동작과 유사하다. 그러므로, 각각의 도전형에 대한 고유의 게이트 임계 전압이 2종류인 MOS 트랜지스터를 사용하면 회로를 4개의 전원 전압 VCC, VSS, VCL 및 VSL로 구성할 수 있다. 이들 전압 모두는 외부에서 공급되어도 좋고, 또는 VCL과 VSL등의 전압은 시스템의 외부로부터 인가되는 VCC 및 VSS와 함께 IC내에 마련된 전압 변환회로에 의해 발생되어도 좋다. 그 대신에 VCC 및 VSS는 시스템의 외부로부터 인가되는 VCL 및 VSL과 함께 IC내에 마련된 전압 변환 회로에 의해 발생되어도 좋다. 또, 이 실시예에 의하면 이전의 실시예에서 설명한 것과 마찬가지의 효과를 역시 얻을 수 있다.
다음에, 본 발명의 효과를 제3도를 참조하여 자세히 설명한다. 제3(a)도는 종래의 기술을 사용하여 구성한 부하 커패시터(CL=2pF)용 구동 회로의 예를 도시한 것이고, 제3(b)도는 본 발명을 사용하여 구성한 부하 커패시터(CL=2pF)용 구동 회로의 예를 도시한 것이다. 두경우 모두, 진폭(VCL-VSL)의 신호가 입력되고 진폭(VCL-VSL)의 신호에 의해 부호가 구동되도록 구동 회로를 구성하였다. 종래 기술의 CMOS IC에서는 제3(a)도에 도시한 바와 같이, CMOS 인버터를 여러단 마련하여 구동 회로를 구성하였다. 전원 전압의 진폭은 곧 CMOS 인버터의 신호 스윙과 동일하므로, VCL과 VSL이 전원으로서 사용된다. 한편 본 발명에서는 제3(b)도에 도시한 바와 같이, 입력 신호의 진폭을 증폭하기 위한 레벨 변환 회로 REC5와 부하 구동용의 CMOS 인버터 회로 DRV5로 구동 회로를 구성했다. REC5와 DRV5는 각각 제2도에 도시한 REC4 및 DRV3와 기본 구성면에서 동일하다. 또한 각 트랜지스터의 게이트 임계 전압도 제2도에서 설명한 값과 동일하다. MOS 트랜지스터의 게이트 산화막의 두께는 7nm이고, 각 트랜지스터의 게이트 길이 L 및 게이트 폭 W는 다음과 같다.
Figure kpo00002
결국, 대기 상태에 있어서, 본 발명의 회로에서의 전력 소비는 종래 기술의 회로에서의 전력 소비와 사실상 동일하다.
제3(c)도는 입력(IN)과 출력(OUT)의 파형을 도시한 것이다. 출력 상승 시간 tr이란 출력에 있어서 10%에서 90%까지 상승하는데 필요한 시간 주기를 뜻하고, 출력 하강 시간 tf란 출력에 있어서 90%에서 10%까지 하강하는데 필요한 시간 주기를 뜻하며, 상승 전파(propagation) 지연 시간 tpdr이란 입력이 50%까지 상승한 후 출력에 있어서 50%까지 상승하는데 필요한 시간 주기를 뜻하고, 하강 전파 지연 시간 tpdf란 입력이 50%로 하강한 후 출력에 있어서 50%로 하강하는데 필요한 시간 주기를 뜻한다.
제3(d)도는 출력 상승 시간 tr대 신호 스윙(VBCL-VSL)에 대한 컴퓨터 해석 결과를 도시한 것이다. 종래 기술의 CMOS 인버터를 사용하는 구동 회로의 경우에서는 신호 스윙이 1.5V보다 작을때, 상승 시간이 급속하게 증가한다. 신호 스윙과 상승 시간의 관계는 대표적으로 다음과 같다.
Figure kpo00003
판정 기준의 1개로서 tr＜2ns의 관계가 주어지면, 신호 스윙의 최소값은 1.5V이다. 한편, 본 발명의 경우에서는 신호 스윙과 상승 시간의 관계가 다음과 같이 주어진다.
Figure kpo00004
판정 기준의 1개로서 마찬가지로 tr＜2ns의 관계가 주어지면, 신호 스윙의 최소값은 0.12V이다. 이 해석 결과로 볼때, 출력 상승 시간 tr을 본 발명에 의한 기준으로서 고려하면, 신호 스윙은 1.5V(종래 기술)에서 약 0.12V로 1차 수 저감할 수 있다. 또, 여기서는 해석 결과를 출력 상승 시간 tr에 대해 나타냈지만, 출력 하강 시간 tf에 의해서도 마찬가지의 개선된 효과를 얻을 수 있다.
제3(e)도는 상승 전파 지연 시간 tpdr대 신호 스윙(VCL-VSL)에 대한 컴퓨터 해석 결과를 도시한 것이다. 상승 시간에 대한 것과 동일한 방식으로, 종래 기술의 CMOS 인버터를 사용하는 구동 회로의 경우에서는 신호 스윙이 1.5V 보다 작을 때, 상승 전파 지연 시간이 급속하게 증가한다. 신호 스윙과 상승 전파 지연 시간의 관계는 대표적으로 다음과 같다.
Figure kpo00005
판정 기준의 1개로서 tpdr＞3ns의 관계가 주어지면, 신호 스윙의 최소값은 약 1.2V이다. 한편, 본 발명의 경우에서는 신호 스윙과 상승 전파 지연 시간의 관계가 다음과 같이 주어진다.
Figure kpo00006
판정 기준의 1개로서 마찬가지로 tpdr＞3ns의 관계가 주어지면, 신호 스윙의 최소값은 약 0.31V이다. 이 해석 결과로 볼때, 상승 전파 지연 시간 tpdr을 본 발명에 의한 기준으로서 고려하면, 신호 스윙은 약 1.2V(종래 기술)에서 약 0.31V로 약 1/4 저감할 수 있다. 또, 해석 결과를 상승 전파 지연 시간 tpdr에 대해 나타냈지만, 하강 전파 지연 시간 tpdf에 의해서도 마찬가지의 개선된 효과를 얻을 수 있다.
제4도는 본 발명에 의한 CMOS IC의 또 다른 실시예를 도시한 것이다. 제1도 또는 제2도에서 도시한 실시예에서는 고레벨에서 저레벨로 신호가 천이하는 동안, 미소한 전류가 신호 수신 유니트에서 버스로, 또는 버스에서 신호 수신 유니트로 흐른다. 그곳의 기생 용량 또는 기생 저항 때문에 신호의 상승 시간 또는 하강 시간이 큰 경우, 또한 다수의 신호 수신 회로가 1개의 버스에 접속되는 경우에는 그 전류가 작으면 작을수록 회로 동작은 더욱 바람직하게 된다.
제4(a)도는 회로에 dc 전류가 흐르지 않도록 설계한 구성의 1예를 도시한 것이다. 이 실시예에서는 다른 회로 블럭으로부터 소진폭의 신호를 수신하여 대진폭의 신호로 변환하는 신호 수신 유니트가 CMOS 인버터를 갖는 REC8A와 레벨 변환 회로 REC8B로 구성된다. 도면에서 REC8A의 인버터 회로는 구동 회로 DRV7의 인버터 회로와 유사하며, 또한 전원으로서 VCL 및 VSL에 의해 동작된다. 레벨 변환 회로 REC8B는 그 기본구성이 제2도에 도시한 REC4와 동일하다. 도면에 있어서, 구동 회로 DRV7를 구성하고 있는 N 채널 MOS 트랜지스터 TN16과 p 채널 MOS 트랜지스터 TP16, 수신 회로 REC8A에서 인버터를 구성하고 있는 N 채널 MOS 트랜지스터 TN17과 p 채널 MOS 트랜지스터 TP17, 레벨 변환 회로 REC8B에 포함되어 트랜스퍼 게이트를 구성하고 있는 N 채널 MOS 트랜지스터 TN18과 p 채널 MOS 트랜지스터 TP18의 게이트 임계 전압의 절대값은 다른 회로를 구성하고 있는 MOS 트랜지스터의 게이트 임계 전압의 절대값보다 작게 되어 있다. 또, TN16, TN17, TN18의 백 게이트와 TP16, TP17, TP18의 백 게이트는 각각 VSS와 VCC에 접속된다. 그러나, 또한 TN16, TN17, TN18의 백 게이트와 TP16, TP17, TP18의 백 게이트를 각각 VSL와 VCL에 접속하여도 좋다. 제2도에 도시한 실시예와 유사한 방식으로, N 채널 MOS 트랜지스터의 게이트 임계 전압의 절대값에 있어서, 큰쪽이 약 0.5V, 작은 쪽이 약 0V이며, p 채널 MOS 트랜지스터의 게이트 임계 전압의 절대값에 있어서, 큰쪽이 약 -0.5V, 작은쪽이 약 0V이다.
이 회로의 동작은 제4(b)도에서 도시한 동작 파형에 의해 설명된다. 제4도에 도시한 이 실시예와 제2도에 도시한 실시예의 차이점은 레벨 변환 회로 REC8B로의 입력이 버스에 의해 직접 구동되지 않고, 그 대신에 인버터로부터의 반전된 출력에 의해 구동된다는 점이다. 따라서, 이 실시예에서는 단자 N10의 신호를 반전시키는 것에 의해, 단자 N14의 신호가 출력되지만, 그 기본 동작은 이전의 실시예와 마찬가지이다. 또, 이 실시예에서는 특히, VCC=1.5V, VSS=0V, VCL=1V, VSL=0.5V인 경우에 대해 설명할 것이지만, 이러한 값에 반드시 한정되는 것이 아님은 분명하다.
이러한 방식에서는 신호 수신 유니트가 CMOS 인버터와 레벨 변환 회로에 의해 이루어지므로, 버스에서 신호 수신 유니트로 dc 전류가 흐르지 못하게 되고, 또는 신호 수신 유니트에서 버스로 dc 전류가 흐르지 못하게 된다. 이점에 관해서는 수신 회로를 구성하고 있는 CMOS 인버터를 거쳐서 전원 VCL에서 VSL로 dc 전류가 흐르게 된다. 그러나, 인버터를 구성하고 있는 구성 소자의 수 및 사이즈는 전체 IC내에 포함된 구성 소자의 수 및 사이즈에 비해 무시할 수 있는 만큼 작다. 이러한 이유 때문에, IC의 전류 소비면에 있어서, 인버터를 거쳐서 흐르고 있는 전류의 영향은 적다.
제5도는 본 발명에 따른 CMOS IC의 또다른 실시예를 도시한 것이다. 이 실시예에서는 소 진폭을 각각 갖는 다수의 신호가 입력되어 논리 연산이 실행되고, 이 논리 연산의 결과가 대진폭을 갖는 신호로 변환되어 회로 블럭에서 사용되는 신호 수신 유니트를 마련하고 있다.
특히 이 실시예에서, 신호 수신 유니트는 NAND 게이트를 포함하는 수신 회로 REC11A 및 레벨 변환 회로 REC11B로 구성된다. 제4(a)도에 도시한 REC8A와 같은 방법으로, REC11A내의 NAND 게이트는 전원으로써 VCL 및 VSL에 의해 레벨 변환 회로 REC11B는 기본 구성에 있어서 제2도에 도시한 REC4 또는 제4도에 도시한 REC8B와 같다.
종래의 CMOS 회로와 같은 방법으로, NAND 게이트는 직렬로 접속된 두개의 N-채널 MOS 트랜지스터 TN32 및 TN33과 병렬로 접속된 두개의 p 채널 MOS 트랜지스터 TP32 및 TP33으로 구성되어 있다. NAND 게이트로는 다른 블럭 BLK9 및 BLK10에서 각각 공급되는 두개의 신호 SIG4 및 SIG5가 입력되어 단자 N15에서 NAND 출력이 출력된다. NAND 게이트를 구성하는 MOS 트랜지스터에 대해서는 제4(a)도에 도시한 REC8A와 같은 방법으로, 그 각각이 더 작은 게이트 임계 전압의 절대값을 갖는 MOS 트랜지스터가 사용된다. 이러한 구성을 취하는 것에 의해 회로 블럭에서 다수의 저감된 신호 스윙의 논리 연산 결과를 대 스윙 신호로써 취할 수 있다. 논리 연산의 하나의 예로써, 이 실시예에서는 2-입력 NAND 게이트의 경우에 대해서 설명했다. 그러나 다른 어떤 논리 회로의 논리 연산, 예를 들면 3이상-입력 NAND, 2이상-입력 NOR, 또는 EOR(Exclusive-OR)가 이 회로에 동일하게 적용될 수 있다는 것은 명백하다.
제6도는 외부 전원 전압 VCC 및 VSS에 따라 칩내에서 전원 전압 VCL 및 VSL을 발생하는 회로의 구성에 대한 실시예 1를 도시한 것이다.
도면에서, DIV는 세개의 저항 R1, R2 및 R3으로 구성되는 분압(Voltage dividing)회로, OP1 및 OP2는 자동 증폭 회로, TP40은 VCL을 구동하는 p 채널 MOS 트랜지스터, TN40은 VSL을 구동하는 N 채널 MOS 트랜지스터, R4 및 R5는 바이어스 저항, C1 내지 C3은 디커플링(de-coupling) 커패시터이다. 이 회로에 의해 얻어지는 VCL 및 VSL은 다음의 관계식으로 표현된다.
VCL=(R2+R3)×(VCC-VSS)/(R1+R2+R3)
VSL=R3×(VCC-VSS)/(R1+R2+R3)
예를 들면, VCC=1.5V, VSS=0V, R1=R2=R3인 경우, 상술한 관계식에서 VCL=1V, VSL=0.5V가 얻어진다.
제7도는 본 발명에 따른 IC의 또다른 실시예를 도시한 것이다. 이 실시예에서, 공통 전원 VCL 및 VSL은 버스를 구동하는 구동 회로에는 공급되지 않지만, VCC 및 VSS가 대신 그곳에 공급되어 각 구동 회로마다 신호 스윙을 저감한다.
제7(a)도에서, CHP5는 IC칩, BLK12 및 BLK13은 칩을 구성하는 회로 블럭, SIG6은 BLK12에서 BLK13으로 소스윙신호를 전송하는 버스, DRV12는 버스를 구동하는 구동회로, REC13은 신호 수신 회로이다. 이 회로는 기본 구성에 있어서 구동회로 DRV12를 제외하고는 제2도와 같다.
구동회로 DRV12는 N 채널 MOS 트랜지스터 TN40, p 채널 MOS 트랜지스터 TP40, NPN형 바이폴라 트랜지스터 Q1 및 PNP형 바이폴라 트랜지스터 Q2로 구성되어 있다. 두개의 바이폴라 트랜지스터는 각 컬렉터 단자가 전원 VCC 및 VSS에 각각 접속되고, 각 에미터 단자가 CMOS 인버터에 접속되어 있다. 각 바이폴라 트랜지스터의 베이스 단자로는 dc 전압 VCLB 및 VSLB가 인가된다. 이들 dc 전압의 값은 아래와 같이 각각 표현된다.
VCLB=VCL+VBE
VSLB=VCL-VBE
여기서, VBE는 바이폴라 트랜지스터의 베이스와 에미터를 가로지르는 순방향 전압 강하를 나타내고, 대략 0.75V정도의 값을 갖는다. 이 접속은 VCL 및 VSL이 단자 N20 및 N21에서 각각 생성되도록 한다. 이 회로 시스템에 의하면, VCL 또는 VSL 등의 전원이 제2도에 도시한 실시예에서와 같은 그러한 저임피던스를 가질 필요는 없다. 따라서, 제6도에 도시한 바와 같이, 내부 전압 발생 회로가 대구동능력을 마련할 필요가 또한 없으므로, 발생 회로 자신이 큰 표면 영역을 차지하는 것을 방지하게 되고, 전력 소비를 증가시키는 것을 방지하게 된다. 또한, 이 실시예에서 사용한 NPN 및 PNP형 바이폴라 트랜지스터 대신 N 채널 및 p 채널 MOS 트랜지스터를 각각 사용하여도 좋다. 이 경우에도 또한 동일한 효과가 얻어진다.
제7(b)도는 외부 전원 전압 VCC 및 VSS에 따라 칩내에서 전원 전압 VCL, VSL, VCLB 및 VSLB를 발생하는 회로 구성의 또다른 실시예를 도시한 것이다.
도면에서, 전압 구동 회로는 세개의 저항 R10, R11 및 R12와 각각의 베이스 및 데이터가 서로 접속된 NPN 및 PNP형 바이폴라 트랜지스터 Q3 및 Q4로 구성되어 있다. Q5는 VCL을 구동하는 NPN형 바이폴라 트랜지스터, Q6은 VSL을 구동하는 PNP형 바이폴라 트랜지스터, R13은 바이어스 저항, C10 내지 C12는 디커플링 커패시터이다. 이 회로에서 얻어지는 전압 VCL 및 VSL은 아래의 관계식으로 표현된다.
VCL=(CR11+R12)×VCC+(R10-R11-R12)×VBE)/(R10+R11+R12)
VSL=(R12×VCC+(R10+R11-R12)×VBE)/(R10+R11+R12)
여기서, VSS=0으로 하고, VBE는 바이폴라 트랜지스터의 베이스 및 에미터 양단에 걸리는 순 방향 전압 강하를 나타내며, 대략 0.75V 정도의 값을 갖는다. 예를들면, VCC=3V, 0.25×R11=R10=R12라 하면 상술한 관계식에서 VCL=2V, VSL=1V가 얻어진다.
제8도는 본 발명에 따른 IC의 또 다른 실시예를 도시한 것이다. 이 실시예는 IC칩 사이의 신호 전송이 저감된 신호 스윙으로 실행되도록 설계되어 있다.
도면에서, CHP6 및 CHP7은 IC칩, SIG7은 CHP6에서 CHP7로 소 진폭을 갖는 신호를 전송하는 버스, DRV16은 버스를 구동하는 구동회로, REC17은 신호 수신 회로이다. 구동 회로 DRV16 및 수신 회로 REC17은 기본 구성에 있어서 제7(a)도에 도시한 DRV12 및 REC13과 각각 같다.
이러한 구성으로, 칩 사이의 대 용량성 버스를 구동하는데 필요한 전력을 저감할 수 있다. 또한 버스의 충방전에 따라 발생된 피크 전류는 저레벨로 저감될 수 있고, 버스의 신뢰성도 개선될 수 있으며, 전원선의 노이즈도 저감될 수 있다. 따라서, 특히 다수의 버스를 갖는 마이크로프로세서등의 IC에 있어서 큰 효과가 있다.
또한, IC칩의 종래 입력 회로에 있어서는 TTL레벨(예를 들면, 로우 기준 레벨의 최대값 VILMAX=0.8V, 하이 기준 레벨의 최소값 VIHMIN=2.4V)로 입력됨에 따라서, 전류가 CMOS 인버터를 통하여 흐르므로, 대기 상태 동안 전류를 저감할 수 없다는 문제점이 있었다. 그러나 본 발명에 따른 수신 회로를 사용하면 전류는 대기 상태동안 현저하게 저감되어, IC칩에서 전류 소비를 저감하는데 매우 효과가 있다.
제9도는 본 발명에 따른 IC의 또다른 실시예를 도시한 것이다. 이 실시예는 IC 사이의 신호 전송이 제8도에 도시한 실시예와 같은 방법으로 저감된 신호 스윙에 의해 실행되도록 설계되어 있다.
도면에서, CHP8 및 CHP9는 IC칩, SIG8은 CHP8에서 CHP9로 소진폭 신호를 전송하는 버스, DRV18은 버스를 구동하는 구동 회로, REC19는 신호 수신 회로이다. 구동 회로는 NPN형 바이폴라 트랜지스터 Q20 및 PNP형 바이폴라 트랜지스터 Q21로 구성되는 상보형 인버터 회로와 상기 트랜지스터 Q20 및 Q21의 입력으로서 작용하며, 또한 상기 트랜지스터 Q20 및 Q21의 베이스 단자를 구동하도록 마련된 CMOS 인버터 회로로 구성되어 있다. CMOS 인버터 회로에 대한 전원 전압으로는 VCLB 및 VSLB가 주어지므로, 고레벨로서의(VCL+VBE) 및 저레벨로서의(VSL-VBE)는 상보형 인버터 회로의 하나의 입력으로 마련된다. 이것으로 인해(VCL-VSL)이 버스상에서 신호 스윙으로 마련되게 된다.
이 구성에 의해, 칩 사이의 대용량 버스를 구동하는데 필요한 전력을 저감할 수 있다. 또한, 버스의 충방전에 따라 발생된 피크 전류는 저레벨로 저감될 수 있고, 버스의 신뢰성도 개선될 수 있으며, 전원선 노이즈도 저감될 수 있다. 특히, 제8도에 도시한 실시예와 비교하여 보면 출력 회로가 바이폴라 트랜지스터로만 구성되기 때문에 대부하 구동능력을 얻을 수 있다.
제10도 내지 제13도는 본 발명에 따른 CMOS IC의 또다른 실시예를 도시한 것이다. 이 실시예에서는 다수의 소진폭 신호가 입력되어 논리 연산이 실행되고 이 논리 연산의 결과가 대진폭의 신호로 변환되어 회로 블럭에서 사용되도록 각각 설계된 신호 수신 유니트의 다른 구성을 도시하고 있다.
제10도는 두개의 입력 A 및 B의 반전된 논리곱(NAND)의 연산 결과 Q를 출력하도록 설계된 신호 수신 유니트에 대한 네트워크 접속의 1예를 도시한 것이다. 즉, 출력 Q는 입력 A 및 B 모두가 고레벨에 있을때 저레벨로 되고, 다른 경우에는 모두 출력 Q가 고레벨로 된다. 제2도에 도시한 실시예와 동일한 방법으로, 입력 A 및 B 각각의 신호 스윙에 의해, 또한 입력 B, B-bar의 반전된 신호에 의해, 그의 저레벨은 VSL이고 그의 고레벨은 VCL이다. 반전된 신호 B-bar는 구동 회로에 의해 또는 수신 회로내에 마련된 인버터를 거쳐서 입력 B에 의해 발생되어도 좋다. 이 회로에서는 제2도의 REC4의 레벨 변환 기능을 그 상태로 활용하고, 또한 그에 부가하여 논리 연산 기능을 새롭게 마련하기 위해서, 트랜스퍼 게이트가 네개의 트랜지스터 TN70, TN71, TP70 및 TP71로 구성되므로 입력의 수가 증가하게 된다. 다음에 dc 전압 대신에 신호가 또한 트랜스퍼 게이트의 게이트 단자에 인가된다.
이 회로의 동작을 순서대로 설명하기로 한다. 입력 B가 저레벨에 있을때, 즉 반전된 입력 B-bar가 고레벨에 있을때, 트랜지스터 TN70은 비도통 상태에 있고, 트랜지스터 TP71은 도통 상태에 있으므로, 단자 N40에서의 전압은 고레벨로 된다. 동시에, 트랜지스터 TP70은 비도통 상태에 있고, 트랜지스터 TP71은 도통 상태에 있으므로, 단자 N41에서의 전압은 저레벨로 된다. 따라서, 출력 Q는 입력 A의 레벨에 상관없이 고레벨로 된다. 그 동안에, 입력 B가 고레벨에 있는 경우, 트랜지스터 TN70은 도통 상태에 있고, 트랜지스터 TN71은 비도통상태에 있으므로, 단자 N41에서의 전압은 입력 A와 같은 레벨로 된다. 동시에, 트랜지스터 TP70이 도통 상태에 있고, TP71이 비도통 상태에 있으므로, 단자 N41에서의 전압은 입력 A와 같은 레벨로 된다. 그러므로, 입력 A의 반전된 출력이 출력 Q에 출력된다. 그 결과, 출력은 입력 A 및 B 모두가 고레벨에 있을 때만 저레벨로 된다. 상기한 것을 제외한 조합의 경우에는 출력이 고레벨로 된다. 즉, 입력 A 및 B의 반전된 논리곱(NAND)의 연산 결과가 출력에 출력된다.
제11도는 두개의 입력 A 및 B의 반전된 논리합(NOR)의 연산 결과 Q를 출력하도록 설계된 신호 수신 유니트의 네트 워크 접속의 1예를 도시한 것이다. 즉, 입력 A 및 B 모두가 고레벨에 있을 때, 출력 Q는 고레벨로 되고, 다른 경우에는 모두 출력 Q가 저레벨로 된다. 입력 B가 고레벨에 있을 때 즉, 반전된 입력 B-bar가 저레벨에 있을 때, 트랜지스터 TN75는 도통 상태에 있고, 트랜지스터 TN76은 비도통 상태에 있으므로, 단자 N45에서의 전압은 고레벨로 된다. 동시에, 트랜지스터 TP75가 도통 상태에 있고, 트랜지스터 TP76이 비도통 상태에 있으므로, 단자 N46에서의 전압은 고레벨로 된다. 따라서, 출력 Q는 입력 A의 레벨에 상관없이 저레벨로 된다. 그동안에, 입력 B가 저레벨에 있는 경우 트랜지스터 TN75는 비도통 상태에 있고, 트랜지스터 TN76은 도통 상태에 있으므로, 단자 N45에서의 전압은 입력 A의 레벨과 같게 된다. 동시에, 트랜지스터 TP75가 비도통 상태에 있고, 트랜지스터 TP76이 도통 상태에 있으므로, 단자 N46에서의 전압은 입력 A의 레벨과 같게 된다. 그러므로, 입력 A의 반전된 출력이 출력 Q에 출력된다. 그 결과, 출력은 입력 A 및 B가 모두 저레벨에 있을 때만 고레벨로 된다. 상기한 것을 제외한 조합의 경우에는 출력이 저레벨로 된다. 즉, 입력 A 및 B의 반전된 논리합(NOR)의 연산 결과가 출력 Q에 출력된다.
제12도는 세개의 입력 A, B 및 C의 반전된 논리곱(NADN)의 연산 결과 Q를 출력하도록 설계된 신호 수신 유니트의 네트워크 접속의 1예를 도시한 것이다. 제10도에 도시한 실시예와 같은 방법으로, 모든 입력 A, B 및 C가 고레벨에 있을 때, 단자 N50 및 N51에서의 전압은 고레벨로 된다. 그 결과, 출력은 모든 입력 A, B 및 C가 고레벨에 있을 때만 저레벨로 된다. 상기한 것을 제외한 조합의 경우에는 출력이 고레벨로 된다. 즉, 입력 A, B 및 C의 반전된 논리곱(NAND)의 연산 결과가 출력 Q에 출력된다.
제13도는 두개의 입력 A 및 B의 배타적 논리합(Exclusive-OR=EOR)의 연산 결과 Q를 출력하도록 설계된 신호 수신 유니트의 네트워크 접속의 1예를 도시한 것이다. 특히, 입력 A 및 B가 같은 레벨일 때 출력 Q는 저레벨로 되고, 다른 경우에는 모두 출력 Q가 고레벨로 된다. 입력 B가 고레벨에 있을 때, 즉 반전된 입력 B-bar가 저레벨에 있을때, 트랜지스터 TN85는 도통상태에 있고, 트랜지스터 TN86은 비도통 상태에 있으므로, 단자 N55에서의 전압은 입력 A의 레벨과 같은 레벨로 된다. 동시에, 트랜지스터 TP85는 도통 상태에 있고, 트랜지스터 TP86은 비도통 상태에 있으므로 단자 N56에서의 전압은 입력 A의 레벨과 같은 레벨로 된다. 따라서, 출력 Q는 입력 A의 반전된 논리로 된다. 그 동안에 입력 B가 저레벨에 있을때, 트랜지스터 TN85는 비도통 상태에 있고, 트랜지스터 TN86은 도통상태에 있으므로, 단자 N55에서의 전압은 반전된 입력 A-bar의 레벨과 같은 레벨로 된다. 동시에, 트랜지스터 TP85는 비도통 상태에 있고, 트랜지스터 TP86은 도통상태에 있으므로, 단자 N56에서의 전압도 반전된 입력 A-bar의 레벨과 같은 레벨로 된다. 따라서, 출력 Q는 입력 A와 같은 논리로 된다. 그결과, 입력 A 및 B의 배타적 논리합(EOR)의 연산 결과가 출력 Q에 출력된다.
본 발명에 의하면, 상기 실시예에서 설명한 바와 같이, 소입력 진폭을 각각 갖는 다수의 신호에 따라 논리 연산을 직접 실행하는 것이 가능하다. 그러므로, 다수의 입력에 대해 개별적으로 레벨 변환이 실행된 후에 연산이 실행되는 경우와 비교해서 사용될 트랜지스터의 수를 저감할 수 있으므로, 고집적의 회로를 제조할 수 있다. 또한, 상술한 실시예에 부가하여, 다수의 입력 또는 다른 어떠한 논리 연산에도 본 발명을 적용할 수 있다는 것은 명백하다.
제14도 내지 제16도는 본 발명에 따른 CMOS IC의 또 다른 실시예를 도시한 것이다. 이 실시예에서는 CMOS IC의 각각이 저감된 입력 신호에서도 논리 레벨을 정확히 판단할 수 있는 입력 회로에 인가되는 CMOS IC들을 대표적으로 도시하고 있다. 일반적으로, CMOS IC의 인터페이스에 대한 신호 레벨로서, 2가지 형태의 레벨, 즉 CMOS 레벨과 TTL 레벨이 광범위하게 사용되고 있다. 각 인터페이스에 대한 신호 레벨로서, 그 출력의 고레벨(VOH)의 최소값 VOHmin과 그 출력의 저레벨(VOL)의 최대값 VOLmax은 일반적으로 다음의 값을 갖는다. CMOS 레벨의 경우,
VOHmin=VCC-0.1(V)
VOLmax=0.1(V)
그리고 TTL 레벨의 경우,
VOHmin=2.4(V)
VOLmax=0.4(V)
여기서는 신호 스윙이 작아짐에 따라 부하 커패시터의 충방전 전류를 저감할 수 있고, 연산을 고속으로 실행할 수 있다는 장점에 있다. 그러나, 한편 이 경우에서는 신호 수신 회로의 노이즈 마진이 저감된다는 단점이 있다. 상술한 이유 때문에, 저감된 신호 스윙을 위해 사용된 인터페이스로서, 바이폴라 LSI 또는 biCMOS LSI를 사용한 ECL 인터페이스가 알려져 있다. 이 경우에, 상술한 값은
VOHmin≒-1.0(V)
VOLmax≒1.6(V)
로 대략 주어지고, 신호 스윙은 약 0.6V정도로 매우 작다. CMOS IC의 고집적 및 IC당 신호의 수(핀의 수)가 증가함에 따라서, 동작 속도를 높이고 노이즈를 저감시키는 것이 강하게 요망되고 있다. 그러나, 종래의 ECL 인터페이스는 바이폴라 트랜지스터 베이스드(based)-인터페이스이므로; 그러한 인터페이스를 CMOS 회로에 적용시키기는 어렵다. 또한 입력 회로가 그곳에 흐르는 바이어스 전류를 크게 필요로 하여 이것이 전력 소비(특히, 대기상태의 전력소비)를 증가시킨다고 하는 문제점이 있다. 그러므로 이러한 문제점을 해결하는 것에 의해, 마진폭이 크고, 안정하게 동작하며, CMOS 고유의 특징인 저전력을 소비할 수 있는 저감된 신호 스윙용의 인터페이스를 실현하는 것이 요구되고 있다. 그러한 새로운 인터페이스는 다음의 조건을 만족해야만 한다.
1) 약 1V 이하의 신호 스윙과 충분한 노이즈 마진을 가져야 하고
2) 대기 상태에서 전류를 거의 소비하지 않아야 한다(입력이 VIHmin 이상 또는 VILmax이하).
상술한 조건을 만족시키는 위해서는 대기 상태에서 저감된 입력 신호 스윙을 확실히 검출하여 전류 소비가 없는 입력 회로를 실현하는 것이 필요하다. 그러한 입력 회로의 예가 제8도 또는 제9도에 도시되어 있지만, 다른 예를 도시하면 이하와 같은 순서로 도시할 수 있다.
제14도는 본 발명에 따른 CMOS IC의 입력 회로의 실시예 1를 도시한 것이다. 이 실시예는 네개의 트랜지스터 TN90, TN91, TP90 및 TP91로 제8도 또는 제9도에 도시한 두개의 트랜스퍼 게이트를 대신하도록 구성되어 있다. 기준 전압 VRN 및 VRP는 TN90 및 TP91의 게이트에 각각 인가된다. 전압 VRN 및 VRP는 도면의 우측에 도시한 바와 같이 하기와 같이 설정된다.
VRN=VIH+VTN+VTP
VRP=VIL-VIN-VTP
여기서, VIH 및 VIL은 각각 입력 신호의 고레벨 및 저레벨이고, VTN 및 VTP는 각각 N 채널 트랜지스터 및 p 채널 트랜지스터의 임계 전압의 절대값이다.
입력 IN의 전압이 VIL보다 레벨이 작을 때, TN91 및 TP91은 비도통 상태에 있고, TN90 및 TP90은 도통상태에 있으므로, 단자 N60에서의 전압은 저레벨로 된다. 그 결과 출력 OUT는 고레벨로 되고, 단자 N61에서의 전압은 저레벨로 된다. 반대로, 입력 IN의 전압이 VIH보다 레벨이 클때, TN91 및 TP91은 도통 상태에 있고, TN90 및 TP90은 비도통 상태에 있으므로, 단자 N61에서의 전압은 고레벨로 된다. 그 결과 출력 OUT는 저레벨로 되고, 단자 N60에서의 전압은 고레벨로 된다. 따라서, 저감된 입력신호 스윙에서도 안정하게 응답하는 입력 회로를 구성할 수 있다. 또한, VCC에서 VSS로의 dc 전류 경로가 없으므로, 대기 상태동안 전류는 거의 0으로 될 수 있다.
제15도는 본 발명에 따른 CMOS IC의 입력 회로의 또다른 실시예를 도시한 것이다. 이 실시예에서는 VIL=0인 경우에서의 입력 회로에 대한 구성의 예를 도시하고 있다. 도면에서, TN100 내지 TN103은 N 채널 트랜지스터이고, TP100 내지 TP103은 p 채널 트랜지스터이다. TN101의 게이트로는 기준 전압 VREF1이 인가되고, 소오스에는 TN100 및 TP100으로 구성된 CMOS 인버터가 접속되어 있다. 또한, 인버터에 의해 발생된 입력 및 출력은 각각 TN103 및 TN102에 인가되어 있다. 레벨 변환 회로는 TN102, TN103, TP101 및 TP102로 구성되어 있다. 기준 전압 VREF1의 값은 하기의 방정식에 따라 설정된다.
VREF1=VIH+VTN+VTP
여기서, VIH는 입력 신호의 고레벨을 나타내고, VTN 및 VTP는 N 채널 트랜지스터 및 p 채널 트랜지스터의 임계전압의 절대값을 각각 나타내고 있다.
입력 IN의 전압이 0(V)일때, 단자 N65에 출력된 인버터의 출력은 고레벨에 있다. 따라서, TN103이 비도통 상태에 있고, TN102가 도통 상태에 있으므로, 단자 N67에서의 전압은 고레벨로 되고, 단자 N66에서의 전압은 저레벨로 된다. 그 결과, 출력 OUT는 고레벨로 된다. 반대로, 입력 IN의 전압이 VIH 보다 레벨이 높을때, 단자 N65에 출력된 인버터의 출력은 저레벨에 있다. 따라서, TN102는 비도통 상태에 있고, TN103은 도통 상태에 있으므로, 단자 N66에서의 전압은 고레벨로 되고, 단자 N67에서의 전압은 저레벨로 된다. 그 결과, 출력 OUT는 저레벨로 된다. 따라서, 저감된 입력 신호 스윙에서도 안정하게 응답하는 입력 회로를 구성할 수 있다. 또한, VCC에서 VSS로의 dc 전류 경로가 없으므로, 대기상태동안 전류는 거의 0으로 될 수 있다.
제16도는 본 발명에 따른 CMOS IC의 입력 회로의 또다른 실시예를 도시한 것이다. 이 실시예에서, 제15도에 도시한 실시예와 동일하게, VIL=0인 경우의 입력회로의 구성이 도시되어 있다. 도면에서, TN110 내지 TN112는 N 채널 트랜지스터이고 TP110 내지 TP112는 p 채널 트랜지스터이다. TN111의 게이트로는 기준 전압 VREF2가 인가된다. 입력은 TN110 및 TP110으로 인가되고, TP110 및 TN111의 소오스는 서로 접속되어 있다. 이 실시예에서는 입력의 반전신호의 생성 대신에 TN111 및 TP110을 사용하여, N 채널 트랜지스터에 대한 상보작용, 즉 입력이 저레벨에 있을때는 도통하고, 입력이 고레벨에 있을때는 비도통하는 그러한 작용을 실현한다. 이들 TN110, TN111 및 TP110과 TP111 및 TP112는 상술한 기능뿐만 아니라 레벨 변환기능을 마련하도록 결합되어 있다. 기준전압 VREF2의 값은 하기의 방정식에 따라 설정된다.
VREF2=VIH+VTN+VTP
여기서 VTH는 입력 신호의 고레벨을 나타내고, VTN 및 VTP는 N 채널 트랜지스터 및 p 채널 트랜지스터 임계 전압의 절대값을 각각 나타낸다.
입력 IN의 전압이 0(V)일때, TN110은 비도통 상태에 있고, TN111 및 TP110은 도통 상태에 있으므로, 단자 N70에서의 전압은 저레벨로 되고, 출력 OUT는 고레벨로 된다. 반대로, 입력 IN이 VIH보다 레벨이 높을때, TN111 및 TP110은 비도통 상태에 있고, TN110은 도통 상태에 있으므로, 단자 N70에서의 전압은 고레벨로 되고, 출력 OUT는 저레벨로 된다. 따라서, 저감된 신호 스윙에서도 안정하게 응답하는 입력 회로를 구성할 수 있다. 또한, VCC에서 VSS로의 dc 전류 경로가 없으므로, 대기상태동안 전류는 거의 0으로 될 수 있다.
상술한 입력 회로가 사용되면, 입력 신호의 진폭은 충분한 노이즈 마진을 유지하면서 저감될 수 있으므로, 신호 전송은 고속으로 실행될 수 있다. 또한, 스위칭 동작에 따라 발생된 과도 전류가 저감될 수 있으므로, 전원 전압의 편차를 제어할 수 있어, 노이즈 마진을 확장할 수 있다. 또, 대기상태에서 dc 전류 소비가 없으므로 저소비전력이 요구되는 전원 동작에도 입력 회로를 또한 적용할 수 있다.
이상 본 발명을 상세한 실시예에 대해 구체적으로 설명했지만, 본 발명이 이에 한정되는 것은 아니다. 예를들면, 상술한 실시예에서는 CMOS 트랜지스터 및 바이폴라 트랜지스터를 사용하여 LSI를 구성한 특정의 경우에 대해 주로 설명하였다. 그러나, 접합 FET를 채택한 LSI 및 구성 소자가 갈륨 비소(AS)등의 실리콘 이외의 물질로 이루어진 기판상에 형성된 LSI에 대해서도 본 발명을 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 전원 전압을 저감하지 않고도 신호 스윙을 저감할 수 있으므로, 집적도의 증가에 따라 문제로 되는 전력 소비의 증가를 결코 초래하지 않는 LSI을 마련할 수 있다. 또한, 본 발명에 의하면 지연 시간이 증가되지 않는 LSI를 마련할 수 있다. 또, 본 발명에 의하면 고속으로 동작하는 LSI를 마련할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.

Claims (17)

  1. CMOS 회로구성의 제1회로블럭과 CMOS 회로구성의 제2회로 블럭을 포함하는 반도체장치에 있어서, 상기 제1회로블럭은 제1진폭의 제1신호를 출력하는 제1신호처리유닛과 상기 제1신호를 받아 상기 제1진폭보다 작은 진폭인 제2진폭의 제2신호를 출력하는 구동유닛을 포함하고, 상기 제2회로블럭은 상기 구동유닛이 출력하는 상기 제2신호를 받아 상기 제1진폭의 제3신호를 출력하는 수신유닛을 포함하고, 상기 제1진폭의 고레벨의 전위는 상기 제2진폭의 고레벨의 전위보다 크고, 상기 제1진폭의 저레벨의 전위는 상기 제2진폭의 저레벨의 전위보다 작은 반도체장치.
  2. 제1항에 있어서, 상기 제2진폭의 크기는 0.12V이상이고 또한 1.0V이하인 반도체장치.
  3. 제2항에 있어서, 상기 제1 및 제2회로블럭에는 제1전원전위, 제2전원전위, 제3전원전위 및 제4전원전위가 공급되고, 상기 제1전원전위는 상기 제1진폭의 고레벨의 전위에 대응하고, 상기 제2전원전위는 상기 제1진폭의 저레벨의 전위에 대응하고, 상기 제3전원전위는 상기 제2진폭의 고레벨의 전위에 대응하고, 상기 제4전원전위는 상기 제2진폭의 저레벨의 전위에 대응하는 반도체장치.
  4. 제2항에 있어서, 상기 반도체장치에는 제1전원전위와 제2전원전위가 외부로부터 공급되고, 상기 반도체장치는 상기 제1 및 제2전원전위를 받아 제3전원전위와 제4전원전위를 발생하는 전원회로를 더 구비하고, 상기 제1전원전위는 상기 제1진폭의 고레벨의 전위에 대응하고, 상기 제2전원전위는 상기 제1진폭의 저레벨의 전위에 대응하고, 상기 제3전원전위는 상기 제2진폭의 고레벨의 전위에 대응하고, 상기 제4전원전위는 상기 제2진폭의 저레벨의 전위에 대응하는 반도체장치.
  5. 제1항에 있어서, 상기 신호수신유닛은 상기 제2신호를 받기 위한 제1노드, 상기 제3신호를 출력하기 위한 제2노드, 상기 제1노드에 결합되는 입력부, 제1내부신호노드 및 상기 제2노드에 결합되는 출력부를 갖는 제1레벨변환회로 및 상기 제1노드에 결합되는 입력부, 제2내부신호노드 및 상기 제2노드에 결합되는 출력부를 갖는 제2레벨변환회로를 포함하고, 상기 제1레벨변환회로는 제1전원전위에 접속된 소스, 상기 제1내부신호노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖는 제1도전형의 제1MOS 트랜지스터를 포함하고, 상기 제2레벨변환회로는 제2전원전위에 접속된 소스, 상기 제2내부신호노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖고, 상기 제1도전형과는 반대인 제2도전형의 제2MOS 트랜지스터를 포함하는 반도체장치.
  6. 제5항에 있어서, 상기 제1레벨변환회로는 상기 제1전원전위에 접속된 소스, 상기 제2노드에 접속된 게이트 및 상기 제1내부신호노드에 접속된 드레인을 갖는 상기 제1도전형의 제3MOS 트랜지스터 및 상기 제1노드에 접속된 소스와 상기 제1내부신호노드에 접속된 드레인을 갖는 상기 제2도전형의 제4MOS 트랜지스터를 포함하고, 상기 제2레벨변환회로는 상기 제2전원전위에 접속된 소스, 상기 제2노드에 접속된 게이트 및 상기 제2내부신호노드에 접속된 드레인을 갖는 상기 제2도전형의 제5MOS 트랜지스터 및 상기 제1노드에 접속된 소스와 상기 제2내부신호노드에 접속된 드레인을 갖는 상기 제1도전형의 제6MOS 트랜지스터를 포함하는 반도체장치.
  7. 제6항에 있어서, 상기 제1진폭의 고레벨 및 저레벨은 상기 제1전원전위 및 상기 제2전원전위의 각각에 대응하고, 상기 제2진폭의 고레벨 및 저레벨은 제3전원전위 및 제4전원전위의 각각에 대응하고, 상기 제4MOS 트랜지스터의 게이트는 상기 제3전원전위에 결합되고, 상기 제4MOS 트랜지스터의 백게이트는 상기 제2전원전위에 결합되며, 상기 제6MOS 트랜지스터의 게이트는 상기 제4전원전위에 결합되고, 상기 제6MOS 트랜지스터의 백게이트는 상기 제1전원전위에 결합되는 반도체장치.
  8. 제6항에 있어서, 상기 구동유닛은 상기 제1신호를 받기 위한 제3노드, 상기 제2신호를 출력하기 위한 제4노드, 제3전원전위에 접속된 소스, 상기 제3노드에 접속된 게이트 및 상기 제4노드에 접속된 드레인을 갖는 상기 제1도전형의 제7MOS 트랜지스터 및 제4전원전위에 접속된 소스, 상기 제3노드에 접속된 게이트 및 상기 제4노드에 접속된 드레인을 갖는 상기 제2도전형의 제8MOS 트랜지스터를 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 제7 및 제8MOS 트랜지스터의 임계값전압의 절대값은 상기 제1회로블럭의 상기 제1신호처리유닛에 포함되는 MOS 트랜지스터의 임계값전압의 절대값보다 작은 반도체장치.
  10. 제8항에 있어서, 상기 제1진폭의 고레벨 및 저레벨은 상기 제1전원전위 및 상기 제2전원전위의 각각에 대응하고, 상기 제2진폭의 고레벨 및 저레벨은 상기 제3전원전위 및 상기 제4전원전위의 각각에 대응하고, 상기 제4MOS 트랜지스터의 게이트는 상기 제3전원전위에 결합되고, 상기 제4MOS 트랜지스터의 백게이트는 상기 제2전원전위에 결합되며, 상기 제6MOS 트랜지스터의 게이트는 상기 제4전원전위에 결합되고, 상기 제6MOS 트랜지스터의 백게이트는 상기 제1전원전위에 결합되며, 상기 제7MOS 트랜지스터의 백게이트는 상기 제1전원전위에 결합되고, 상기 제8MOS 트랜지스터의 백게이트는 상기 제2전원전위에 결합되는 반도체장치.
  11. 제5항에 있어서, 상기 구동유닛은 상기 제1신호를 받기 위한 제3노드, 상기 제2신호를 출력하기 위한 제4노드, 제3전원전위에 접속된 소스, 상기 제3노드에 접속된 게이트 및 상기 제4노드에 접속된 드레인을 갖는 상기 제1도전형의 제3MOS 트랜지스터 및 제4전원전위에 접속된 소스, 상기 제3노드에 접속된 게이트 및 상기 제4노드에 접속된 드레인을 갖는 상기 제2도전형의 제4MOS 트랜지스터를 포함하는 반도체장치.
  12. 제11항에 있어서, 상기 제3 및 제4MOS 트랜지스터의 임계값전압의 절대값은 상기 제1회로블럭의 상기 제1신호처리유닛에 포함되는 MOS 트랜지스터의 임계값전압의 절대값보다 작은 반도체장치.
  13. 제1항에 있어서, 상기 구동유닛은 상기 제1신호를 받기 위한 제1노드, 상기 제2신호를 출력하기 위한 제2노드, 제3전원전위에 접속된 소스, 상기 제1노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖는 상기 제1도전형의 제1MOS 트랜지스터 및 제4전원전위에 접속된 소스, 상기 제1노드에 접속된 게이트 및 상기 제2노드에 접속된 드레인을 갖는 상기 제2도전형의 제2MOS 트랜지스터를 포함하는 반도체장치.
  14. 제13항에 있어서, 상기 제1 및 제2MOS 트랜지스터의 임계값전압의 절대값은 상기 제1회로블럭의 상기 제1신호처리유닛에 포함되는 MOS 트랜지스터의 임계값전압의 절대값보다 작은 반도체장치.
  15. 제1항~제14항중의 어느 한항에 있어서, 상기 제1 및 제2회로블럭은 하나의 반도체칩에 모놀리식으로 형성되고, 상기 제1회로블럭의 상기 구동유닛의 출력과 상기 제2회로블럭의 상기 수신유닛의 입력은 상기 반도체칩에 형성된 신호선을 거쳐서 접속되는 반도체장치.
  16. 제1항~제14항중의 어느 한항에 있어서, 상기 제1회로블럭은 제1반도체칩에 형성되고, 상기 제2회로블럭은 다른 제2반도체칩에 형성되고, 상기 제1회로블럭의 상기 구동유닛의 출력과 상기 제2회로블럭의 상기 수신유닛의 입력은 상기 제1 및 제2반도체칩 외부의 신호선을 거쳐서 접속되는 반도체장치.
  17. 제1항~제14항중의 어느 한항에 있어서, 상기 제1진폭의 저레벨은 0V이고, 상기 제1진폭의 고레벨은 1.5V이고, 상기 제2진폭의 저레벨은 0.5V이며, 상기 제2진폭의 고레벨은 1V인 반도체장치.
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