JPS5833318A - シユミツト回路 - Google Patents
シユミツト回路Info
- Publication number
- JPS5833318A JPS5833318A JP56131985A JP13198581A JPS5833318A JP S5833318 A JPS5833318 A JP S5833318A JP 56131985 A JP56131985 A JP 56131985A JP 13198581 A JP13198581 A JP 13198581A JP S5833318 A JPS5833318 A JP S5833318A
- Authority
- JP
- Japan
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- terminal
- potential
- input terminal
- transistor
- differential amplifier
- Prior art date
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- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 101000892301 Phomopsis amygdali Geranylgeranyl diphosphate synthase Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004401 flow injection analysis Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は磁子回路におけるシュミット回路に関するも
のである。
のである。
従来のシュミット回路として第１図に示すものがめった
。図において、トランジスタ（２）がＯＦＦ状廊である
とすると、トランジスタ（３）がＯＮ状態であり、トラ
ンジスタ（２）のエミッタ電位はほぼ抵せると、入力端
子（４）の４位が前記エミッタ電位より約０．６ Ｖ
Ｍ ＜なったとき、トランジスタ（２）は −０ＦＦ状
態からＯＮ状態に反転し、トランジスタ＋３１のベース
４位とエミッタ電位をほぼ同じ電位とする庭め、トラン
ジスタ（３）はＯＮ状態からＯＦＦ状態となり、出力端
子（５）の電位は上昇する。
。図において、トランジスタ（２）がＯＦＦ状廊である
とすると、トランジスタ（３）がＯＮ状態であり、トラ
ンジスタ（２）のエミッタ電位はほぼ抵せると、入力端
子（４）の４位が前記エミッタ電位より約０．６ Ｖ
Ｍ ＜なったとき、トランジスタ（２）は −０ＦＦ状
態からＯＮ状態に反転し、トランジスタ＋３１のベース
４位とエミッタ電位をほぼ同じ電位とする庭め、トラン
ジスタ（３）はＯＮ状態からＯＦＦ状態となり、出力端
子（５）の電位は上昇する。
次に信号＃（１）によ多入力端子（４）の電位を除々に
Ｆ降させると、トランジスタ（２）を流れる電流が減少
し、抵抗（８）による電圧降下が減少するため、トラン
ジスタ（２）及びトランジスタ（３）のエミッタ電位を
ｆ降させると共に抵抗（６）による−圧降下も減少し、
トランジスタ（２）のコレクタ電位が上昇する。
Ｆ降させると、トランジスタ（２）を流れる電流が減少
し、抵抗（８）による電圧降下が減少するため、トラン
ジスタ（２）及びトランジスタ（３）のエミッタ電位を
ｆ降させると共に抵抗（６）による−圧降下も減少し、
トランジスタ（２）のコレクタ電位が上昇する。
従ってトランジスタ（２）のコレクタ電位と抵抗（９）
と抵抗Ｉｉｌによって決まるトランジスタ（３）のベー
ス４位も上昇することになり、ベース電位と前記エミッ
タ電位の差が約０．６ｖになるとトランジスタ（３）は
ＯＦＦ状惑からＯＮ状態に反転すると同時に、トランジ
スタ（２）はＯＮ状廊からＯＦＦ状態となり。
と抵抗Ｉｉｌによって決まるトランジスタ（３）のベー
ス４位も上昇することになり、ベース電位と前記エミッ
タ電位の差が約０．６ｖになるとトランジスタ（３）は
ＯＦＦ状惑からＯＮ状態に反転すると同時に、トランジ
スタ（２）はＯＮ状廊からＯＦＦ状態となり。
出力端子（５）の゛電位は低くなる。な８第１図中−は
直流４＃である。
直流４＃である。
以上のように第１図の回路は入力端子（４）の電位があ
る電位より高くなると出力端子（５）の電位が高くなり
、入力端子（４）の電位がある電位よシ低くなると出力
端子（５）の電位が低くなるようなヒステリシス特性を
もった回路であり、波形整形等の目的に使用されるが、
動作点をヒステリシスの中にもってこないと出力端子（
５）における出力波形のデユーティｈｓｏ％近くになら
ない。しかるにこの回路の動作点は前記ヒステリシスと
は別に抵抗Ｉと抵抗Ｕａのプリーダにより決められてい
るため、微少なるヒステリシスを作ることはできたとし
ても動作点がずれるので微小入力で動作させることはで
きない。
る電位より高くなると出力端子（５）の電位が高くなり
、入力端子（４）の電位がある電位よシ低くなると出力
端子（５）の電位が低くなるようなヒステリシス特性を
もった回路であり、波形整形等の目的に使用されるが、
動作点をヒステリシスの中にもってこないと出力端子（
５）における出力波形のデユーティｈｓｏ％近くになら
ない。しかるにこの回路の動作点は前記ヒステリシスと
は別に抵抗Ｉと抵抗Ｕａのプリーダにより決められてい
るため、微少なるヒステリシスを作ることはできたとし
ても動作点がずれるので微小入力で動作させることはで
きない。
また、動作点がヒステリシスの近傍にあるときは比較的
小さい入力で動作するが、前記のように出力波形のデユ
ーティ＃ｉ５０％近くにならないので回路の高速化が必
要となる。また、抵抗などによる外部回路にてヒステリ
シスを拡大しようとしても動作点のずれも同時に拡大さ
れてしまうので困難である。
小さい入力で動作するが、前記のように出力波形のデユ
ーティ＃ｉ５０％近くにならないので回路の高速化が必
要となる。また、抵抗などによる外部回路にてヒステリ
シスを拡大しようとしても動作点のずれも同時に拡大さ
れてしまうので困難である。
この発明は以上のような従来のものの欠点を除去するた
めになされたもので、差動アンプの第１入力端子のバイ
アス電源゛這圧を加減して第２入力端子に正帰還するこ
とにより、−作意をヒステリシスのほぼ中央に設定でき
、その結果デユーティを５０％近くにできるシュミット
回路を提供することを目的としている。
めになされたもので、差動アンプの第１入力端子のバイ
アス電源゛這圧を加減して第２入力端子に正帰還するこ
とにより、−作意をヒステリシスのほぼ中央に設定でき
、その結果デユーティを５０％近くにできるシュミット
回路を提供することを目的としている。
以下本発明の一実施例を図について説明する。
第２図は、本発明の一実施例によるシュミット回路を示
し、図において、トランジスタ＋２１． ＋３１゜、４
） Ｉ ｌりｌからなる差動アンプ（至）の第１入力端
子（９）と第２入力端子αｌＦｉそれぞれ抵抗（至）、
抵抗（８）を介してバイアス鴫源（７）に接続されてい
る。また差動アンプの第２入力端子１ｅには該端子１ム
Ｑに電流を注入するトランジスタ（６）と、該端子叫か
ら電流を抽出するトランジスタ（２）が接続されている
。いま信号＃ （１１によシ差動アンプの第１入力端子
（９）の電位を上昇せしめると、トランジスタ（２）は
ＯＦＦ状態となり、トランジスタ（３）にはトランジス
タ（４）を介して差動電流が流れる。一方トランジスタ
（６）にはカレントミラー効果により４流が流れるが、
トランジスタ＋２）＃′１Ｌ）ＦＦ状態であるため、差
動アンプの、Ｐ、２入力端子禰に電流を注入しその電位
を上昇せしめる。次に信号源ｉｌ＋によシ差動アンプ（
至）の第１入力端子（９）の４位を丁降せしめると、ト
ランジスタ（２）はＯＦＦからＯＮ状態となり、トラン
ジスタ＋３１ ＋４１には電流が流れなくなるため、ト
ランジスタ＋６） （Ｄ ｄｉ （Ｉｔも流れなくなる
。しかるにトランジスタ（２）はＯＮ状惑であるから、
トランジスタ（２）は差動アンプの第２入力端子ｉｌｌ
よｐＪ流ご抽出してその４位をｆ降せしめる。
し、図において、トランジスタ＋２１． ＋３１゜、４
） Ｉ ｌりｌからなる差動アンプ（至）の第１入力端
子（９）と第２入力端子αｌＦｉそれぞれ抵抗（至）、
抵抗（８）を介してバイアス鴫源（７）に接続されてい
る。また差動アンプの第２入力端子１ｅには該端子１ム
Ｑに電流を注入するトランジスタ（６）と、該端子叫か
ら電流を抽出するトランジスタ（２）が接続されている
。いま信号＃ （１１によシ差動アンプの第１入力端子
（９）の電位を上昇せしめると、トランジスタ（２）は
ＯＦＦ状態となり、トランジスタ（３）にはトランジス
タ（４）を介して差動電流が流れる。一方トランジスタ
（６）にはカレントミラー効果により４流が流れるが、
トランジスタ＋２）＃′１Ｌ）ＦＦ状態であるため、差
動アンプの、Ｐ、２入力端子禰に電流を注入しその電位
を上昇せしめる。次に信号源ｉｌ＋によシ差動アンプ（
至）の第１入力端子（９）の４位を丁降せしめると、ト
ランジスタ（２）はＯＦＦからＯＮ状態となり、トラン
ジスタ＋３１ ＋４１には電流が流れなくなるため、ト
ランジスタ＋６） （Ｄ ｄｉ （Ｉｔも流れなくなる
。しかるにトランジスタ（２）はＯＮ状惑であるから、
トランジスタ（２）は差動アンプの第２入力端子ｉｌｌ
よｐＪ流ご抽出してその４位をｆ降せしめる。
以上の動作により差動アンプ（至）の第２入力端子１１
の一位はトランジスタ＋６１ ｅ ＋２１による電流の
注入・抽出手段により微少電圧がバイアス電源４圧（７
）に加減された電圧となる。即ちトランジスタ（６）。
の一位はトランジスタ＋６１ ｅ ＋２１による電流の
注入・抽出手段により微少電圧がバイアス電源４圧（７
）に加減された電圧となる。即ちトランジスタ（６）。
＋２１は差動アンフーの第１入力端子（９）に与えられ
るバイアス４＃４圧（７）を加減して第２入力端子ＯＩ
に正帰還する正帰還回路（４Ｇを構成しているものであ
る。従ってトランジスタｆ２１ 、 ＋３） 、 ＋４
１ 、 ＋５１で構成される差１アンプ（、ｌＩはバイ
アス４ ＃ １７）電圧を動作点として、該動作点を中
心にヒステリシス特性をもつシュミットアンプを構成す
ることになる。
るバイアス４＃４圧（７）を加減して第２入力端子ＯＩ
に正帰還する正帰還回路（４Ｇを構成しているものであ
る。従ってトランジスタｆ２１ 、 ＋３） 、 ＋４
１ 、 ＋５１で構成される差１アンプ（、ｌＩはバイ
アス４ ＃ １７）電圧を動作点として、該動作点を中
心にヒステリシス特性をもつシュミットアンプを構成す
ることになる。
なお図中の（５）はトランジスタ（４）の電流変化をと
り出すための出力トランジスタ、ｕｌは出力端子。
り出すための出力トランジスタ、ｕｌは出力端子。
＠は直流電源である。
第３図は本発明の他の実施、例を示す。本実施例ではト
ランジスタＬ２１ 、１３１によってＩａ代される第１
の差動アンプ（至）の第１入力端子（９）と第２入力端
子ｕＩがそれぞれ抵抗禰、抵抗ｕｓ、 ｔｔａを介して
第１のバイアス４ ＃ ｔｌｌに接続され、トランジス
タ１４１ ＄ １５１１＋ｏｌ ｔ ＋７）で構成され
る第２の差動アンプ（２）の第１の入力端子（２）は、
第１の差動アンプ−のトランジスタ（３）のコレクタ番
こ接続されるとともに、抵抗ａωを介して第２のバイア
ス電１１ｕｉに接続され、第２の入力端子（２）は第１
のバイアス電＊ｔｉｓに接続されている。
ランジスタＬ２１ 、１３１によってＩａ代される第１
の差動アンプ（至）の第１入力端子（９）と第２入力端
子ｕＩがそれぞれ抵抗禰、抵抗ｕｓ、 ｔｔａを介して
第１のバイアス４ ＃ ｔｌｌに接続され、トランジス
タ１４１ ＄ １５１１＋ｏｌ ｔ ＋７）で構成され
る第２の差動アンプ（２）の第１の入力端子（２）は、
第１の差動アンプ−のトランジスタ（３）のコレクタ番
こ接続されるとともに、抵抗ａωを介して第２のバイア
ス電１１ｕｉに接続され、第２の入力端子（２）は第１
のバイアス電＊ｔｉｓに接続されている。
またトランジスタ＋８１ 、 ＋４１は砿流注入、−流
抽出手段を構成しているが、両トランジスタ＋８１ 、
＋４）のコレクタ接続点は、抵抗α砂を介して第１の
差動アンプ（至）の第２入力端子ａ〔に接続され、第１
の差動アンプ（至）に正帰還をほどこしている。即ち、
両トランジスタｔ８） 、 ＋４１は第１の差動アンプ
（至）の第１入力端子（９）に加えられるバイアス電源
α！鴫圧を第２入力端子α〔に正帰還する正帰還回路（
社）を構成している。
抽出手段を構成しているが、両トランジスタ＋８１ 、
＋４）のコレクタ接続点は、抵抗α砂を介して第１の
差動アンプ（至）の第２入力端子ａ〔に接続され、第１
の差動アンプ（至）に正帰還をほどこしている。即ち、
両トランジスタｔ８） 、 ＋４１は第１の差動アンプ
（至）の第１入力端子（９）に加えられるバイアス電源
α！鴫圧を第２入力端子α〔に正帰還する正帰還回路（
社）を構成している。
いま信号源（１）により第１の差動アンプ（至）の第１
入力端子＋９１の電位を上昇せしめると、トランジスタ
（２）がＯＮ状惑、トランジスタ（３）がＯＦＦ状惑と
なり、そのコレクタ４位は上昇するので、トランジスタ
（４）がＯＮ状態、トランジスタ（５）がＯＦＦ状台と
なり、トランジスタ（６）に電流は流れない。このとき
トランジスタ＋ｄｌにも電流は流れない状態であるので
、トランジスタ（４）には抵抗＋１４１を介してバイア
ス電源ｕ６１からの４流が流れ、第１の差動アンプ（至
）の第２入力端子１Ｇの゛４位を下降せしめる。
入力端子＋９１の電位を上昇せしめると、トランジスタ
（２）がＯＮ状惑、トランジスタ（３）がＯＦＦ状惑と
なり、そのコレクタ４位は上昇するので、トランジスタ
（４）がＯＮ状態、トランジスタ（５）がＯＦＦ状台と
なり、トランジスタ（６）に電流は流れない。このとき
トランジスタ＋ｄｌにも電流は流れない状態であるので
、トランジスタ（４）には抵抗＋１４１を介してバイア
ス電源ｕ６１からの４流が流れ、第１の差動アンプ（至
）の第２入力端子１Ｇの゛４位を下降せしめる。
次に信号源は）によシ第１の差動アンプ（至）の第１入
力端子（９）の４位を、前記第１の差動アンプ蝿の第２
入力端子ｔｌｌの下降した電位より下降せしめると、ト
ランジスタ（２）はＯＦＦ状態、トランジスタ（３）は
ＯＮ゛状態、トランジスタ（４）はＯＦＦ状態、トラン
ジスタ（５）はＯＮ状態となる。このときトランジスタ
（５）にはトランジスタ（６）を介して電流が流れ、カ
レントミラー効果によりトランジスタ（８）にも−流が
流れるが、トランジスタ（４）はＯＦＦ状慝のため該４
流は抵抗ｔｔ＜を介して流れることになり、第１の差動
アンプの第２入力端子ＩＩの電位を上昇せしめる。
力端子（９）の４位を、前記第１の差動アンプ蝿の第２
入力端子ｔｌｌの下降した電位より下降せしめると、ト
ランジスタ（２）はＯＦＦ状態、トランジスタ（３）は
ＯＮ゛状態、トランジスタ（４）はＯＦＦ状態、トラン
ジスタ（５）はＯＮ状態となる。このときトランジスタ
（５）にはトランジスタ（６）を介して電流が流れ、カ
レントミラー効果によりトランジスタ（８）にも−流が
流れるが、トランジスタ（４）はＯＦＦ状慝のため該４
流は抵抗ｔｔ＜を介して流れることになり、第１の差動
アンプの第２入力端子ＩＩの電位を上昇せしめる。
このように、トランジスタ（４）は第１の差動アンプｊ
１の第１入力端子電位が上昇したとき前段である第１の
差動アンプ（至）の第２入力端子ｉｌＧから４流を抽出
するように動作し、トランジスタ（８）は第１の差動ア
ンプ（至）の第１入力端子電位が下降したとき前段であ
るｆＪｌの差動アンプ（３Ｇの第２入力端子ｕｌ ｉｃ
＆４を流を注入するように動作する。
１の第１入力端子電位が上昇したとき前段である第１の
差動アンプ（至）の第２入力端子ｉｌＧから４流を抽出
するように動作し、トランジスタ（８）は第１の差動ア
ンプ（至）の第１入力端子電位が下降したとき前段であ
るｆＪｌの差動アンプ（３Ｇの第２入力端子ｕｌ ｉｃ
＆４を流を注入するように動作する。
この結果第１の差動アンプ（至）の第２入力端子１Ｇの
４位は、第１入力端子（９）の４位に微小４圧が増加（
４流注入時）又は減少（４！流油抽出）され、微小なる
ヒステリシスが第１入力端子（９）の゛電位を中心とし
て発生するので、第１及び第２の差動アンプ−（至）は
シュミット回路として動作することとなる。
４位は、第１入力端子（９）の４位に微小４圧が増加（
４流注入時）又は減少（４！流油抽出）され、微小なる
ヒステリシスが第１入力端子（９）の゛電位を中心とし
て発生するので、第１及び第２の差動アンプ−（至）は
シュミット回路として動作することとなる。
なＳ、図中圓は出力端子、＠は第１の定電流源１．１謙
は第２の定電流源、＠は直流電源である。
は第２の定電流源、＠は直流電源である。
な２この発明は上記２つの実施例に限定されるものでは
なく、バイアス電源電圧に微小電圧を加減して差動アン
プの第２入力端子に正帰還する正帰還回路は上記以外の
他の構成によ＃）実現してもよい。
なく、バイアス電源電圧に微小電圧を加減して差動アン
プの第２入力端子に正帰還する正帰還回路は上記以外の
他の構成によ＃）実現してもよい。
以上のように、本発明によれば、差動アンプの第１入力
端子のバイアス電源４圧を加減して第２入力端子に正帰
還するようにしたので、！１１Ｊ作点をヒステリシスの
ほぼ中央に設定でき、そのため微小−流で１妨して微小
ヒステリシスを作れば微小入力で動作させることができ
る。従ってこれによりデユーティを５０％近くにでき、
これにより回路の高速化も必要なく、抵抗などの外部回
路にてヒステリシスの幅を自由に変えることが０ＴＩ［
］ｌａとなる効果がある。
端子のバイアス電源４圧を加減して第２入力端子に正帰
還するようにしたので、！１１Ｊ作点をヒステリシスの
ほぼ中央に設定でき、そのため微小−流で１妨して微小
ヒステリシスを作れば微小入力で動作させることができ
る。従ってこれによりデユーティを５０％近くにでき、
これにより回路の高速化も必要なく、抵抗などの外部回
路にてヒステリシスの幅を自由に変えることが０ＴＩ［
］ｌａとなる効果がある。
第１図は従来のシュミット回路の回路図、第２図は本発
明の一実施例によるシュミット回路の回路図、第３図は
本発明の他の実施同番こよるシュミット回路の回路図で
ある。 、岨・・差動アンプ、（９）・・・第１入力端子、１１
１・・・第２入力端子、ｆ７） ｕｓ−’々イアス電源
、（１３ｔｌｌ・・・抵抗、ｔｍ（旬・・・正帰還回路
。 代 理 人 葛 野 信 −
第１図 第２図 第３図
明の一実施例によるシュミット回路の回路図、第３図は
本発明の他の実施同番こよるシュミット回路の回路図で
ある。 、岨・・差動アンプ、（９）・・・第１入力端子、１１
１・・・第２入力端子、ｆ７） ｕｓ−’々イアス電源
、（１３ｔｌｌ・・・抵抗、ｔｍ（旬・・・正帰還回路
。 代 理 人 葛 野 信 −
第１図 第２図 第３図
Claims (1)
- （１）入力信号がその第１入力端子に入力される差動ア
ンプと、この差動アンプの上記第１入力端子に抵抗を介
してバイアス電圧を供給するバイアス４源と、上記バイ
アス喝源゛４圧に微少電圧を加減して上記差動アンプの
第２入力端子に正帰還する正帰還回路と電備えたことを
特徴とするシュミット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131985A JPS5833318A (ja) | 1981-08-20 | 1981-08-20 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131985A JPS5833318A (ja) | 1981-08-20 | 1981-08-20 | シユミツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833318A true JPS5833318A (ja) | 1983-02-26 |
Family
ID=15070854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131985A Pending JPS5833318A (ja) | 1981-08-20 | 1981-08-20 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0427016A2 (en) * | 1989-11-10 | 1991-05-15 | STMicroelectronics S.r.l. | An electronic comparator device with hysteresis |
| JPH08307243A (ja) * | 1995-05-10 | 1996-11-22 | Nec Corp | 電流モード半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346660A (en) * | 1976-10-09 | 1978-04-26 | Funai Electric Co | Engaging members |
| JPS5687919A (en) * | 1979-12-18 | 1981-07-17 | Matsushita Electric Ind Co Ltd | Schmitt circuit |
-
1981
- 1981-08-20 JP JP56131985A patent/JPS5833318A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5346660A (en) * | 1976-10-09 | 1978-04-26 | Funai Electric Co | Engaging members |
| JPS5687919A (en) * | 1979-12-18 | 1981-07-17 | Matsushita Electric Ind Co Ltd | Schmitt circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0427016A2 (en) * | 1989-11-10 | 1991-05-15 | STMicroelectronics S.r.l. | An electronic comparator device with hysteresis |
| JPH08307243A (ja) * | 1995-05-10 | 1996-11-22 | Nec Corp | 電流モード半導体集積回路 |
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