JPH04123616A - Ｂｉ―ＣＭＯＳ回路 - Google Patents
Ｂｉ―ＣＭＯＳ回路Info
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- JPH04123616A JPH04123616A JP2245500A JP24550090A JPH04123616A JP H04123616 A JPH04123616 A JP H04123616A JP 2245500 A JP2245500 A JP 2245500A JP 24550090 A JP24550090 A JP 24550090A JP H04123616 A JPH04123616 A JP H04123616A
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- mos transistor
- whose
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- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 101100406576 Arabidopsis thaliana ORTH5 gene Proteins 0.000 description 1
- 101100209917 Xenopus laevis vim2 gene Proteins 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｂｉ−ＣＭＯＳ回路（バイポーラトランジス
タとＣＭＯＳ）ランジスタとを用いた複合回路）に利用
する。
タとＣＭＯＳ）ランジスタとを用いた複合回路）に利用
する。
本発明は、特に、Ｂｉ−ＣＭＯＳ回路内のエミッタホロ
ワ回路あるいはワイアードオア論理回路にけおるアクテ
ィブプルダウン回路に利用する。
ワ回路あるいはワイアードオア論理回路にけおるアクテ
ィブプルダウン回路に利用する。
本発明は、エミッタホロワ用またはワイアードオア論理
用としてＮＰＮバイポーラトランジスタを用いたＢｉ−
ＣＭＯＳ回路において、出力レベルが低レベルのときの
みプルダウン電流を流すように構成することにより、 消費電力の低減化と、高速化とを図ったものである。
用としてＮＰＮバイポーラトランジスタを用いたＢｉ−
ＣＭＯＳ回路において、出力レベルが低レベルのときの
みプルダウン電流を流すように構成することにより、 消費電力の低減化と、高速化とを図ったものである。
従来のエミッタホロワ回路は第５図にその回路図および
第６図にそのタイミングチャートを示したように、エミ
ッタホロワ用のＮＰＮバイポーラトランジスタ１１は、
ベース電位が定電位ｖ１にクランプされたＮＰＮバイポ
ーラトランジスタＩ３により定電流１．が引かれている
。エミッタホロワ回路の人力Ｖ Ｉ ＮであるＮＰＮバ
イポーラトランジスタ１１のベース電極に高レベル電位
が印加されると、ＮＰＮバイポーラトランジスタ１１は
１．以上の電流を供給し、出力Ｖ。ＬＩＴを上昇させ、
ＮＰＮバイポーラトランジスタ１１のエミッタ電流と定
電流源の電流１．とが釣り合うレベル〔人力レベルより
およそＮＰＮバイポーラトランジスタ１１のエミッタ・
ベースの順方向電圧ＶＦ分下がったレベル〕に出力をク
ランプする。−万人力Ｖ□が低レベルに下がると、定電
流源のＮＰＮバイポーラトランジスタ１３が出力Ｖ。Ｕ
、を引き下げ、エミッタホロワ用のＮＰＮバイポーラト
ランジスタ１１のエミッタ電流と定電流源の電流Ｉ、と
がバランスするレベル〔人力の低レベルから約ＶＰだけ
下がったレベル〕に出力Ｖ。ｔｉｔをクランプする。
第６図にそのタイミングチャートを示したように、エミ
ッタホロワ用のＮＰＮバイポーラトランジスタ１１は、
ベース電位が定電位ｖ１にクランプされたＮＰＮバイポ
ーラトランジスタＩ３により定電流１．が引かれている
。エミッタホロワ回路の人力Ｖ Ｉ ＮであるＮＰＮバ
イポーラトランジスタ１１のベース電極に高レベル電位
が印加されると、ＮＰＮバイポーラトランジスタ１１は
１．以上の電流を供給し、出力Ｖ。ＬＩＴを上昇させ、
ＮＰＮバイポーラトランジスタ１１のエミッタ電流と定
電流源の電流１．とが釣り合うレベル〔人力レベルより
およそＮＰＮバイポーラトランジスタ１１のエミッタ・
ベースの順方向電圧ＶＦ分下がったレベル〕に出力をク
ランプする。−万人力Ｖ□が低レベルに下がると、定電
流源のＮＰＮバイポーラトランジスタ１３が出力Ｖ。Ｕ
、を引き下げ、エミッタホロワ用のＮＰＮバイポーラト
ランジスタ１１のエミッタ電流と定電流源の電流Ｉ、と
がバランスするレベル〔人力の低レベルから約ＶＰだけ
下がったレベル〕に出力Ｖ。ｔｉｔをクランプする。
同様に、従来のワイアードオア論理回路では、例えば第
７図にその回路図を示した２人力の場合には、ワイアー
ドオアを構成する二つのＮＰＮバイポーラトランジスタ
１１および１２のエミッタには定電流源用のＮＰＮバイ
ポーラトランジスタ１３が接続されている。第８図のタ
イミングチャートに示したように、２人力Ｖ□、および
ＶＩＭ２のいずれか一方でも高レベルの場合は、エミッ
タホロワ回路の場合と同様に、高レベルが入力されたバ
イポーラトランジスタは出力Ｖ。０．を人力の高レベル
からＶＦだけ下がったレベルまで引き上げる。
７図にその回路図を示した２人力の場合には、ワイアー
ドオアを構成する二つのＮＰＮバイポーラトランジスタ
１１および１２のエミッタには定電流源用のＮＰＮバイ
ポーラトランジスタ１３が接続されている。第８図のタ
イミングチャートに示したように、２人力Ｖ□、および
ＶＩＭ２のいずれか一方でも高レベルの場合は、エミッ
タホロワ回路の場合と同様に、高レベルが入力されたバ
イポーラトランジスタは出力Ｖ。０．を人力の高レベル
からＶＦだけ下がったレベルまで引き上げる。
一方、２人力Ｖ□、およびＶ□２が共に低レベルになる
と、定電流源用のＮＰＮバイポーラトランジスタ１３に
よって人力の低レベルからＶＦだけ下がったレベルまで
出力Ｖ。Ｕ、を引き下げる。
と、定電流源用のＮＰＮバイポーラトランジスタ１３に
よって人力の低レベルからＶＦだけ下がったレベルまで
出力Ｖ。Ｕ、を引き下げる。
本従来例は２人力の場合であるが、多入力でも同様に全
てのバイポーラトランジスタのエミッタ端子には共通の
１電流源が接続され、全ての低レベルの場合のみ出力が
低レベルとなるオア論理が取られている。
てのバイポーラトランジスタのエミッタ端子には共通の
１電流源が接続され、全ての低レベルの場合のみ出力が
低レベルとなるオア論理が取られている。
これらの従来のエミッタホロワ回路およびワイアードオ
ア回路では、前述のように入力のレベルには関わらず定
電流源を介し一定の電流が定常的に流れている。これは
回路のスタンバイ電流ひいては消費電力の増大をもたら
す。特に、バイポーラトランジスタとＭＯＳ）ランジス
タを共に含むＢｉ−ＣＭＯＳ回路では大きなスタンバイ
電流はＢｉ−ＣＭＯＳ回路の低消費電力のメリットをそ
ぐ大きな課題となってきている。
ア回路では、前述のように入力のレベルには関わらず定
電流源を介し一定の電流が定常的に流れている。これは
回路のスタンバイ電流ひいては消費電力の増大をもたら
す。特に、バイポーラトランジスタとＭＯＳ）ランジス
タを共に含むＢｉ−ＣＭＯＳ回路では大きなスタンバイ
電流はＢｉ−ＣＭＯＳ回路の低消費電力のメリットをそ
ぐ大きな課題となってきている。
また、定電流源はプルアップバイポーラトランジスタが
出力端子のレベルを引き上げる過渡状態でも定電流を引
くため出力の上昇を遅らせてしまう。これは出力のプル
ダウンを早くするためには定電流を増大させることにな
り顕著な課題となる。
出力端子のレベルを引き上げる過渡状態でも定電流を引
くため出力の上昇を遅らせてしまう。これは出力のプル
ダウンを早くするためには定電流を増大させることにな
り顕著な課題となる。
本発明の目的は、前記の課題を解消することにより、ス
タンバイ電力を低減しかつ出力のプルアップ速度を速く
できるアクティブプルダウン回路を有するＢｉ−ＣＭＯ
Ｓ回路を提供することにある。
タンバイ電力を低減しかつ出力のプルアップ速度を速く
できるアクティブプルダウン回路を有するＢｉ−ＣＭＯ
Ｓ回路を提供することにある。
〔課題を解決するための手段〕
本発明は、コレクタが最高電位電源にエミッタが出力端
子にベースが一つの入力端子にそれぞれ接続された少な
くとも一つのＮＰＮバイポーラトランジスタを含むＢｉ
−０Ｍ０３回路において、ソースが前記最高電位電源に
ゲートが前記入力端子にそれぞれ接続されたＰチャネル
ＭＯＳトランジスタと、ドレインおよびゲートが前記Ｐ
チャネルＭＯＳトランジスタのドレインにソースが最低
電位電源にそれぞれ接続された第一〇ＮチャネルＭＯＳ
トランジスタと、ドレインが前記出力端子にゲートが前
記第一のＮチャネルＭＯＳトランジスタのゲートにソー
スが前記最低電位電源にそれぞれ接続された第二〇Ｎチ
ャネルＭＯＳトランジスタとを含むことを特徴とする。
子にベースが一つの入力端子にそれぞれ接続された少な
くとも一つのＮＰＮバイポーラトランジスタを含むＢｉ
−０Ｍ０３回路において、ソースが前記最高電位電源に
ゲートが前記入力端子にそれぞれ接続されたＰチャネル
ＭＯＳトランジスタと、ドレインおよびゲートが前記Ｐ
チャネルＭＯＳトランジスタのドレインにソースが最低
電位電源にそれぞれ接続された第一〇ＮチャネルＭＯＳ
トランジスタと、ドレインが前記出力端子にゲートが前
記第一のＮチャネルＭＯＳトランジスタのゲートにソー
スが前記最低電位電源にそれぞれ接続された第二〇Ｎチ
ャネルＭＯＳトランジスタとを含むことを特徴とする。
また、本発明は、コレクタが最高電位電源にエミッタが
出力端子にベースがそれぞれ異なる入力端子にそれぞれ
接続された複数Ｎ個のＮＰＮバイポーラトランジスタを
含むＢｉ−０Ｍ０３回路において、複数Ｎ個直列接続さ
れ、一端が前記最高電位電源に各ゲートが各入力端子に
それぞれ接続されたＰチャネルＭＯＳトランジスタと、
ドレインおよびゲートが前記複数Ｎ個直列接続されたＰ
チャネルＭＯＳトランジスタの他端にソースが最低電位
電源にそれぞれ接続された第一〇ＮチャネルＭＯＳトラ
ンジスタと、ドレインが前記出力端子にゲートが前記第
一〇ＮチャネルＭＯＳトランジスタのゲートにソースが
前ａ己最低電位電源にそれぞれ接続された第二〇Ｎチャ
ネルＭＯＳトランジスタとを含むことを特徴とする。
出力端子にベースがそれぞれ異なる入力端子にそれぞれ
接続された複数Ｎ個のＮＰＮバイポーラトランジスタを
含むＢｉ−０Ｍ０３回路において、複数Ｎ個直列接続さ
れ、一端が前記最高電位電源に各ゲートが各入力端子に
それぞれ接続されたＰチャネルＭＯＳトランジスタと、
ドレインおよびゲートが前記複数Ｎ個直列接続されたＰ
チャネルＭＯＳトランジスタの他端にソースが最低電位
電源にそれぞれ接続された第一〇ＮチャネルＭＯＳトラ
ンジスタと、ドレインが前記出力端子にゲートが前記第
一〇ＮチャネルＭＯＳトランジスタのゲートにソースが
前ａ己最低電位電源にそれぞれ接続された第二〇Ｎチャ
ネルＭＯＳトランジスタとを含むことを特徴とする。
第二〇ＮチャネルＭＯＳトランジスタは、出力が高レベ
ルのときに「オフ」状態になり、低レベルのときに「オ
ン」状態となる。
ルのときに「オフ」状態になり、低レベルのときに「オ
ン」状態となる。
すなわち、出力が低レベルのときのみプルダウン電流を
流すのでスタンバイ電力が低減される。
流すのでスタンバイ電力が低減される。
さらに、エミッタホロワ用ふよびワイアードオア論理用
のバイポーラトランジスタが出力をプルアップする際に
は電流は流れないので出力１のプルアップ速度が速くな
る。
のバイポーラトランジスタが出力をプルアップする際に
は電流は流れないので出力１のプルアップ速度が速くな
る。
従って、消費電力の低減と高速化とが実現できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図で、エミッタ
ホロワ回路を示す。
ホロワ回路を示す。
本箱−実施例のエミッタホロワ回路は、コレクタが最高
電位電源としての電源ＶＣＣにエミッタが出力端子２に
ベースが入力端子１にそれぞれ接続されたエミッタホロ
ワ用のＮＰＮバイポーラトランジスタ１１を含むＢｉ−
０Ｍ０３回路において、本発明の特徴とするところの、 ソースが電源Ｖｃｃにゲートが入力端子ｌにそれぞれ接
続されたＰチャネルＭＯＳトランジスタ１４と、ドレイ
ンおよびゲートがＰチャネルＭＯＳトランジスタ１４の
ドレインにソースが最低電位電源としての電源ｖ■にそ
れぞれ接続された第一〇ＮチャネルＭＯＳトランジスタ
１６と、ドレインが出力端子２にゲートがＮチャネルＭ
ＯＳトランジスタ１６のゲートにソースが電源Ｖ■にそ
れぞれ接続された第二のＮチャネルＭＯＳトランジスタ
１７とを含んでいる。
電位電源としての電源ＶＣＣにエミッタが出力端子２に
ベースが入力端子１にそれぞれ接続されたエミッタホロ
ワ用のＮＰＮバイポーラトランジスタ１１を含むＢｉ−
０Ｍ０３回路において、本発明の特徴とするところの、 ソースが電源Ｖｃｃにゲートが入力端子ｌにそれぞれ接
続されたＰチャネルＭＯＳトランジスタ１４と、ドレイ
ンおよびゲートがＰチャネルＭＯＳトランジスタ１４の
ドレインにソースが最低電位電源としての電源ｖ■にそ
れぞれ接続された第一〇ＮチャネルＭＯＳトランジスタ
１６と、ドレインが出力端子２にゲートがＮチャネルＭ
ＯＳトランジスタ１６のゲートにソースが電源Ｖ■にそ
れぞれ接続された第二のＮチャネルＭＯＳトランジスタ
１７とを含んでいる。
次に、本箱−実施例の動作について第２図（ａ）および
υに示すタイミングチャートを参照して説明する。
υに示すタイミングチャートを参照して説明する。
本箱−実施例のエミッタホロワ回路では、入力として、
例えばＥＣＬカレントスイッチの出力を想定し、人力Ｖ
□の高レベルはＶｃｃで、低レベルはＶＣＣから（０，
８〜１．２） Ｖ下がったレベルとすると、高レベルの
入力時には、ＰチャネルＭＯＳトランジスタ１４は「オ
フ」状態となり、ＮチャネルＭＯＳトランジスタ１６が
「オフ」状態になるまで電流を流し、ＮチャネルＭＯＳ
トランジスタ１７のゲート電位を下げ、ＮチャネルＭＯ
Ｓトランジスタ１７もほぼ「オフ」状態となる。
例えばＥＣＬカレントスイッチの出力を想定し、人力Ｖ
□の高レベルはＶｃｃで、低レベルはＶＣＣから（０，
８〜１．２） Ｖ下がったレベルとすると、高レベルの
入力時には、ＰチャネルＭＯＳトランジスタ１４は「オ
フ」状態となり、ＮチャネルＭＯＳトランジスタ１６が
「オフ」状態になるまで電流を流し、ＮチャネルＭＯＳ
トランジスタ１７のゲート電位を下げ、ＮチャネルＭＯ
Ｓトランジスタ１７もほぼ「オフ」状態となる。
一方、入力ＶＩＮとして低レベルが入るとＰチャネルＭ
ＯＳトランジスタ１４は「オン」状態となり、Ｎチャネ
ルＭＯＳトランジスタ１６のインピーダンスとＰチャネ
ルＭＯＳトランジスタ１４のインピーダンスで決まるレ
ベルまでＮチャネルＭＯＳトランジスタ１７のゲートレ
ベルを引き上げＮチャネルＭＯＳトランジスタ１７を「
オン」状態にさせる。
ＯＳトランジスタ１４は「オン」状態となり、Ｎチャネ
ルＭＯＳトランジスタ１６のインピーダンスとＰチャネ
ルＭＯＳトランジスタ１４のインピーダンスで決まるレ
ベルまでＮチャネルＭＯＳトランジスタ１７のゲートレ
ベルを引き上げＮチャネルＭＯＳトランジスタ１７を「
オン」状態にさせる。
従って、第２図（ａ）および但）に示したように、入力
ＶＩＮが低レベル（つまり出力Ｖ。Ｕ７も低レベルのと
きのみＮチャネルＭＯＳトランジスタ１７は電流を出力
端子２から引くことができる。ただし、最高電位ＶＣＣ
と入力ＶｔＸの高レベルとの差、ｖｃｃ ＶＩＮＭ がＰチャネルＭＯＳトランジスタのスレッシ二ホールド
電圧（Ｖ、）より小さいと、入力ＶＩＭが高レベルでも
ＮチャネルＭＯＳトランジスタ１７に十分に「オフ」状
態にさせることができないので、ＮチャネルＭＯＳトラ
ンジスタを介して電流が流れてしまい本発明のメリット
が損なわれるので入力レベルには注意が必要である。
ＶＩＮが低レベル（つまり出力Ｖ。Ｕ７も低レベルのと
きのみＮチャネルＭＯＳトランジスタ１７は電流を出力
端子２から引くことができる。ただし、最高電位ＶＣＣ
と入力ＶｔＸの高レベルとの差、ｖｃｃ ＶＩＮＭ がＰチャネルＭＯＳトランジスタのスレッシ二ホールド
電圧（Ｖ、）より小さいと、入力ＶＩＭが高レベルでも
ＮチャネルＭＯＳトランジスタ１７に十分に「オフ」状
態にさせることができないので、ＮチャネルＭＯＳトラ
ンジスタを介して電流が流れてしまい本発明のメリット
が損なわれるので入力レベルには注意が必要である。
第３図は本発明の第二実施例を示す回路図で、２人力の
ワイアードオア論理回路を示す。
ワイアードオア論理回路を示す。
本第二実施例のワイアードオア論理回路は、コレクタが
電源Ｖ。Ｃにエミッタが出力端子２にベースがそれぞれ
異なる入力端子１ａおよび１ｂにそれぞれ接続されたワ
イアードオア論理用の複数２個のＮＰＮバイポーラトラ
ンジスタ１１および１２を含む１３＋−ＣＭＯＳ回路に
おいて、 本発明の特徴とするところの、 ２個直列接続され、一端が電源ＶＣＣに各ゲートが各入
力端子１ａおよび１ｂにそれぞれ接続されたＰチャネル
ＭＯＳトランジスタ１４および１５と、ドレインおよび
ゲートがＰチャネルＭＯＳトランジスタ１５のドレイン
にソースが電源ＶＥＩ！にそれぞれ接続された第一のＮ
チャネルＭＯＳトランジスタ１６と、ドレインが出力端
子２にゲートがＮチャネルＭＯＳトランジスタ１６のゲ
ートにソースが電源ＶＥＥにそれぞれ接続された第二〇
ＮチャネルＭＯＳトランジスタ１７とを含んでいる。
電源Ｖ。Ｃにエミッタが出力端子２にベースがそれぞれ
異なる入力端子１ａおよび１ｂにそれぞれ接続されたワ
イアードオア論理用の複数２個のＮＰＮバイポーラトラ
ンジスタ１１および１２を含む１３＋−ＣＭＯＳ回路に
おいて、 本発明の特徴とするところの、 ２個直列接続され、一端が電源ＶＣＣに各ゲートが各入
力端子１ａおよび１ｂにそれぞれ接続されたＰチャネル
ＭＯＳトランジスタ１４および１５と、ドレインおよび
ゲートがＰチャネルＭＯＳトランジスタ１５のドレイン
にソースが電源ＶＥＩ！にそれぞれ接続された第一のＮ
チャネルＭＯＳトランジスタ１６と、ドレインが出力端
子２にゲートがＮチャネルＭＯＳトランジスタ１６のゲ
ートにソースが電源ＶＥＥにそれぞれ接続された第二〇
ＮチャネルＭＯＳトランジスタ１７とを含んでいる。
次に、本第二実施例の動作について第４図（ａ）および
（ハ）に示すタイミングチャートを参照して説明する。
（ハ）に示すタイミングチャートを参照して説明する。
第一実施例と同様の人力レベルを想定すると、本第二実
施例のワイアードオア論理回路では、第４図（ａ）およ
びい）に示したように、２人力ＶＩＮ＋およびＶＩＮＲ
とも低レベルが入ると二つのＰチャネルＭＯＳトランジ
スタ１４および１５が「オン」状態となり、Ｎチャネル
ＭＯＳトランジスタ１７のゲート電位を引き上げ、Ｎチ
ャネルＭＯＳトランジスタＩ７を「オン」状態にさせ出
力Ｖ。１．から電流を引き、それ以外の人力Ｖ□１およ
びＶＩＮＭ２に対してはＮチャネルＭＯＳトランジスタ
１７は「オフ」状態となり、出力端子２は高レベルの入
力されたＮＰＮバイポーラトランジスタ１１または１２
によって引き上げられる。
施例のワイアードオア論理回路では、第４図（ａ）およ
びい）に示したように、２人力ＶＩＮ＋およびＶＩＮＲ
とも低レベルが入ると二つのＰチャネルＭＯＳトランジ
スタ１４および１５が「オン」状態となり、Ｎチャネル
ＭＯＳトランジスタ１７のゲート電位を引き上げ、Ｎチ
ャネルＭＯＳトランジスタＩ７を「オン」状態にさせ出
力Ｖ。１．から電流を引き、それ以外の人力Ｖ□１およ
びＶＩＮＭ２に対してはＮチャネルＭＯＳトランジスタ
１７は「オフ」状態となり、出力端子２は高レベルの入
力されたＮＰＮバイポーラトランジスタ１１または１２
によって引き上げられる。
以上説明したように、本発明の回路では、出力レベルが
低レベルのときのみプルダウン電流を流すのでスタンバ
イ電力を低減することができ、さらに、バイポーラトラ
ンジスタが出力をプルアップする際には電流は流さない
ので、出力のプルアップ速度を上げることができる効果
がある。
低レベルのときのみプルダウン電流を流すのでスタンバ
イ電力を低減することができ、さらに、バイポーラトラ
ンジスタが出力をプルアップする際には電流は流さない
ので、出力のプルアップ速度を上げることができる効果
がある。
本発明の回路をＢｉ−ＣＭＯＳで構成される集積回路に
使用することで低消費電力で高速な回路システムが得ら
れ、その効果は大である。
使用することで低消費電力で高速な回路システムが得ら
れ、その効果は大である。
第１図は本発明の第一実施例を示す回路図。
第２図（ａ）および（ハ）はその動作を示すタイミング
チャート。 第３図は本発明の第二実施例を示す回路図。 第４図（ａ）および（ハ）はその動作を示すタイミング
チャート。 第５図は第一従来例を示す回路図。 第６図はその動作を示すタイミングチャート。 第７図は第二従来例を示す回路図。 第８図はその動作を示すタイミングチャート。 Ｌ ｌａ 、ｌｂ・・・入力端子、２・・・出力端子、
１１゜１２．１３・・・ＮＰＮバイポーラトランジスタ
、１４．１５・・・ＰチャネルＭＯＳトランジスタ、１
６．１７・・・ＮチャネルＭＯＳトランジスタ、ＶＣＣ
％ Ｖａｔ・・・電源、ＶＩＭ、Ｖｌ）ＩＩ ％ ＶＩ
ＮＭ２−人力、ｖｏｕｔ ”’出力。
チャート。 第３図は本発明の第二実施例を示す回路図。 第４図（ａ）および（ハ）はその動作を示すタイミング
チャート。 第５図は第一従来例を示す回路図。 第６図はその動作を示すタイミングチャート。 第７図は第二従来例を示す回路図。 第８図はその動作を示すタイミングチャート。 Ｌ ｌａ 、ｌｂ・・・入力端子、２・・・出力端子、
１１゜１２．１３・・・ＮＰＮバイポーラトランジスタ
、１４．１５・・・ＰチャネルＭＯＳトランジスタ、１
６．１７・・・ＮチャネルＭＯＳトランジスタ、ＶＣＣ
％ Ｖａｔ・・・電源、ＶＩＭ、Ｖｌ）ＩＩ ％ ＶＩ
ＮＭ２−人力、ｖｏｕｔ ”’出力。
Claims (1)
- 【特許請求の範囲】 １、コレクタが最高電位電源にエミッタが出力端子にベ
ースが一つの入力端子にそれぞれ接続された少なくとも
一つのＮＰＮバイポーラトランジスタを含むＢｉ−ＣＭ
ＯＳ回路において、 ソースが前記最高電位電源にゲートが前記入力端子にそ
れぞれ接続されたＰチャネルＭＯＳトランジスタと、ド
レインおよびゲートが前記ＰチャネルＭＯＳトランジス
タのドレインにソースが最低電位電源にそれぞれ接続さ
れた第一のＮチャネルＭＯＳトランジスタと、ドレイン
が前記出力端子にゲートが前記第一のＮチャネルＭＯＳ
トランジスタのゲートにソースが前記最低電位電源にそ
れぞれ接続された第二のＮチャネルＭＯＳトランジスタ
と を含むことを特徴とするＢｉ−ＣＭＯＳ回路。 ２、コレクタが最高電位電源にエミッタが出力端子にベ
ースがそれぞれ異なる入力端子にそれぞれ接続された複
数Ｎ個のＮＰＮバイポーラトランジスタを含むＢｉ−Ｃ
ＭＯＳ回路において、 複数Ｎ個直列接続され、一端が前記最高電位電源に各ゲ
ートが各入力端子にそれぞれ接続されたＰチャネルＭＯ
Ｓトランジスタと、ドレインおよびゲートが前記複数Ｎ
個直列接続されたＰチャネルＭＯＳトランジスタの他端
にソースが最低電位電源にそれぞれ接続された第一のＮ
チャネルＭＯＳトランジスタと、ドレインが前記出力端
子にゲートが前記第一のＮチャネルＭＯＳトランジスタ
のゲートにソースが前記最低電位電源にそれぞれ接続さ
れた第二のＮチャネルＭＯＳトランジスタと を含むことを特徴とするＢｉ−ＣＭＯＳ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245500A JP2953005B2 (ja) | 1990-09-14 | 1990-09-14 | Ｂｉ―ＣＭＯＳ回路 |
| US07/759,466 US5162673A (en) | 1990-09-14 | 1991-09-13 | Bi-CMOS logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245500A JP2953005B2 (ja) | 1990-09-14 | 1990-09-14 | Ｂｉ―ＣＭＯＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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