JP2013030830A - 演算増幅器 - Google Patents

Abstract

【課題】入力オフセット電圧温度変動を悪化させることなく入力オフセット電圧のゼロ調整を可能とする。
【解決手段】差動対をなすように第１及び第２のＰチャネルＭＯＳトランジスタ１，２が差動接続されてなる差動増幅回路１０１を有すると共に、第１及び第２のＰチャネルＭＯＳトランジスタ１，２へテール電流を供給する第３の定電流源１３に対して負の温度特性を有する電流を生成、出力する負温度特性電流生成回路１０３と、第１及び第２のＰチャネルＭＯＳトランジスタ１，２の各々へ入力オフセット電圧補正電流を供給する入力オフセット電圧補正電流生成回路１０２とを具備し、入力オフセット電圧補正電流生成回路１０２は、負温度特性電流生成回路１０３の出力電流を基に、入力オフセット電圧補正電流を出力調整可能に構成されたものとなっている。
【選択図】図１

Description

本発明は、演算増幅器に係り、特に、ＣＭＯＳプロセスにおける入力オフセット電圧ゼロ調整の信頼性、安定性の向上等を図ったものに関する。

いわゆるオペアンプ（演算増幅器）においては、入力オフセット電圧を確実にゼロとすることが重要な問題の一つであり、そのため、従来から種々の回路が提案、実用化されていることは広く知られているところである。
図２には、そのような入力オフセット電圧ゼロ調整のための従来回路の一つが示されている。
かかる従来回路は、バイポーラトランジスタ４５，４６のコレクタとグランドの間に、それぞれ抵抗器４８ａ〜４８ｃ、抵抗器４９ａ〜４９ｃが直列接続されて設けられると共に、抵抗器４８ａ〜４８ｃには、オン・オフスイッチ５０ａ〜５０ｃが、抵抗器４９ａ〜４９ｃには、オン・オフスイッチ５１ａ〜５１ｃが、それぞれ並列接続されて構成されたものとなっている。
かかる構成においては、オン・オフスイッチ５０ａ〜５０ｃ，５１ａ〜５１ｃのオン・オフを適宜設定することにより入力オフセット電圧のゼロ調整を可能としており、入力オフセット電圧Ｖosは、下記する式１により表すことができる。

Ｖos＝ＶT×（−ΔＲ／Ｒ−ΔＩs／Ｉs）・・・式１

ここで、ＶTは熱電圧、Ｉsはバイポーラトランジスタの飽和電流であり、ΔＲは抵抗器４８ａ〜４８ｃ，４９ａ〜４９ｃの抵抗値のミスマッチ量、ΔＩsはバイポーラトランジスタの飽和電流のミスマッチ量である。
この式１から、ΔＲ／Ｒの項を調整することで、入力オフセット電圧調整が可能であることが理解できる。

また、入力オフセット電圧の温度変動は、下記する式２により表すことができる。

∂Ｖos／∂Ｔ＝∂ＶT／∂Ｔ×（−ΔＲ／Ｒ−ΔＩs／Ｉs）＝Ｖos／Ｔ・・・式２

この式２より、初期入力オフセット電圧と入力オフセット電圧温度変動は、相関関係にあり、理論上、初期入力オフセット電圧を抑圧することで入力オフセット電圧温度変動も抑圧可能であることが理解できる。
一方、図３に示されたように、ＭＯＳトランジスタ５３，５４においても、バイポーラトランジスタの場合と同様な回路構成が従来から入力オフセット電圧ゼロ調整に適用されている。なお、図３においては、図２の構成要素と同一の構成要素については、同一の符号を付すこととする。

この図３に示された回路において、入力オフセット電圧Ｖosは、下記する式３により表すことができる。

Ｖos＝ΔＶth＋ｎ・ＶT｛（−ΔＲ／Ｒ）−Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）｝・・・式３

ここで、ＶthはＭＯＳトランジスタの閾値電圧、ｎは、ｎ＝（１＋Ｃjs／Ｃox）と表され、Ｃjsは空乏層領域容量、Ｃoxは酸化膜容量である。また、Ｗはゲート幅、Ｌはゲート長である。
ＭＯＳトランジスタは強反転領域と弱反転領域があり、トランジスタの動作領域によって電流式が異なるが、実際のオペアンプにおいては、トランジスタを弱反転領域近傍で使用することが多いため、式３は弱反転領域のトランジスタにおける入力オフセット電圧Ｖosを表すものとなっている。
この式３から、ΔＲ／Ｒの項を調整することで入力オフセット電圧調整が可能なことが理解できる。
上述したような演算増幅器の入力オフセット電圧のゼロ調整については、例えば、非特許文献１などに開示されている。

IEEE journalof Solid-State Circuit, １９７５年１１月, Vol. SC-10, pp.412-416

一方、入力オフセット電圧温度変動は、下記する式４により表すことができる。

∂Ｖos／∂Ｔ＝∂Ｖth／∂Ｔ＋ｎ・ＶT／Ｔ｛（−ΔＲ／Ｒ）−Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）｝＝∂Ｖth／∂Ｔ＋（Ｖos−ΔＶth）／Ｔ・・・式４

この式４より、ＭＯＳトランジスタの場合、初期オフセット電圧Ｖosを抑えても必ずしもオフセット電圧温度変動を抑えることは出来ないことが理解できる。
実際には、ＭＯＳトランジスタを弱反転領域近傍で使用する場合、入力オフセット電圧Ｖosは、閾値電圧のミスマッチ量であるΔＶthが支配的となるため、入力オフセット電圧調整は、ΔＲ／Ｒの項でΔＶthを打ち消すように調整することになる。

その結果、入力オフセット電圧調整によってΔＲ／Ｒの項が大きくなり、式４における第二項が増大する。式４における第一項と第二項は、相関のない独立したパラメータであり、第二項の増大はそのまま∂Ｖos／∂Ｔの悪化に繋がることとなる。すなわち、入力オフセット電圧のゼロ調整を行うことで入力オフセット電圧温度変動の悪化を招くという問題がある。

本発明は、上記実状に鑑みてなされたもので、入力オフセット電圧温度変動を悪化させることなく入力オフセット電圧のゼロ調整を可能とする演算増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係る演算増幅器は、
差動対をなすように第１及び第２のＰチャネルＭＯＳトランジスタが差動接続されてなる差動増幅回路を有する演算増幅器であって、
前記第１及び第２のＰチャネルＭＯＳトランジスタへテール電流源から供給されるテール電流に対して負の温度特性を有する電流を生成、出力する負温度特性電流生成回路と、
前記第１及び第２のＰチャネルＭＯＳトランジスタの各々へ入力オフセット電圧補正電流を供給する入力オフセット電圧補正電流生成回路とを具備し、
前記入力オフセット電圧補正電流生成回路は、前記負温度特性電流生成回路の出力電流を基に、前記入力オフセット電圧補正電流を出力調整可能に構成されてなるものである。

本発明によれば、差動増幅回路に供給されるテール電流に対して負の温度特性を有する電流によって、入力オフセット電圧ゼロ調整を可能な構成とすることで、従来と異なり、入力オフセット電圧のゼロ調整後に、入力オフセット電圧温度変動の悪化を招くことなく、回路動作の安定性、信頼性の向上に寄与することができるという効果を奏するものである。

本発明の実施の形態における演算増幅器の回路図である。 バイポーラトランジスタを用いた演算増幅器における入力オフセット電圧のゼロ調整のための従来の回路構成例を示す回路図である。 ＭＯＳトランジスタを用いた演算増幅器における入力オフセット電圧のゼロ調整のための従来の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の回路構成について説明する。
本発明の実施の形態における演算増幅器は、第１及び第２のＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」と称する）１，２を中心に差動増幅回路１０１が構成されると共に、入力オフセット電圧補正電流生成回路１０２と、負温度特性電流生成回路１０３とが設けられたものとなっている。

第１のＰＭＯＳトランジスタ１と第２のＰＭＯＳトランジスタ２は、相互にソースが接続されて差動接続とされ、その接続点には、第６のＰＭＯＳトランジスタ６のドレインが接続され、第６のＰＭＯＳトランジスタ６のソースに図示されない正電源から正電源電圧が印加されるようになっている。
一方、第１のＰＭＯＳトランジスタ１のドレインと図示されない負電源との間には、第１の定電流源１１が直列接続されて設けられると共に、ドレインと第１の定電流源１１との接続点には、第１の出力端子３３が接続されている。

また、第２のＰＭＯＳトランジスタ２のドレインと図示されない負電源との間には、第２の定電流源１２が、直列接続されて設けられると共に、ドレインと第２の定電流源１２との接続点には、第２の出力端子３４が接続されている。
なお、本発明の実施の形態においては、グランドが負電源となっている。
そして、第１のＰＭＯＳトランジスタ１のゲートには第１の入力端子３１を介して第１の入力信号が、また、第２のＰＭＯＳトランジスタ２のゲートには第２の入力端子３２を介して第２の入力信号が、それぞれ外部から印加可能とされており、第１及び第２のＰＭＯＳトランジスタ１，２による差動増幅回路１０１が構成されたものとなっている。

入力オフセット電圧補正電流生成回路１０２は、第８乃至第１０のＰＭＯＳトランジスタ（補正電流生成用第１乃至第３のＰＭＯＳトランジスタ）８〜１０と第１及び第２の可変抵抗器２５，２６を主たる構成要素として構成されたものとなっている。
第８乃至第１０のＰＭＯＳトランジスタ８〜１０は、カレントミラー回路を構成するものとなっている。
すなわち、第８乃至第１０のＰＭＯＳトランジスタ８〜１０は、各々のゲートが相互に接続されると共に、第８のＰＭＯＳトランジスタ８のドレインと接続されたものとなっている。

そして、第８のＰＭＯＳトランジスタ８のソースは第３の抵抗器２３を介して、第９のＰＭＯＳトランジスタ９のソースは第１の可変抵抗器２５を介して、第１０のＰＭＯＳトランジスタ１０のソースは第２の可変抵抗器２６を介して、共に図示されない正電源へ接続されて正電源電圧が印加されるようになっている。

一方、第８のＰＭＯＳトランジスタ８のドレインは、後述する負温度特性電流生成回路１０３の第７のＮＭＯＳトランジスタ７のドレインに接続されている。
また、第９のＰＭＯＳトランジスタ９のドレインは、第１のＰＭＯＳトランジスタ１のドレインに、第１０のＰＭＯＳトランジスタ１０のドレインは、第２のＰＭＯＳトランジスタ２のドレインに、それぞれ接続されている。

負温度特性電流生成回路１０３は、第３及び第４のＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」と称する）３，４と、第７のＮＭＯＳトランジスタ７と、第１及び第２の定電流源１１，１２を主たる構成要素として構成されたものとなっている。
かかる負温度特性電流生成回路１０３は、詳細は後述するようにテール電流源としての第３の定電流源１３に対して負の温度特性を有する電流を第７のＮＭＯＳトランジスタ７のドレイン電流として生成、出力するよう構成されたものである。

具体的には、まず、第３及び第４のＮＭＯＳトランジスタ（負温度特性電流生成用第１及び第２のＮＭＯＳトランジスタ）３，４、並びに、第７のＮＭＯＳトランジスタ（負温度特性電流生成用第３のＮＭＯＳトランジスタ）７は、次述するように接続されてカレントミラー回路を構成するものとなっている。
すなわち、第３及び第４のＮＭＯＳトランジスタ３，４は、ゲートが相互に接続されると共に、第３のＮＭＯＳトランジスタ３のドレイン及び第７のＮＭＯＳトランジスタ７のゲートに接続されている。かかる第７のＮＭＯＳトランジスタ７のソースは、負電源、すなわち、グランドに接続されている。

そして第３のＮＭＯＳトランジスタ３のソースは、第１の抵抗器２１を介して、第４のＮＭＯＳトランジスタ４のソースは、第２の抵抗器２２を介して共に負電源、すなわち、グランドに接続されている。
本発明の実施の形態においては、第１及び第２の抵抗器２１，２２は、同一の温度特性であり、共に負の温度特性を有するものとなっている。

一方、第３のＮＭＯＳトランジスタ３のドレインと図示されない正電源との間には、テール電流源としての第３の定電流源１３が直列接続されて設けられている。また、第４のＮＭＯＳトランジスタ４のドレインは、第５のＰＭＯＳトランジスタ５のドレインに接続されたものとなっている。
第５及び第６のＰＭＯＳトランジスタ５，６は、テール電流供給用カレントミラー回路を構成するものとなっている。

すなわち、まず、第５及び第６のＰＭＯＳトランジスタ５，６は、ゲートが相互に接続されると共に、第５のＰＭＯＳトランジスタ５のドレインに接続されたものとなっている。
一方、第５及び第６のＰＭＯＳトランジスタ５，６のソースには、図示されない正電源からの正電源電圧が印加されるようになっている。
そして、第６のＰＭＯＳトランジスタ６のドレインは、先に述べたように第１及び第２のＰＭＯＳトランジスタ１，２のソースに接続されており、第５及び第６のＰＭＯＳトランジスタ５，６により、第１及び第２のＰＭＯＳトランジスタ１，２に電流を供給するようになっている。

次に、かかる構成における動作について説明する。
まず、第１の入力端子３１と第２の入力端子３２にそれぞれ印加された入力信号に対して第１及び第２のＰＭＯＳトランジスタ１，２による差動増幅が行われる点は、従来と基本的に同様である。
次に、負温度特性電流生成回路１０３の動作について説明すれば、まず、第３のＮＭＯＳトランジスタ３、第７のＮＭＯＳトランジスタ７、及び、第１の抵抗器２１により構成されたカレントミラー回路によって、第３の定電流源１３の電流が第７のＮＭＯＳトランジスタ７のドレイン電流にミラーされるようになっている。
このとき、第７のＮＭＯＳトランジスタ７のドレイン電流は、下記する式５により表される。

Ｉ２＝［｛（Ｗ１／Ｌ１）・Ｉ１／（Ｗ２／Ｌ２）｝^１／２＋Ｒ・Ｉ１・｛ｋ´（Ｗ２／Ｌ２）／２）｝^１／２］^２・・・式５

ここで、Ｉ１は第３の定電流源１３の電流値、Ｉ２は第７のＮＭＯＳトランジスタ７のドレイン電流、Ｗ１／Ｌ１は第７のＮＭＯＳトランジスタ７のゲート長Ｌ１に対するゲート幅Ｗ１の比、Ｗ２／Ｌ２は第３のＮＭＯＳトランジスタ３のゲート長Ｌ２に対するゲート幅Ｗ２の比、Ｒは第１の抵抗器２１の抵抗値である。また、ｋ´は、ｋ´＝μn×Ｃoxと表され、μnは電子の移動度、Ｃoxは単位面積当たりの酸化膜容量である。

かかる式５によれば、第１の抵抗器２１に負の温度特性を有するものを用いることで第３の定電流源１３の定電流に対して負の温度特性を有する電流が生成、出力されることが理解できる。
負温度特性電流生成回路１０３により生成された負の温度特性を有する電流は、次述する入力オフセット電圧補正電流生成回路１０２に供給されるものとなっている。

入力オフセット電圧補正電流生成回路１０２は、第９及び第１０のＰＭＯＳトランジスタ９，１０のドレインより、第１及び第２のＰＭＯＳトランジスタ１，２のドレインに、入力オフセット電圧補正電流を供給するものとなっている。
ここで、第９及び第１０のＰＭＯＳトランジスタ９，１０に流れる電流は、これら第９及び第１０のＰＭＯＳトランジスタ９，１０とカレントミラー回路を構成する第８のＰＭＯＳトランジスタ８を介して上述の第７のＮＭＯＳトランジスタ７に流れる負の温度特性を有する電流となっている。

そして、補正電流の値は、第１及び第２の可変抵抗器２５，２６によって調整可能となっている。
この入力オフセット電圧補正電流生成回路１０２においては、第３の抵抗器２３、第１及び第２の可変抵抗器２５，２６は、同一の温度特性を有するものが用いられており、温度に依らず、それぞれの電流比が一定となるようになっている。

ここで、上述した本発明の実施の形態における演算増幅器による入力オフセット電圧温度変動の抑圧について、図３に示された従来回路と対比して説明する。
最初に、図３に示された従来の入力オフセット電圧ゼロ調整のための回路において、第１のＰＭＯＳトランジスタ５３に流れる電流をＩ1、第２のＰＭＯＳトランジスタ５４に流れる電流をＩ2とし、その差分をΔＩD＝Ｉ1−Ｉ2とする。また、ＩD＝（Ｉ1−Ｉ2）／２と定義する。
さらに、入力オフセット電圧補正電流源５２より出力される電流であって、第１のＰＭＯＳトランジスタ５３のドレインに供給される電流をＩtrm1、第２のｐＭＯＳトランジスタ５４のドレインに供給される電流をＩtrm2とし、その差分ΔＩtrmをΔＩtrm＝Ｉtrm1−Ｉtrm2とする。
かかる前提の下、図３に示された従来回路における入力オフセット電圧は、下記する式６により表される。

Ｖos＝ΔＶth＋ｎ・ＶT｛−ΔＩD／ＩD−ΔＩtrm／ＩD−Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）｝・・・式６

一方、上述した本発明の実施の形態の演算増幅器においては、式６におけるΔＩtrm／ＩDの項によって入力オフセット電圧のゼロ調整を行うものとなっている。そして、ＩDとΔＩtrmが同じ温度特性を有する場合、ΔＩtrm／ＩDは温度に依らず一定の値となり、入力オフセット電圧温度変動は下記する式７により表される。

∂Ｖos／∂Ｔ＝∂ΔＶth／∂Ｔ＋ｎ・ＶT／Ｔ｛−ΔＩD／ＩD−ΔＩtrm／ＩD−Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）｝・・・式７

この式７によれば、その第二項のΔＩtrm／ＩDによって入力オフセット電圧温度変動の悪化が生じ、入力オフセット電圧のゼロ調整のみでは従来回路の問題を解決できないことが理解できる。
ＩDとΔＩtrmとが異なる温度特性を有する場合、入力オフセット電圧温度変動は、下記する式８の如くとなる。

∂Ｖos／∂Ｔ＝∂ΔＶth／∂Ｔ＋ｎ・ＶT／Ｔ｛−ΔＩD／ＩD−ΔＩtrm／ＩD−Δ（Ｗ／Ｌ）／（Ｗ／Ｌ）｝−ｎ・ＶT・∂（ΔＩtrm／ＩD）／∂Ｔ・・・式８

かかる式８によれば、ΔＩtrm／ＩDが負の温度特性を有すると、第３項は正の値となり、それにより、第二項（−ΔＩD／ＩD）と第三項（−ΔＩtrm／ＩD）とが打ち消しあい、入力オフセット電圧温度変動を抑えることができる。
この場合、ΔＩtrmとＩDの温度特性が正か負かは問題ではなく、ＩDに対してΔＩtrmが相対的に負の温度特性を有することで入力オフセット電圧温度変動を抑えることができる。
本発明の実施の形態における演算増幅器は、先に説明したような回路構成によって、上述のような入力オフセット電圧温度変動の抑圧が可能となっているものである。

入力オフセット電圧温度変動の確実な抑圧が所望される演算増幅器に適用できる。

１３…第３の定電流源
２５…第１の可変抵抗器
２６…第２の可変抵抗器
１０１…差動増幅回路
１０２…入力オフセット電圧補正電流生成回路
１０３…負温度特性電流生成回路

Claims (2)

1. 差動対をなすように第１及び第２のＰチャネルＭＯＳトランジスタが差動接続されてなる差動増幅回路を有する演算増幅器であって、
   前記第１及び第２のＰチャネルＭＯＳトランジスタへテール電流源から供給されるテール電流に対して負の温度特性を有する電流を生成、出力する負温度特性電流生成回路と、
   前記第１及び第２のＰチャネルＭＯＳトランジスタの各々へ入力オフセット電圧補正電流を供給する入力オフセット電圧補正電流生成回路とを具備し、
   前記入力オフセット電圧補正電流生成回路は、前記負温度特性電流生成回路の出力電流を基に、前記入力オフセット電圧補正電流を出力調整可能に構成されてなることを特徴とする演算増幅器。
2. 前記第１及び第２のＰチャネルＭＯＳトランジスタは、ソースが相互に接続されて、その接続点に前記テール電流源からテール電流が供給されるよう設けられる一方、
   前記負温度特性電流生成回路は、負温度特性電流生成用第１乃至第３のＮチャネルＭＯＳトランジスタからなるカレントミラー回路を有してなり、前記負温度特性電流生成用第１乃至第３のＮチャネルＭＯＳトランジスタはゲートが相互に接続されると共に、前記負温度特性電流生成用第１のＮチャネルＭＯＳトランジスタのドレインと接続され、前記負温度特性電流生成用第１のＮチャネルＭＯＳトランジスタのドレインに前記テール電流源が接続され、前記負温度特性電流生成用第１のＮチャネルＭＯＳトランジスタのソースは、第１の抵抗器を介して、前記負温度特性電流生成用第２のＮチャネルＭＯＳトランジスタのソースは、第２の抵抗器を介して、共に負電源に接続され、前記第１の抵抗器は負の温度特性を有してなる一方、前記負温度特性電流生成用第３のＮチャネルＭＯＳトランジスタのソースは前記負電源に接続され、
   前記負温度特性電流生成用第３のＮチャネルＭＯＳトランジスタのドレインから前記テール電流に対して負の温度特性の電流が出力可能とされてなり、
   前記第１及び第２のＰチャネルＭＯＳトランジスタのソースと前記負温度特性電流生成用第２のＮチャネルＭＯＳトランジスタのドレインの間には、テール電流供給用カレントミラー回路が設けられて前記第１及び第２のＰチャネルＭＯＳトランジスタへのテール電流の供給を可能とし、
   前記入力オフセット電圧補正電流生成回路は、補正電流生成用第１乃至第３のＰチャネルＭＯＳトランジスタからなるカレントミラー回路を有してなり、前記補正電流生成用第１乃至第３のＰチャネルＭＯＳトランジスタはゲートが相互に接続されると共に、前記補正電流生成用第１のＰチャネルＭＯＳトランジスタのドレインと接続され、前記補正電流生成用第１のＰチャネルＭＯＳトランジスタのソースは第３の抵抗器を介して、前記補正電流生成用第２のＰチャネルＭＯＳトランジスタのソースは第１の可変抵抗器を介して、前記補正電流生成用第３のＰチャネルＭＯＳトランジスタのソースは第２の可変抵抗器を介して、共に前記正電源に接続され、
   前記補正電流生成用第１のＰチャネルＭＯＳトランジスタのドレインは、前記負温度特性電流生成用第３のＮチャネルＭＯＳトランジスタのドレインに、前記補正電流生成用第２のＰチャネルＭＯＳトランジスタのドレインは、前記第１のＰチャネルＭＯＳトランジスタのドレインに、前記補正電流生成用第３のＰチャネルＭＯＳトランジスタのドレインは、前記第２のＰチャネルＭＯＳトランジスタのドレインに、それぞれ接続され、前記第１及び第２の可変抵抗器の抵抗値の調整により、入力オフセット電圧のゼロ調整を可能としてなることを特徴とする請求項１記載の演算増幅器。

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