TWI627539B - 用於編碼及解碼多階層通信架構之信號線之設備及方法 - Google Patents

用於編碼及解碼多階層通信架構之信號線之設備及方法 Download PDF

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Abstract

本文中揭示用於多階層通信架構之設備及方法。一實例性設備可包含經組態以將複數個位元串流轉換成複數個多階層信號之一驅動器電路。該複數個位元串流之一計數大於該複數個多階層信號之計數。該驅動器電路進一步經組態以使用個別驅動器將該複數個多階層信號驅動至複數個信號線上。該等個別驅動器中之一驅動器經組態以驅動多於兩個電壓。

Description

用於編碼及解碼多階層通信架構之信號線之設備及方法
本發明係關於通信架構，且更特定而言係關於用於編碼及解碼多階層通信架構之信號線之設備及方法。
對使計算系統更強大且更具功率高效性之追求已經帶來用以在不增加且理想情形是減少能量消耗之情況下改良輸送量之介面通信之進步。通常，隨著時脈速度增加，存在增加介面匯流排上之資料轉變時間以與較快時脈速度匹配之一期望。未來雙倍資料速率(DDR)動態隨機存取記憶體(DRAM)效能目標將很快超過DRAM電晶體切換能力。某些系統已實施資料編碼及特殊用途多階層(例如，多於兩個階層)匯流排架構來增加經由一介面匯流排達成之輸送量。然而，此等特殊用途架構會增加成本及複雜性且需要額外輸入/輸出(I/O)接腳。
本文中揭示用於多階層通信架構之設備及方法，舉例而言，用於編碼及解碼多階層通信架構之信號線之設備及方法。在一項態樣中，一設備可包含經組態以將複數個位元串流轉換成複數個多階層信號之一驅動器電路。該複數個位元串流之一計數大於該複數個多階層信號之計數。該驅動器電路進一步經組態以使用個別驅動器將該複數個多階層信號驅動至複數個信號線上。該等個別驅動器中之一驅動器經組態以驅動多於兩個電壓。 在另一態樣中，一設備可包含一接收器與解碼器電路，該接收器與解碼器電路經組態以接收複數個多階層信號並解碼該複數個多階層信號以恢復複數個位元串流，其中該複數個位元串流之一計數大於該複數個多階層信號之一計數。該接收器與解碼器電路經組態以使用參考電壓來判定該複數個多階層信號中之每一者之信號階層並基於該等經判定多階層信號階層而解碼該複數個多階層信號。 在另一態樣中，一方法可包含在一第一裝置處將複數個位元串流轉換成複數個多階層信號，其中該複數個位元串流之一計數大於該等多階層信號之一計數，且進一步包含經由個別驅動器將該複數個多階層信號驅動至一I/O匯流排之各別信號線上而到達一第二裝置，其中該複數個多階層信號具有多於兩個信號階層。 在另一態樣中，一方法可包含在一主機處判定自一記憶體接收之複數個多階層信號中之每一者之電壓位準，且進一步包含基於該等經判定電壓位準而解碼該複數個多階層信號以恢復複數個位元串流。
下文中陳述特定細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將明瞭，可在無此等特定細節之情況下實踐本發明之實施例。此外，本文中所闡述之本發明之特定實施例係以實例方式提供且不應用於將本發明之範疇限制於此等特定實施例。 圖1係根據本發明之一實施例之一設備100之一方塊圖。設備100可包含經由一輸入/輸出(I/O)匯流排與一第二裝置120通信之一第一裝置110。第一裝置110可包含一I/O介面電路112，I/O介面電路112包含用於經由I/O匯流排通信之驅動器電路114及接收器與解碼器電路116。第二裝置120可包含一I/O介面電路122，I/O介面電路122包含用於經由I/O匯流排通信之驅動器電路124及接收器與解碼器電路126。I/O匯流排可支援包含複數個通道之一多階層通信架構。在某些實施例中，每一通道可係單端的且可包含一單個信號線。在其他實施例中，每一通道可包含一個以上信號線。在一項實施例中，第一裝置110、第二裝置120及I/O匯流排可支援包含M個位元串流至N個多階層信號之轉換之一通道，其中M大於N。一位元串流包含串列式提供之複數個位元，其中位元串流之每一位元在一週期內被提供。舉例而言，一第一位元係在一第一週期內被提供，且一第二位元係在第一週期之後的一第二週期內被提供，且一第三位元係在第二週期之後的一第三週期內被提供等。以此串列方式提供之連續位元表示位元之一串流。N個多階層信號可經由I/O匯流排傳輸。在一項實例中，3個位元串流可被轉換成2個三階層信號。在另一實例中，可使用脈衝振幅調變(PAM)來將2個、3個或4個位元串流轉換成具有(例如) 4個、8個、16個等階層之一單個多階層信號。在某些實例中，第一裝置110可包含一記憶體控制器或處理系統及/或第二裝置120可包含一記憶體，該記憶體包含揮發性記憶體及/或非揮發性記憶體。在某些實例中，第二裝置120可包含一動態隨機存取記憶體(DRAM)，諸如一雙倍資料速率(DDR) DRAM或一低功率DDR DRAM。然而，應注意一記憶體並非本發明之一必要組件。而是，本發明可適用於任何兩個或多於兩個晶片上或晶片外裝置，該等裝置係使用多階層信令彼此通信。 驅動器電路114可包含對含M個位元串流之一集合應用一位元串流轉換以產生N個多階層信號並在I/O匯流排上驅動該N個多階層信號來作為若干通道的電路。類似地，驅動器電路124可包含對含M個位元串流之一集合應用一位元串流轉換以產生N個多階層信號並在I/O匯流排上驅動該N個多階層信號來若干通道的電路。在某些實例中，驅動器電路114可包含對現有DDR驅動器之修改以將該等多階層信號驅動至I/O匯流排之通道上。 針對每一通道，接收器與解碼器電路116可包含解碼器，該解碼器經組態以藉由解碼如由驅動器電路124提供而經由I/O匯流排之通道接收之N個多階層信號來恢復含M個位元串流之集合。此外，接收器與解碼器電路126可包含解碼器，該解碼器經組態以藉由解碼如由驅動器電路114提供而經由I/O匯流排之通道接收之N個多階層信號來恢復含M個位元串流之集合。在某些實施例中，接收器與解碼器電路116及接收器與解碼器電路126可包含用以恢復含M個位元串流之集合之比較器及解碼邏輯。 在操作中，第一裝置110與第二裝置120可經由I/O匯流排通信以傳送資訊，諸如資料、位址、命令等。雖然I/O匯流排經展示為雙向的，但I/O匯流排亦可係一單向匯流排。I/O介面電路112及I/O介面電路122可實施一多階層通信架構。在一多階層通信架構中，在一符號週期期間經由一通道發送一符號。一符號可係一通道之一信號線上之一單個值，或者可係提供於一通道之複數個信號線上之一值組合。符號可表示一通道狀態。一接收器可基於在一通道之信號線上傳輸之值而判定一輸出信號值。在一單端架構中，可比較信號線值與一或多個參考值以判定輸出信號值。一接收器具有自輸出信號轉變至當前值之時間至輸出信號轉變至下一值之時間的一週期來判定並鎖存輸出信號值。可基於一時脈信號而判定轉變時間，且可基於自一個值至另一值之一轉變而判定一設置及保持時間。在具有一固定變動率或固定升/降時間之一多階層通信架構中，可由於不同量值移位(例如，自VH至VL與自VMID至VH或VL)而發生固有抖動。抖動量可基於變動率、升/降時間、多階層量值或上述各項之組合。在某些實例中，轉變時間亦可受程序、電壓及溫度變化影響。 在一實例中，驅動器電路114可藉由將來自M個位元串流中之每一者之一位元轉換成N個多階層信號來產生針對一通道之一符號。可經由I/O匯流排之N個信號線將該符號傳輸至接收器與解碼器電路126。接收器與解碼器電路126可偵測N個信號線上之階層並解碼該等階層以檢索來自M個串流中之每一者之位元。如與使用二進制信號線階層相比，藉由使用多階層信號線，可在一符號週期期間傳輸更多資料。在一實例中，M係3且N係2，且I/O匯流排之信號線能夠被驅動至三個獨立階層。在另一實例中，M係2且N係1，且I/O匯流排之信號線能夠被驅動至四個獨立階層(例如，在一PAM實施方案中)。驅動器電路124跟接收器與解碼器電路116之間的通信協定可類似於編碼器與驅動器電路114跟接收器與解碼器電路126之間的通信協定。驅動器電路114可包含已經分段以驅動一信號線上之多個(例如，2個以上)電壓位準之一DRAM驅動器。 圖2係根據本發明之一實施例用於包含一對信號線之一多階層通信架構之一設備200之一方塊圖。設備200可包含一信號驅動器214，信號驅動器214經由一I/O匯流排耦合至一接收器226。信號驅動器214可被實施於圖1之驅動器電路114及/或驅動器電路124中且接收器226可被實施於圖1之接收器與解碼器電路116及/或接收器與解碼器電路126中。 信號驅動器214可包含耦合至一驅動器240及一驅動器242之一編碼器230。編碼器230可經組態以接收位元串流ATX 、BTX 及CTX 。編碼器230可編碼ATX 、BTX 及CTX 以提供X1、X2、Y1及Y2控制信號。驅動器240可接收X1及X2控制信號且可基於X1及X2控制信號而驅動I/O匯流排之一X信號線上之一電壓。驅動器242可接收Y1及Y2控制信號且可基於Y1及Y2控制信號而驅動I/O匯流排之一Y信號線上之一電壓。因此，信號驅動器214可將ATX 、BTX 及CTX 位元串流轉換成將經由I/O匯流排驅動之兩個多階層信號。 接收器226可包含耦合至一解碼器260之比較器250、252、254及256。比較器250及252可經組態以自I/O匯流排之X信號線接收信號且比較器254及256可經組態以自I/O匯流排之Y信號線接收信號。比較器250可比較X信號線之信號與一高參考信號HIREF以將一Z1信號提供至解碼器260。比較器252可比較X信號線之信號與一低參考信號LOREF以將一Z2信號提供至解碼器260。比較器254可比較Y信號線之信號與HIREF信號以將一Z3信號提供至解碼器260。比較器254可比較Y信號線之信號與LOREF信號以將一Z4信號提供至解碼器260。解碼器260可包含用以基於分別來自比較器250、252、254及256之Z1、Z2、Z3及Z4信號而產生ARX 、BRX 及CRX 位元串流之邏輯。ARX 、BRX 及CRX 信號可係藉由ATX 、BTX 及CTX 信號所傳輸之資料之邏輯等效形式。 在操作中，ATX 、BTX 及CTX 信號可係將經由I/O匯流排傳輸之三個位元串流。並非在一單獨信號線上發送每一位元串流，而是信號驅動器214可編碼ATX 、BTX 及CTX 信號以使用多階層信號經由兩個信號線來傳輸。舉例而言，編碼器230可接收ATX 、BTX 及CTX 信號，且在每一符號週期期間可將一符號編碼成X1、X2、Y1及Y2控制信號形式來控制驅動器以將I/O匯流排之該對信號線驅動至各別電壓。雖然圖2中所圖解說明之實施例提供三個位元串流ATX 、BTX 及CTX ，該三個位元串流透過編碼被合併，但在其他實施例中可提供一個位元串流且可提供三個順序位元來作為用於編碼之資料位元。舉例而言，來自位元串流之每第三資料位元可被提供為一第一資料位元，一位元之後的每第三資料位元可被提供為一第二資料位元，且又一位元之後的每第三位元可被提供為一第三資料位元以提供來自一個位元串流三個資料位元來用於編碼。 編碼器230可包含控制邏輯以提供X1、X2、Y1及Y2控制信號中之每一者。圖3繪示可被實施於編碼器230中以提供X1、X2、Y1及Y2控制信號之例示性邏輯300。舉例而言，邏輯300可包含可用於提供X1控制信號之一X1邏輯電路302。X1邏輯電路302可包含：一AND閘310，其經組態以對B及C信號一起進行邏輯AND運算；及一OR閘312，其經組態以對A信號與AND閘310之輸出進行邏輯OR運算以提供X1控制信號。 此外，邏輯300可進一步包含可用於提供X2控制信號之一X2邏輯電路304。X2邏輯電路304可包含：一OR閘330，其經組態以對B及C信號進行邏輯OR運算；及一NAND 332，其用以對A信號與OR閘330之輸出進行邏輯NAND運算以提供X2控制信號。 邏輯300可包含可用於提供Y1控制信號之一Y1邏輯電路306。Y1邏輯電路306可包含：一AND閘320，其經組態以對A信號及一經反相C信號(經由一反相器322)進行邏輯AND運算；及一OR閘324，其經組態以對B及C信號進行邏輯OR運算。Y1邏輯電路306可進一步包含一OR閘328，OR閘328經組態以對AND閘320之輸出與OR閘324之一經反相(例如，經由一反相器326)輸出進行邏輯OR運算以提供Y1控制信號。 邏輯300可另外包含可用於提供Y2控制信號之一Y2邏輯電路308。Y2邏輯電路308可包含：一AND閘340，其經組態以對A信號與一經反相(例如，經由反相器342)B信號一起進行邏輯AND運算；及一OR閘346，其經組態以對AND閘340之輸出與一經反相(例如，經由反相器344) C信號進行邏輯OR運算以提供Y2控制信號。 返回至圖2，驅動器240可回應於X1及X2控制信號而驅動I/O匯流排之X信號線上之一電壓。驅動器242可回應於Y1及Y2控制信號而驅動I/O匯流排之Y信號線上之一電壓。由驅動器240及驅動器242驅動之電壓可係三個階層中之一者。 比較器250及252可自X信號線接收電壓，且比較器254及256可自Y信號線接收電壓。比較器250可基於X信號線之電壓與REFHI 電壓之間的比較而提供Z1信號。比較器252可基於X信號線之電壓與REFLO 電壓之間的比較而提供Z2信號。比較器254可基於Y信號之電壓與REFHI 電壓之間的比較而提供Z3信號。比較器256可基於Y信號線之電壓與REFLO 電壓之間的比較而提供Z4信號。解碼器260可包含用以基於Z1、Z2、Z3及Z4信號而產生ARX 、BRX 及CRX 信號之解碼邏輯。圖4繪示可被實施於解碼器260中以提供ARX 、BRX 及CRX 控制信號之例示性邏輯400。舉例而言，邏輯400可包含經組態以提供ARX 信號之一ARX 邏輯電路420。ARX 邏輯電路420可包含並聯耦合的一AND閘426及一AND閘428。AND閘426可經組態以對Z2信號、一經反相(經由反相器422) Z3信號及一經反相(經由反相器424) Z4信號一起進行邏輯AND運算。AND閘428可經組態以對Z1、Z2及Z4信號進行邏輯AND運算。ARX 邏輯電路420可進一步包含一OR閘430，OR閘430經組態以對AND閘426之輸出與AND閘428之輸出進行邏輯OR運算以提供ARX 信號。 邏輯400可進一步包含經組態以提供BRX 信號之一BRX 邏輯電路440。BRX 邏輯電路440可包含並聯耦合的一AND閘448、一AND閘454及一AND閘456。AND閘448可經組態以對一經反相(經由反相器442) Z1信號、一經反相(經由反相器444) Z2信號、一經反相(經由反相器4446) Z3信號及Z4信號一起進行邏輯AND運算。AND閘454可經組態以對Z1信號、Z2信號、一經反相(經由反相器450) Z3信號及一經反相(經由反相器452) Z4信號進行邏輯AND運算。AND閘456可經組態以對Z2、Z3及Z4信號進行邏輯AND運算。BRX 邏輯電路440可進一步包含一OR閘458，OR閘458經組態以對AND閘448、AND閘454及AND閘456之輸出進行邏輯OR運算以提供BRX 信號。 邏輯400可進一步包含經組態以提供CRX 信號之一CRX 邏輯電路460。CRX 邏輯電路460可包含並聯耦合的一AND閘464及一AND閘466。AND閘464可經組態以對一經反相(經由反相器462) Z1信號、Z3信號及Z4信號一起進行邏輯AND運算。AND閘466可經組態以對Z1、Z2及Z4信號進行邏輯AND運算。CRX 邏輯電路460可進一步包含一OR閘468，OR閘468經組態以對AND閘464之輸出與AND閘466之輸出進行邏輯OR運算以提供CRX 信號。 返回至圖2，可將ARX 、BRX 及CRX 信號提供至下游電路以供處理，諸如被處理為將儲存於一記憶體處之資料或被處理為自一記憶體檢索之資料或者被處理為將被解碼且用於執行記憶體存取操作之命令或位址。雖然圖2繪示編碼三個位元串流以經由一I/O匯流排之兩個多階層信號線將其傳輸之一設備200，但設備200可經修改以包含額外或較少位元串流、多於兩個或少於兩個之信號線及驅動每一信號線上之三個以上電壓位準之一能力。 圖5係根據本發明之一實施例用於在兩個信號線上編碼三個位元串流之一編碼映圖500，該兩個信號線經組態以使用一多階層通信架構驅動。編碼映圖500可由圖2之編碼器230使用來將ATX 、BTX 及CTX 位元串流編碼成多階層信號以分別經由驅動器240及驅動器242且經由I/O匯流排之X及Y信號線來驅動該等多階層信號。編碼映圖500包含：一第一表510，其包含可能邏輯組合A、B及C信號；及一第二表520，其包含針對A、B及C信號之每一邏輯組合的X及Y信號線之例示性獨特多階層編碼。舉例而言，當A、B及C位元串流各自具有一邏輯值0 (例如，第一表510之線1)時，X及Y信號可被驅動至一低電壓。在另一實例中，若A位元串流具有一邏輯值0且B及C位元串流具有一邏輯值1，則X信號可被驅動至一中間電壓且Y信號可被驅動至一高電壓。應瞭解，可實施不同映射來將A、B及C信號編碼成X及Y信號，只要A、B及C信號之每一獨特邏輯組合映射至X及Y信號之一獨特電壓組合即可。舉例而言，具有邏輯值0之A、B及C位元串流可映射至具有高電壓而非低電壓之X及Y信號，且具有邏輯值1之A、B及C位元串流可映射至具有低電壓而非高電壓之X及Y信號。 圖6係根據本發明之一實施例用於一多階層通信架構之驅動器600之一示意圖。驅動器600可包含：一X信號線驅動器610，其經組態以基於X1及X2控制信號而將一Xout 信號驅動至一X信號線；及一Y信號線驅動器620，其經組態以基於Y1及Y2控制信號而將Yout 信號驅動至一Y信號線。X信號線驅動器610可被實施於圖1之114及/或124及/或圖2之驅動器240中。Y信號線驅動器620可被實施於圖1之114及/或124及/或圖2之驅動器242中。 X信號線驅動器610可包含並聯耦合的介於一高供應電壓與一低供應電壓之間的一X1信號線驅動器612及一X2信號線驅動器614。X1信號線驅動器612可經組態以回應於X1控制信號而驅動Xout 信號上之一電壓。舉例而言，X1信號線驅動器612可回應於具有一低邏輯值之X1控制信號經由一上拉(例如，p型)電晶體而將Xout 信號驅動至一高電壓，且可回應於具有一高邏輯值之X1控制信號經由一下拉(例如，n型)電晶體而將Xout 信號驅動至一低電壓。同樣地，X2信號線驅動器614可經組態以回應於X2控制信號而驅動Xout 信號上之電壓。舉例而言，X2信號線驅動器614可回應於具有一低邏輯值之X2控制信號經由一上拉電晶體而將Xout 信號驅動至一高電壓，且可回應於具有一高邏輯值之X2控制信號經由下拉電晶體而將Xout 信號驅動至一低電壓。X1信號線驅動器612及X2信號線驅動器614之組合可將Xout 信號驅動至三個邏輯電壓值，例如，低、中及高。舉例而言，當X1信號線驅動器612及X2信號線驅動器614兩者皆將Xout 驅動至一高電壓時，Xout 信號可具有一高電壓。當X1信號線驅動器612及X2信號線驅動器614兩者皆將Xout 驅動至一低電壓時，Xout 信號可具有一低電壓。當X1信號線驅動器612或X2信號線驅動器614中之一者將Xout 驅動至一高電壓且X1信號線驅動器612或X2信號線驅動器614中之另一者將Xout 驅動至一低電壓時，Xout 信號可具有一中間電壓位準。 Y信號線驅動器620可包含並聯耦合的介於高供應電壓與低供應電壓之間的一Y1信號線驅動器622及一Y2信號線驅動器624。Y1信號線驅動器622可經組態以回應於Y1控制信號而驅動Yout 信號上之一電壓。舉例而言，Y1信號線驅動器622可回應於具有一低邏輯值之Y1控制信號經由一上拉電晶體而將Yout 信號驅動至一高電壓，且可回應於具有一高邏輯值之Y1控制信號經由一下拉電晶體而將Yout 信號驅動至一低電壓。同樣地，Y2信號線驅動器624可經組態以回應於Y2控制信號而驅動Yout 信號上之電壓。舉例而言，Y2信號線驅動器624可回應於具有一低邏輯之Y2控制信號經由一上拉電晶體而將Yout 信號驅動至一高電壓，且可回應於具有一高邏輯值之Y2控制信號經由一下拉電晶體而將Yout 信號驅動至一低電壓。類似於X信號線驅動器610之操作，Y1信號線驅動器622及Y2信號線驅動器624之組合可將Yout 信號驅動至三個邏輯電壓值，例如，低、中及高。 在操作中，X信號線驅動器610及Y信號線驅動器620可將三個電壓中之一者分別驅動至Xout 及Yout 信號。X信號線驅動器610可回應於X1及X2控制信號而驅動Xout 信號，且Y信號線驅動器620可回應於Y1及Y2控制信號而驅動Yout 信號。在一實例中，當X1控制信號具有一低邏輯值時，啟用X1信號線驅動器612之上拉電晶體以將高供應電壓耦合至Xout 信號且停用下拉電晶體。當X1控制信號具有一高邏輯值時，停用X1信號線驅動器612之上拉電晶體且啟用下拉電晶體以將低供應電壓耦合至Xout 信號。分別回應於X2、Y1及Y2控制信號而進行之X2信號線驅動器614、Y1信號線驅動器622及Y2信號線驅動器624之操作可類似於回應於X1控制信號之X1信號線驅動器612。Xout 信號可係受X1信號線驅動器612及X2信號線驅動器614驅動之電壓之一組合。Yout 信號可係受Y1信號線驅動器622及Y2信號線驅動器624驅動之電壓之一組合。Xout 及Yout 信號可具有一高電壓VH、一低電壓VL或介於高供應電壓與低供應電壓之間的一中間電壓VMID。當X1信號線驅動器612 (或Y1信號線驅動器622)及X2信號線驅動器614 (或Y2信號線驅動器624)驅動不同電壓(例如，一者驅動高供應電壓且另一者驅動低供應電壓)時，可達成中間電壓。 圖7A至圖7C繪示根據本發明之一實施例之一驅動器電路(諸如圖6之X信號線驅動器610或Y信號線驅動器620中之一者)之例示性輸出之示意圖。舉例而言，如圖7A中所圖解說明，低電壓信號表示710可表示驅動VL電壓(例如，當X1信號線驅動器612及X2信號線驅動器614兩者皆驅動低供應電壓時或當Y1信號線驅動器622及Y2信號線驅動器624兩者皆驅動低供應電壓時)。在此情形中，經由信號線接收之輸出電壓VO可係一低電壓。RDRV可表示下拉電晶體之固有電阻。 如圖7B中所圖解說明，中間電壓信號表示720可表示驅動中間電壓(例如，當X1信號線驅動器612或X2信號線驅動器614中之一者驅動低供應電壓且另一者驅動高供應電壓時或者當Y1信號線驅動器622及Y2信號線驅動器624中之一者驅動低供應電壓且另一者驅動高供應電壓時)。在此情形中，經由信號線接收之VO電壓可係高供應電壓之1/3。RDRV可表示上拉電晶體及下拉電晶體之固有電阻。 圖7C之高電壓信號表示730可表示驅動VH電壓(例如，當X1信號線驅動器612及X2信號線驅動器614兩者皆驅動高供應電壓時或者當Y1信號線驅動器622及Y2信號線驅動器624兩者皆驅動高供應電壓時)。在此情形中，經由信號線接收之VO電壓可係高供應電壓之2/3。RDRV可表示上拉電晶體之固有電阻。應瞭解，當上拉電阻及下拉電阻以及終端電阻相等時，先前實例中所闡述之特定電壓位準係適用的。在其中終端電阻不相等之某些實施例中，總體擺幅將改變，但各種電壓位準之相對位置將維持不變。此外，若終端電阻耦合至一高供應電壓，則信號位準將係不同電壓值，但相同相對位置維持不變。另外，若終端電阻被停用，則VH將等於高供應電壓且VL將等於低供應電壓。 圖8係根據本發明之一實施例用於多階層通信架構之一個七分支驅動器電路800之一示意圖。七分支驅動器電路800可係一DRAM中之一驅動器，諸如一雙倍資料速率(DDR) DRAM驅動器。七分支驅動器電路800可包含七個信號線驅動器(例如，「分支」)。在某些實施例中，信號線驅動器中之每一者具有240歐姆之一阻抗。七分支驅動器電路800可包含經組態以基於X1及X2控制信號而將一輸出信號OUT驅動至一信號線的一第一驅動器區段810及一第二驅動器區段820。七分支驅動器電路800可進一步包含一調整驅動器區段830，調整驅動器區段830經組態以在(舉例而言) OUT信號由於漏電被加偏壓至一個電壓或另一電壓時調整OUT信號之一電壓。調整驅動器區段830係選用的，且不包含於某些實施例中。然而，在其他實施例中，可包含經組態為一信號線驅動器之一第七分支以為一多階層輸出信號提供額外信號階層，如下文更詳細地闡述。七分支驅動器電路800可被實施於圖1之編碼器與驅動器電路114及/或編碼器與驅動器電路124中、圖2之驅動器240中及/或圖6之X信號線驅動器610及/或Y信號線驅動器620中。 第一驅動器區段810可包含三個分支、每一者回應於X1控制信號而被控制。每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。類似地，第二驅動器區段820可包含三個分支，每一者回應於X2控制信號而被控制，且每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。調整驅動器區段830可包含一單個分支，該分支具有回應於一調整上拉信號APU而被控制之一上拉電晶體及回應於一調整下拉信號APD而被控制之一下拉電晶體。在其中每一分支具有240歐姆之一阻抗之一實施例中，第一驅動器區段810具有80歐姆之一有效阻抗且第二驅動器區段820具有80歐姆之一有效阻抗。應瞭解，僅需要一個PU及一個PD來實施三階層發信方案。本文中所論述之七分支實施例係在提供一實施例以供與常見JEDEC DDR架構搭配使用之內容脈絡中論述的。然而，在替代實施例中，其他可使用除參考圖8所展示及闡述之驅動器電路之外的驅動器電路。 在操作中，七分支驅動器電路800可回應於X1及X2控制信號而驅動OUT信號。在一實例中，當X1控制信號具有一低邏輯值時，啟用第一驅動器區段810之上拉電晶體以將高供應電壓耦合至Xout 信號且停用下拉電晶體。當X1控制信號具有一高邏輯值時，停用第一驅動器區段810之上拉電晶體且啟用下拉電晶體以將低供應電壓耦合至OUT信號。回應於X2控制信號而進行之第二驅動器區段820之操作可類似於回應於X1控制信號之第一驅動器區段810而操作。OUT信號可係受第一驅動器區段810及第二驅動器區段820驅動之電壓之一組合。OUT信號可具有一VH電壓、一VL電壓或介於高供應與低供應電壓之間的一中間電壓。當第一驅動器區段810及第二驅動器區段820驅動不同電壓(例如，一者驅動高供應電壓且另一者驅動低供應電壓)時，可達成中間電壓。 調整驅動器區段830可補償第一驅動器區段810與第二驅動器區段820之間的驅動強度差異。舉例而言，若第一驅動器區段810及第二驅動器區段820之組合不能將OUT信號驅動至一適當電壓，則調整驅動器區段830可將OUT信號之電壓稍微上拉或下拉。APU信號可在OUT信號具有一低態有效值時稍微上拉OUT信號且APD信號可在OUT信號具有一高態有效值時稍微下拉OUT信號。 圖9係根據本發明之一實施例用於一多階層通信架構之一設備900之一方塊圖。設備900可包含經由一I/O匯流排耦合至一接收器926之一信號驅動器914。信號驅動器914可被實施於圖1之驅動器電路114及/或驅動器電路124中且接收器926可被實施於圖1之接收器與解碼器電路116及/或接收器與解碼器電路126中。 信號驅動器914可包含一驅動器電路940及一驅動器電路942。在某些實施例中，驅動器電路940具有係驅動器電路942之一阻抗之兩倍的一阻抗。舉例而言，在一實施例中，驅動器電路940具有120歐姆之一阻抗且驅動器942具有60歐姆之一阻抗。驅動器電路940可接收位元串流ATX 並驅動一輸出信號來作為回應，且驅動器電路942可接收位元串流BTX 並驅動一輸出信號來作為回應。受驅動器電路940驅動之輸出信號與受驅動器電路942驅動之輸出信號組合以基於ATX 及BTX 位元串流而將一信號提供至I/O匯流排。舉例而言，信號可係表示ATX 及BTX 位元串流之資料之一多階層信號。在某些實施例中，驅動器電路940及942可各自係一信號線驅動器，其等具有與一下拉(例如，n型)電晶體串聯耦合之一上拉(例如，p型)電晶體。上拉電晶體之一源極耦合至一高供應電壓且下拉電晶體之源極耦合至一低供應電壓。驅動器電路940之上拉及下拉電晶體之閘極被提供有ATX 位元串流且驅動器電路942之上拉及下拉電晶體之閘極被提供有BTX 位元串流。在其他實施例中，可使用其他組態來實施驅動器電路940及942。相比於圖2之信號驅動器214，信號驅動器914不包含一編碼器。在不編碼之情況下將ATX 及BTX 信號提供至驅動器電路940及942以將一信號提供至I/O匯流排。 接收器926可包含耦合至一解碼器960之比較器區塊950。比較器950可經組態以自I/O匯流排接收信號並將Z1-Zn信號(n係一整數)提供至解碼器960。比較器區塊950可包含經組態以比較來自I/O匯流排之信號與參考信號以提供Z1-Zn信號的電路(圖9中未展示)。舉例而言，比較器區塊950可包含比較來自I/O匯流排之信號與各種參考信號以提供Z1-Zn信號的比較器。解碼器960可包含用以基於來自比較器區塊950之Z1-Zn信號而產生位元串流ARX 及BRX 之邏輯。ARX 及BRX 信號可係藉由ATX 及BTX 信號傳輸之資料的邏輯等效形式。 在操作中，ATX 及BTX 信號可係將經由I/O匯流排傳輸之位元串流。並非在一單獨信號線上發送每一位元串流，而是信號驅動器914可基於ATX 及BTX 信號而提供一信號以使用一多階層信號經由一信號線來傳輸該信號。舉例而言，信號驅動器914可接收ATX 及BTX 信號，且在每一符號週期期間，驅動器電路940及942可驅動具有一電壓的I/O匯流排之信號線，該電壓將由接收器926使用來提供ARX 及BRX 信號。驅動器電路940及942之相對阻抗形成一組合信號，該組合信號可用於表示ATX 及BTX 位元串流之資料，與每位元串流一個信號線相比該組合信號使用更少信號線。舉例而言，如在圖9之實施例中，ATX 及BTX 位元串流之資料在少於兩個信號線上被提供至接收器926 (例如，在I/O匯流排上傳輸一個信號而非一個信號線用於ATX 位元串流且另一信號線用於BTX 位元串流)。儘管圖9圖解說明以位元串流ATX 及BTX 來提供位元串流ARX 及BRX 之操作，但在本發明之其他實施例中位元串流之數目可不同。舉例而言，在某些實施例中，除ATX 及BTX 位元串流之外，亦可將一位元串流CTX 提供至信號驅動器914，可經由I/O匯流排提供表示來自ATX 、BTX 及CTX 位元串流之資料之一多階層信號。此等實施例在本發明之範疇內。 圖10係根據本發明之一實施例用於一多階層通信架構之一設備1000之一方塊圖。設備1000可包含經由一I/O匯流排耦合至一接收器1026之一信號驅動器1014。信號驅動器1014可被實施於圖之驅動器電路114及/或驅動器電路124中且接收器1026可被實施於圖1之接收器與解碼器電路116及/或接收器與解碼器電路126中。 信號驅動器1014可包含一驅動器電路1040及一開關電路1042。開關電路1042可接收位元串流ATX 及位元串流BTX 且將ATX 及BTX 位元串流提供至驅動器電路1040。開關電路1042被提供一控制信號SWCTL，該控制信號控制ATX 及BTX 信號至驅動器電路1040之電路的路由。在某些實施例中，SWCTL信號可由一命令解碼器提供。在其他實施例中，SWCTL信號可由可程式化元件提供，該等可程式化元件經程式化以設定ATX 及BTX 信號至驅動器電路1040之路線。在某些實施例中，開關電路可包含經組態以將ATX 及BTX 位元串流提供至驅動器電路1040之多工器電路。回應於ATX 及BTX 位元串流，驅動器電路1040可將基於ATX 及BTX 位元串流之一輸出信號驅動至I/O匯流排。舉例而言，信號可係表示ATX 及BTX 位元串流之資料之一多階層信號。在某些實施例中，驅動器電路1040可包含複數個信號線驅動器。與圖2之信號驅動器214相比，信號驅動器1014不包含一編碼器。在不編碼之情況下將ATX 及BTX 信號提供至驅動器電路1040 (透過開關電路1042)以將一信號提供至I/O匯流排。 接收器1026可包含耦合至一解碼器1060之比較器區塊1050。比較器1050可經組態以自I/O匯流排接收信號且將Z1-Zn信號提供至解碼器1060。比較器區塊1050可包含經組態以比較來自I/O匯流排之信號與參考信號以提供Z1-Zn信號之電路(圖10中未展示)。舉例而言，比較器區塊1050可包含比較來自I/O匯流排之信號與各種參考信號以提供Z1-Zn信號之比較器。解碼器1060可包含用以基於來自比較器區塊1050之Z1-Zn信而產生位元串流ARX 及BRX 之邏輯。ARX 及BRX 信號可係藉由ATX 及BTX 信號傳輸之資料之邏輯等效形式。 在操作中，ATX 及BTX 信號可係將經由I/O匯流排傳輸之位元串流。並非在一單獨信號線上發送每一位元串流，而是信號驅動器1014可基於ATX 及BTX 信號而提供一信號以使用一多階層信號經由一信號線來傳輸該信號。舉例而言，信號驅動器1014可接收ATX 及BTX 信號，且在每一符號週期期間，驅動器電路1040可驅動具有一電壓的I/O匯流排之信號線，該電壓可由接收器1026使用以提供ARX 及BRX 信號。如下文將更詳細地闡述，由信號驅動器1014提供之信號可用於表示ATX 及BTX 位元串流之資料，與每位元串流一個信號線相比，該信號使用更少信號線。舉例而言，如在圖10之實施例中，ATX 及BTX 位元串流之資料在少於兩個信號線上被提供至接收器1026 (例如，在I/O匯流排上傳輸一個信號而非一個信號線用於ATX 位元串流且另一信號線用於BTX 位元串流)。儘管圖10圖解說明以位元串流ATX 及BTX 來提供位元串流ARX 及BRX 之操作，但在本發明之其他實施例中位元串流之數目可不同。舉例而言，在某些實施例中，除ATX 及BTX 位元串流之外亦可將一位元串流CTX 提供至信號驅動器1014，可經由I/O匯流排提供表示ATX 、BTX 及CTX 位元串流之資料之一多階層信號。此等實施例在本發明之範疇內。 圖11係根據本發明之一實施例用於實施脈衝振幅調變(PAM)之一多階層信號架構之一個七分支驅動器電路1100之一示意圖。七分支驅動器電路1100可係一DRAM中之一驅動器，諸如一雙倍資料速率(DDR) DRAM驅動器。七分支驅動器電路1100可包含七個信號線驅動器(例如，「分支」)。在某些實施例中，信號線驅動器中之每一者具有240歐姆之一阻抗。七分支驅動器電路1100可包含一第一驅動器區段1120、一第二驅動器區段1130及一第三驅動器區段1140，其等經組態以基於ATX 及BTX 信號而將一輸出信號OUT驅動至一信號線，該輸出信號OUT可由一開關電路(舉例而言，開關電路1042 (圖10))提供至驅動器電路1100之分支。輸出信號OUT可係一多階層信號，該多階層信號表示ATX 及BTX 位元串流之資料且驅動I/O匯流排。七分支驅動器電路1100可被實施於圖10之驅動器電路1040中。 第一驅動器區段1120可包含四個分支，每一者回應於X1控制信號而被控制。每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。類似地，第二驅動器區段1130可包含兩個分支，每一者回應於X2控制信號而被控制，且每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。最後，第三驅動器區段1140可包含一個分支，該分支回應於X3控制信號而被控制，且每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。在一實施例中，當每一分支具有240歐姆之一阻抗時，第一驅動器區段1120具有60歐姆之一有效阻抗，第二驅動器區段1130具有120歐姆之一有效阻抗，且第三驅動器區段1140具有240歐姆之一有效阻抗。 在操作中，七分支驅動器電路1100可回應於ATX 及BTX 位元串流而驅動OUT信號。ATX 及BTX 位元串流被提供至驅動器區段1120、1130及/或1140之分支以提供具有對於多階層信號(舉例而言，使用PAM來將複數個位元串流轉換成一多階層信號)而言適當之電壓之一輸出信號OUT。可(舉例而言)藉由可如先前所闡述被控制或被程式化之一開關電路將位元串流提供至驅動器電路1100之適當分支。開關電路可經控制以藉由將位元串流提供至驅動器電路1100之適當分支達到一PAM轉換。 舉例而言，在使用PAM4來將兩個位元串流(例如，ATX 及BTX 位元串流)轉換成一輸出信號之某些實施例中，ATX 信號可被提供至第一驅動器區段1120之分支以作為X1控制信號且BTX 信號可被提供至第二驅動器區段1130之分支以作為X2控制信號。所得輸出信號將具有表示ATX 及BTX 位元串流之資料之一電壓。對於實例性PAM4組態而言並不需要第三驅動器區段1140，因此可被省略或忽略。 在另一實例中，在使用PAM2來將一位元串流(例如，ATX 位元串流或BTX 位元串流)轉換成一輸出信號之某些實施例中，位元串流可被提供至獨立於第一、第二及第三驅動器區段的七分支驅動器電路1100之不同分支組合。舉例而言，位元串流可被提供至一個分支，此達成基於240歐姆電阻之一驅動。位元串流可被提供至兩個分支，此達成基於120歐姆電阻之一驅動。在另一實例中，位元串流可被提供至三個分支，此達成基於80歐姆電阻之一驅動。位元串流可被提供至驅動器電路1100之七個分支之任何組合以提供基於一所得電阻之一驅動，其中電阻隨每一額外分支減小。在其中位元串流被提供至驅動器電路1100之全部七個分支之一實例中，驅動係基於34歐姆之電阻。因此，位元串流被提供至的分支之數目可提供基於所得電阻之一期望驅動。 在另一實例中，在某些實施例中，七分支驅動器電路1100可用於提供三個位元串流(例如，ATX 位元串流、BTX 位元串流及一CTX 位元串流)之PAM8轉換。舉例而言，在使用PAM8來將三個位元串流轉換成一輸出信號之某些實施例中，ATX 信號可被提供至第一驅動器區段1120之分支以作為X1控制信號，BTX 信號可被提供至第二驅動器區段1130之分支以作為X2控制信號，且CTX 信號可被提供至第三驅動器區段1140之分支以作為X3控制信號。所得輸出信號將具有表示ATX 、BTX 及CTX 位元串流之資料之一電壓。位元串流與驅動器區段連接之次序並不重要，只要接收器知道解碼程序即可。 圖12係根據本發明之一實施例之包含一多階層通信架構之系統之一方塊圖，該多階層通信架構具有資料匯流排反相(DBI)系統1200。系統1200可包含一多階層信號驅動器1204，驅動器1204經組態以經由一I/O匯流排傳輸至一多階層信號接收器1206。多階層信號驅動器1204可被實施於圖1之編碼器與驅動器電路114及/或編碼器與驅動器電路124中其多階層信號接收器1206可被實施於圖1之接收器與解碼器電路116及/或接收器與解碼器電路126中。 多階層信號驅動器1204可包含串聯耦合之一DBI編碼器1210、多階層信號編碼器1220及驅動器1230。DBI編碼器1210可經組態以對將被傳輸至多階層信號接收器1206之11個資料位元執行一DBI操作。DBI操作可減少傳輸期間的電流消耗。通常，在一DBI操作中，若一資料區塊中半數以上待發送資料位元具有第一邏輯值，則可藉由使資料區塊之每一資料位元邏輯反相來編碼DBI資料。舉例而言，資料區塊中具有第一邏輯值之資料位元經反相以具有第二邏輯值(將由一相對低電壓表示)，且資料區塊中具有第二邏輯值之資料位元經反相以具有第一邏輯值(將由一相對高電壓表示)。因此，半數以上的DBI資料之資料位元將具有由相對低電壓表示之第二邏輯值。若資料區塊中半數或小於半數之資料位元具有第二邏輯值，則可藉由提供呈初始狀態之資料區塊編碼DBI資料。然而，在多階層信令之情形中，DBI操作可取決於編碼方案以產生所傳輸信號。如在圖5之表510及表520中所採用之編碼方案中可見，其中X及Y信號線兩者皆傳輸一相對中間或高電壓(例如，且因此較高電流)之唯一情境係在C位元串流具有一邏輯1值時。因此，若半數或半數以上之C位元串流具有一邏輯1值，則採用圖5中所繪示之相同編碼方案的一多階層信號驅動器1204中之DBI編碼器1210可針對含三個位元之每一集合將C位元串流反相。在圖12中所繪示之實例中，此可意味著若四個C位元串流中之兩者或兩者以上具有一邏輯1值，則可將C位元串流值反相。多階層信號驅動器1204亦可設定一DBI旗標以指示C位元串流是否已被反相。 多階層信號編碼器1220可經組態以接收DBI資料及DBI旗標且可將DBI資料分隔成含三個位元串流之集合。多階層信號編碼器1220可使用提供至多階層信號驅動器1230之控制信號來將含三個位元串流之每一集合編碼成兩個多階層信號。驅動器1230可針對每對信號線接收控制信號且可基於各別控制信號而驅動I/O匯流排之每一信號線上之一電壓。因此，多階層信號編碼器1220及驅動器1230可將含三個位元串流之每一集合轉換成將經由I/O匯流排驅動之兩個多階層信號。 多階層信號接收器1206可包含接收器與鎖存器1240、多階層信號解碼器1250及DBI解碼器1260。接收器與鎖存器1240可包含經組態以判定每一信號線之一信號階層之比較器。多階層信號解碼器1250可包含用以基於來自接收器與鎖存器1240之比較器輸出而恢復含三個DBI資料位元串流之每一集合的邏輯。含三個DBI資料位元串流之該等經恢復集合中之每一者及DBI旗標可係由多階層信號編碼器1220編碼之含三個位元串流之對應集合之邏輯等效形式。DBI解碼器1260可基於DBI旗標而解碼含三個DBI資料位元串流之該等經恢復集合中之每一者以恢復原始11個資料位元串流。 在操作中，多階層信號驅動器1204可經組態以使用多階層信號編碼而經由八個信號線來傳輸11個資料位元串流以及一DBI旗標位元，且多階層信號接收器1206可經組態以經由八個信號線接收多階層信號並藉由基於DBI旗標而解碼所接收信號階層及解碼DBI資料來恢復該11個位元串流。雖然多階層信號驅動器1204經闡述為使用多階層信號經由兩個信號線來編碼含三個位元串流之每一集合，但亦可實施其他編碼方案，諸如經由一個信號線傳輸兩個位元串流。因此，多階層信號驅動器1204可接收11個位元串流，且在每一符號週期期間可針對含三個位元串流之每一集合而編碼一符號，以藉由使用控制信號來控制多階層信號驅動器1230而在八個信號線之一對上驅動該符號。 如先前所闡述，DBI編碼器1210可對11個位元串流執行一DBI操作以產生DBI資料及一DBI旗標。在圖12中所繪示之實例中，基於圖5中所繪示之編碼方案，DBI操作可包含將11個位元串流劃分成若干含三者之集合(例如，其中該等含三者之集合中之一者包含DBI旗標)，並判定具有一邏輯1值的每一集合之三個位元串流之一計數。若該計數大於或等於兩個，則DBI編碼器1210可將第三位元串流中之每一者反相以產生DBI資料且設定DBI旗標。若計數小於2，DBI編碼器1210可使第三位元串流中之每一者保持其作為DBI資料之原始狀態且可清除DBI旗標。DBI資料及DBI旗標可被提供至多階層信號編碼器1220。 多階層信號編碼器1220可編碼含三個DBI資料位元串流之每一集合及DBI旗標以供經由一對多階層信號線傳輸。多階層信號編碼器1220可包含基於三個位元串流而針對每一對信號線產生各別控制信號之邏輯。多階層信號編碼器1220之邏輯可包含邏輯類似於圖3A至圖3D中所繪示之針對含三個位元串流之每一集合之邏輯。驅動器1230可包含經組態以基於由多階層信號編碼器1220提供之各別控制信號在每對八個信號線上驅動一多階層信號的驅動器。驅動器1230可針對一或多個信號線實施圖8之七分支驅動器電路800。 在8個信號線中之每一者上驅動之電壓可由多階層信號接收器1206擷取。多階層信號接收器1206之接收器與鎖存器1240可包含經組態以回應於時脈信號DQST及命令信號DQSC而擷取每對8個信號線之符號之鎖存器。多階層信號解碼器1250可經組態以接收自接收器與鎖存器1240擷取之電壓。多階層信號解碼器1250可包含用以接收並藉由解碼每對信號線以恢復含三個位元串流之一各別集合來恢復DBI資料及DBI旗標之比較器及解碼邏輯。比較器可經組態以基於一各別信號線之一電壓與一參考電壓之一比較而提供各別輸出信號。與每對信號線相關聯之輸出信號可被提供至多階層信號解碼器1250之解碼邏輯。多階層信號解碼器1250之解碼邏輯可解碼每對信號線之輸出信號以恢復DBI資料及DBI旗標的含三個位元串流之每一集合。在一實施例中，解碼邏輯可包含圖4A至圖4C中所繪示之邏輯。 經恢復DBI資料及DBI旗標可被提供至DBI解碼器1260。DBI解碼器1260可基於DBI旗標而解碼DBI資料以恢復被提供至DBI編碼器1210之11個位元串流之邏輯等效形式。 DBI編碼器1210及多階層信號編碼器1220中所採用之編碼方案以及多階層信號解碼器1250及多階層信號解碼器1250中所闡述之解碼方案可基於多階層架構(例如，可用於經由I/O匯流排傳輸之每一信號之獨立階層之數目)以及編碼及解碼實施方案(例如，經組合位元串流至多階層信號值之映射)。熟習此項技術者將瞭解，系統1200中可實施其他多階層架構(例如，PAM或4階層信令)以及其他編碼及解碼實施方案。因此，雖然系統1200包含將三個位元串流轉換成兩個多階層信號，但熟習此項技術者可實現其他實施方案。 圖13A及圖13B繪示根據本發明之一實施例的一編碼映圖1300及用於實施PAM之一多階層信號架構之一多分支驅動器電路1301之一示意圖。多分支驅動器電路1301包含七個分支，且在本文中可被稱為一個七分支驅動器電路。表1310將位元串流值映射至控制信號A1、A2及A3。控制信號A1、A2及A3可由圖12之驅動器1230及/或驅動器1301使用以驅動一信號線上之一電壓。編碼映圖1300可由圖1之輸出編碼器與驅動器電路114及/或124及/或圖12之多階層信號編碼器1220使用。表1310包含A及B位元串流之可能邏輯組合及A1、A2及A3控制信號之例示性獨特多階層編碼，該等控制信號由驅動器1301使用以將一信號線驅動至四個信號值中之一者。舉例而言，當A及B位元串流各自具有一邏輯值0 (例如，表1310之線1)時，A1、A2及A3信號可被驅動至一邏輯值1。在另一實例中，若A位元串流具有一邏輯值0且B位元串流具有一邏輯值1，則A1信號可係邏輯值0且A2及A3信號可被驅動至邏輯值1。將理解，可採用不同映射來編碼A及B，只要A及B信號之每一獨特邏輯組合映射至A1、A2及A3控制信號之一獨特組合即可。 七分支驅動器電路1301可係一DRAM (諸如一雙倍資料速率(DDR) DRAM驅動器)中之一驅動器。七分支驅動器電路1301可包含七個信號線驅動器(例如，「分支」)。在某些實施例中，信號線驅動器中之每一者具有240歐姆之一阻抗。七分支驅動器電路1301可包含一第一驅動器區段1320、一第二驅動器區段1330及一第三驅動器區段1340，其等經組態以基於A1、A2及A3控制信號而將一輸出信號OUT驅動至一信號線。七分支驅動器電路1301可進一步包含一調整驅動器區段1350，調整驅動器區段1350經組態以在(舉例而言) OUT信號由於漏電而被加偏壓至一個電壓或另一電壓時調整OUT信號之一電壓。七分支驅動器電路1301可被實施於圖1之114及/或124及/或圖12之驅動器1230。 第一驅動器區段1320可包含兩個分支，每一者回應於A1控制信號而被控制。每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。類似地，第二驅動器區段1330可包含兩個分支，每一者回應於A2控制信號而被控制，且每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。最後，第三驅動器區段1340可包含兩個分支，每一者回應於A3控制信號而被控制，且每一分支可包含一上拉(例如，p型)電晶體及一下拉(例如，n型)電晶體。調整驅動器區段1350可包含一單個分支，該分支具有回應於一調整上拉信號APU而被控制之一上拉電晶體及回應於一調整下拉信號APD而被控制之一下拉電晶體。在每一分支具有240歐姆之一阻抗之一實施例中，第一驅動器區段1320具有120歐姆之一有效阻抗，第二驅動器區段1330具有120歐姆之一有效阻抗，且第三驅動器區段1340具有120歐姆之一有效阻抗。 在操作中，1301可回應於A1、A2及A3控制信號而驅動OUT信號。在一實例中，當A1控制信號具有一低邏輯值時，啟用第一驅動器區段1320之上拉電晶體以將高供應電壓耦合至Xout 信號且停用下拉電晶體。當A1控制信號具有一高邏輯值時，停用第一驅動器區段1320之上拉電晶體且啟用下拉電晶體以將低供應電壓耦合至OUT信號。第二驅動器區段1330回應於A2控制信號之操作及第三驅動器區段1340回應於A3控制信號之操作可類似於第三驅動器區段1340回應於A1控制信號之操作。OUT信號可係由第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340驅動之電壓之一組合。OUT信號可具有一VH電壓、一VL電壓或介於高供應電壓與低供應電壓之間的一高-中電壓以及介於高-中電壓與低供應電壓之間的一低-中電壓。當第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340中之兩者驅動高供應電壓且另一者驅動低供應電壓時，可達成高-中電壓。當第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340中之兩者驅動低供應電壓且另一者驅動高供應電壓時，可達成低-中電壓。 調整驅動器區段1350可補償第一驅動器區段1320、第二驅動器區段1330與第三驅動器區段1340之間的驅動強度差。舉例而言，若第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340之組合不能將OUT信號驅動至一適當電壓，則調整驅動器區段1350可稍微上拉或下拉OUT信號之電壓。APU信號可在OUT信號具有一低態有效值時稍微上拉OUT信號且APD信號可在OUT信號具有一高態有效值時稍微下拉OUT信號。 圖14A至圖14D繪示根據本發明之一實施例圖13B之多分支驅動器電路1301之例示性輸出之一示意圖。舉例而言，低電壓信號表示1410可表示驅動VL電壓(例如，當第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340驅動低供應電壓時)。在此情形中，經由信號線接收之輸出電壓VO可係一低電壓。RDRV可表示下拉電晶體之固有電阻。 低-中電壓信號表示1420可表示驅動較低-中電壓(例如，當第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340中之一者驅動高供應電壓且另外兩者驅動低供應電壓時)。在此情形中，經由信號線接收之VO電壓可係高供應電壓之1/4。RDRV可表示上拉電晶體及下拉電晶體之固有電阻。 高-中電壓信號表示1430可表示驅動上-中電壓(例如，當第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340中之一者驅動低供應電壓且另外兩者驅動高供應電壓時)。在此情形中，經由信號線接收之VO電壓可係高供應電壓之1/2。RDRV可表示上拉電晶體及下拉電晶體之固有電阻。 高電壓信號表示1440可表示驅動VH電壓(例如，當所有第一驅動器區段1320、第二驅動器區段1330及第三驅動器區段1340皆驅動高供應電壓時)。在此情形中，經由信號線接收之VO電壓可係高供應電壓之3/4。 圖15圖解說明根據本發明之一實施例之一記憶體1500之一部分。記憶體1500包含記憶體單元之一陣列1502，記憶體單元可係(舉例而言)揮發性記憶體單元、非揮發性記憶體單元、DRAM記憶體單元、SRAM記憶體單元、快閃記憶體單元或某些其他類型之記憶體單元。記憶體1500包含透過一ADDR/CMD匯流排接收記憶體命令及位址之一命令解碼器1506。命令解碼器1506基於透過ADDR/CMD匯流排接收之命令而提供控制信號。命令解碼器1506亦透過一位址匯流排及一位址鎖存器1510將列位址及行位址提供至記憶體1500。然後位址鎖存器輸出單獨行位址及單獨列位址。 位址鎖存器1510將該等列位址及行位址分別提供至一列位址解碼器1522及一行位址解碼器1528。行位址解碼器1528選擇延伸穿過陣列1502的對應於各別行位址之位元線。列位址解碼器1522連接至字線驅動器1524，字線驅動器1524啟動陣列1502中對應於所接收列位址之各別記憶體單元列。對應於一所接收行位址之選定資料線(例如，一位元線或若干位元線)耦合至一讀取/寫入電路1530以經由一輸入-輸出資料匯流排1540將讀取資料提供至一資料輸出電路1534。資料輸出電路1534可包含多階層信號編碼器與驅動器1535，多階層信號編碼器與驅動器1535經組態以編碼並驅動輸出資料匯流排上之信號線上之多階層電壓。多階層信號編碼器與驅動器1535可包含圖1之輸出編碼器與驅動器電路114及/或輸出編碼器與驅動器電路124、圖2之信號驅動器214、圖3A至圖3D之邏輯電路300、圖6之X信號線驅動器610及Y信號線驅動器620、圖8之七分支驅動器電路800、圖12之多階層信號驅動器1204、圖13B之七分支驅動器電路1301或上述各項之組合。多階層信號編碼器與驅動器1535可經組態以基於圖5中所闡述之編碼實施方案500及/或圖13A中所繪示之編碼實施方案1300而編碼信號。寫入資料透過一資料輸入電路1544及記憶體陣列讀取/寫入電路1530被提供至陣列1502。資料輸入電路1544可包含多階層信號接收器與解碼器1545，多階層信號接收器與解碼器1545經組態以接收並解碼輸入資料匯流排上之信號線上之多階層電壓。多階層信號接收器與解碼器1545可包含圖1之接收器與解碼器電路116及/或接收器與解碼器電路126、圖2之216、圖4A至圖4C之邏輯電路400、圖12之多階層信號接收器1206或上述各項之組合。多階層信號編碼器與驅動器1535可經組態以基於圖5中所闡述之編碼實施方案500及/或圖13A中所繪示之編碼實施方案1300而解碼信號。命令解碼器1506對提供至ADDR/CMD匯流排之記憶體命令及位址做出回應以對陣列1502執行各種操作。特定而言，命令解碼器1506用於提供控制信號以自陣列1502讀取資料且將資料寫入至陣列1502。 依據前述內容將瞭解，儘管本文已出於圖解說明目的闡述本發明之特定實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。因此，本發明不受除隨附申請專利範圍之外的任何限制。
100‧‧‧設備
110‧‧‧第一裝置
112‧‧‧輸入/輸出介面電路
114‧‧‧驅動器電路/編碼器與驅動器電路/輸出編碼器與驅動器電路
116‧‧‧接收器與解碼器電路
120‧‧‧第二裝置
122‧‧‧輸入/輸出介面電路
124‧‧‧驅動器電路/編碼器與驅動器電路
126‧‧‧接收器與解碼器電路
200‧‧‧設備
214‧‧‧信號驅動器
226‧‧‧接收器
230‧‧‧編碼器
240‧‧‧驅動器
242‧‧‧驅動器
250‧‧‧比較器
252‧‧‧比較器
254‧‧‧比較器
256‧‧‧比較器
260‧‧‧解碼器
300‧‧‧例示性邏輯/邏輯/邏輯電路
302‧‧‧X1邏輯電路
304‧‧‧X2邏輯電路
306‧‧‧Y1邏輯電路
308‧‧‧Y2邏輯電路
310‧‧‧AND閘
312‧‧‧OR閘
320‧‧‧AND閘
322‧‧‧反相器
324‧‧‧OR閘
326‧‧‧反相器
328‧‧‧OR閘
330‧‧‧OR閘
332‧‧‧NAND
340‧‧‧AND閘
342‧‧‧反相器
344‧‧‧反相器
346‧‧‧OR閘
400‧‧‧例示性邏輯/邏輯/邏輯電路
420‧‧‧ARX邏輯電路
422‧‧‧反相器
424‧‧‧反相器
426‧‧‧AND閘
428‧‧‧AND閘
430‧‧‧OR閘
440‧‧‧BRX邏輯電路
442‧‧‧反相器
444‧‧‧反相器
448‧‧‧AND閘
450‧‧‧反相器
452‧‧‧反相器
454‧‧‧AND閘
456‧‧‧AND閘
458‧‧‧OR閘
460‧‧‧CRX邏輯電路
462‧‧‧反相器
464‧‧‧AND閘
466‧‧‧AND閘
468‧‧‧OR閘
500‧‧‧編碼映圖/編碼實施方案
510‧‧‧第一表/表
520‧‧‧第二表/表
600‧‧‧驅動器
610‧‧‧X信號線驅動器
612‧‧‧X1信號線驅動器
614‧‧‧X2信號線驅動器
620‧‧‧Y信號線驅動器
622‧‧‧Y1信號線驅動器
624‧‧‧Y2信號線驅動器
710‧‧‧低電壓信號表示
720‧‧‧中間電壓信號表示
730‧‧‧高電壓信號表示
800‧‧‧七分支驅動器電路
810‧‧‧第一驅動器區段
820‧‧‧第二驅動器區段
830‧‧‧調整驅動器區段
900‧‧‧設備
914‧‧‧信號驅動器
926‧‧‧接收器
940‧‧‧驅動器電路
942‧‧‧驅動器電路/驅動器
950‧‧‧比較器區塊/比較器
960‧‧‧解碼器
1000‧‧‧設備
1014‧‧‧信號驅動器
1026‧‧‧接收器
1040‧‧‧驅動器電路
1042‧‧‧開關電路
1050‧‧‧比較器區塊/比較器
1060‧‧‧解碼器
1100‧‧‧七分支驅動器電路/驅動器電路
1120‧‧‧第一驅動器區段/驅動器區段
1130‧‧‧第二驅動器區段/驅動器區段
1140‧‧‧第三驅動器區段/驅動器區段
1200‧‧‧資料匯流排反相系統/系統
1204‧‧‧多階層信號驅動器/驅動器
1206‧‧‧多階層信號接收器
1210‧‧‧資料匯流排反相編碼器
1220‧‧‧多階層信號編碼器
1230‧‧‧驅動器/多階層信號驅動器
1240‧‧‧接收器與鎖存器
1250‧‧‧多階層信號解碼器
1260‧‧‧資料匯流排反相解碼器
1300‧‧‧編碼映圖/編碼實施方案
1301‧‧‧多分支驅動器電路/驅動器/七分支驅動器電路
1310‧‧‧表
1320‧‧‧第一驅動器區段
1330‧‧‧第二驅動器區段
1340‧‧‧第三驅動器區段
1350‧‧‧調整驅動器區段
1410‧‧‧低電壓信號表示
1420‧‧‧低-中電壓信號表示
1430‧‧‧高-中電壓信號表示
1500‧‧‧記憶體
1502‧‧‧陣列
1506‧‧‧命令解碼器
1510‧‧‧位址鎖存器
1522‧‧‧列位址解碼器
1524‧‧‧字線驅動器
1528‧‧‧行位址解碼器
1530‧‧‧讀取/寫入電路
1534‧‧‧資料輸出電路
1535‧‧‧多階層信號編碼器與驅動器
1540‧‧‧輸入-輸出資料匯流排
1544‧‧‧資料輸入電路
1545‧‧‧多階層信號接收器與解碼器
A‧‧‧信號/位元串流
A1‧‧‧控制信號/信號
A2‧‧‧控制信號/信號
A3‧‧‧控制信號/信號
APD‧‧‧調整下拉信號/信號
APU‧‧‧調整上拉信號/信號
ARX‧‧‧位元串流/信號/控制信號
ATX‧‧‧位元串流/信號
B‧‧‧信號/位元串流
BRX‧‧‧位元串流/信號/控制信號
BTX‧‧‧位元串流/信號
C‧‧‧信號/位元串流
CRX‧‧‧位元串流/信號/控制信號
CTX‧‧‧位元串流/信號
DQSC‧‧‧命令信號
DQST‧‧‧時脈信號
OUT‧‧‧輸出信號/信號
RDRV‧‧‧固有電阻
REFHI‧‧‧電壓
REFLO‧‧‧電壓
VL‧‧‧低電壓/電壓
VO‧‧‧輸出電壓/電壓
X‧‧‧信號線/信號
X1‧‧‧控制信號
X2‧‧‧控制信號
Xout‧‧‧信號
Y‧‧‧信號線/信號
Y1‧‧‧控制信號
Y2‧‧‧控制信號
Yout‧‧‧信號
Z1‧‧‧信號
Z2‧‧‧信號
Z3‧‧‧信號
Z4‧‧‧信號
Zn‧‧‧信號
圖1係根據本發明之一實施例之一設備之一方塊圖。 圖2係根據本發明之一實施例的用於包含一對信號線之一多階層通信架構之一設備之一方塊圖。 圖3A至圖3D係根據本發明之一實施例用於編碼多階層信號之邏輯電路之示意圖。 圖4A至圖4C係根據本發明之一實施例用於解碼多階層信號之邏輯電路之示意圖。 圖5係根據本發明之一實施例用於在兩個信號線上編碼三個位元串流之一編碼映圖，該等信號線經組態以使用一多階層通信架構來驅動。 圖6係根據本發明之一實施例用於一多階層通信架構之驅動器之一示意圖。 圖7A至圖7C係根據本發明之一實施例之一驅動器電路之一例示性輸出之示意圖。 圖8係根據本發明之一實施例用於一多階層通信架構之一個七分支驅動器電路之一示意圖。 圖9係根據本發明之一實施例用於一多階層通信架構之一設備之一方塊圖。 圖10係根據本發明之一實施例用於一多階層通信架構之一設備之一方塊圖。 圖11係根據本發明之一實施例用於一多階層通信架構之一個七分支驅動器電路之一示意圖。 圖12係根據本發明之一實施例之具有資料匯流排反相系統之一多階層通信架構之一方塊圖。 圖13A及圖13B係根據本發明之一實施例的一編碼映圖及用於實施脈衝振幅調變之一多階層通信信號架構之一個七分支驅動器電路的一示意圖。 圖14A至圖14D係根據本發明之一實施例的圖13B之七分支驅動器電路之例示性輸出之示意圖。 圖15係根據本發明之一實施例之一記憶體之一部分之一方塊圖。

Claims (22)

  1. 一種用於通信架構之設備，其包括：一驅動器電路，其經組態以將複數個位元串流轉換成複數個多階層信號，其中該複數個位元串流之一計數大於該複數個多階層信號之計數，該驅動器電路進一步經組態以使用多個個別驅動器將該複數個多階層信號驅動至複數個信號線上，其中該等個別驅動器中之一驅動器經組態以驅動多於兩個電壓，其中該驅動器電路包含一多階層信號編碼器，該多階層信號編碼器經組態以在一符號週期期間將該複數個位元串流之一值組合映射至該複數個多階層信號上之一電壓組合且設定用於驅動該複數個多階層信號上之該電壓組合的複數個控制信號，且其中該複數個控制信號之多個控制信號之一計數大於該複數個位元串流之該計數。
  2. 如請求項1之設備，其中該驅動器係被劃分成至少兩個區段以用於驅動該多於兩個電壓之一多分支驅動器。
  3. 如請求項1之設備，其中該多階層信號解碼器包括：一第一邏輯電路，其經組態以基於第一輸出信號、第二輸出信號、第三輸出信號及第四輸出信號而提供三個獨立位元串流中之一第一者；一第二邏輯電路，其經組態以基於該第一輸出信號、該第二輸出信號、該第三輸出信號及該第四輸出信號而提供該三個獨立位元串 流中之一第二者；及一第三邏輯電路，其經組態以基於該第一輸出信號、該第二輸出信號、該第三輸出信號及該第四輸出信號而提供該三個獨立位元串流中之一第三者。
  4. 如請求項1之設備，其中該驅動器電路經組態以將含三個位元串流之多個集合映射至兩個多階層信號。
  5. 如請求項4之設備，其中該多階層信號編碼器之該邏輯包括：一第一邏輯電路，其經組態以基於該三個位元串流中之每一者之多個值而將一第一控制信號提供至該等個別驅動器中之一第一驅動器；一第二邏輯電路，其經組態以基於該三個位元串流中之每一者之多個值而將一第二控制信號提供至該等個別驅動器中之該第一驅動器；一第三邏輯電路，其經組態以基於該三個位元串流中之每一者之多個值而將一第三控制信號提供至該等個別驅動器中之一第二驅動器；及一第四邏輯電路，其經組態以基於該三個位元串流中之每一者之多個值而將一第四控制信號提供至該等個別驅動器中之該第二驅動器。
  6. 如請求項1之設備，其中該驅動器電路進一步包括一資料匯流排反相 編碼器，該資料匯流排反相編碼器經組態以在該複數個位元串流轉換成該複數個多階層信號之前對該複數個位元串流執行一資料匯流排反相操作，其中該資料匯流排反相操作包括設定一資料匯流排反相旗標且其中該複數個位元串流變成該複數個多階層信號之該轉換包含該資料匯流排反相旗標。
  7. 如請求項1之設備，其進一步包括動態隨機存取記憶體。
  8. 一種用於通信架構之設備，其包括：一接收器與解碼器電路，其經組態以接收複數個多階層信號並解碼該複數個多階層信號以恢復複數個位元串流，其中該複數個位元串流之一計數大於該複數個多階層信號之一計數，該接收器與解碼器電路經組態以使用參考電壓來判定該複數個多階層信號中之每一者之多個信號階層並基於該等經判定多階層信號階層而解碼該複數個多階層信號，其中該接收器與解碼器電路包括與該複數個多階層信號中之每一者相關聯之各別複數個比較器，且其中該各別複數個比較器中之一比較器經組態以比較該複數個多階層信號中之一多階層信號之一電壓與一參考電壓並基於該比較而提供一各別輸出信號，且其中由該各別複數個比較器提供之該等輸出信號之一計數大於該複數個位元串流之該計數。
  9. 如請求項8之設備，其中該各別複數個比較器之一計數係基於用於傳輸該複數個多階層信號之多個電壓位準之一計數。
  10. 如請求項9之設備，其中該接收器與解碼器電路包括一多階層信號解碼器，該多階層信號解碼器包含邏輯，該邏輯經組態以解碼由與該複數個多階層信號中之每一者相關聯之該各別複數個比較器提供之多個輸出信號以恢復該複數個位元串流。
  11. 如請求項10之設備，其中該複數個位元串流包含三個位元串流且該複數個多階層信號包含兩個多階層信號；其中與該兩個多階層信號中之一第一者相關聯之該各別複數個比較器包含：一第一比較器，其經組態以比較該兩個多階層信號中之該第一者之一電壓與一高參考電壓以提供一第一輸出信號；及一第二比較器，其經組態以比較該兩個多階層信號中之該第一者之該電壓與一低參考電壓以提供一第二輸出信號。
  12. 如請求項11之設備，其中與該兩個多階層信號中之一第二者相關聯之該各別複數個比較器包含：一第三比較器，其經組態以比較該兩個多階層信號中之該第二者之一電壓之與該高參考電壓以提供一第三輸出信號；及一第四比較器，其經組態以比較該兩個多階層信號中之該第二者之該電壓與該低參考電壓以提供一第四輸出信號。
  13. 如請求項12之設備，其中該多階層信號解碼器之該邏輯包括：一第一邏輯電路，其經組態以基於該第一輸出信號、該第二輸出信號、該第三輸出信號及該第四輸出信號而提供該三個位元串流中之一第一者； 一第二邏輯電路，其經組態以基於該第一輸出信號、該第二輸出信號、該第三輸出信號及該第四輸出信號而提供該三個位元串流中之一第二者；及一第三邏輯電路，其經組態以基於該第一輸出信號、該第二輸出信號、該第三輸出信號及該第四輸出信號而提供該三個位元串流中之一第三者。
  14. 如請求項8之設備，其中該接收器與解碼器電路包括一資料匯流排反相解碼器，該資料匯流排反相解碼器經組態以對該複數個位元串流執行一資料匯流排反相操作以產生經解碼複數個位元串流。
  15. 一種用於通信架構之方法，其包括：在一第一裝置處將複數個位元串流編碼成複數個控制信號以提供複數個多階層信號，其中該複數個控制信號之一計數大於該複數個位元串流之一計數；及經由多個個別驅動器將該複數個多階層信號驅動至一I/O匯流排之多個各別信號線上而到達一第二裝置，其中該複數個多階層信號係基於該等控制信號且具有多於兩個信號階層，且其中該複數個位元串流之該計數大於該等多階層信號之一計數。
  16. 如請求項15之方法，其中將該複數個多階層信號驅動至該等各別信號線上包括控制與該複數個多階層信號中之一者相關聯的一驅動器之複數個區段中之每一者。
  17. 如請求項15之方法，其進一步包括在將該複數個位元串流轉換成該複數個多階層信號之前對該複數個位元串流執行一資料匯流排反相操作，包含設定一資料匯流排反相旗標，其中在該資料匯流排反相操作之後的該複數個位元串流包含該資料匯流排反相旗標。
  18. 如請求項15之方法，其中該第一裝置係一動態隨機存取記憶體裝置。
  19. 如請求項15之方法，其中將該複數個位元串流編碼成該複數個控制信號包括將含三個位元串流之集合映射至四個控制信號。
  20. 一種用於通信架構之方法，其包括：在一主機處判定自一記憶體接收之複數個多階層信號中之每一者之多個電壓位準，其中判定自該記憶體接收之該複數個多階層信號中之每一者之該等電壓位準包括比較該複數個多階層信號中之每一者之多個電壓位準與至少兩個參考電壓以提供多個各別輸出信號；基於該等經判定電壓位準而解碼該複數個多階層信號以基於該等各別輸出信號而恢復複數個位元串流，其中來自比較該複數個多階層信號之多個電壓位準之該等輸出信號之一計數大於該複數個多階層信號之一計數。
  21. 如請求項20之方法，其進一步包括基於包含於該複數個位元串流中 之一資料匯流排反相旗標而對該複數個位元串流執行一資料匯流排反相操作以恢復第二複數個位元串流。
  22. 如請求項20之方法，其中該複數個位元串流針對該複數個多階層信號中之每兩者包含三個位元串流。
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