CN117997684A - 数据接收电路以及半导体装置 - Google Patents

Abstract

本公开实施例提供一种数据接收电路以及半导体装置，数据接收电路包括：多条数据路径，第i数据路径包括：放大电路，被配置为，放大输入数据的电压以及第一参考电压之间的压差并输出第二信号对，并放大输入数据的电压以及第二参考电压之间的压差并输出第三信号对，第一参考电压与第二参考电压的电压大小不同；采样选择电路，被配置为，接收相应的采样时钟，并接收第i‑1数据路径输出的第一信号对，基于接收的第一信号对，选择对第二信号对进行采样的结果和第三信号对进行采样的结果中的一者作为第i数据路径输出的第一信号对。本公开实施例至少有利于降低电路复杂度，降低负载，提升输入数据传输速度。

Description

数据接收电路以及半导体装置

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种数据接收电路以及半导体装置。

背景技术

在存储器应用中，随着信号传输速率越来越快以及时钟频率的增大，输入数据信道损耗对信号质量的影响越来越大，容易导致码间干扰(ISI，IntersymbolInterference)。ISI是指由于输入数据信道的带宽的限制而引起的先前传输的输入数据影响当前传输的输入数据的传输的现象。目前通常利用均衡电路对输入数据信道进行补偿，以期降低码间干扰带来的不良影响，均衡电路可以选择CTLE(Continuous Time LinearEqualizer，连续线性均衡电路)或DFE(Decision Feedback Equalizer，判决反馈均衡电路)。

然而，目前采用的均衡电路相对复杂，影响输入数据传输速度。

发明内容

本公开实施例提供一种数据接收电路以及半导体装置，至少有利于在降低码间干扰问题的同时，减小电路复杂度，提升输入数据传输速度。

根据本公开一些实施例中，本公开实施例一方面提供一种数据接收电路，包括：多条数据路径，所述多条数据路径均接收输入数据和采样时钟并输出相应的第一信号对，每一所述输入数据与一所述第一信号对相对应，且每条所述数据路径接收的所述采样时钟的相位不同，所述多条数据路径包括：按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为所述多条数据路径中的任一条所述数据路径，1≤i≤M，M≥2，且所述第1数据路径至所述第M数据路径中，任意两个编号连续的所述数据路径接收的所述采样时钟之间的相位差相同；其中，所述第i数据路径包括：放大电路，被配置为，放大所述输入数据的电压以及第一参考电压之间的压差并输出第二信号对，并放大所述输入数据的电压以及第二参考电压之间的压差并输出第三信号对，所述第一参考电压与所述第二参考电压的电压大小不同；采样选择电路，被配置为，接收相应的所述采样时钟，并接收第i-1数据路径输出的所述第一信号对，基于接收的所述第一信号对，选择对所述第二信号对进行采样的结果和所述第三信号对进行采样的结果中的一者作为所述第i数据路径输出的所述第一信号对；其中，若i为1，则所述第i-1数据路径为所述第M数据路径。

在一些实施例中，所述第一参考电压大于所述第二参考电压；所述采样选择电路被配置为，若接收的所述第一信号对表征相对应的所述输入数据为1，则选择对所述第二信号对进行采样的结果作为所述第i数据路径输出的所述第一信号对；若接收的所述第一信号对表征相对应的所述输入数据为0，则选择对所述第三信号对进行采样的结果作为所述第i数据路径输出的所述第一信号对。

在一些实施例中，所述采样选择电路包括：第一采样电路，被配置为，接收相应的所述采样时钟，对所述第二信号对进行采样，并输出第一子信号对作为对所述第二信号对进行采样的结果；第二采样电路，被配置为，接收相应的所述采样时钟，对所述第三信号对进行采样，并输出第二子信号对作为对所述第三信号对进行采样的结果；输出选择电路，被配置为，基于接收的所述第i-1数据路径输出的所述第一信号对，选择所述第一子信号对和所述第二子信号对中的一者作为所述第i数据路径输出的所述第一信号对。

在一些实施例中，所述采样选择电路包括：选择电路，被配置为，接收所述第二信号对以及所述第三信号对，且接收所述第i-1数据路径输出的所述第一信号对，并基于接收的所述第一信号对，输出待采样信号，其中，所述待采样信号为所述第二信号对和所述第三信号对中的一者；采样电路，被配置为，接收相应的所述采样时钟，对所述待采样信号进行采样，并输出相应的所述第一信号对作为对所述待采样信号进行采样的结果。

在一些实施例中，所述第一参考电压的电压大小可变，所述第二参考电压的电压大小可变。

在一些实施例中，所述数据接收电路还包括：电压输出电路，被配置为，接收第一调节信号并输出与所述第一调节信号相对应的所述第一参考电压，接收第二调节信号并输出与所述第二调节信号相对应的第二参考电压。

在一些实施例中，所述第一调节信号基于初始电压编码以及抽头信号进行第一编译处理得到，所述第二调节信号基于所述初始电压编码以及所述抽头信号进行第二编译处理得到，所述初始电压编码用于定义初始参考电压，所述抽头信号为多比特信号。

在一些实施例中，所述电压输出电路包括：第一编码电路，被配置为，接收所述初始电压编码以及所述抽头信号并进行第一编码处理，以输出第一编码值；第一译码电路，被配置为，对所述第一编码值进行第一译码处理，以输出所述第一调节信号，其中，所述第一编码值越大则与所述第一调节信号相对应的所述第一参考电压越大；第二编码电路，被配置为，接收所述初始电压编码以及所述抽头信号并进行第二编码处理，以输出第二编码值，其中，所述第二编码处理与所述第一编码处理中的一者为加法运算，另一者为减法运算，所述第二编码值越大则与所述第二调节信号相对应的所述第二参考电压越大；第二译码电路，被配置为，对所述第二编码值进行的第二译码处理，以输出所述第二调节信号。

在一些实施例中，所述电压输出电路包括：串联在参考电压以及地端之间的多个分压电阻，且相邻两个所述分压电阻连接于一分压节点；多个第一开关，每一所述第一开关的一端与一所述分压节点连接，另一端用于输出所述第一参考电压，被配置为，响应于所述第一调节信号，择一闭合一所述第一开关；多个第二开关，每一所述第二开关的一端与一所述分压节点连接，另一端用于输出所述第二参考电压，被配置为，响应于所述第二调节信号，择一闭合一所述第二开关；其中，在同一时刻，闭合的所述第一开关和闭合的所述第二开关连接不同的所述分压节点。

在一些实施例中，所述第i数据路径还包括：第一调节电路，被配置为，所述第一调节电路接收所述第i-1数据路径外的一条所述数据路径输出的所述第一信号对，并响应于接收到的所述第一信号对调整所述第i数据路径中的所述第二信号对；第二调节电路，被配置为，所述第二调节电路接收所述第i-1数据路径外的一条所述数据路径输出的所述第一信号对，并响应于接收到的所述第一信号对调整所述第i数据路径中的所述第三信号对。

在一些实施例中，所述第一调节电路和所述第二调节电路均包括：开关电路以及补偿电路，所述开关电路连接在所述放大电路与所述补偿电路之间，所述开关电路根据接收到的所述第一信号对导通或者关闭，且所述开关电路导通期间，所述补偿电路接收第一抽头信号并以与所述第一抽头信号相对应的调节值调整所述第二信号对或所述第三信号对。

在一些实施例中，所述放大电路包括：第一放大电路，被配置为，接收所述输入数据和所述第一参考电压，并放大所述输入数据的电压以及所述第一参考电压之间的压差并输出所述第二信号对；第二放大电路，被配置为，接收所述输入数据和所述第二参考电压，并放大所述输入数据的电压以及所述第二参考电压之间的压差并输出所述第三信号对。

在一些实施例中，所述第一放大电路的电路结构和所述第二放大电路的电路结构相同。

在一些实施例中，所述第一放大电路包括：第一NMOS管，所述第一NMOS管的栅极接收所述输入数据，漏极通过第一电阻连接工作电源，且所述第一NMOS管的漏极输出第二数据信号，源极耦接地端；第二NMOS管，所述第二NMOS管的栅极接收所述第一参考电压，漏极通过第二电阻连接所述工作电源，且所述第二NMOS管的漏极输出第二参考数据信号，源极耦接地端，所述第二参考数据信号和所述第二数据信号构成所述第二信号对。

在一些实施例中，所述第二放大电路包括：第三NMOS管，所述第三NMOS管的栅极接收所述输入数据，漏极通过第三电阻连接工作电源，且所述第三NMOS管的漏极输出第三数据信号，源极耦接地端；第四NMOS管，所述第四NMOS管的栅极接收所述第二参考电压，漏极通过第四电阻连接所述工作电源，且所述第四NMOS管的漏极输出第三参考数据信号，源极耦接地端，所述第三参考数据信号和所述第三数据信号构成所述第三信号对。

根据本公开一些实施例中，本公开实施例另一方面提供一种半导体装置，包括：上述任一实施例提供的数据接收电路。

在一些实施例中，半导体装置包括存储芯片。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的数据接收电路的技术方案中，多条数据路径接收具有不同相位的采样时钟以传输输入数据，并输出相应的第一信号对；其中，任一条数据路径包括放大电路以及采样选择电路，放大电路输出第二信号对和第三信号对，第二信号对为放大输入数据的电压与第一参考电压之间的压差得到的信号，第三信号对为放大输入数据的电压与第二参考电压之间的压差得到的信号，且第一参考电压和第二参考电压的电压大小不同；采样选择电路基于第i-1数据路径输出的第一信号对，选择输出第一信号对，第i数据路径输出的第一信号对为，对第二信号对进行采样的结果或者，对第三信号对进行采样的结果。也就是说，第i-1数据路径输出的第一信号对，影响到底是选择第一参考电压还是第二参考电压作为第i数据路径的参考以进行放大，进而得到与第一参考电压或者第二参考电压相对应的第一信号对，也就是说，第i-1数据路径输出的第一信号对实际参与到了第i数据路径的判决反馈均衡过程中，且无需为第i-1数据路径设计独立的抽头调节电路，从而在改善码间干扰问题的同时，降低了数据接收电路的复杂度，从而有利于减少数据接收电路的负载，提升输入数据传输速率、降低功耗以及传输延迟。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为一种包含4-tap均衡电路的数据接收电路的功能框图；

图2为图1对应的一种架构图；

图3为图1中4-tap均衡电路的一种电路结构示意图；

图4为本公开实施例提供的数据接收电路的一种功能框图；

图5为图4中第i数据路径的一种功能框图；

图6为图4中第i数据路径的另一种功能框图；

图7为采样电路的一种电路结构示意图；

图8为数据接收电路的另一种功能框图；

图9为电压输出电路的一种功能框图；

图10为电压输出电路的一种结构示意图；

图11为数据接收电路的再一种功能框图；

图12为第一放大电路的一种电路结构示意图；

图13为第二放大电路的一种电路结构示意图；

图14为第一放大电路的另一种电路结构示意图；

图15及图16为M个数据路径的两种不同架构图；

图17为数据接收电路的又一种功能框图；

图18至图20示意出了数据接收电路的多种不同的架构图；

图21为第一放大电路和第一调节电路的一种电路结构示意图。

具体实施方式

根据先前传输的输入数据中参与DFE的输入数据的比特位数的不同，数据接收电路中的均衡电路可以划分为1-tap、2-tap、3-tap和4-tap均衡电路，均衡电路甚至可以具有更多的(即tap数量可以大于4)tap，tap即为抽头，可以理解为，均衡电路可以包括多个抽头调节电路，每一个抽头调节电路与一抽头信号对应，一抽头信号与一比特数据对应，根据抽头信号来调整当前传输的输入数据。其中，1-tap是指先前传输的1比特数据参与DFE；2-tap是指先前传输的2比特数据参与DFE；3-tap是指先前传输的3比特数据参与DFE；4-tap是指先前传输的4比特数据参与DFE。

通常的，均衡电路中每个抽头调节电路均需要设计相应的电路，均衡电路中的tap数量越多，则相应均衡电路所需的电路体积也越大，且均衡电路相应的负载也会越大，影响DFE的反馈速度且DFE的延迟也会越来越大。以下将以4-tap均衡电路为例进行说明，图1为一种包含4-tap均衡电路的数据接收电路的功能框图，图2为图1对应的一种架构图，图3为图1中4-tap均衡电路的一种电路结构示意图。

参考图1及图2，以数据接收电路基于输入数据采样时钟DQS的采样相位为0°、90°、180°、270°依次采样并传输输入数据为例，数据接收电路包括4个数据路径，每一数据路径均具有放大电路11、均衡电路12以及采样电路13，其中，放大电路11和均衡电路12可以集成于同一模块1，以T1、T2、T3和T4分别表示先前的第1比特数据、第2比特数据、第3比特数据以及第4比特数据对应的抽头调节电路的抽头信号，其中，此处的“先前”是以当前传输的输入数据作为参照而言的。放大电路11接收输入数据IN以及参考电压VREF，4个采样电路13分别输出OUT_0、OUT_90、OUT_180和OUT_270。

对于第一个数据路径，采样时钟DQS的采样相位为0°，T1、T2、T3和T4分别为OUT_270、OUT_180、OUT_90和OUT_0[n-1]，OUT_0[n-1]指的是，采样电路13响应于采样相位为0°的采样时钟在前一个时钟周期输出的输入数据，其中，前一个时钟周期，是相对第一个数据路径当前传输的输入数据对应的采样时刻而言；对于第二个数据路径，采样相位为90°，T1、T2、T3和T4分别为OUT_0、OUT_270、OUT_180和OUT_90[n-1]，OUT_90[n-1]指的是，采样电路13响应于采样相位为90°的采样时钟在前一个时钟周期输出的输入数据；对于第三个数据路径，采样相位为180°，T1、T2、T3和T4分别为OUT_90、OUT_0、OUT_270和OUT_180[n-1]，OUT_180[n-1]指的是，采样电路13响应于采样相位为180°的采样时钟在前一个时钟周期输出的输入数据；对于第四个数据路径，采样相位为270°，T1、T2、T3和T4分别为OUT_180、OUT_90、OUT_0和OUT_270[n-1]，OUT_270[n-1]指的是，采样电路13响应于采样相位为270°的采样时钟在前一个时钟周期输出的输入数据。

以第4个数据路径具有的均衡电路为例，结合参考图1至图3，放大电路11具有第一节点N1和第二节点N2，均衡电路12包括4个抽头调节电路14，每个抽头调节电路14均包括：开关电路31，包括第一NMOS管和第二NMOS管，栅极分别各自接收采样电路13输出的输入数据中的两个差分信号中一个，漏极分别各自连接第一节点N1和第二节点N2；补偿电路32，包括第三NMOS管组和第四NMOS管组，第三NMOS管组包括并联的多个第三NMOS管，第四NMOS管组包括并联的多个第四NMOS管，第三NMOS管以及第四NMOS管的栅极均接收抽头信号中的一比特数据，第三NMOS管组连接在第一NMOS管与地端之间，第四NMOS管组连接在第二NMOS管与地端之间。可以理解的是，在一些例子中，第三NMOS管组和第四NMOS管组也可以为同一NMOS管组。

其中，对于T1对应的抽头调节电路14而言，两个差分信号分别为Tap1_data和Tap1_datab，抽头信号为Tap1_coeffi<5:0>，相应的，抽头信号Tap1_coeffi<5:0>同时控制第三NMOS管组和第四NMOS管组，抽头信号Tap1_coeffi<5:0>为6比特数据，每一比特控制一第三NMOS管和一第四NMOS管导通与否；对于T2对应的抽头调节电路14而言，两个差分信号分别为Tap2_data和Tap2_datab，抽头信号为Tap2_coeffi<4:0>，相应的，抽头信号Tap2_coeffi<4:0>同时控制第三NMOS管组和第四NMOS管组，抽头信号Tap2_coeffi<4:0>为5比特数据，每一比特控制一第三NMOS管和一第四NMOS管导通与否；对于T3对应的抽头调节电路14而言，两个差分信号分别为Tap3_data和Tap3_datab，抽头信号为Tap3_coeffi<4:0>，相应的，抽头信号Tap3_coeffi<4:0>同时控制第三NMOS管组和第四NMOS管组，抽头信号Tap3_coeffi<4:0>为5比特数据，每一比特控制第三NMOS管和一第四NMOS管导通与否；对于T4对应的抽头调节电路14而言，两个差分信号分别为Tap4_data和Tap4_datab，抽头信号为Tap4_coeffi<3:0>，相应的，抽头信号Tap4_coeffi<3:0>同时控制第三NMOS管组和第四NMOS管组，抽头信号Tap4_coeffi<3:0>为4比特数据，每一比特控制第三NMOS管和一第四NMOS管导通与否。

由上述分析可知，对于任意数据路径而言，所需的抽头调节电路14的数量与参与到DFE的输入数据的比特位数相同，参与DFE的输入数据的比特位数越多，相应抽头调节电路14的数量越大，相应抽头调节电路14占据数据接收电路的面积尺寸也会越大，这将影响输入数据的传输速度，且DFE反馈的速度变慢，即DFE的延迟也会变大。

本公开实施例提供一种数据接收电路，输入数据与第一参考电压和第二参考电压均进行比较放大，以相应得到第二信号对和第三信号对作为比较放大的结果，且基于先前传输的一比特输入数据，选择输出对第二信号对进行采样结果或者对第三信号对进行采样的结果，以这种方式来实现改善前一比特的输入数据对当前传输的输入数据造成的码间干扰问题，有利于降低为实现DFE所需的均衡电路的复杂度。

图4为本公开实施例提供的数据接收电路的一种功能框图，图5为图4中第i数据路径的一种功能框图，图6为图4中第i数据路径的另一种功能框图。

参考图4，本公开实施例中，数据接收电路包括：多条数据路径100，多条数据路径100均接收输入数据IN和采样时钟CLK并输出相应的第一信号对OUT1，每一输入数据IN与一第一信号对OUT1相对应，且每条数据路径100接收的采样时钟CLK的相位不同，多条数据路径100包括：按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为多条数据路径100中的任一条数据路径100，1≤i≤M，M≥2，且第1数据路径至第M数据路径中，任意两个编号连续的数据路径100接收的采样时钟之间的相位差相同；其中，第i数据路径包括：放大电路101，被配置为，放大输入数据IN的电压以及第一参考电压VREF1之间的压差并输出第二信号对OUT2，并放大输入数据IN的电压以及第二参考电压VREF2之间的压差并输出第三信号对OUT3，第一参考电压VREF1与第二参考电压VREF2的电压大小不同；采样选择电路102，被配置为，接收相应的采样时钟CLK，并接收第i-1数据路径输出的第一信号对OUT1，基于接收的第一信号对OUT1，选择对第二信号对OUT2进行采样的结果和第三信号对OUT3进行采样的结果中的一者作为第i数据路径输出的第一信号对OUT1；其中，若i为1，则第i-1数据路径为第M数据路径。

上述数据接收电路中，有利于减小数据接收电路为实现DFE功能所需的电路的复杂度，减小电路的体积，从而有利于降低负载，且提高输入数据IN传输速度。

以下将结合附图对本公开实施例提供的数据接收电路进行详细说明。

数据接收电路可以应用于存储器，存储器可以为DRAM(Dynamic Random AccessMemory，动态随机存取存储器)或者SRAM(Static Random Access Memory，静态随机存取存储器两种)。在一些实施例中，数据接收电路可以应用于SDRAM(Synchronous DynamicRandom Access Memory，同步动态随机存取存储器)，SDRAM可以为DDR(Double Data Rate，双倍速率同步动态随机存储器)SDRAM，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。

M可以为2、3、4、5等任意自然数。在一些实施例中，M可以为4，任意两个编号连续的数据路径100接收的采样时钟CLK之间的相位差为90°，例如，第1数据路径接收的采样时钟CLK的相位为0°，第2数据路径接收的采样时钟CLK的相位为90°，第3数据路径接收的采样时钟CLK的相位为180°，第4数据路径接收的采样时钟CLK的相位为270°。在另一些实施例中，任意两个编号连续的数据路径100接收的采样时钟CLK之间的相位差也可以为45°，例如，第1数据路径接收的采样时钟CLK的相位为0°，第2数据路径接收的采样时钟CLK的相位为45°，第3数据路径接收的采样时钟CLK的相位为90°，第4数据路径接收的采样时钟CLK的相位为135°，第5数据路径接收的采样时钟CLK的相位为180°。需要说明的是，对于第1数据路径而言，即i为1而言，第1数据路径接收第M数据路径输出的第一信号对OUT1，即第1数据路径对应的第i-1数据路径为第M数据路径。

第i数据路径输出的第一信号对OUT1用于，表征第i数据路径接收的输入数据IN的电平水平，若输入数据为1，则第一信号对包括用于表征1的信号，若输入数据为0，则第一信号对OUT1包括用于表征0的信号。在一些例子中，第一信号对OUT1包括第一数据信号OUT1_O和第一互补数据信号OUT1_E，且第一数据信号OUT1_O和第一互补数据信号OUT2_E互为反相信号，其中，第一数据信号OUT1_O用于表征接收到的输入数据IN，换句话说，第一数据信号OUT1_O的电平水平用于反映输入数据IN的电平水平，即输入数据IN为0则第一数据信号OUT1_O为0，输入数据IN为1则第一数据信号OUT1_O为1。

第一参考电压VREF1可以大于第二参考电压VREF2，相应的，若输入数据IN为“0”，则输入数据IN与第一参考电压VREF1的压差比输入数据IN与第二参考电压VREF2的压差更大，相应输出的第二信号对OUT2相较于第三信号对OUT3更能准确地反映输入数据IN“0”的电平水平；若输入数据IN为“1”，则输入数据IN与第二参考电压VREF2的压差比第一参考电压VREF1的压差更大，相应输出的第三信号对OUT3相较于第二信号对OUT2更能准确地反映输入数据IN“1”的电平水平。

相较于第i数据路径接收并传输的输入数据IN(即当前传输的输入数据IN)而言，第i-1数据路径接收并传输的输入数据IN即为前一比特的输入数据IN，也就说，第i-数据路径传输的输入数据IN对第i数据路径传输的输入数据IN带来的码间干扰影响相对较大。

因此，对于第i数据路径接收并传输的输入数据IN而言，根据第i-1数据路径接收的输入数据IN是0还是1，可以分为以下两种情况：

其一，如果第i-1数据路径接收并传输的输入数据IN为0，即前一比特的输入数据IN为低电平数据：若第i数据路径接收的输入数据IN为0，由于前后两比特传输的输入数据IN均为0，此种情况下码间干扰带来的影响较小；若第i数据路径接收的输入数据IN为1，由于前后两比特传输的输入数据IN由0变为1，若想要第i数据路径接收的输入数据IN“1”被更准确地传输，则选择放大输入数据IN与第二参考电压VREF2之间的压差输出的第三信号对OUT3，即选择电压更低的第二参考电压VREF2作为与输入数据IN进行比放大比较的参考电压，如此，可以使得输入数据IN“1”能够被更为准确地传输，即第i数据路径输出的第一信号对OUT1可更准确地表征输入数据IN“1”。

也就是说，若第i-1数据路径接收的第一信号对OUT1表征相对应的输入数据IN为0，则选择第三信号对OUT3进行采样的结果作为第i数据路径输出的第一信号对OUT1。其中，此处的“相对应”指的是，第i-1数据路径接收的输入数据IN与第i-1数据路径输出的第一信号对OUT1相对应，后续类似的描述方式，可参考这一解释，将不再做赘述。

其二，如果第i-1数据路径接收并传输的输入数据IN为1，即前一比特的输入数据IN为高电平数据：若第i数据路径接收的输入数据IN为1，由于前后两比特传输的输入数据IN均为1，此种情况下码间干扰带来的影响较小；若第i-1数据路径接收的输入数据IN为0，由于前后两比特传输的输入数据IN由1变为0，若想要第i数据路径接收的输入数据IN“0”被更准确地传输，则选择放大输入数据IN与第一参考电压VREF1之间的压差输出的第二信号对OUT2，即选择电压更大的第一参考电压VREF1作为与输入数据IN进行比较放大的参考电压，如此，可以使得输入数据IN“0”能够被更准确地传输。

也就是说，若第i-1数据路径接收的第一信号对OUT1表征相对应的输入数据IN为1，则选择第二信号对OUT2进行采样的结果作为第i数据路径输出的第一信号对OUT1。其中，此处的“相对应”指的是，第i-1数据路径接收的输入数据IN与第i-1数据路径输出的第一信号对OUT1相对应。

可以理解的是，上述是以第一参考电压VREF1大于第二参考电压VREF2作为示例进行说明的，在另一些实施例中，第一参考电压VREF1也可以小于第二参考电压VREF2，相应的，对于第i数据路径而言，若接收的第一信号对OUT1(即第i-1数据路径输出的第一信号对OUT1)表征相对应的输入数据IN为1，则选择对第三信号对OUT3进行采样的结果作为第i数据路径输出的第一信号对OUT1，若接收的第一信号对OUT1表征相对应的输入数据IN为0，则选择对第二信号对OUT2进行采样的结果作为第i数据路径输出的第一信号对OUT1。

总而言之，第一参考电压VREF1与第二参考电压VREF2中电压更高的一者为高参考电压，另一者为低参考电压，相应的，第二信号对OUT2与第三信号对OUT3这两个信号对中，与高参考电压相对应的一信号对定义为第一参考信号对，与低参考电压相对应的另一信号对定义为第二参考信号对。那么，第i数据路径的采样选择电路102可以被配置为，若接收到的第一信号对OUT1表征相对应的输入数据IN为1，则选择对第一参考信号对进行采样的结果作为第i数据路径输出的第一信号对OUT1；若接收到的第一信号对OUT1表征相对应的输入数据IN为0，则选择对第二参考信号对进行采样的结果作为第i数据路径输出的第一信号对OUT1。

这样，前一比特传输的输入数据IN实际会参与到第i数据路径接收的输入数据IN的传输中，通过影响对第i数据路径接收的输入数据IN进行放大的结果，参与到对第i数据路径输出的第一信号对OUT1的电平进行调整，从而降低码间干扰带来的影响，降低前一比特数据对当前传输的输入数据IN的影响，进而提升输入数据IN传输的准确性。另外，无需为前一比特传输的数据设计前述提及的抽头调节电路，从而省略了这一抽头调节电路，降低电路复杂度。

具体地，在一些实施例中，第一参考电压VREF1大于第二参考电压VREF2；采样选择电路102被配置为，若接收的第一信号对OUT1表征相对应的输入数据IN为1，则选择对第二信号对OUT2进行采样的结果作为第i数据路径输出的第一信号对OUT1；若接收的第一信号对OUT1表征相对应的输入数据IN为0，则选择对第三信号对OUT3进行采样的结果作为第i数据路径输出的第一信号对OUT1。

对于采样选择电路102而言，既可以在进行采样之前先对第二信号对OUT2和第三信号对OUT3进行选择，然后对选择的信号对进行采样；也可以先分别对第二信号对OUT2和第三信号对OUT3进行采样相应得到第一采样结果和第二采样结果，然后选择输出第一采样结果和第二采样结果中的一者输出作为第一信号对OUT1。

相应的，参考图5，采样选择电路102可以包括：第一采样电路112，被配置为，接收相应的采样时钟CLK，对第二信号对OUT2进行采样，并输出第一子信号对作为对第二信号对OUT2进行采样的结果；第二采样电路122，被配置为，接收相应的采样时钟CLK，对第三信号对OUT3进行采样，并输出第二子信号对作为对第三信号对OUT3进行采样的结果；输出选择电路132，被配置为，基于接收的第i-1数据路径输出的第一信号对OUT1，选择第一子信号对和第二子信号对中的一者作为第i数据路径输出的第一信号对OUT1。

在另一些实施例中，参考图6，采样选择电路102也可以包括：选择电路212，被配置为，接收第二信号对OUT2以及第三信号对OUT3，且接收第i-1数据路径输出的第一信号对OUT1，并基于接收的第一信号对OUT1，输出待采样信号，其中，待采样信号为第二信号对OUT2和第三信号对OUT3中的一者；采样电路222，被配置为，接收相应的采样时钟CLK，对待采样信号进行采样，并输出相应的第一信号对OUT1作为对待采样信号进行采样的结果。

第二信号对OUT2包括差分的第二数据信号OUT2_O以及第二参考数据信号OUT2_E，第三信号对OUT3包括差分的第三数据信号OUT3_O以及第三参考数据信号OUT3_E。相应的，放大电路101具有第一节点net1、第二节点net2、第三节点net3和第四节点net4，分别用于提供第二数据信号OUT2_O、第二参考数据信号OUT2_E、第三数据信号OUT3_O和第三参考数据信号OUT3_E。

图7为采样电路的一种具体电路结构示意图，采样电路101包括：第七NMOS管MN7，栅极接收第二数据信号OUT2_O或者第三数据信号OUT3_O，源极连接地端；第八NMOS管MN8，栅极接收第二参考数据信号OUT2_E或者第三参考数据信号OUT3_E，源极连接地端；由第一PMOS管MP1、第二PMOS管MP2、第九NMOS管MN9和第十NMOS管MN10构成的锁存器，第七NMOS管MN7的漏极连接第九NMOS管MN9的源极且第九NMOS管MN9的漏极输出第一数据信号OUT1_O，第八NMOS管MN8的漏极连接第十NMOS管MN10的源极且第十NMOS管MN10的漏极输出第一互补数据信号OUT1_E；两个复位PMOS管MP0，复位PMOS管MP0的栅极接收采样时钟CLK，且源极连接工作电源VDD，复位PMOS管MP0的漏极连接第九NMOS管MN9的漏极以及第十NMOS管MN10的漏极。其中，第一数据信号OUT1_O和第一互补数据信号OUT1_E构成第一信号对OUT1。

在采样信号CLK为高电平信号期间，采样电路102输出有效的第一数据信号OUT1_O和第一互补数据信号OUT1_E；在采样信号CLK为低电平信号期间，第一数据信号OUT1_O和第一互补数据信号OUT1_E均被复位为高电平信号。

可以理解的是，对于第一采样电路112而言，第七NMOS管MN7的栅极接收第二数据信号OUT2_O，第八NMOS管MN8的栅极接收第二参考数据信号OUT2_E；对于第二采样电路122而言，第七NMOS管MN7的栅极接收第三数据信号OUT3_O，第八NMOS管MN8的栅极接收第三参考数据信号OUT3_E。

若输入数据IN为1，则输入数据IN的电压大于第一参考电压VREF1，第二数据信号OUT2_O的电压小于第二参考数据信号OUT2_E的电压，输入数据IN的电压大于第二参考电压VREF2，第三数据信号OUT3_O的电压小于第三参考数据信号OUT3_E的电压；若第一参考电压VREF1大于第一参考电压VREF1，则第二数据信号OUT2_O与第二参考数据信号OUT2_E的电压差小于第三数据信号OUT3_O与第三参考数据信号OUT3_E的电压差。若输入数据IN为0，则输入数据IN的电压小于第一参考电压VREF1，第二数据信号OUT2_O的电压大于第二参考数据信号OUT2_E的电压，输入数据IN的电压小于第二参考电压VREF2，第三数据信号OUT3_O的电压大于第三参考数据信号OUT3_E的电压；若第一参考电压VREF1大于第一参考电压VREF1，则第二数据信号OUT2_O与第二参考数据信号OUT2_E的电压差大于第三数据信号OUT3_O与第三参考数据信号OUT3_E的电压差。

在一些实施例中，第一参考电压VREF1的电压大小可变，第二参考电压VREF2的电压大小可变。也就是说，对于第i数据路径而言，输入数据IN的电压与第一参考电压VREF1之间的压差可变，如此，进一步影响采样选择电路102采样输出的第一信号对OUT1表征输入数据IN的电平水平的准确性。

图8为数据接收电路的另一种功能框图，相应的，参考图8，数据接收电路还可以包括：电压输出电路105，被配置为，接收第一调节信号TAP1并输出与第一调节信号相对应的第一参考电压VREF1，接收第二调节信号并输出与第二调节信号TAP2相对应的第二参考电压VREF2。

可以理解的是，为了降低电路复杂度，不同数据路径可以共用同一电压输出电路105。在另一些实施例中，每一数据路径也可以具有一独立的电压输出电路105。

在一些实施例中，第一调节信号TAP1基于初始电压编码以及抽头信号进行第一编译处理得到，第二调节信号TAP2基于初始电压编码以及抽头信号进行第二编译处理得到，初始电压编码用于定义初始参考电压，抽头信号为多比特信号。

其中，初始电压编码也可以为多比特信号，其中，初始电压编码可以存储于第一模式寄存器中，该第一模式寄存器可定义为模式寄存器10(MR10，Model Register 10)中，根据初始电压编码中各比特数据的值不同，其对应有不同的初始参考电压。

其中，抽头信号也可以存储于第二模式寄存器中。抽头信号中各比特数据的值不同，也会生成可变的第一调节信号TAP1和可变的第二调节信号TAP2，从而相应获取电压可变的第一参考电压VREF1和电压可变的第二参考电压VREF2。

在一些具体例子中，若第一调节信号TAP1对应生成的第一参考电压VREF1大于初始参考电压，则第二调节信号TAP2对应生成的第二参考电压VREF2小于初始参考电压；若第一调节信号TAP1对应生成的第一参考电压VREF1小于初始参考电压，则第二调节信号TAP2对应生成的第二参考电压VREF2大于初始参考电压。可以认为，第一调节信号TAP1为，基于对初始电压编码和抽头信号进行第一运算得到，第二调节信号TAP2为，基于对初始电压编码和抽头信号进行第二运算得到，第一运算和第二运算中一者为加法运算，则另一者为减法运算。

图9为电压输出电路的一种功能框图，参考图9，电压输出电路105可以包括：第一编码电路115，被配置为，接收初始电压编码以及抽头信号并进行第一编码处理，以输出第一编码值；第一译码电路125，被配置为，对第一编码值进行第一译码处理，以输出第一调节信号TAP1，其中，第一编码值越大则与第一调节信号TAP1相对应的第一参考电压VREF1越大；第二编码电路135，被配置为，接收初始电压编码以及抽头信号并进行第二编码处理，以输出第二编码值，其中，第二编码处理与第一编码处理中的一者为加法运算，另一者为减法运算，第二编码值越大则与第二调节信号TAP2相对应的第二参考电压VREF2越大；第二译码电路145，被配置为，对第二编码值进行的第二译码处理，以输出第二调节信号TAP2。

其中，加法运算为相同比特位数据进行相加，减法运算则为相同比特位数据进行相减。第一译码处理为对第一编码值进行解码(Decode)生成第一调节信号TAP1，第二译码处理为对第二编码值进行解码生成第二调节信号TAP2。

具体地，第一编码值越大，则响应于进行第一译码处理后得到的第一调节信号TAP1生成的第一参考电压VREF1越大，第二编码值越大，则响应于第二译码处理后得到的第二调节信号TAP2生成的第二参考电压VREF2越大。此外，第一编码值大于第二编码值，则相应生成的第一参考电压VREF1大于第二参考电压VREF2；第一编码值小于第二编码值，则相应生成的第一参考电压VREF1小于第二参考电压VREF2。

有关第一编码值、第二编码值与第一参考电压VREF1以及第二参考电压VREF2的对应关系，与第一编码处理、第二编码处理以及第一译码处理以及第二译码处理的实际设计对应关系有关，即与具有电路设计有关。可以理解的是，在另一些实施例中，也可以电路设计为，第一编码值越大，则响应于进行第一译码处理后得到的第一调节信号TAP1生成的第一参考电压VREF1越小，第二编码值越大，则响应于第二译码处理后得到的第二调节信号TAP2生成的第二参考电压VREF2越小。此外，第一编码值大于第二编码值，则相应生成的第一参考电压VREF1小于第二参考电压VREF2；第一编码值小于第二编码值，则相应生成的第一参考电压VREF1大于第二参考电压VREF2。

图10为电压输出电路的一种结构示意图，参考图10，在一些实施例中，电压输出电路105可以包括：串联在参考电压V0以及地端之间的多个分压电阻R0，相邻两个分压电阻R0连接于一分压节点netd；多个第一开关K1，每一第一开关K1的一端与一分压节点netd连接，另一端用于输出第一参考电压VREF1，被配置为，响应于第一调节信号TAP1，择一闭合一第一开关K1；多个第二开关K2，每一第二开关K2的一端与一分压节点netd连接，另一端用于输出第二参考电压VREF2，被配置为，响应于第二调节信号TAP2，择一闭合一第二开关K2；其中，在同一时刻，闭合的第一开关K1和闭合的第二开关K2连接不同的分压节点netd。

定义提供参考电压的节点为参考节点，定义与闭合的第一开关K1连接的分压节点netd为第一分压节点netd，定义与闭合的第二开关K2连接的分压节点netd为第二分压节点netd。在一个具体例子中，第一编码值越大，则响应于第一调节信号TAP1闭合的第一开关K1对应的第一分压节点netd距离参考节点越近，以使得相应闭合的第一开关K1提供的第一参考电压VREF1越大，以实现第一参考电压VREF1可变；第二编码值越大，则响应于第二调节信号TAP2闭合的第二开关K2对应的第二分压节点netd距离参考节点越近，以使得相应闭合的第二开关K2提供的第二参考电压VREF2越大，以实现第二参考电压VREF2可变。此外，第一编码值大于第二编码值，则相应的第一分压节点netd比第二分压节点netd距离参考节点越近，以使得第一参考电压VREF1大于第二参考电压VREF2；第一编码值小于第二编码值，则相应的第一分压节点netd比第二分压节点netd距离参考节点越远，以使得第一参考电压VREF1小于第二参考电压VREF2。

图11为数据接收电路的再一种功能框图，参考图11，放大电路101可以包括：第一放大电路111，被配置为，接收输入数据IN和第一参考电压VREF1，并放大输入数据IN的电压以及第一参考电压VREF1之间的压差并输出第二信号对OUT2；第二放大电路121，被配置为，接收输入数据IN和第二参考电压VREF2，并放大输入数据IN的电压以及第二参考电压VREF2之间的压差并输出第三信号对OUT3。

第一放大电路111的电路结构和第二放大电路121的电路结构可以相同。具体地，第一放大电路111采用的器件连接关系与第二放大电路121采用的器件连接关系相同，且第一放大电路111中的器件与第二放大电路121中相应器件的尺寸相同。这样设计的好处包括：由于第一放大电路111与第二放大电路121的电路结构相同，可以避免电路结构的不同对放大输入数据IN带来的影响。

图12为第一放大电路的一种电路结构示意图，参考图12，第一放大电路111可以包括：第一NMOS管MN1，第一NMOS管MN1的栅极接收输入数据IN，漏极通过第一电阻R1连接工作电源VDD，且第一NMOS管MN1的漏极输出第二数据信号OUT2_O，源极耦接地端；第二NMOS管MN2，第二NMOS管MN2的栅极接收第一参考电压VREF1，漏极通过第二电阻R2连接工作电源VDD，且第二NMOS管MN2的漏极输出第二参考数据信号OUT2_E，源极耦接地端，第二参考数据信号OUT2_E和第二数据信号构OUT2_O成第二信号对OUT2。其中，定义第一NMOS管MN1的漏极与第一节点net1连接，第二NMOS管MN2的漏极与第二节点net2连接。

第一放大电路111还可以包括：第五NMOS管MN5，第五NMOS管MN5的栅极接收偏置信号Bias，漏极连接第一NMOS管MN1的源极和第二NMOS管MN2的源极，第五NMOS管MN5的源极连接地端，在第一放大电路111工作期间，偏置信号Bias为高电平信号，即第五NMOS管MN5导通。

图13为第二放大电路的一种电路结构示意图，参考图13，第二放大电路121可以包括：第三NMOS管MN3，第三NMOS管的栅极接收输入数据IN，漏极通过第三电阻R3连接工作电源VDD，且第三NMOS管的漏极输出第三数据信号OUT3_O，源极耦接地端；第四NMOS管MN4，第四NMOS管的栅极接收第二参考电压VREF2，漏极通过第四电阻R4连接工作电源VDD，且第四NMOS管的漏极输出第三参考数据信号OUT3_E，源极耦接地端，第三参考数据信号OUT3_E和第三数据信号OUT3_O构成第三信号对。其中，定义第三NMOS管MN3的漏极与第三节点ne3连接，第四NMOS管MN4的漏极与第四节点net4连接。

第二放大电路还可以包括：第六NMOS管MN6，第六NMOS管MN6的栅极接收偏置信号Bias，漏极连接第三NMOS管MN3的源极和第四NMOS管MN4的源极，第六NMOS管MN6的源极连接地端。在第二放大电路121工作期间，偏置信号Bias为高电平信号，即第六NMOS管MN6导通。

图14为第一放大电路的另一种电路结构示意图，参考图14，在另一些实施例中，第一放大电路111可以包括：电流源I0，一端连接工作电源VDD；第三PMOS管MP3，连接在电流源I0另一端与第一节点net1之间，第三PMOS管MP3的栅极接收输入数据IN；第四PMOS管MP4，连接在电流源I0另一端与第二节点net2之间，第四PMOS管MP4的栅极接收第一参考电压VREF1。也就是说，第三PMOS管MP3的漏极连接第一节点net1，第四PMOS管MP4的漏极连接第二节点net2。

需要说明的是，输入数据IN和第一参考电压VREF1的电平值不同，使得接收输入数据IN的第三PMOS管MP3的导通时刻不同于接收第一参考电压VREF1的第四PMOS管MP4的导通时刻，且同一时刻下，第三PMOS管MP3的导通程度不同于第四PMOS管MP4的导通程度。可以理解的是，基于第三PMOS管MP3的导通程度不同于第四PMOS管MP4的导通程度，第三PMOS管MP3与第四PMOS管MP4对电流源I0提供的电流的分流能力也不同，使得第一节点net1处的电平与第二节点net2处的电平不同。

在一个例子中，输入数据IN的电平值低于第一参考电压VREF1的电平值时，第三PMOS管MP3的导通程度大于第四PMOS管MP4的导通程度，使得电流源I0提供的电流更多的流入第三PMOS管MP3所在的通路，使得第一节点net1处的电流大于第二节点net2处的电流，从而进一步使得第一节点net1输出的第二数据信号的电平高，第二节点net2输出的第二参考数据信号的电平低，换句话说，输入数据IN的电平小于第一参考电压VREF1的电平，则第二数据信号的电平大于第二参考数据信号的电平。在另一个例子中，输入数据IN的电平大于参考电压VREF的电平，第二数据信号的电平小于第二参考数据信号的电平。

相应的，第二放大电路的电路结构与第一放大电路的电路结构相同，即也可以由PMOS管构成，在此不再赘述。

可以理解的是，可以根据输入数据IN的最大电平选择合适的第一放大电路和第二放大电路，例如，若输入数据IN的最大电平相对较大，则采用如图12即由NMOS管的栅极接收输入数据IN的放大电路，若输入数据IN的最大电平相对较小，则采用如图14即由PMOS管的栅极接收输入数据IN的放大电路。

数据接收电路可以为1-tap电路，即仅前一比特数据参与到当前传输的输入数据的判决反馈均衡中。以M为4作为示例，图15及图16为M个数据路径的两种不同架构图。第1数据路径100至第4数据路径100对应的采样时钟CLK分别定义为DQS_0、DQS_90、DQS_180以及DQS_270，第1数据路径100至第4数据路径100输出的第一信号对OUT1分别定义为OUT_0、OUT_90、OUT_180以及OUT_270。

结合参考图5及图15，在一些实施例中，每一数据路径中，第一采样电路112连接第一放大电路111，第二采样电路121连接第二放大电路121，输出选择电路132的输入端连接第一采样电路112的输出端和第二采样电路122的输出端，输出选择电路132的输出端用于输出第一信号对OUT1，即先采样再选择。对于采样时钟为DQS_0即第1数据路径100而言，OUT_270作为输出选择电路132接收的第一信号对；对于采样时钟为DQS_90即第2数据路径100而言，OUT_0作为输出选择电路132接收的第一信号对；对于采样时钟为DQS_180即第3数据路径100而言，OUT_90作为输出选择电路132接收的第一信号对。对于采样时钟为DQS_270即第4数据路径100而言，OUT_180作为输出选择电路132接收的第一信号对。

结合参考图6及图16，在另一些实施例中，每一数据路径中，选择电路212的输入端连接第一放大电路111以及第二放大电路121，且采样电路222连接选择电路212的输出端，采样电路222的输出端用于输出第一信号对，即先选择再采样。对于采样时钟为DQS_0即第1数据路径100而言，OUT_270作为选择电路222接收的第一信号对；对于采样时钟为DQS_90即第2数据路径100而言，OUT_0作为选择电路212接收的第一信号对；对于采样时钟为DQS_180即第3数据路径100而言，OUT_90作为选择电路212接收的第一信号对。对于采样时钟为DQS_270即第4数据路径100而言，OUT_180作为选择电路212接收的第一信号对。

后续将以先采样再选择作为示例进行描述，需要说明的是，如无特别说明，后续提供的示例也均可应用于先选择再采样。

数据接收电路可以为2-tap、3-tap或者4-tap电路，即2比特数据、3比特数据或者4比特数据参与到当前传输的输入数据的判决反馈均衡中。图17为数据接收电路的又一种功能框图，参考图17，第i数据路径还包括：第一调节电路103，被配置为，接收第i-1数据路径外的一条数据路径100输出的第一信号对OUT1，并响应于接收到的第一信号对OUT1调整第i数据路径中的第二信号对OUT2；第二调节电路104，被配置为，接收第i-1数据路径外的一条数据路径100输出的第一信号对OUT1，并响应于接收到的第一信号对OUT1调整第i数据路径中的第三信号对对OUT3。

其中，第一调节电路103和第二调节电路104可以均为1个，相应数据接收电路为2-tap电路。在一个例子中，第一调节电路103可以接收第i-2数据路径输出的第一信号对OUT1，第二调节电路104可以接收第i-2数据路径输出的第一信号对OUT1。具体地，i为1时，第i-2数据路径为第M-1数据路径，i为2时，第i-2数据路径为第M数据路径。如此，前2比特数据均可参与到判决反馈均衡中，从而进一步改善码间干扰问题。此外需要说明的是，第一调节电路103和第二调节电路104也可以接收任一条数据路径100输出的第一信号对OUT1，只要保证第一调节电路103和第二调节电路104接收同一数据路径100输出的第一信号对OUT1即可。

以M为4作为示例，图18至图20示意出了数据接收电路的多种不同的架构图，为了便于图示，以10共同标示出第一放大电路和第一调节电路，以20共同标示出第二放大电路和第二调节电路。

以M为4作为示例，图18示意出了2-tap电路的一种架构图。参考图18，T2为指相应第一调节电路103(参考图17)和第二调节电路104(参考图17)接收的第一信号对。对于采样时钟为DQS_0即第1数据路径而言，OUT_180作为T2；对于采样时钟为DQS_90即第2数据路径而言，OUT_270作为T2；对于采样时钟为DQS_180即第3数据路径而言，OUT_0作为T2。对于采样时钟为DQS_270即第4数据路径而言，OUT_90作为T2。

第一调节电路103和第二调节电路104可以均为2个，相应数据接收电路为3-tap电路。在一个例子中，一第一调节电路103可以接收第i-2数据路径输出的第一信号对OUT1，另一第一调节电路103可以接收第i-3数据路径输出的第一信号对OUT1；一第二调节电路104可以接收第i-2数据路径输出的第一信号对OUT1，另一第二调节电路104可以接收第i-3数据路径输出的第一信号对OUT1。具体地，i为1时，第i-2数据路径为第M-1数据路径，第i-3为第M-2数据路径；i为2时，第i-2数据路径为第M数据路径，第i-3数据路径为第M-1数据路径；i为3时，第i-2数据路径为第1数据路径，第i-3数据路径为第M数据路径。如此，前3比特数据均可参与到判决反馈均衡中，从而进一步改善码间干扰问题。此外需要说明的是，第一调节电路103和第二调节电路104也可以接收任两条数据路径输出的第一信号对，只要保证一第一调节电路103和一第二调节电路104均接收同一数据路径输出的第一信号对即可。

以M为4作为示例，图19示意出了3-tap电路的两种架构图。参考图19，T2为一第一调节电路103和一第二调节电路104接收的第一信号对，T3为另一第一调节电路103和另一第二调节电路104接收的第一信号对。对于采样时钟为DQS_0即第1数据路径而言，OUT_180作为T2，OUT_90作为T3；对于采样时钟为DQS_90即第2数据路径而言，OUT_270作为T2，OUT_180作为T3；对于采样时钟为DQS_180即第3数据路径而言，OUT_0作为T2，OUT_270作为T3。对于采样时钟为DQS_270即第4数据路径而言，OUT_90作为T2，OUT_0作为T3。

第一调节电路103和第二调节电路104可以均为3个，相应数据接收电路为4-tap电路。在一个例子中，一第一调节电路103可以接收第i-2数据路径输出的第一信号对OUT1，另一第一调节电路103可以接收第i-3数据路径输出的第一信号对OUT1，再一第一调节电路103可以接收第i-4数据路径输出的第一信号对OUT1；一第二调节电路104可以接收第i-2数据路径输出的第一信号对OUT1，另一第二调节电路104可以接收第i-3数据路径输出的第一信号对OUT1，再一第二调节电路104可以接收第i-4数据路径输出的第一信号对OUT1。具体地，M大于等于4为例，i为1时，第i-2数据路径为第M-1数据路径，第i-3数据路径为第M-2数据路径，第i-4数据路径为第M-3数据路径；i为2时，第i-2数据路径为第M数据路径，第i-3数据路径为第M-1数据路径，第i-4数据路径为第M-2数据路径；i为3时，第i-2数据路径为第1数据路径，第i-3数据路径为第M数据路径，第i-4数据路径为第M-1数据路径。如此，前3比特数据均可参与到判决反馈均衡中，从而进一步改善码间干扰问题。此外需要说明的是，第一调节电路103和第二调节电路104也可以接收任两条数据路径输出的第一信号对OUT1，只要保证一第一调节电路103和一第二调节电路104均接收同一数据路径输出的第一信号对OUT1即可。

以M为4作为示例，图20示意出了4-tap电路的两种架构图。参考图20，T2为一第一调节电路103和一第二调节电路104接收的第一信号对，T3为另一第一调节电路103和另一第二调节电路104接收的第一信号对，T4为再一第一调节电路103和再一第二调节电路104接收的第一信号对。对于采样时钟为DQS_0即第1数据路径100而言，OUT_180作为T2，OUT_90作为T3，OUT_0[n-1]作为T4；对于采样时钟为DQS_90即第2数据路径100而言，OUT_270作为T2，OUT_180作为T3，OUT_90[n-1]作为T4；对于采样时钟为DQS_180即第3数据路径100而言，OUT_0作为T2，OUT_270作为T3，OUT_180[n-1]作为T4。对于采样时钟为DQS_270即第4数据路径100而言，OUT_90作为T2，OUT_0作为T3，OUT_270[n-1]作为T4。其中，OUT_0[n-1]为第1数据路径在前一时钟周期输出的第二信号对，OUT_90[n-1]为第2数据路径在前一时钟周期输出的第二信号对，OUT_180[n-1]为第3数据路径在前一时钟周期输出的第二信号对，OUT_270[n-1]为第4数据路径在前一时钟周期输出的第二信号对。

图21为第一放大电路和第一调节电路的一种电路结构示意图。参考图21，第一调节电路103和第二调节电路104均包括：开关电路113以及补偿电路123，开关电路113连接在放大电路101与补偿电路123之间，开关电路113根据接收到的第一信号对OUT1导通或者关闭，且开关电路113导通期间，补偿电路123接收第一抽头信号并以与第一抽头信号相对应的调节值调整第二信号对OUT2或第三信号对OUT3。其中，对于第一调节电路103而言，其对应的补偿电路123用于调整第二信号对OUT2，对于第二调节电路104而言，其对应的补偿电路123用于调整第三信号对OUT3。

以下将以第i数据路径中的第一放大电路111和第一调节电路103作为示例对一种电路实现进行说明：可以理解的是，第二调节电路104与第一调节电路103的电路相同，主要区别在于第一调节电路103连接第一放大电路111的第一节点net1和第二节点net2，第二调节电路104连接第二放大电路121的第三节点net3和第四节点net4，有关第二调节电路104的具体电路，可参考第一调节电路103的详细说明，在此不再赘述。

以第一调节电路103的数量为3个作为示例，每一第一调节电路103接收除第i-1数据路径以外的不同数据路径输出的第一信号对，即数据接收电路可以为4-tap电路。参考图21，第一调节电路103的开关电路113可以包括：第十一NMOS管MN11，第十一NMOS管MN11的栅极接收第一信号对OUT1中的第一数据信号OUT1_O，第十一NMOS管MN11连接在第二节点net2与地端之间；第十二NMOS管MN12，第十二NMOS管MN12的栅极接收第一信号对OUT1中的第一互补数据信号OUT1_E，第十二NMOS管MN12连接在第一节点net1与地端之间。

参考图21，第一调节电路103的补偿电路123可以包括第一子补偿电路和第二子补偿电路，第一子补偿电路连接在第十一NMOS管MN11的源极与地端之间，第二子补偿电路连接在第十二NMOS管MN12的源极与地端之间，其中，第一子补偿电路与第二子补偿电路均包括多个并联的第三NMOS管MN3，第一子补偿电路的第三NMOS管MN3与第二子补偿电路的第三NMOS管MN3的数量相同且相对应，第一子补偿电路中的第三NMOS管MN3与第二子补偿电路中相对应的一第三NMOS管MN3的栅极均接收第一抽头信号TC1中一比特数据，响应于接收到的一比特数据导通或截止。为了便于图示，图21中以单个第三NMOS管MN3示意出多个并联的第三NMOS管MN3。

其中，第一子补偿电路中并联的第三NMOS管MN3的数量与第一抽头信号TC1的比特位数相同，第一抽头信号TC1可以为<5:0>的6比特信号，相应第一子补偿电路由6个并联的第三NMOS管MN3构成，第二子补偿电路由6个并联的第三NMOS管MN3构成。

另外，受第一抽头信号TC1的不同比特数据控制的第三NMOS管MN3的沟道宽长比可以不同。对于第三NMOS管MN3而言，其等效电阻与沟道宽长比负相关，即沟道宽长比越大等效电阻越小，通过设置各第三NMOS管MN3的沟道宽长比，可以设置不同第三NMOS管MN3的等效电阻值，从而调节补偿电路调整第二信号对的电平的幅度。通常的，第三NMOS管MN3的等效电阻值越小，则该第三NMOS管MN3所在的支路调整第二信号对OUT2的电平的调整能力越强。因此，可以根据需求，合理设置不同第三NMOS管MN3的沟道宽长比。在一些例子中，受第一抽头信号TC1中高比特数据控制的第三NMOS管MN3的沟道宽长比为第一宽长比，受低比特数据控制的第三NMOS管MN3的沟道宽长比为第二宽长比，第一宽长比可以大于第一宽长比。

另外，还需要说明的是，第一子补偿电路和第二子补偿电路为不同的电路，即分别由不同的NMOS管组构成，在另一些实施例中，第一子补偿电路和第二子补偿电路也可以为同一电路，即二者共用同一并联的NMOS管组。此外，不同的第一调节电路相应的第一抽头信号可以不同。

结合图20和图21，以第1数据路径作为示例，其中一个第一调节电路103接收的第一信号对为T2对应的OUT_180，即第一数据信号OUT1_O和第一互补数据信号OUT1_E分别为OUT_180的两个差分信号；另一第一调节电路103接收的第一信号对为T3对应的OUT_90，即第一数据信号OUT1_O和第一互补数据信号OUT1_E分别为OUT_90的两个差分信号；再一第一调节电路103接收的第一信号对为T4对应的OUT_0[n-1]，即第一数据信号OUT1_O和第一互补数据信号OUT1_E分别为OUT_0[n-1]的两个差分信号。

可以理解的是，开关电路和补偿电路也可以由PMOS管构成，与前述由NMOS管构成的相关电路大致相同，主要区别在于PMOS管的栅极响应于低电平信号导通而NMOS管的栅极响应于高电平信号导通。

上述实施例提供的数据接收电路，可以基于先前传输的输入数据来对当前传输的输入数据进行补偿，这种补偿是以基于先前传输的输入数据来选择与输出的第一信号对相对应的参考电压来实现的，基于先前传输的输入数据选择输出的采样结果为，对第一参考电压或者第二参考电压中的一者与输入数据进行比较放大后进行采样的结果，因此无需为先前传输的一比特数据设计独立的抽头调节电路，可以减小电路的复杂度，从而减少了数据接收电路的负载，提高了输入数据传输的速度，降低了数据接收电路的功耗，且减小了DFE延迟。

相应的，本公开实施例还提供一种半导体装置，包括上述实施例提供的数据接收电路。

半导体装置可以为晶圆、芯片或者系统等。此外，半导体装置也可以为存储装置，存储装置可以为DRAM或者SRAM。DRAM可以为SDRAM，SDRAM可以为DDR SDRAM，例如为DDR4、DDR5、DDR6、LPDDR4、LPDDR5或者LPDDR6。在一些实施例中，半导体装置可以为存储芯片，存储芯片可以为DRAM芯片或者SRAM芯片。另外，输入数据可以为DQ输入数据。

由前述分析可知，该半导体装置在改善码间干扰问题的同时，可以减小电路复杂度，节约电路所需的面积，减小电路造成的负载，提升输入数据传输速度。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (17)

1.一种数据接收电路，其特征在于，包括：

多条数据路径，所述多条数据路径均接收输入数据和采样时钟并输出相应的第一信号对，每一所述输入数据与一所述第一信号对相对应，且每条所述数据路径接收的所述采样时钟的相位不同，所述多条数据路径包括：按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为所述多条数据路径中的任一条所述数据路径，1≤i≤M，M≥2，且所述第1数据路径至所述第M数据路径中，任意两个编号连续的所述数据路径接收的所述采样时钟之间的相位差相同；其中，所述第i数据路径包括：

放大电路，被配置为，放大所述输入数据的电压以及第一参考电压之间的压差并输出第二信号对，并放大所述输入数据的电压以及第二参考电压之间的压差并输出第三信号对，所述第一参考电压与所述第二参考电压的电压大小不同；

采样选择电路，被配置为，接收相应的所述采样时钟，并接收第i-1数据路径输出的所述第一信号对，基于接收的所述第一信号对，选择对所述第二信号对进行采样的结果和所述第三信号对进行采样的结果中的一者作为所述第i数据路径输出的所述第一信号对；

其中，若i为1，则所述第i-1数据路径为所述第M数据路径。

2.如权利要求1所述的数据接收电路，其特征在于，所述第一参考电压大于所述第二参考电压；所述采样选择电路被配置为，

若接收的所述第一信号对表征相对应的所述输入数据为1，则选择对所述第二信号对进行采样的结果作为所述第i数据路径输出的所述第一信号对；

若接收的所述第一信号对表征相对应的所述输入数据为0，则选择对所述第三信号对进行采样的结果作为所述第i数据路径输出的所述第一信号对。

3.如权利要求1或2所述的数据接收电路，其特征在于，所述采样选择电路包括：

第一采样电路，被配置为，接收相应的所述采样时钟，对所述第二信号对进行采样，并输出第一子信号对作为对所述第二信号对进行采样的结果；

第二采样电路，被配置为，接收相应的所述采样时钟，对所述第三信号对进行采样，并输出第二子信号对作为对所述第三信号对进行采样的结果；

输出选择电路，被配置为，基于接收的所述第i-1数据路径输出的所述第一信号对，选择所述第一子信号对和所述第二子信号对中的一者作为所述第i数据路径输出的所述第一信号对。

4.如权利要求1或2所述的数据接收电路，其特征在于，所述采样选择电路包括：

选择电路，被配置为，接收所述第二信号对以及所述第三信号对，且接收所述第i-1数据路径输出的所述第一信号对，并基于接收的所述第一信号对，输出待采样信号，其中，所述待采样信号为所述第二信号对和所述第三信号对中的一者；

采样电路，被配置为，接收相应的所述采样时钟，对所述待采样信号进行采样，并输出相应的所述第一信号对作为对所述待采样信号进行采样的结果。

5.如权利要求1所述的数据接收电路，其特征在于，所述第一参考电压的电压大小可变，所述第二参考电压的电压大小可变。

6.如权利要求5所述的数据接收电路，其特征在于，所述数据接收电路还包括：

电压输出电路，被配置为，接收第一调节信号并输出与所述第一调节信号相对应的所述第一参考电压，接收第二调节信号并输出与所述第二调节信号相对应的第二参考电压。

7.如权利要求6所述的数据接收电路，其特征在于，所述第一调节信号基于初始电压编码以及抽头信号进行第一编译处理得到，所述第二调节信号基于所述初始电压编码以及所述抽头信号进行第二编译处理得到，所述初始电压编码用于定义初始参考电压，所述抽头信号为多比特信号。

8.如权利要求7所述的数据接收电路，其特征在于，所述电压输出电路包括：

第一编码电路，被配置为，接收所述初始电压编码以及所述抽头信号并进行第一编码处理，以输出第一编码值；

第一译码电路，被配置为，对所述第一编码值进行第一译码处理，以输出所述第一调节信号，其中，所述第一编码值越大则与所述第一调节信号相对应的所述第一参考电压越大；

第二编码电路，被配置为，接收所述初始电压编码以及所述抽头信号并进行第二编码处理，以输出第二编码值，其中，所述第二编码处理与所述第一编码处理中的一者为加法运算，另一者为减法运算，所述第二编码值越大则与所述第二调节信号相对应的所述第二参考电压越大；

第二译码电路，被配置为，对所述第二编码值进行的第二译码处理，以输出所述第二调节信号。

9.如权利要求6所述的数据接收电路，其特征在于，所述电压输出电路包括：

串联在参考电压以及地端之间的多个分压电阻，且相邻两个所述分压电阻连接于一分压节点；

多个第一开关，每一所述第一开关的一端与一所述分压节点连接，另一端用于输出所述第一参考电压，被配置为，响应于所述第一调节信号，择一闭合一所述第一开关；

多个第二开关，每一所述第二开关的一端与一所述分压节点连接，另一端用于输出所述第二参考电压，被配置为，响应于所述第二调节信号，择一闭合一所述第二开关；

其中，在同一时刻，闭合的所述第一开关和闭合的所述第二开关连接不同的所述分压节点。

10.如权利要求1所述的数据接收电路，其特征在于，所述第i数据路径还包括：

第一调节电路，被配置为，所述第一调节电路接收所述第i-1数据路径外的一条所述数据路径输出的所述第一信号对，并响应于接收到的所述第一信号对调整所述第i数据路径中的所述第二信号对；

第二调节电路，被配置为，所述第二调节电路接收所述第i-1数据路径外的一条所述数据路径输出的所述第一信号对，并响应于接收到的所述第一信号对调整所述第i数据路径中的所述第三信号对。

11.如权利要求10所述的数据接收电路，其特征在于，所述第一调节电路和所述第二调节电路均包括：

开关电路以及补偿电路，所述开关电路连接在所述放大电路与所述补偿电路之间，所述开关电路根据接收到的所述第一信号对导通或者关闭，且所述开关电路导通期间，所述补偿电路接收第一抽头信号并以与所述第一抽头信号相对应的调节值调整所述第二信号对或所述第三信号对。

12.如权利要求1所述的数据接收电路，其特征在于，所述放大电路包括：

第一放大电路，被配置为，接收所述输入数据和所述第一参考电压，并放大所述输入数据的电压以及所述第一参考电压之间的压差并输出所述第二信号对；

第二放大电路，被配置为，接收所述输入数据和所述第二参考电压，并放大所述输入数据的电压以及所述第二参考电压之间的压差并输出所述第三信号对。

13.如权利要求12所述的数据接收电路，其特征在于，所述第一放大电路的电路结构和所述第二放大电路的电路结构相同。

14.如权利要求12所述的数据接收电路，其特征在于，所述第一放大电路包括：

第一NMOS管，所述第一NMOS管的栅极接收所述输入数据，漏极通过第一电阻连接工作电源，且所述第一NMOS管的漏极输出第二数据信号，源极耦接地端；

第二NMOS管，所述第二NMOS管的栅极接收所述第一参考电压，漏极通过第二电阻连接所述工作电源，且所述第二NMOS管的漏极输出第二参考数据信号，源极耦接地端，所述第二参考数据信号和所述第二数据信号构成所述第二信号对。

15.如权利要求12所述的数据接收电路，其特征在于，所述第二放大电路包括：

第三NMOS管，所述第三NMOS管的栅极接收所述输入数据，漏极通过第三电阻连接工作电源，且所述第三NMOS管的漏极输出第三数据信号，源极耦接地端；

第四NMOS管，所述第四NMOS管的栅极接收所述第二参考电压，漏极通过第四电阻连接所述工作电源，且所述第四NMOS管的漏极输出第三参考数据信号，源极耦接地端，所述第三参考数据信号和所述第三数据信号构成所述第三信号对。

16.一种半导体装置，其特征在于，包括：如权利要求1-15任一项所述的数据接收电路。

17.如权利要求16所述的半导体装置，其特征在于，所述半导体装置包括存储芯片。