CN117373498A - 数据接收电路及存储器 - Google Patents

Abstract

本公开实施例涉及半导体电路设计领域，提供一种数据接收电路及存储器，数据接收电路包括：比较电路被配置为，放大输入数据以及初始参考电压之间的压差，并输出双端信号作为放大的结果；多条数据路径，每条数据路径均接收双端信号，其中，第i数据路径被配置为，基于第i时钟采样，以获取第i比特数据，第i数据路径包括：调整电路被配置为，基于前第2比特数据至前第N比特数据调节双端信号之间的压差，以生成双端调节信号；采样电路被配置为，在第i时钟的有效期间，基于前第1比特数据，比较放大双端调节信号之间的电压差，并输出第i比特数据。

Description

数据接收电路及存储器

技术领域

本公开实施例涉及半导体电路设计领域，特别涉及一种数据接收电路及存储器。

背景技术

随着信号传输速率越来越快以及时钟频率的增大，输入数据信道损耗对信号质量的影响越来越大，使得存储器的信号在传输过程中更容易出现码间干扰(ISI，IntersymbolInterference)的问题。

ISI是指由于输入数据信道的带宽的限制而引起的先前传输的输入数据影响当前传输的输入数据的传输的现象。目前通常利用反馈均衡调节电路对输入数据信道进行补偿，以期降低码间干扰带来的不良影响，反馈均衡调节电路可以选择CTLE(ContinuousTime Linear Equalizer，连续线性均衡电路)或DFE(Decision Feedback Equalizer，判决反馈均衡电路)。

然而，目前的存储装置改善码间干扰的效果仍有待提高。

发明内容

本公开实施例提供一种数据接收电路及存储器，至少有利于改善存储器的码间干扰问题。

本公开一实施例提供了一种数据接收电路，包括：比较电路，接收初始输入数据和初始参考电压，被配置为，放大输入数据以及初始参考电压之间的压差，并输出双端信号作为放大的结果；多条数据路径，包括：按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为多条数据路径中的任一条数据路径，1≤i≤M，M≥2；每条数据路径均接收双端信号，其中，第i数据路径被配置为，基于第i时钟采样，以获取第i比特数据，第i数据路径包括：调整电路，接收第i比特数据之前的前第2比特数据至前第N比特数据，2≤N≤M，被配置为，基于前第2比特数据至前第N比特数据调节双端信号之间的压差，以生成双端调节信号；采样电路，接收双端调节信号、第i时钟和第i比特数据之前的前第1比特数据，被配置为，在第i时钟的有效期间，基于前第1比特数据，比较放大双端调节信号之间的电压差，并输出第i比特数据。

数据接收电路基于先前多bit的输入数据对当前输入数据的反馈调节，极大降低了ISI对当前输入数据的影响，且相对而言电路的面积尽可能的进行了压缩，并不会影响存储器的存储容量。

在一些实施例中，采样电路还接收第一参考电压和第二参考电压，其中，第一参考电压的电压值大于第二参考电压的电压值；基于前第1比特数据，比较放大双端调节信号之间的电压差，并输出第i比特数据，包括：基于前第1比特数据，选择通过第一参考电压和第二参考电压的压差调节第i比特数据的电压值等效增大或等效减小双端调节信号之间的电压差，并比较放大所述双端调节信号之间的电压差以输出所述第i比特数据。

在一些实施例中，双端调节信号包括第一调节子信号和第二调节子信号，采样电路包括：选择调整电路，被配置为，在第i时钟的有效期间，基于前第1比特数据的值，选择通过第一参考电压调节第一调节子信号所在支路的支路电流大小，并通过第二参考电压调节第二调节子信号所在支路的支路电流大小；或，通过第一参考电压调节第二调节子信号所在支路的支路电流大小，并通过第二参考电压调节第一调节子信号所在支路的支路电流大小；锁存电路，被配置为，基于第i时钟采样并锁存第i比特数据。

在一些实施例中，选择调整电路包括：第一NMOS管，控制端用于接收第一调节子信号，第一端连接锁存电路；第二NMOS管，控制端用于接收第二调节子信号，第一端连接锁存电路，第二端连接第一NMOS管的第二端；第一开关NMOS管，控制端用于接收电源电压，第一端连接第一NMOS管的第二端；第二开关NMOS管，控制端用于接收第i时钟，第一端连接第一开关NMOS管的第二端，第二端接地；第一调整NMOS管，控制端用于接收第一参考电压，第一端连接第二NMOS管的第一端；第二调整NMOS管，控制端用于接收第二参考电压，第一端连接第一NMOS管的第一端，第二端连接第一调整NMOS管的第二端；第三开关NMOS管，控制端用于接收前第1比特数据，第一端连接第二调整NMOS管的第二端；第四开关NMOS管，控制端用于接收第i时钟，第一端连接第三开关NMOS管的第二端，第二端接地；第三调整NMOS管，控制端用于接收第二参考电压，第一端连接第二NMOS管的第一端；第四调整NMOS管，控制端用于接收第一参考电压，第一端连接第一NMOS管的第一端，第二端连接第三调整NMOS管的第二端；第五开关NMOS管，控制端用于接收前第1比特数据的反相信号，第一端连接第四调整NMOS管的第二端；第六开关NMOS管，控制端用于接收第i时钟，第一端连接第五开关NMOS管的第二端，第二端接地。

在一些实施例中，锁存电路包括：第一PMOS管，第一端用于接收电源电压；第二PMOS管，第一端用于接收电源电压；第三NMOS管，控制端连接第一PMOS管的控制端，第一端连接第一PMOS管的第二端，第二端连接第一NMOS管的第一端；第四NMOS管，控制端连接第二PMOS管的控制端，，第一端连接第二PMOS管的第二端，第二端连接第二NMOS管的第二端；第三NMOS管的控制端还连接第四NMOS管的第一端，以作为锁存电路的第一输出端，第四NMOS管的控制端还连接第三NMOS管的第一端，以作为锁存电路的第二输出端，第一输出端用于输出第i比特数据，第二输出端用于输出第i比特数据的反相信号；第一复位PMOS管，控制端用于接收第i时钟，第一端用于接收电源电压，第二端连接第一PMOS管的第二端；第二复位PMOS管，控制端用于接收第i时钟，第一端用于接收电源电压，第二端连接第二PMOS管的第二端。

在一些实施例中，锁存电路还包括：第三复位PMOS管，控制端用于接收第i时钟，第一端用于接收电源电压，第二端连接第一NMOS管的第一端；第四复位PMOS管，控制端用于接收第i时钟，第一端用于接收电源电压，第二端连接第二NMOS管的第二端。

在一些实施例中，数据接收电路还包括：编码生成电路，被配置为，接收参考电压生成编码和前1比特数据对应的抽头编码，基于参考电压生成编码+抽头编码生成第一参考电压生成编码，基于参考电压生成编码-抽头编码生成第二参考电压生成编码；其中，第一参考电压生成编码用于生成第一参考电压，第二参考电压生成编码用于生成第二参考电压，抽头编码用于匹配前第1比特数据对应的电压调节步长。

在一些实施例中，数据接收电路还包括：电阻分压电路，被配置为，基于第一参考电压生成编码生成第一参考电压，并基于第二参考电压生成编码生成第二参考电压。

在一些实施例中，编码生成电路包括：产生电路，被配置为，生成初始参考电压生成编码；控制电路，被配置为，向第一处理电路和第二处理电路提供抽头编码；第一处理电路被配置为，基于初始参考电压生成编码+抽头编码，生成第一参考电压生成编码；第二处理电路被配置为，基于初始参考电压生成编码-抽头编码，生成第二参考电压生成编码。

在一些实施例中，产生电路被配置为，生成预设值的参考电压对应的参考电压生成编码，或识别所属存储器中模式寄存器的配置值以生成初始参考电压生成编码。在一些实施例中，产生电路包括：第一子产生电路，被配置为，识别所属存储器中模式寄存器的配置值以生成第一参考编码；第二子产生电路，被配置为，生成预设值的参考电压对应的第二参考编码；选择电路，被配置为，基于选择信号选择基于第一参考编码或第二参考编码生成初始参考电压生成编码。

在一些实施例中，产生电路被配置为，基于调试编码生成初始参考电压生成编码，其中，调试编码基于所属存储器在测试模式下眼图数据获取。

在一些实施例中，产生电路包括：第一子产生电路，被配置为，识别所属存储器中模式寄存器的配置值以生成第一参考编码；第二子产生电路，被配置为，基于调试编码生成第二参考编码；选择电路，被配置为，基于选择信号选择基于第一参考编码或第二参考编码生成参考电压生成编码。

本公开另一实施例提供了一种存储器，包括上述实施例提供的数据接收电路，至少有利于改善存储器的码间干扰问题。

在一些实施例中，N和M为4。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的基于双参考电压进行补偿的数据接收电路的结构示意图；

图2为本公开一实施例提供的数据接收电路的结构示意图；

图3为本公开一实施例提供的具备多个比较电路的结构示意图；

图4为本公开一实施例提供的比较电路的结构示意图；

图5为本公开一实施例提供的调整电路的结构示意图；

图6为本公开一实施例提供的一种基于双参考电压调整输出数据的数据接收电路的结构示意图；

图7为本公开一实施例提供的图6所示数据接收电路中采样电路的结构示意图；

图8为本公开一实施例提供的编码生成电路和电阻分压电路的结构示意图；

图9为本公开一实施例提供的第一种编码生成电路的结构示意图；

图10为本公开一实施例提供的第二种编码生成电路的结构示意图；

图11为本公开一实施例提供的第三种编码生成电路的结构示意图；

图12为本公开一实施例提供的第四种编码生成电路的结构示意图。

具体实施方式

由背景技术可知，目前的存储装置改善码间干扰的效果仍有待提高。

本公开一实施例提供一种数据接收电路，至少有利于改善存储器的码间干扰问题。

本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图1为本实施例提供的基于双参考电压进行补偿的数据接收电路的结构示意图，图2为本实施例提供的数据接收电路的结构示意图，图3为本实施例提供的具备多个比较电路的结构示意图，图4为本实施例提供的比较电路的结构示意图，图5为本实施例提供的调整电路的结构示意图，图6为本实施例提供的一种基于双参考电压调整输出数据的数据接收电路的结构示意图，图7为本实施例提供的图6所示数据接收电路中采样电路的结构示意图，图8为本实施例提供的编码生成电路和电阻分压电路的结构示意图，图9为本实施例提供的第一种编码生成电路的结构示意图，图10为本实施例提供的第二种编码生成电路的结构示意图，图11为本实施例提供的第三种编码生成电路的结构示意图，图12为本实施例提供的第四种编码生成电路的结构示意图，以下结合附图对本实施例提供的数据接收电路进行详细说明，具体如下：

数据接收电路可以应用于存储器，存储器可以为DRAM(Dynamic Random AccessMemory，动态随机存取存储器)或者SRAM(Static Random Access Memory，静态随机存取存储器两种)。在一些实施例中，数据接收电路可以应用于SDRAM(Synchronous DynamicRandom Access Memory，同步动态随机存取存储器)，SDRAM可以为DDR(Double Data Rate，双倍速率同步动态随机存储器)SDRAM，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。

根据先前传输的输入数据中参与DFE的输入数据的比特位数的不同，数据接收电路中的反馈均衡调节电路可以划分为1-tap、2-tap、3-tap和4-tap均衡电路，在具体应用中，反馈均衡调节电路甚至可以具有更多的tap(即tap数量可以大于4)，其中，tap为抽头，可以理解为，反馈调节均衡电路可以包括多个抽头调节电路，每一个抽头调节电路与一抽头信号对应，一抽头信号与先前传输的1比特输入数据对应，以根据抽头信号来调整当前传输的输入数据。具体地，1-tap均衡电路用于先前传输的前1比特输入数据对当前输入数据的调整，2-tap均衡电路用于先前传输的前2比特输入数据对当前输入数据的调整……n-tap均衡电路用于先前传输的前n比特输入数据对当前输入数据的调整。

由于DDR5中常用四相位时钟进行数据传输，因此，在本实施例中，采用4-tap均衡电路的示例对本实施例提供的数据接收电路进行说明，并不构成对本实施例的限定，在其他实施例中，可以对4-tap均衡电路拓展至n-tap均衡电路。

对于四相位时钟信号而言，时钟信号分别为CLK-0、CLK-90、CLK-180和CLK-270，其中，时钟信号CLK-0用于采样获取输入数据DQ-0，输入数据DQ-0先前传输的输入数据依次为：DQ-270、DQ-180、DQ-90、DQ-0、DQ-270……时钟信号CLK-90用于采样获取输入数据DQ-90，输入数据DQ-90先前传输的输入数据依次为：DQ-0、DQ-270、DQ-180、DQ-90、DQ-0……时钟信号CLK-180用于采样获取输入数据DQ-180，输入数据DQ-180先前传输的输入数据依次为：DQ-90、DQ-0、DQ-270、DQ-180、DQ-90……时钟信号CLK-270用于采样获取输入数据DQ-270，输入数据DQ-270先前传输的输入数据依次为：DQ-180、DQ-90、DQ-0、DQ-270、DQ-180……

对于判决反馈均衡电路DFE的工作原理，简单可以理解为通过调节参考电压的电压值，以避免数据接收电路的采样错误。由于外部输入数据的变化引起数据接收电路中电平的变化并非瞬间完成(数据接收电路中电平的变化达到数据的变化需要一定的时间)，数据传输的速率加快或时钟信号的频率提高都会导致数据接收电路中电平的变化时间降低。例如，外部输入数据由“0”跳变至“1”时，由于数据接收电路中电平的变化时间降低，使得数据接收电路中电平在理想状况下需要上拉至0.8，而实际只能上拉至0.6，此时通过降低参考电压，保证实际电平0.6仍大于参考电压，数据接收电路可采样获取高电平的输入数据；再例如，外部输入数据由“1”跳变至“0”时，由于数据接收电路中电平的变化时间降低，使得数据接收电路中电平在理想情况下需要下拉至0.1，而实际只能下拉至0.3，此时通过增大参考电压，保证实际电平0.3仍小于参考电压，数据接收电路可采样获取低电平的输入数据。

在一些实施例中，参考图1，数据接收电路包括比较电路10以及四条数据路径20，四条数据路径20分别用于采样初始输入数据DQ，以获取输入数据DQ-0、DQ-90、DQ-180和DQ-270(DQ-0和DQ-90之间的相位差为90°，DQ-90和DQ-180之间的相位差为90°，DQ-180和DQ-270之间的相位差为90°，DQ-270和DQ-0之间的相位差为90°)，以下说明以获取输入数据DQ-0的数据路径为例进行举例说明，本领域技术人员可以对相应信号进行替换以获取其他数据路径的具体实现方式，本实施例不再赘述。

具体地，比较电路10用于接收外部输入的初始输入数据DQ和参考电压Vref_ADD/Vref_SUB，并放大初始输入数据DQ与参考电压Vref_ADD/Vref_SUB之间的电压差，以生成双端信号SS1/SS2，双端信号SS1/SS2输入至数据路径20中，数据路径20包括调整电路21和采样电路22；其中，调整电路21用于根据先前传输的第二比特数据以及之前传输的输入数据对双端信号SS1/SS2进行微调以输出双端调整数据SS3/SS4，采样电路22基于时钟信号CLK-0对双端调整数据SS3/SS4进行采样以生成备选数据DQ-0-ADD/DQ-0-SUB，然后选择器30基于先前第1比特数据DQ-270进行选择基于备选数据DQ-0-ADD或备选数据DQ-0-SUB获取输入数据DQ-0。

更具体地，备选数据DQ-0-ADD基于参考电压Vref-ADD生成，备选数据DQ-0-SUB基于参考电压Vref-SUB生成，选择器30基于先前第1比特数据DQ-270选择不同的备选数据DQ-0-ADD/DQ-0-SUB以获取输入数据DQ-0，即选择基于参考电压Vref-ADD或参考电压Vref-SUB的采样结果。

对于图1示例的数据接收电路10而言，数据接收电路基于先前多bit的输入数据对当前输入数据的反馈调节，极大降低了ISI对当前输入数据的影响，但电路的面积可能较大，在实际应用中可能会占据较大的存储器版图，可能会影响存储器的存储容量，且数据接收电路10对于同一输入数据，基于参考电压Vref_ADD/Vref_SUB进行了两次采样，导致电路的功耗也较大。

在一些实施例中，参考图2，数据接收电路包括比较电路101和多条数据路径102。

对于比较电路101，比较电路101用于接收初始输入数据DQ和初始参考电压Vref，比较电路101被配置为，放大初始输入数据DQ以及初始参考电压Vref之间的压差，并输出双端信号SS1/SS2作为放大的结果。

对于比较电路101的放大原理，在一个例子中，参考图4，比较电路101包括均衡电路110和第一放大电路120，均衡电路110被配置为比较初始输入数据DQ以及初始参考电压Vref之间的压差以提升初始输入数据DQ的高频增益，并输出初始差分信号对OUT1_N/OUT1_P，第一放大电路120被配置为，放大初始差分信号对OUT1_N/OUT1_P之间的压差，并输出双端信号SS1/SS2；其中，双端信号SS1/SS2包括第一双端子信号SS1和第二双端子信号SS2。需要说明的是图4示例的比较电路101仅包括两级放大电路(均衡电路110也可视为一级放大)，在其他实施例中，还可以在第一放大电路120的输入端或输出端继续连接多级放大电路以进一步放大双端信号SS1/SS2之间的压差，通过多级的放大，可以减小或避免其他因素干扰对初始输入数据DQ传输准确性的影响。

在一个例子中，均衡电路110包括电阻R1、R2和R3，NMOS MN1和MN2，均衡电容C，电流源I1和I2；具体地，MN1的漏端作为节点net1连接R1的一端子，R1的另一端子用于接收电源电压VDD，MN1的源端连接I1的第一端，I1的第二端接地，MN1的栅端用于接收初始参考电压Vref，MN2的漏端作为节点net2连接R2的一端子，R2的另一端子一用于接收电源电压VDD，MN2的源端连接I2的第一端，I2的第二端接地，MN2的栅端用于接收初始输入信号DQ，R3和C并联于MN1和MN2的源端。其中，R3和C并联可以给高频电路在高频赋予零点，使得均衡电路110对应的频谱图在高频呈现出升压效果，从而提升高频增益，以抵消在数据接收信道引入的频率损失。

均衡电路110可以在连续时间内对初始输入信号DQ进行补偿，以补偿初始输入信号的频率损失。在一些实施例中，均衡电路110还可以包括连续时间线性均衡器(CTLE，Continuous Time Linear Equalizer)，连续时间线性均衡指在连续时间内对有损的信号进行补偿。

对于均衡电路110的输入输出关系而言，当初始输入信号DQ的电压大于初始参考电压Vref的电压，MN2的开启程度大于MN1的开启程度，net2的节点电压下降速度大于net1的节点电压下降速度，使得net2的输出电压OUT1_N小于net1的输出电压OUT1_P；当初始输入信号DQ的电压小于初始参考电压Vref的电压，MN1的开启程度大于MN2的开启程度，net1的节点电压下降速度大于net2的节点电压下降速度，使得net1的输出电压OUT1_P小于net2的输出电压OUT1_N。

在一个例子中，第一放大电路120可以为基于电流模式的增益放大器，通过改变偏置电流的大小，可以改变低频增益；继续参考图4，第一放大电路120包括电阻R4和R5，NMOSMN3和MN4，电流源I3；具体地，MN3的漏端作为节点net3连接R4的一端子，R4的另一端子用于接收电源电压VDD，MN3的源端连接I3的第一端，I3的第二端接地，MN3的栅端连接net2，MN4的漏端作为节点net4连接R5的一端子，R5的另一端子用于接收电源电压VDD，MN4的源端连接I3的第一端，MN4的栅端连接net1。其中，电流源I3的大小可以为恒定的，也可以为可调的。在具体应用中，电流源I3可以为由偏置电压控制的NMOS管构成。在一个例子中，若无需改变第一放大电路120的低频增益，则MN3和MN4的漏端可以直接接地。

对于双端信号SS1/SS2而言，双端信号SS1/SS2包括第一双端信号子信号SS1和第二双端子信号SS2，而第一双端信号子信号SS1和第二双端子信号SS2的电压大小关系则基于初始输入信号DQ的电压和初始参考电压Vref的电压输入关系确定。

对于第一放大电路102的输入输出关系而言，当初始输入信号DQ的电压大于初始参考电压Vref的电压，net2的输出电压OUT1_N小于net1的输出电压OUT1_P，MN4的开启程度大于MN3的开启程度，net4的节点电压下降速度大于net3的节点电压下降速度，使得net4输出的第二双端子信号SS2的电压小于net3输出的第一双端子信号SS1的电压；当初始输入信号DQ的电压小于初始参考电压Vref的电压，net1的输出电压OUT1_P小于net2的输出电压OUT1_N，MN3的开启程度大于MN4的开启程度，net3的节点电压下降速度大于net4的节点电压下降速度，使得net3输出的第一双端子信号SS1的电压小于net4输出的第二双端子信号SS2的电压。

在一些实施例中，参考图3，数据接收电路中包括的比较电路101的数量为两个或者多个，每个比较电路101都被配置为，放大初始输入数据DQ以及初始参考电压Vref之间的压差，并输出双端信号SS1/SS2作为放大的结果。

其中，每个比较电路101用于为至少一条数据路径102提供双端信号SS1/SS2，图3示例中，每个比较电路101用于为两条数据路径提供双端信号SS1/SS2，相比于图2示例中单个比较电路101用于为四条数据路径提供双端信号SS1/SS2，使得每个比较电路101输出的双端信号SS1/SS2的负载比较小，数据接收电路最终获取的输入数据的信号质量会更好。

需要说明的是，图3示例仅用于说明数据接收电路中可以设置两个及以上的比较电路101，并不对比较电路101的数量进行限定，在具体应用中，本领域技术人员可以根据数据路径102的数量合理设置比较电路101的数量，从而获取质量较好的输入数据。

继续参考图2，多条数据路径102包括按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为多条数据路径中的任一条数据路径，每条数据路径102均接收双端信号SS1/SS2，其中，第i数据路径被配置为，基于第i时钟采样，以获取第i比特数据。结合上述四相位时钟的示例而言，第1数据路径用于根据时钟信号CLK-0采样以获取第1比特数据，即DQ-0，第2数据路径用于根据时钟信号CLK-90采样以获取第2比特数据，即DQ-90，第3数据路径用于根据时钟信号CLK-180采样以获取第3比特数据，即DQ-180……以下说明以获取输入数据DQ-0的数据路径为例进行举例说明，本领域技术人员可以对相应信号进行替换以获取其他数据路径的具体实现方式，本实施例不再赘述。

第i数据路径102包括调整电路201和采样电路202，其中，调整电路201用于接收第i比特数据之前的前第2比特数据至前第N比特数据，2≤N≤M，调整电路201被配置为，基于前第2比特数据至前第N比特数据调节双端信号SS1/SS2之间的压差，以生成双端调节信号SS3/SS4；采样电路202，用于接收双端调节信号SS3/SS4、第i时钟和第i比特数据之前的前第1比特数据，采样电路202被配置为，在第i时钟的有效期间，基于前第1比特数据，比较放大双端调节信号SS3/SS4之间的电压差，并输出第i比特数据。

对于第1数据路径102而言，调整电路201用于接收DQ-0之前的前第2比特数据至前第N比特数据，即DQ-270之前的输入数据，依次包括DQ-180、DQ-90、DQ-0……，调整电路201被配置为，基于DQ-270之前的输入数据调节双端信号SS1/SS2之间的压差，以生成双端调节信号SS3/SS4；采样电路202用于接收双端调节信号SS3/SS4、时钟信号CLK-0和DQ-0之前的前第1比特数据，即DQ-270，采样电路202被配置为，在时钟信号CLK-0的有效期间，基于DQ-270比较放大双端调节信号SS3/SS4之间的电压差，并输出DQ-0。

对于调整电路201的工作原理，在一个例子中，参考图5，调整电路201包括第二放大电路310和多个子调整电路320。

第二放大电路310可以为基于电流模式的增益放大器，通过改变偏置电流的大小，可以改变低频增益；继续参考图5，第二放大电路310包括电阻R6和R7，NMOS MN5和MN6，电流源I4；具体地，MN5的漏端作为节点net5连接R6的一端子，R6的另一端子用于接收电源电压VDD，MN5的源端连接I4的第一端，I4的第二端接地，MN5的栅端用于接收第一双端子信号SS1，MN6的漏端作为节点net6连接R7的一端子，R7的另一端子用于接收电源电压VDD，MN6的源端连接I4的第一端，MN6的栅端用于接收第二双端子信号SS2，节点net5和节点net6用于输出双端调节信号SS3/SS4。其中，电流源I4的大小可以为恒定的，也可以为可调的。在具体应用中，电流源I4可以为由偏置电压控制的NMOS管构成。在一个例子中，若无需改变第二放大电路310的低频增益，则MN5和MN6的漏端可以直接接地。

对于双端调节信号SS3/SS4而言，双端调节信号SS3/SS4包括第一调节子信号SS3和第二调节子信号SS4，而第一调节子信号SS3和第二调节子信号SS4的电压大小关系则基于第一双端信号子信号SS1的电压和第二双端子信号SS2的电压输入关系确定。

对于第二放大电路310的输入输出关系而言，当第一双端子信号SS1的电压大于第二双端子信号SS2的电压，MN5的开启程度大于MN6的开启程度，使得net5的节点电压小于net6的节点电压，即第二调节子信号SS4的电压小于第一调节子信号SS3的电压；当第一双端子信号SS1的电压小于第二双端子信号SS2的电压，MN5的开启程度小于MN6的开启程度，使得net5的节点电压大于net6的节点电压，即第二调节子信号SS4的电压大于第一调节子信号SS3的电压。

多个子调节电路320中每一个子调节电路320用于对应之前的1比特数据，即用于输出DQ-0的数据路径102而言，多个子调节电路320分别用于对应之前的DQ-180、DQ-90和DQ-0……继续参考图5，在一个例子中，对于最左侧的子调节电路320而言，子调节电路320包括两个支路，每一支路都包括两个开关晶体管，其中一个开关晶体管用于接收第一驱动信号QD1，另一个开关晶体管用于接收DQ-180或其反相信号DQ-180-。

对于第一驱动信号QD1，第一驱动信号QD1用于开启对应的子调节电路320，对于图5示例而言，当第一驱动信号QD1有效时，最左侧的子调节电路320开启，双端调节信号SS3/SS4基于DQ-180微调；同理，第二驱动信号QD2用于开启中间的子调节电路320，当第二驱动信号QD2有效时，中间的子调节电路320开启，双端调节信号SS3/SS4基于DQ-90微调；同理，第三驱动信号QD3用于开启最右侧的子调节电路320，当第三驱动信号QD3有效时，最右侧的子调节电路320开启，双端调节信号SS3/SS4基于DQ-0微调。

具体地，当DQ-180为低电平时，基于前文ISI调节原理可知，对于当前数据DQ-0而言需要降低初始参考电压Vref的值，对于图5的电路而言，DQ-180-所在的支路导通，对net5节点电压下拉，变相降低了第二调节子信号SS4的值，等效于增大了第一双端信号SS1的值，进一步等效于增大了初始数据DQ的值，即降低了初始参考电压Vref的值；当DQ-180为高电平时，基于前文ISI调节原理可知，对于当前数据DQ-0而言需要提高初始参考电压Vref的值，对于图5的电路而言，DQ-180所在的支路导通，对net6节点电压下拉，变相降低了第一调节子信号SS3的值，等效于增大了第二双端信号SS2的值，进一步等效于增大了初始参考电压Vref的值。

对于图5其他的子调节电路320而言，其工作原理与最左侧的子调节电路320的相同，本领域技术人员可以基于上述论述进行数据流的替换，本实施例不再赘述。

对于采样电路202而言，采样电路202基于时钟CLK-0采样双端调节信号SS3/SS4输出DQ-0，且在采样的过程基于前第1比特数据，比较放大并调节双端调节信号SS3/SS4之间的电压差，以考量前第1比特数据对当前输入数据的影响，从而解决ISI的问题。

对于图5示例的数据接收电路，数据接收电路基于先前多bit的输入数据对当前输入数据的反馈调节，极大降低了ISI对当前输入数据的影响，且相对而言电路的面积尽可能的进行了压缩，并不会影响存储器的存储容量。

在一些实施例中，参考图6，采样电路202还接收第一参考电压Vref1和第二参考电压Vref2，其中，第一参考电压Vref1和电压值大于第二参考电压Vref2的电压值。采样电路202基于前1比特数据，比较放大双端调节信号SS3/SS4之间的电压差，并输出第i比特数据，包括：基于前第1比特数据，选择通过第一参考电压Vref1和第二参考电压Vref2的压差等效增大或等效减小双端调节信号SS3/SS4之间的电压差，并比较放大双端调节信号SS3/SS4之间的电压差以输出第i比特数据。

具体参考图7，采样电路202包括：选择调整电路330和锁存电路340；其中，选择调整电路330被配置为，在第i时钟的有效期间，基于前第i比特数据的值，选择通过第一参考电压Vref1调节第一调节子信号SS3所在支路的支路电流大小，并通过第二参考电压Vref2调节第二调节子信号SS4所在支路的支路电流大小；或，通过第一参考电压Vref1调节第二调节子信号SS4所在支路的支路电流大小，并通过第二参考电压Vref2调节第一调节子信号SS3所在支路的支路电流大小，锁存电路340被配置为，基于第i时钟采样并锁存第i比特数据。

对于选择调整电路330，选择调整电路330包括：第一NMOS管N01，控制端用于接收第一调节子信号SS1，第一端连接锁存电路340；第二NMOS管N02，控制端用于接收第二调节子信号SS2，第一端连接锁存电路340，第二端连接第一NMOS管N01的第二端；第一开关NMOS管KN01，控制端用于接收电源电压VDD，第一端连接第一NMOS管N01的第二端；第二开关NMOS管KN02，控制端用于接收第i时钟，第一端连接第一开关NMOS管KN01的第二端，第二端接地；第一调整NMOS管TN01，控制端用于接收第一参考电压Vref1，第一端连接第二NMOS管N02的第一端；第二调整NMOS管TN02，控制端用于接收第二参考电压Vref2，第一端连接第一NMOS管N01的第一端，第二端连接第一调整NMOS管TN01的第二端；第三开关NMOS管KN03，控制端用于接收前第1比特数据，第一端连接第二调整NMOS管TN02的第二端；第四开关NMOS管KN04，控制端用于接收第i时钟，第一端连接第三开关NMOS管KN03的第二端，第二端接地；第三调整NMOS管TN03，控制端用于接收第二参考电压Vref2，第一端连接第二NMOS管N02的第一端；第四调整NMOS管TN04，控制端用于接收第一参考电压Vref1，第一端连接第一NMOS管N01的第一端，第二端连接第三调整NMOS管TN03的第二端；第五开关NMOS管KN05，控制端用于接收前第1比特数据的反相信号，第一端连接第四调整NMOS管TN04的第二端；第六开关NMOS管KN06，控制端用于接收第i时钟，第一端连接第五开关NMOS管KN05的第二端，第二端接地。

对于锁存电路340，锁存电路340包括：第一PMOS管P01，第一端用于接收电源电压VDD；第二PMOS管P02，第一端用于接收电源电压VDD；第三NMOS管N03，控制端连接第一PMOS管P01的控制端，第一端连接第一PMOS管P01的第二端，第二端连接第一NMOS管N01的第一端；第四NMOS管N04，控制端连接第二PMOS管P02的控制端，第一端连接第二PMOS管P02的第二端，第二端连接第二NMOS管N02的第一端；第三NMOS管N03的控制端还连接第四NMOS管N04的第一端，以作为锁存电路340的第一输出端OUT，第四NMOS管N04的控制端还连接第三NMOS管N03的第一端，以作为锁存电路340的第二输出端OUTB，第一输出端用于输出第i比特数据，第二输出端用于输出第i比特数据的反相信号；第一复位PMOS管FP01，控制端用于接收第i时钟，第一端用于接收电源电压VDD，第二端连接第一PMOS管P01的第二端；第二复位PMOS管FP02，控制端用于接收第i时钟，第一端用于接收电源电压VDD，第二端连接第二PMOS管P02的第二端。

对于采样电路202的工作原理如下：当CLK-0为低，即第i时钟无效时，则当前不生成输入数据DQ-0，第二开关NMOS管KN02、第四开关NMOS管KN04和第六开关NMOS管KN06都关断，选择调整电路330关断，第一复位PMOS管FP01和第二复位PMOS管FP02导通，以复位采样电路202。当CLK-0为高，即第i时钟有效时，则当前需要生成输入数据DQ-0。

若初始输入数据DQ的电压值大于初始参考电压Vref的电压值，基于前文内容可知，此时第一调节子信号SS3的电压值大于第二调节子信号SS4的电压值，第一开关NMOS管KN01基于电源电压VDD导通，第二开关NMOS管KN02基于CLK-0导通，使得第三NMOS管N03的第二端电位小于第四NMOS管子N04的第二端电位，对于锁存电路340而言，理想情况下，第一输出端OUT的电位大于第二输出端OUTB的电位，DQ-0为高电平。

若前第1比特数据DQ-270为高电平，第三开关NMOS管KN03导通，第四开关NMOS管KN04基于CLK-0导通，此时第二调节NMOS管TN02下拉第三NMOS管N03的第二端电位，第一调节NMOS管TN01下拉第四NMOS管N04的第二端电位，且第一参考电压Vref1的电压值大于第二参考电压Vref2的电压值，第一调节NMOS管TN01的下拉能力大于第二调节NMOS管TN02的下拉能力，使得第三NMOS管N03的第二端电位的下降程度小于第四NMOS管子N04的第二端电位的下降程度，等效于增大了初始参考电压Vref的值，但由于前1比特数据DQ-270为高电平，DQ-0仍需采样为高电平，初始输入数据DQ的变化不大，增大的初始参考电压Vref并不影响数据接收电路的采样，DQ-0仍采样为低电平。

若前第1比特数据DQ-270为低电平，第五开关NMOS管KN05导通，第六开关NMOS管KN06基于CLK-0导通，此时第四调节NMOS管TN04下拉第三NMOS管N03的第二端电位，第三调节NMOS管TN03下拉第四NMOS管N04的第二端电位，且第一参考电压Vref1的电压值大于第二参考电压Vref2的电压值，第四调节NMOS管TN04的下拉能力大于第三调节NMOS管TN03的下拉能力，使得第三NMOS管N03的第二端电位的下降程度大于第四NMOS管子N04的第二端电位的下降程度，等效于降低了初始参考电压Vref的值，以使得上升的初始输入数据DQ能在较短的变化时间内，上升至电压值大于初始参考电压Vref的电压值，从而保证实际情况下第三NMOS管N03的第二端电位小于第四NMOS管子N04的第二端电位，对于锁存电路340而言，第一输出端OUT的电位大于第二输出端OUTB的电位，DQ-0为高电平。

若初始输入数据DQ的电压值小于初始参考电压Vref的电压值，基于前文内容可知，此时第一调节子信号SS3的电压值小于第二调节子信号SS4的电压值，第一开关NMOS管KN01基于电源电压VDD导通，第二开关NMOS管KN02基于CLK-0导通，使得第三NMOS管N03的第二端电位大于第四NMOS管子N04的第二端电位，对于锁存电路340而言，理想情况下，第一输出端OUT的电位小于第二输出端OUTB的电位，DQ-0为低电平。

若前第1比特数据DQ-270为高电平，第三开关NMOS管KN03导通，第四开关NMOS管KN04基于CLK-0导通，此时第二调节NMOS管TN02下拉第三NMOS管N03的第二端电位，第一调节NMOS管TN01下拉第四NMOS管N04的第二端电位，且第一参考电压Vref1的电压值大于第二参考电压Vref2的电压值，第一调节NMOS管TN01的下拉能力大于第二调节NMOS管TN02的下拉能力，使得第三NMOS管N03的第二端电位的下降程度小于第四NMOS管子N04的第二端电位的下降程度，等效于增大了初始参考电压Vref的值，以使得下降的初始输入数据DQ能在较短的变化时间内，下降至电压值小于初始参考电压Vref的电压值，从而保证实际情况下第三NMOS管N03的第二端电位大于第四NMOS管子N04的第二端电位，对于锁存电路340而言，第一输出端OUT的电位小于第二输出端OUTB的电位，DQ-0为低电平。

若前第1比特数据DQ-270为低电平，第五开关NMOS管KN05导通，第六开关NMOS管KN06基于CLK-0导通，此时第四调节NMOS管TN04下拉第三NMOS管N03的第二端电位，第三调节NMOS管TN03下拉第四NMOS管N04的第二端电位，且第一参考电压Vref1的电压值大于第二参考电压Vref2的电压值，第四调节NMOS管TN04的下拉能力大于第三调节NMOS管TN03的下拉能力，使得第三NMOS管N03的第二端电位的下降程度大于第四NMOS管子N04的第二端电位的下降程度，等效于降低了初始参考电压Vref的值，但由于前1比特数据DQ-270为低电平，DQ-0仍需采样为低电平，初始输入数据DQ的变化不大，减小的初始参考电压Vref并不影响数据接收电路的采样，DQ-0仍采样为低电平。

需要说明的是，对于图7所示电路，对于同一输入数据，仅进行了一次采样，使得应用该电路的数据接收电路的功耗也相应减小。

继续参考图7，在一些实施例中，锁存电路340还包括：第三复位晶体管FP03，控制端用于接收第i时钟，第一端用于接收电源电压VDD，第二端连接第一NMOS管N01的第一端；第四复位晶体管FP04，控制端用于接收第i时钟，第一端用于接收电源电压VDD，第二端连接第二NMOS管N02的第二端；第三复位晶体管FP03和第四复位晶体管FP04用以在不生成输入数据时，即第i时钟无效时，进一步对锁存电路340进行复位。

在一些实施例中，参考图8，数据接收电路还包括：编码生成电路103，编码生成电路103被配置为，接收参考电压生成编码和前1比特数据对应的抽头编码BM，基于参考电压生成编码+抽头编码BM生成第一参考电压生成编码code1，基于参考电压生成编码-抽头编码BM生成第二参考电压生成编码code2；其中，第一参考电压生成编码code1用于生成第一参考电压Vref1，第二参考电压生成编码code2用于生成第二参考电压Vref2，抽头编码BM用于匹配前1比特数据DQ-C对应的电压调节步长。

其中，参考电压生成编码可以为存储器中模式寄存器的配置值MR10 OP<7:0>，也可以为存储器厂商自行配置，编码生成电路103用于识别模式寄存器中的配置值MR10 OP<7:0>以获取参考电压生成编码，抽头编码BM的值对应于前1比特数据的影响大小，即控制前1比特数据对当前数据的调节程度，以更好地解决存储器ISI的问题。

在一些实施例中，存储器的寄存器中存储有多个抽头编码BM，存储器基于码间干扰的强弱，控制寄存器输出不同的抽头编码BM，以实现生成前1比特数据所对应的抽头编码BM，其中存储器码间干扰的强弱取决于传输数据的频率和数据传输信道的信道质量。

继续参考图8，在一些实施例中，数据接收电路还包括：电阻分压电路104，电阻分压电路104被配置为，基于第一参考电压生成编码code1生成第一参考电压Vref1，并基于第二参考电压生成编码code2生成第二参考电压Vref2。

具体地，电阻分压电路104为多个电阻串联的于电源电压VDD与地之间的分压电路，通过不同的电压生成编码指示电阻分压电路104中的不同输出节点进行输出，以输出电压值位于0～VDD之间的第一参考电压Vref1和第二参考电压Vref2。

对于编码生成电路103，参考图9，编码生成电路103包括产生电路401、识别电路402、第一处理电路403和第二处理电路404。其中，产生电路401被配置为，识别参考电压生成编码，以生成初始参考电压生成编码code。控制电路402，被配置为，向第一处理电路403和第二处理电路404提供抽头编码BM。第一处理电路403被配置为，基于初始参考电压生成编码code+抽头编码BM生成第一参考电压生成编码code1。第二处理电路404被配置为，基于初始参考电压生成编码code-抽头编码BM生成第二参考电压生成编码code2。

在一些实施例中，参考电压生成编码可以为所属存储器中模式寄存器的配置值MR10OP<7:0>，在该示例中，产生电路401复用已有的参考电压生成逻辑，节省编码生成电路的面积。

在一个例子中，假设初始参考电压生成编码code用于生成0.6VDD，第一参考电压生成编码code1和第二参考电压生成编码的调节范围为0～±0.2VDD，此时电阻分压电路104生成的第一参考电压Vref1的电压范围为0.6VDD～0.8VDD，第二参考电压Vref2的电压范围为0.4VDD～0.6VDD。

在一些实施例中，编码生成电路103还用于生成固定的参考电压，以增大电阻分压电路104的灵活性，参考图10，产生电路601还被配置为，生成预设值的参考电压对应的参考电压生成编码，或识别所属存储器中模式寄存器的配置值MR10 OP<7:0>以生成初始参考电压生成编码code。

在一个例子中，假设所属存储器中模式寄存器的配置值MR10 OP<7:0>生成的初始参考电压生成编码用于生成0.6VDD，固定值的参考电压生成的初始参考电压生成编码用于生成0.5VDD，第一参考电压生成编码code1和第二参考电压生成编码的调节范围为0～±0.2VDD，此时电阻分压电路104生成的第一参考电压Vref1的电压范围为0.5VDD～0.8VDD，第二参考电压Vref2的电压范围为0.3VDD～0.6VDD，电阻分压电路104产生的第一参考电压Vref1的电压范围和第二参考电压Vref2的电压范围更大，灵活性更好。

具体地，产生电路601包括第一子产生电路610、第二子产生电路620和选择电路630；其中，第一子产生电路601被配置为，识别所述存储器中模式寄存器的配置值MR10OP<7:0>以生成第一参考编码。第二子产生电路620被配置为，生成预设值的参考电压对应的第二参考编码，其中，预设值的参考电压对应的第二参考编码通过接收编码A实现。选择电路630被配置为，基于选择信号Sel选择基于第一参考编码或第二参考编码会生成初始参考电压生成编码code。

需要说明的是，图10示例中的控制电路602、第一处理电路603和第二处理电路604分别对应于图9示例中的识别电路402、第一处理电路403和第二处理电路404，相应说明参考对于图9示例的描述，本实施例不再赘述。

在一些实施例中，参考图11，产生电路701被配置为，基于调试编码code4生成初始参考电压生成编码code，其中，调试编码code4基于所属存储器在测试模式下眼图数据获取，以存储器眼图最佳的初始参考电压Vref。在该示例中，由于产生电路701基于调试编码code4生成初始参考电压生成编码code，而调试编码code4基于所属存储器在测试模式下眼图数据获取，此时存储器ISI的防护效果最优，可以获取更好地数据眼图。

需要说明的是，图11示例中的控制电路702、第一处理电路703和第二处理电路704分别对应于图9示例中的识别电路402、第一处理电路403和第二处理电路404，相应说明参考对于图9示例的描述，本实施例不再赘述。

在一些实施例中，参考图12，编码生成电路103还用于结合图9和图11示例，即基于存储器中模式寄存器的配置值MR10 OP<7:0>或调试编码code4生成初始参考电压生成编码code。

具体地，产生电路801包括第一子产生电路810、第二子产生电路802和选择电路830；其中，第一子产生电路810被配置为，识别存储器中模式寄存器的配置值MR10OP<7:0>以生成第一参考编码。第二子产生电路802被配置为，基于调试编码code4生成第二参考编码。选择电路830被配置为，基于选择信号Sel选择基于第一参考编码或第二参考编码会生成初始参考电压生成编码code。

需要说明的是，图12示例中的控制电路802、第一处理电路803和第二处理电路804分别对应于图9示例中的识别电路402、第一处理电路403和第二处理电路404，相应说明参考对于图9示例的描述，本实施例不再赘述。

本实施例提供的数据接收电路基于先前多bit的输入数据对当前输入数据的反馈调节，极大降低了ISI对当前输入数据的影响，且相对而言电路的面积尽可能的进行了压缩，并不会影响存储器的存储容量；另外，数据接收电路对于同一输入数据，仅进行了一次采样，使得电路的功耗也相应减小。

需要说明的是，上述实施例所提供的数据接收电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的数据接收电路实施例。

本公开另一实施例提供一种存储器，包括上述实施例提供的数据接收电路，至少有利于改善存储器的码间干扰问题。

存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。

在一些例子中，N和M可以为4。

由前述分析可知，该存储器在改善码间干扰问题的同时，相对而言数据接收电路的面积尽可能的进行了压缩，并不会影响存储器的存储容量；另外，数据接收电路对于同一输入数据，仅进行了一次采样，使得电路的功耗也相应减小。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种数据接收电路，其特征在于，包括：

比较电路，接收初始输入数据和初始参考电压，被配置为，放大所述输入数据以及所述初始参考电压之间的压差，并输出双端信号作为放大的结果；

多条数据路径，包括：按自然数递增编号的第1数据路径至第M数据路径，第i数据路径为所述多条数据路径中的任一条所述数据路径，1≤i≤M，M≥2；

每条所述数据路径均接收所述双端信号，其中，所述第i数据路径被配置为，基于第i时钟采样，以获取第i比特数据，所述第i数据路径包括：

调整电路，接收所述第i比特数据之前的前第2比特数据至前第N比特数据，2≤N≤M，被配置为，基于所述前第2比特数据至前第N比特数据调节所述双端信号之间的压差，以生成双端调节信号；

采样电路，接收所述双端调节信号、所述第i时钟和所述第i比特数据之前的前第1比特数据，被配置为，在所述第i时钟的有效期间，基于所述前第1比特数据，比较放大所述双端调节信号之间的电压差，并输出所述第i比特数据。

2.根据权利要求1所述的数据接收电路，其特征在于，包括：

所述采样电路还接收第一参考电压和第二参考电压，其中，所述第一参考电压的电压值大于所述第二参考电压的电压值；

所述基于所述前第1比特数据，比较放大所述双端调节信号之间的电压差，并输出所述第i比特数据，包括：基于所述前第1比特数据，选择通过所述第一参考电压和所述第二参考电压的压差等效增大或等效减小所述双端调节信号之间的电压差，并比较放大所述双端调节信号之间的电压差以输出所述第i比特数据。

3.根据权利要求2所述的数据接收电路，其特征在于，所述双端调节信号包括第一调节子信号和第二调节子信号，所述采样电路包括：

选择调整电路，被配置为，在所述第i时钟的有效期间，基于所述前第1比特数据的值，选择通过所述第一参考电压调节所述第一调节子信号所在支路的支路电流大小，并通过所述第二参考电压调节所述第二调节子信号所在支路的支路电流大小；

或，通过所述第一参考电压调节所述第二调节子信号所在支路的支路电流大小，并通过所述第二参考电压调节所述第一调节子信号所在支路的支路电流大小；

锁存电路，被配置为，基于所述第i时钟采样并锁存所述第i比特数据。

4.根据权利要求3所述的数据接收电路，其特征在于，所述选择调整电路包括：

第一NMOS管，控制端用于接收所述第一调节子信号，第一端连接所述锁存电路；

第二NMOS管，控制端用于接收所述第二调节子信号，第一端连接所述锁存电路，第二端连接所述第一NMOS管的第二端；

第一开关NMOS管，控制端用于接收电源电压，第一端连接所述第一NMOS管的第二端；

第二开关NMOS管，控制端用于接收所述第i时钟，第一端连接所述第一开关NMOS管的第二端，第二端接地；

第一调整NMOS管，控制端用于接收所述第一参考电压，第一端连接所述第二NMOS管的第一端；

第二调整NMOS管，控制端用于接收所述第二参考电压，第一端连接所述第一NMOS管的第一端，第二端连接所述第一调整NMOS管的第二端；

第三开关NMOS管，控制端用于接收所述前第1比特数据，第一端连接所述第二调整NMOS管的第二端；

第四开关NMOS管，控制端用于接收所述第i时钟，第一端连接所述第三开关NMOS管的第二端，第二端接地；

第三调整NMOS管，控制端用于接收所述第二参考电压，第一端连接所述第二NMOS管的第一端；

第四调整NMOS管，控制端用于接收所述第一参考电压，第一端连接所述第一NMOS管的第一端，第二端连接所述第三调整NMOS管的第二端；

第五开关NMOS管，控制端用于接收所述前第1比特数据的反相信号，第一端连接所述第四调整NMOS管的第二端；

第六开关NMOS管，控制端用于接收所述第i时钟，第一端连接所述第五开关NMOS管的第二端，第二端接地。

5.根据权利要求4所述的数据接收电路，其特征在于，所述锁存电路包括：

第一PMOS管，第一端用于接收电源电压；

第二PMOS管，第一端用于接收电源电压；

第三NMOS管，控制端连接所述第一PMOS管的控制端，第一端连接所述第一PMOS管的第二端，第二端连接所述第一NMOS管的第一端；

第四NMOS管，控制端连接所述第二PMOS管的控制端，，第一端连接所述第二PMOS管的第二端，第二端连接所述第二NMOS管的第二端；

所述第三NMOS管的控制端还连接所述第四NMOS管的第一端，以作为所述锁存电路的第一输出端，所述第四NMOS管的控制端还连接所述第三NMOS管的第一端，以作为所述锁存电路的第二输出端，所述第一输出端用于输出所述第i比特数据，所述第二输出端用于输出所述第i比特数据的反相信号；

第一复位PMOS管，控制端用于接收所述第i时钟，第一端用于接收电源电压，第二端连接所述第一PMOS管的第二端；

第二复位PMOS管，控制端用于接收所述第i时钟，第一端用于接收电源电压，第二端连接所述第二PMOS管的第二端。

6.根据权利要求5所述的数据接收电路，其特征在于，所述锁存电路还包括：

第三复位PMOS管，控制端用于接收所述第i时钟，第一端用于接收电源电压，第二端连接所述第一NMOS管的第一端；

第四复位PMOS管，控制端用于接收所述第i时钟，第一端用于接收电源电压，第二端连接所述第二NMOS管的第二端。

7.根据权利要求1所述的数据接收电路，其特征在于，还包括：编码生成电路，被配置为，接收参考电压生成编码和前1比特数据对应的抽头编码，基于所述参考电压生成编码+所述抽头编码生成第一参考电压生成编码，基于所述参考电压生成编码-所述抽头编码生成第二参考电压生成编码；其中，所述第一参考电压生成编码用于生成第一参考电压，所述第二参考电压生成编码用于生成第二参考电压，所述抽头编码用于匹配所述前第1比特数据对应的电压调节步长。

8.根据权利要求7所述的数据接收电路，其特征在于，还包括：电阻分压电路，被配置为，基于所述第一参考电压生成编码生成第一参考电压，并基于所述第二参考电压生成编码生成第二参考电压。

9.根据权利要求7所述的数据接收电路，其特征在于，所述编码生成电路包括：

产生电路，被配置为，生成所述初始参考电压生成编码；

控制电路，被配置为，向第一处理电路和第二处理电路提供所述抽头编码；

所述第一处理电路被配置为，基于所述初始参考电压生成编码+所述抽头编码，生成所述第一参考电压生成编码；

所述第二处理电路被配置为，基于所述初始参考电压生成编码-所述抽头编码，生成所述第二参考电压生成编码。

10.根据权利要求9所述的数据接收电路，其特征在于，所述产生电路被配置为，生成预设值的参考电压对应的所述参考电压生成编码，或识别所属存储器中模式寄存器的配置值以生成所述初始参考电压生成编码。

11.根据权利要求10所述的数据接收电路，其特征在于，所述产生电路包括：

第一子产生电路，被配置为，识别所属存储器中模式寄存器的配置值以生成第一参考编码；

第二子产生电路，被配置为，生成预设值的参考电压对应的第二参考编码；

选择电路，被配置为，基于选择信号选择基于所述第一参考编码或所述第二参考编码生成所述初始参考电压生成编码。

12.根据权利要求9所述的数据接收电路，其特征在于，所述产生电路被配置为，基于调试编码生成所述初始参考电压生成编码，其中，所述调试编码基于所属存储器在测试模式下眼图数据获取。

13.根据权利要求12所述的数据接收电路，其特征在于，所述产生电路包括：

第一子产生电路，被配置为，识别所属存储器中模式寄存器的配置值以生成第一参考编码；

第二子产生电路，被配置为，基于所述调试编码生成第二参考编码；

选择电路，被配置为，基于选择信号选择基于所述第一参考编码或所述第二参考编码生成所述参考电压生成编码。

14.一种存储器，其特征在于，包括权利要求1～13任一项所述的数据接收电路。

15.根据权利要求14所述的存储器，其特征在于，所述N和M为4。