JPH08167840A

JPH08167840A - ディジタルｐｌｌ回路

Info

Publication number: JPH08167840A
Application number: JP6308557A
Authority: JP
Inventors: Katsuaki Matsufuji; 克明松藤; Hiroyuki Matsuoka; 弘之松岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-12-13
Filing date: 1994-12-13
Publication date: 1996-06-25

Abstract

(57)【要約】【目的】消費電力の増大や、回路の高速動作対応を計
ることなく、ＬＳＩへの高集積化、及び信号品質に応じ
たゲイン切換えることができるようなディジタルＰＬＬ
回路を提供する。【構成】位相制御回路１はマスタクロック信号ＭＣＫ
から生成したＰＬＬクロック信号とＥＦＭ信号とが同期
するようにＰＬＬクロック信号の幅をマスタクロック信
号ＭＣＫの半周期単位で調整する。速度検出回路２，３
はＥＦＭ信号のパルス幅をマスタクロック信号ＭＣＫで
計数することにより速度のずれを検出し、この速度ずれ
を基に、位相制御回路１はＰＬＬクロック信号の幾つか
のパルス幅を変化させて、ＰＬＬクロック信号の平均周
波数を回転速度ずれに比例して変化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はディジタルＰＬＬ回路
に関し、特に、コンパクトディスク（ＣＤ）またはミニ
ディスク（ＭＤ）などのＥＦＭ（Eight to Fourteen Mo
dulation) 信号を再生するために用いられるようなディ
ジタルＰＬＬ回路に関する。

【０００２】

【従来の技術】ＣＤやＭＤなどに関する再生用のＰＬＬ
回路は、たとえば特開平１−３０３６３０号公報や特開
平３−２１２８６０号公報などに記載されているよう
に、入力信号とＰＬＬ回路で生成したＰＬＬクロック信
号との位相差を電圧に変換し、電圧−周波数変換回路を
用いてＰＬＬ回路の周波数を変化させて同期を実現する
のが一般的である。また、これらと同じ原理でディジタ
ル化したディジタルＰＬＬ回路が特開平３−２８９８２
０号公報に記載されている。

【０００３】さらに、これらのＰＬＬ回路のもつ欠点を
改善する方法として、本発明前に本願出願人が特願平６
−１３６９４２号として出願したものがあり、この発明
により、発振回路で生成された固定周波数の信号を分周
したクロック信号と入力信号の位相差を計測し、その計
測結果に基づいて前記分周の比率を制御してクロック信
号と入力信号との同期をとるディジタルＰＬＬ回路を提
案している。

【０００４】

【発明が解決しようとする課題】上述のアナログＰＬＬ
においてゲインを切換えるなどの処理を行なうには、位
相差を電圧に変換するオペアンプの抵抗を切換えるなど
の操作が必要であり、回路規模が大きくなったり、温度
特性が問題になったりする。また、従来のディジタルＰ
ＬＬ回路においても、ディジタル制御発振器が必要であ
り、この部分をＬＳＩ内部に取込むことが非常に困難で
あるといった問題点があった。

【０００５】また、上述の提案しているディジタルＰＬ
Ｌ回路によれば、ＬＳＩへの高集積化が可能であって、
信号品質に応じてゲインを切換えることができるもの
の、位相差を低減させるために発振回路で生成される発
振周波数を十分に高くする必要があり、消費電力の増大
や、回路の高速動作対応を余儀なくされるといった問題
点があった。

【０００６】本発明は、消費電力の増大や、回路の高速
動作対応を計ることなく、ＬＳＩへの高集積化、及び信
号品質に応じたゲイン切換えが可能となるディジタルＰ
ＬＬ回路を提供すること目的とするものである。

【０００７】

【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の発明は、発振回路で生成された固
定周波数の信号を分周したクロック信号と、入力信号と
の位相差を計測し、その位相差に基づいて、前記分周の
比率を制御することによって前記入力信号と前記クロッ
ク信号との同期をとるディジタルＰＬＬ回路において、
位相差対分周比率の関係を可変設定するための設定手段
を設け、前記設定手段は、前記クロック信号の変化点
を、前記固定周波数の半周期単位で調整するものであ
る。

【０００８】請求項２記載の発明は、前記設定手段は、
前記入力信号と前記クロック信号との位相差を、固定周
波数の立ち上がりと立ち下がりの両方を用いて計数し、
両者を加算するものである。

【０００９】請求項３記載の発明は、前記設定手段は、
前記クロック信号の出力変化タイミングを、前記位相差
の値によって固定周波数の半周期分遅延させるものであ
る。

【００１０】請求項４記載の発明は、前記設定手段は、
前記クロック信号の出力変化タイミングを、前記位相差
の値によって固定周波数の立ち上がり又は立ち上がりか
ら選択するものである。

【００１１】

【作用】したがって、請求項１乃至請求項４記載の本発
明によれば、位相差対分周比率の関係をテーブル化し、
信号品質、たとえば位相差の大小に応じて最適値に設定
すると共に、クロック信号の変化点を固定周波数の半周
期単位で設定することにより、固定周波数の信号を分周
したクロック信号と入力信号との位相差に基づいて分周
の比率を制御することで位相同期を実現することができ
る。

【００１２】

【実施例】図１はこの発明の一実施例の全体の構成を示
すブロック図であり、図２はマスタクロック信号ＭＣＫ
とＥＦＭＩ信号とＰＬＬクロック信号とのタイミングを
示すタイムチャートであり、図３はＥＦＭＩ信号とＰＬ
Ｌクロック信号とのタイミングを示すタイムチャートで
ある。

【００１３】まず、図１乃至図３を参照して、この発明
の一実施例の全体の構成について説明する。ディジタル
ＰＬＬ回路は、位相制御回路１と速度検出回路２，３と
ジッタ検出回路４とを含む。ディジタルＰＬＬ回路は、
ＣＤまたはＭＤからの再生ＥＦＭ信号から同期クロック
としてＰＬＬクロック信号を生成する。ここで、ＥＦＭ
は、３Ｔ〜１１Ｔの幅の信号であり、ここで、１Ｔ＝２３６．２［ｎＳＥＣ］ＭＣＫ＝３３．８６８８［ＭＨｚ］１Ｔの長さはＭＣＫ，８クロック分である。

【００１４】位相制御回路１には外部からマスタクロッ
ク信号ＭＣＫとＥＦＭ信号とが与えられる。そして、位
相制御回路１は図２（ａ）に示すマスタクロック信号Ｍ
ＣＫから図２（ｃ）に示すＰＬＬクロック信号を生成
し、このＰＬＬクロック信号と図２（ｂ）に示すＥＦＭ
信号とが同期するように、ＰＬＬクロック信号の幅を調
整する。すなわち、位相制御回路１はＥＦＭ信号のエッ
ジ（↑または↓）から通常マスタクロック信号ＭＣＫを
８分周して生成しているＰＬＬクロック信号の↓エッジ
の時間を計数する。この計数値（図２（ｃ）のＴｅ）を
基にして、３の区間ＰＬＬクロック信号の「Ｈ」レベル
区間を補正する。この操作により、図２（ｃ）に示す
での位相ずれ量がで小さくなるようにされる。ここ
で、Ｔｃ／Ｔｅを位相補正ゲインと呼ぶ。位相制御回路
１は、ディスクの回転速度ずれを検出し、上述のの位
相補正以外のＰＬＬクロック信号の補正を行ない、ロッ
クレンジを広げたり、ラフサーボ時に用いる図１の速度
検出回路２，３からの速度ずれ検出データを基にして、
図３に示すように、８個のＰＬＬクロック信号の中でＮ
発の幅を変化させることによって、ＰＬＬクロック信号
の平均周波数を回転速度ずれに比例して変化させる。

【００１５】速度検出回路２，３では、ＥＦＭ信号のパ
ルス幅をマスタクロック信号ＭＣＫで計数することによ
り、速度のずれ検出を行なう。ＥＦＭ信号は３０ｎｓｅ
ｃ程度のジッタを含んでおり、また３Ｔ〜１１Ｔの各信
号はそれぞれ平均をとれば、理論値に対してオフセット
を持っている。これはイコライジングの特性によって現
われると思われる。この図１に示した実施例では、これ
らを考慮し、エッジからエッジの時間を計数することに
よって３Ｔ〜１１Ｔの判定を行ない、判別した信号の通
常速度時の幅からのずれ量を検出する。また、検出した
３Ｔ〜１１Ｔを加算し、７６８（３００Ｈｅｘ）Ｔ分に
なったときの、検出したずれ量の加算値から速度ずれを
算出する。

【００１６】ジッタ検出回路４は、速度検出回路２，３
で求められるＥＦＭ信号のパルス幅のうち、３Ｔのみを
取出し、マイクロコンピュータによって設定された或る
範囲内の幅の値に１０２４発中の何発が入るかで信号の
ばらつきの大小を判定する。図４は図１に示した位相制
御回路の具体的なブロック図である。図４において、カ
ウンタ１１，１２とセレクタ１３はＥＦＭＩ信号とＰＬ
Ｌクロック信号との位相差を検出する位相差検出手段を
構成しており、カウンタ１１はＥＦＭＩ信号が「Ｌ」レ
ベルから「Ｈ」レベルに立ち上がってから、ＰＬＬクロ
ックが立ち下がるまでの期間のマスタクロック信号ＭＣ
Ｋを計測する。ここでＥＦＭＩ信号はＭＣＫの立ち上が
りと立ち下がりの両エッジで計測され、両者を加算する
ことによりＭＣＫ半周期ステップの位相差情報が形成さ
れる。

【００１７】また、カウンタ１２はＥＦＭＩ信号が
「Ｈ」レベルから「Ｌ」レベルに変化してから、ＰＬＬ
クロックが「Ｌ」に立ち下がるまでの時間をカウンタ１
１と同様にしてＭＣＫ半周期ステップで計測する。カウ
ンタ１１，１２のそれぞれによって検出された位相差は
セレクタ１３に与えられる。

【００１８】セレクタ１３はＥＦＭＩ信号が「Ｈ」レベ
ルの期間はカウンタ１１の出力を選択し、ＥＦＭＩ信号
が「Ｌ」レベルの期間はカウンタ１２の出力を選択す
る。選択された位相差はテーブル１４，１５に与えら
れ、これらのテーブル１４，１５によってＰＬＬクロッ
ク信号を補正するためのデータに変換される。すなわ
ち、テーブル１４，１５は、読出速度を一定にするため
のサーボ回路ＣＬＶ（図示せず）の状態によって使い分
けられ、テーブル１４はＣＬＶがＣＤの回転制御をラフ
にサーボするときに用いられ、テーブル１５はＣＬＶが
密にサーボするときに用いられる。このために、テーブ
ル１４は補正データを予め記憶していて、ゲイン＝１／
３固定で速度検出回路３から与えられた速度データ（Ａ
５〜Ａ８）に応じて、位相差と補正データの関係をシフ
トする。

【００１９】また、テーブル１４，１５はＰＬＬクロッ
ク信号をＭＣＫ信号の半周期単位で制御するための制御
信号を生成し、ＰＬＬクロック出力切換回路１９に与え
る。

【００２０】なお、ラフサーボ時は速度が最大±６％変
動する。テーブル１５には、ＥＦＭＩ信号の品質に応じ
た６通りのゲインが記憶されており、速度検出回路３か
ら与えられる位相サーボゲイン切換設定信号によって切
換えられる。また、１．５Ｔ以下の信号が入力されたと
きには、フィンガプリントなどによる再生エラーとし、
速度検出回路２からの位相補正禁止入力が発生したとき
には、補正を行なわないデータを出力する。

【００２１】テーブル１４，１５の出力はセレクタ１６
に与えられる。セレクタ１６は速度検出回路３からのラ
フサーボ／密サーボなどのテーブル制御信号に応じて、
テーブル１４，１５の出力を選択してＰＬＬクロック生
成部１８に与える。ＰＬＬクロック生成部１８はセレク
タ１６の出力に基づいて、ＰＬＬクロック信号を生成
し、自走周波数制御回路１７は速度データとテーブル１
４からの出力に基づいて、ＰＬＬクロック生成部１８に
対してＰＬＬクロック信号の補正する頻度やタイミング
を制御する。

【００２２】ＰＬＬクロック出力切替回路１９はＰＬＬ
クロック生成部１８で生成されるＰＬＬクロックとテー
ブル１４，１５からのＰＬＬクロック出力制御信号に基
づいて、ＰＬＬクロックの変化点をＭＣＫの立ち上がり
／立ち下がりの何れか一方を選択してＰＬＬクロックを
出力する。例として、ＰＬＬクロック出力制御信号が
「Ｌ」のときはＭＣＫの立ち上がりでＰＬＬクロックが
変化し、ＰＬＬクロック出力制御信号が「Ｈ」のときは
ＭＣＫの立ち下がりでＰＬＬクロックが変化する。

【００２３】図５はこのようなＰＬＬクロック出力切替
回路１９の構成例を示す。図５において、ＰＬＬ生成部
１８から出力されたＰＬＬクロックは、Ｄフリップフロ
ップ２１によってＭＣＫの立ち上がりでラッチされ、さ
らにこのＤフリップフロップ２１の出力はＤフリップフ
ロップ２２によってＭＣＫの立ち下がりでラッチされ
る。ＯＲゲート２３はテーブルＡ１４からのＰＬＬクロ
ック出力切替信号と、テーブルＢ１５からのＰＬＬクロ
ック出力切替信号との論理和をとり、２−１セレクタ２
４がＯＲゲート２３による論理和の結果に基づいて、Ｄ
フリップフロップ２１の出力かＤフリップフロップ２２
の出力の何れか一方をＰＬＬクロックとして出力する。

【００２４】図６は図１に示した速度検出回路２の具体
的なブロック図であり、図７は図６の速度検出回路２の
動作を説明するための図である。

【００２５】図６において、パルス幅カウンタ３１，３
２にはＥＦＭＩ信号とマスタクロック信号ＭＣＫとが与
えられる。パルス幅カウンタ３１はＥＦＭＩ信号の幅を
マスタクロック信号ＭＣＫの立下がりエッジで計数し、
パルス幅カウンタ３２はＥＦＭＩ信号の幅をマスタクロ
ック信号ＭＣＫの立上がりエッジで計数する。これらの
パルス幅カウンタ３１，３２のそれぞれの出力はテーブ
ル回路３３に与えられる。テーブル回路３３は、パルス
幅カウンタ３１，３２からのＥＦＭＩ信号パルス幅の値
でいずれの幅のパルスか、すなわち、３Ｔ〜１１Ｔのい
ずれであるか判定できないものを無効とする働きを持
つ。たとえば、速度ずれの範囲が±６％のとき、３Ｔ〜
１１Ｔの各信号は広いものほどその幅の変動が大きくな
る。

【００２６】ここで、図７に示した太い実線が各長さの
信号の変動する幅を示しており、Ａ〜Ｄの領域は速度偏
差が＋方向に大きいときと−方向に大きいとき異なる隣
り合うＴの信号がいずれもが取り得る値の領域である。
つまり、領域Ｄに含まれる幅の信号を検出したとき、そ
れが速度偏差が−方向（遅い）にあって１０Ｔの信号で
あったのか、あるいは速度偏差が＋方向（速い）に大き
く１１Ｔの信号が検出されたのか、判断できないことに
なる。これを、１０Ｔか１１Ｔのいずれかとして扱う
と、速度検出に大きな誤差を生じる。したがって、テー
ブル回路３３は、斜線の無効エリアを定義し、特殊な出
力（コードＦＦｈｅｘ）を出力する。しかし、無効エリ
アでなかった場合、テーブル回路３３に入力された信号
はそのまま出力される。テーブル回路３３の出力は７６
８Ｔカウンタ３４に与えられるとともに、速度検出回路
３にずれ量を示す信号幅情報として与えられる。なお、
テーブル回路３３はＥＦＭＩ信号の「Ｈ」レベル，
「Ｌ」レベルのそれぞれでＥＦＭカウントパルスを出力
するが、ＥＦＭＩ信号が無効エリアのパルスであった場
合はマスクされ、ＥＦＭカウントパルス（不感帯除去）
として、速度検出回路２にブロックの幅のずれ量の加算
のためのクロック信号として与えられる。また、本来３
Ｔ未満のパルスが存在しないため、非常に細いと思われ
るＥＦＭＩ信号が入力されたときには、位相補正を禁止
する位相補正禁止信号も生成して位相制御回路１に出力
する。

【００２７】図８は図１に示した速度検出回路３の具体
的なブロック図である。図８において、ずれ加算器４１
には速度検出回路２から信号幅情報とＥＦＭパルスカウ
ント信号と７６８カウント終了信号とが与えられる。そ
して、ずれ加算器４１は信号幅情報を加算し、このずれ
量の加算値が７６８カウント終了時にいくらであるかに
よって速度のずれ量がいくらであるかを判別する。ずれ
加算器４１の加算値は速度テーブル４２に与えられる。
速度テーブル４２はロックをかけるためのキャプチャレ
ンジを広げるために７種類の速度が予め記憶されてい
て、ずれ加算器４１の加算値に応じて速度が切換えら
れ、速度データを位相制御回路１とテーブル固定可変切
換回路４３とに与える。テーブル固定可変切換回路４３
はテーブルの可変／固定を切換えるものであり、主にラ
フサーボから密サーボへの切換に用いられる。これは、
外部から与えられるＣＬＶサーボロック信号またはマイ
コンインタフェース４４を介してマイクロコンピュータ
から与えられる切換信号によって切換えられる。

【００２８】図１に示したジッタ検出回路は、速度検出
回路２から与えられた信号幅情報から３Ｔの信号のみを
取出し、マイクロコンピュータから設定された値に等し
かったものの数と３Ｔ全体の個数との比率からジッタの
大小を判定する。この発明の一実施例では、３Ｔの信号
はジッタがなく速度が標準であれば、７６８ｎｓｅｃで
あると判別される。すなわち、３３．８６８８ＭＨｚの
マスタクロック信号ＭＣＫを計数すれば約２４カウント
となる。マイクロコンピュータからは通常、設定値「２
４」が設定され、２４に等しい３Ｔ信号が多ければ多い
ほどジッタが少ないと判定される。また、２４に等しい
数値がある周期をもって増減を繰返す場合は、偏心した
ディスクであると判定できる。マイクロコンピュータは
この情報を基にして、位相制御回路の位相サーボゲイン
を切換える。通常ジッタが多いものほどゲインが小さ
く、偏心したディスクほどゲインを大きくした方がよ
い。

【００２９】図９はＰＬＬクロック信号の平均周波数の
変化を示す図、図１０はテーブルを切換えるポイントを
示す図、図１１及び図１２は入力と補正されるＰＬＬク
ロック信号の幅を示す図であり、図１１は発振回路で生
成される固定周波数の１周期単位で補正を行った場合を
示し、図１２は発振回路で生成される固定周波数の半周
期単位で補正を行った場合を示す。

【００３０】ＰＬＬクロック信号の平均周波数の変化は
図９に示すようにＡ〜Ｇの７通りがあり、Ａ〜Ｇの切換
は、入力信号のパルス幅を計数することによって速度偏
差を判定し、図１０に示すＡ〜Ｇの各テーブルが重なり
合う速度偏差のポイントで切換えられる。Ａ〜Ｇの各テ
ーブルは図８に示す速度テーブル４２に記憶されてい
る。Ａ〜Ｇのテーブル中で、たとえばＡ，Ｇのテーブル
のみゲインが大きくされており、たとえばＡ，Ｇをゲイ
ン＝２／３とし、その他をゲイン＝１／３にしている。
ゲインを大きくすればキャプチャ／ロックレンジが大き
くなる。その代わりに、再生エラーが悪化する可能性が
ある。Ａ，Ｇテーブルを使用するのは通常ラフサーボ時
のみであり、エラーは若干悪化してもキャプチャ／ロッ
クレンジを優先した方が効果的である。

【００３１】また、図１１と図１２とを比較して明らか
なように、位相補正を固定周波数の半周期単位で行うこ
とにより補正誤差を低減できることが確認できる。

【００３２】上述のごとく、この実施例によれば、位相
差対分周比率の関係（ゲイン）を可変にしたので、テー
ブルの数を増やすことなくロックレンジ／キャプチャレ
ンジを拡大できる。しかも、３Ｔ〜１１Ｔの全信号を使
用するために正確な速度検出ができる。さらに、この発
明の一実施例によるディジタルＰＬＬ回路は、完全にロ
ジック回路で構成でき、ＬＳＩへの高集積化が可能とな
る。

【００３３】また、上述の実施例では、ＰＬＬクロック
信号のパルス幅を計数して、ＰＬＬクロック信号の標準
の転送レートからのずれ、すなわちディスクの回転速度
ずれを検出して、分周信号の分周比率を変化させて平均
周波数を変えることができる。

【００３４】しかも、信号品質の判定をジッタ検出回路
４から読取ることにより、分周比率の設定値をマイクロ
コンピュータが変えることによって、自動調整が可能と
なる。

【００３５】なお、この発明では、ＰＬＬクロック信号
のパルス幅を計測することによって、ＥＦＭ信号が３Ｔ
〜１１Ｔのいずれであるかを判別し、さらにＥＦＭ信号
の標準の転送レートからのずれを検出して得られた２つ
の結果を加算し、ずれ量の加算値を３Ｔ〜１１Ｔの判別
結果の加算値で割ることによって、ＰＬＬクロック信号
の標準の転送レートからのずれを検出することができ
る。これについて、以下に詳細に説明する。

【００３６】ＥＦＭ信号のエッジからエッジをマスタク
ロック信号ＭＣＫの両エッジにて計数し、通常速度で検
出されるであろう理論値からのずれ量から周波数のずれ
量に変換し、十分大きな回数Ｍ回平均する方法が考えら
れる。

【００３７】ｎＴ（ｎ＝３〜１１）の幅は回転数の変化
により、幅＝ｎＴ／Ｎ（ｎ＝３〜１１，Ｎ＝［１倍速の回転速度
に対する割合］）周波数で表わせば、

【００３８】

【数１】

【００３９】通常（１倍速）時からの周波数の変動量は

【００４０】

【数２】

【００４１】実際の回路においては、ｆ_Nnを実測し、ｆ
_1nを定数として扱う。量子化誤差，ジッタによるばらつ
きを取除くために十分大きな回数Ｍ回を加算し、平均値
を周波数ずれとしている。すなわち、

【００４２】

【数３】

【００４３】ここで、Ｍが十分大きな値とすれば、上述
の第（２）式から

【００４４】

【数４】

【００４５】であり、かつ

【００４６】

【数５】

【００４７】であるので、第（３）式より

【００４８】

【数６】

【００４９】となり、ｎＴにオフセット量がない場合正
しくＮが求まる。

【００５０】ところが、実際のＥＦＭ信号には、ｎＴに
より異なる量のオフセットがある。その原因としては、
ディスク再生時のビット長のばらつきやＲＦアンプの特
性により発生すると思われる。すなわち、第（１）式が
次の第（５）式になる結果、第（６）式になってしま
う。

【００５１】

【数７】

【００５２】すると、

【００５３】

【数８】

【００５４】第（３）式および第（４）式に相当する式
は、次の第（８）式になる。

【００５５】

【数９】

【００５６】分母のＮ・ΔＴ_n （Ｎ）／ｎ・Ｔの項が誤
差として効いてくる。

【００５７】上述の説明から、この発明では、まずｎＴ
の信号がΔＴ_n （Ｎ）のオフセットを持っているとき、

【００５８】

【数１０】

【００５９】Ｔ_Nnを十分大きな値Ｍ回サンプルについて
ずれ加算器４１で加算すれば、

【００６０】

【数１１】

【００６１】である。したがって、第（１０）式より

【００６２】

【数１２】

【００６３】この発明においては、分母≧７６８Ｔなる
Ｍで打切り、そのときの分子の値からＮを求める。この
方式では、ΔＴ_n （Ｎ）による速度検出の誤差が現われ
ない。

【００６４】図１３はこの発明の実施例によって１Ｔな
いし２Ｔのように存在しない信号が入力された場合のタ
イムチャートである。図１３（ｂ）に示すように、ＥＦ
ＭＩ信号が、たとえば実際には７Ｔであるにもかかわら
ず、ノイズによって１Ｔのように本来存在しない信号が
入力されると、図１３（ｆ）に示すように、位相補正禁
止信号を出力することによって悪影響を少なくできる。

【００６５】

【発明の効果】以上のように、この発明によれば、完全
なロジック回路で構成でき、ＬＳＩへの高集積化が可能
となり、また位相差対分周比率の関係を可変設定するよ
うにしたので、たとえば入力信号のジッタの大小に応じ
て位相差対分周比率の関係を最適値に設定でき、より誤
り率の少ない再生を可能にできる。

【００６６】さらに、ＰＬＬクロック信号を発振回路で
生成された固定周波数の半周期単位で制御することによ
り、回路の消費電力及び速度マージンを悪化させること
なく位相差の少ないＰＬＬ回路を構成することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例の全体の構成を示すブロッ
ク図である。

【図２】マスタクロック信号ＭＣＫとＥＦＭＩ信号とＰ
ＬＬクロック信号とのタイミングを示すタイムチャート
である。

【図３】ＥＦＭＩ信号とＰＬＬクロック信号とのタイミ
ングを示すタイムチャートである。

【図４】図１に示した位相制御回路の具体的なブロック
図である。

【図５】図４に示したＰＬＬクロック出力切替回路の構
成を示すブロック図である。

【図６】図１に示した速度検出回路２の具体的なブロッ
ク図である。

【図７】図６の速度検出回路の動作を説明するための図
である。

【図８】図１に示した速度検出回路３の具体的なブロッ
ク図である。

【図９】ＰＬＬクロック信号の平均周波数の変化を示す
図である。

【図１０】テーブルを切換えるポイントを示す図であ
る。

【図１１】入力と補正されるＰＬＬクロック信号の幅を
示す図である。

【図１２】入力と補正されるＰＬＬクロック信号の幅を
示す図である。

【図１３】本発明の実施例において１Ｔないし２Ｔのよ
うに存在しない信号が入力された場合のタイムチャート
である。

【符号の説明】

１位相制御回路２，３速度検出回路４ジッタ検出回路１１，１２，２１，２２カウンタ１３，１６セレクタ１４，１５テーブル１７自走周波数制御回路１８ＰＬＬクロック生成部３３テーブル回路３４７６８Ｔカウンタ４１ずれ加算器４２速度テーブル４３テーブル固定可変切換回路４４マイコンインタフェース

Claims

【特許請求の範囲】

【請求項１】発振回路で生成された固定周波数の信号
を分周したクロック信号と、入力信号との位相差を計測
し、その位相差に基づいて、前記分周の比率を制御する
ことによって前記入力信号と前記クロック信号との同期
をとるディジタルＰＬＬ回路において、位相差対分周比率の関係を可変設定するための設定手段
を設け、前記設定手段は、前記クロック信号の変化点を、前記固
定周波数の半周期単位で調整することを特徴とするディ
ジタルＰＬＬ回路。
【請求項２】前記設定手段は、前記入力信号と前記ク
ロック信号との位相差を、固定周波数の立ち上がりと立
ち下がりの両方を用いて計数し、両者を加算することを
特徴とする請求項１記載のディジタルＰＬＬ回路。
【請求項３】前記設定手段は、前記クロック信号の出
力変化タイミングを、前記位相差の値によって固定周波
数の半周期分遅延させることを特徴とする請求項１記載
のディジタルＰＬＬ回路。
【請求項４】前記設定手段は、前記クロック信号の出
力変化タイミングを、前記位相差の値によって固定周波
数の立ち上がり又は立ち上がりから選択することを特徴
とする請求項１記載のディジタルＰＬＬ回路。