JP3426088B2 - ディジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、ディジタルＰＬＬ
(Phase Locked Loop）回路に関し、特に、コンパクトデ
ィスク（ＣＤ）またはミニディスク（ＭＤ）などのＥＦ
Ｍ(Eight to Fourteen Moduration)信号を再生するため
に用いられるディジタルＰＬＬ回路に関するものであ
る。 【０００２】 【従来の技術】ＣＤやＭＤなどに関する再生用のＰＬＬ
回路は、例えば、特開平１−３０３６３０号公報の「デ
ジタルディスク再生装置の同期検出装置」や特開平３−
２１２８６０号公報の「クロック生成用ＰＬＬ回路」等
に開示されているように、入力信号と、ＰＬＬ回路で生
成したＰＬＬクロック信号との位相差を電圧に変換し、
電圧−周波数変換回路を用いてＰＬＬ回路の周波数を変
化させて同期を実現するのが一般的である。また、特開
平３−２８９８２０号公報には、上記のアナログＰＬＬ
と同じ原理でディジタル化した「ディジタルＰＬＬ」回
路が開示されている。 【０００３】しかし、上記のアナログＰＬＬ回路におい
て、ゲインを切り換えるなどの処理を行うには、位相差
を電圧に変換するオペアンプの抵抗を切り換えるなどの
操作が必要であり、回路規模が大きくなったり、温度特
性が問題になったりする。また、上記のディジタルＰＬ
Ｌ回路においても、ディジタル制御発振器が必要であ
り、この部分をＬＳＩ内部に取込むことが非常に困難で
あるといった問題点があった。 【０００４】そこで、上記のＰＬＬ回路のもつ欠点を改
善すべく、本願出願人が出願した「ディジタルＰＬＬ回
路」（特願平６−１３６９４２号）がある。上記公報の
ディジタルＰＬＬ回路では、発振回路で生成された固定
周波数の信号を分周したクロック信号と入力信号との位
相差を計測し、その計測結果に基づいて前記分周の比率
を制御してクロック信号と入力信号との同期をとること
を提案している。また、上記構成によればＬＳＩへの高
集積化が可能であるので、信号品質に応じて容易にゲイ
ンを切り換えることができるという利点もある。 【０００５】 【発明が解決しようとする課題】上記のようなディジタ
ルＰＬＬ回路においては、ディスクの回転速度の偏差に
起因するＥＦＭ変調された信号ＥＦＭＩの転送速度の偏
差を検出し、検出された偏差に基づいてＰＬＬクロック
の周波数補正を行っているため、ディスクの回転速度偏
差が大きくなってくると、隣り合う大きさのパルス幅に
おいて、幅狭側のパルス幅の最大偏差の値と、幅広側の
パルス幅の最小偏差の値によっては、パルス幅の偏差が
重なり合う領域が存在することになる。 【０００６】例えば、実施の形態で示した図６は、上記
のようなディジタルＰＬＬ回路において、ディスクの回
転数に偏差があるときのパルス幅３Ｔ〜１１Ｔの各信号
が取りうる変動幅の一例を示したものであるが、同図の
場合、７Ｔと８Ｔとの間、８Ｔと９Ｔとの間、９Ｔと１
０Ｔとの間、１０Ｔと１１Ｔとの間にそれぞれ重なり合
う領域Ａ、Ｂ、Ｃ、Ｄが形成されている。 【０００７】したがって、例えば、領域Ｄ内の幅を有す
る信号は、１０Ｔのパルス幅を有している信号なのか、
１１Ｔのパルス幅を有している信号なのかを判断するこ
とができない。だからといって、この信号を、１０Ｔか
１１Ｔのいずれか一方のパルス幅として扱うのでは、速
度検出に大きな誤差を生じ、ロックレンジが制限されて
しまうという問題があった。 【０００８】そこで、上記の発明ではｎＴと（ｎ＋１）
Ｔ〔ｎ＝３〜１１〕の間に上記領域Ａ〜Ｄを含む斜線部
の無効エリア（不感帯）Ｅ_n を定義している。これによ
って、無効エリアＥ_n 内のパルス幅を有する信号が検出
されれば、この信号を無効とするとともに、この分のパ
ルス幅だけを抽出して加算することによって、速度検出
に大きな誤差が生じないようにしている。 【０００９】しかしながら、図１５に示すように、速度
偏差が有る場合には、各パルス幅の平均値（同図の○の
位置）が、偏差の一方に偏ってしまうことが生じる。こ
の結果、例えば、±６％の最大速度偏差を許容する場合
に＋６％の速度偏差があると、特にパルス幅の広い信号
において、上記平均値付近のパルス幅が不感帯に属する
ことによって切り捨てられて、信号の欠落が増大するよ
うなことが生じる。 【００１０】また、図１６に示すように、実線Ｇ₁ 〜Ｇ
₄ はそれぞれ、速度偏差に対して４Ｔ、６Ｔ、８Ｔ、１
１Ｔの信号のパルス幅が、正しく判定される認識率を示
しており、また破線Ｈ₁ 〜Ｈ₅ は隣り合うパルス幅と誤
認識される確率を示すもので、破線Ｈ₁ は８Ｔが９Ｔ、
破線Ｈ₂ は５Ｔが６Ｔ、破線Ｈ₃ は１１Ｔが１０Ｔ、破
線Ｈ₄ は８Ｔが７Ｔ、破線Ｈ₅ は６Ｔが５Ｔと誤認識さ
れる確率の例を示している。 【００１１】速度偏差と認識率もしくは誤認識率とが上
記のような関係を有していても、ジッタが無い場合に
は、図１７の点線Ｉに示すように、入力信号の速度偏差
と検出速度偏差との間にはほぼ正比例の関係が成立する
が、ディスクから再生される信号ＥＦＭＩには、回転変
動以外のジッタ成分も含まれているため、実際には実線
Ｊや一点鎖線Ｋのように速度偏差が大きい領域で、入力
される実際の速度偏差に対して検出速度偏差の誤差が生
じてしまう。特に、速度偏差が大きく、信号のパルス幅
の取り得る範囲が隣接する信号の上記不感帯との境界付
近まで分布する、例えば、図１５の１１Ｔのような分布
を有している場合には、その数１０％が１０Ｔと判定さ
れることもあり得る。この場合、ゲインを大きくしてや
ることで若干は改善されるものの、エラーレートが悪化
するなどの問題があった。 【００１２】本発明は、上記の問題点に鑑み、上記の検
出された速度偏差による誤差を少なくすることが可能な
ディジタルＰＬＬ回路を提供することにある。 【００１３】 【課題を解決するための手段】請求項１の発明に係るデ
ィジタルＰＬＬ回路は、上記の課題を解決するために、
発振回路で生成された固定周波数の信号を分周したクロ
ック信号と、入力信号との位相差を計測し、その位相差
に基づいて、前記分周の比率を制御して前記入力信号と
同期したクロック信号を出力するディジタルＰＬＬ回路
において、上記入力信号のパルス幅を計測するパルス幅
計測手段と、パルス幅判定基準に照らして、前記パルス
幅計測手段にて計測された入力信号のパルス幅が複数あ
る所定のパルス幅のうちの何れであるかを判定するパル
ス幅判定手段と、前記所定のパルス幅に対する入力信号
のパルス幅のズレ量を検出し、検出したズレ量を加算
し、このズレ量の加算値を前記パルス幅判定手段で判定
された所定のパルス幅の加算値で除算することによっ
て、前記入力信号の標準の転送レートからのズレ量を検
出するズレ検出手段とが設けられており、上記パルス幅
判定手段は、速度偏差に応じて異なるパルス幅判定基準
を複数格納しており、速度偏差に基づいて前記パルス幅
判定基準の何れかを選択することを特徴としている。 【００１４】通常、標準の転送レートからのズレ量に応
じて、パルス幅の偏差が決定されるが、所定のパルス幅
と判定されるパルス幅の範囲において、最も分布数が多
い平均値付近のパルス幅が上記パルス幅の範囲内に入る
ように、パルス幅の位置を設定してやれば、誤認識され
る信号が減少し、より正確に同期させることが可能とな
る。したがって、上記構成のように、ディスクの回転速
度の偏差が大きくても、偏差に応じたパルス幅判定基準
を選択させることにより、より正確に入力信号を認識さ
せることが可能となるため、ディスクのアクセス時等、
回転速度が変化するときでも読み取りの追従性が向上
し、通常より速い高速再生や遅い低速再生動作への応用
なども可能となる。 【００１５】 【発明の実施の形態】本発明の実施の一形態であるディ
ジタルＰＬＬ回路について、図１ないし図１４に基づい
て説明すれば、以下の通りである。なお、本発明に係る
ディジタルＰＬＬ回路は、ＣＤまたはＭＤから再生され
たＥＦＭ変調されている信号ＥＦＭＩから同期クロック
としてＰＬＬクロック信号ＰＬＬＣＫ（以下、単に信号
ＰＬＬＣＫと称する）を生成するものである。また、上
記において、信号ＥＦＭＩは、基本的に１Ｔ＝２３６．
２［nsec］として、３Ｔ〜１１Ｔのパルス幅を有する信
号であり、上記１Ｔの長さはマスタクロック信号ＭＣＫ
（以下、単に信号ＭＣＫと称する）の８クロック分に相
当するものであるとする。さらに、信号（例えば、信号
ＭＣＫや信号ＥＦＭＩなど）のレベルが変化する部分を
エッジと称し、「Ｌ」レベルから「Ｈ」レベルに立ち上
がる場合を↑エッジ、「Ｈ」レベルから「Ｌ」レベルに
立ち下がる場合を↓エッジと表現することにする。 【００１６】図１に示すように、上記ディジタルＰＬＬ
回路１には、位相制御回路２と第１速度検出回路３、第
２速度検出回路４とジッタ検出回路５が設けられてお
り、まず、これら各部の構成とその動作を以下に説明す
る。 【００１７】上記位相制御回路２は、外部から入力され
た信号ＭＣＫと信号ＥＦＭＩとによって、信号ＰＬＬＣ
Ｋを生成している。上記信号ＰＬＬＣＫは基本的に信号
ＭＣＫを８分周して生成されるものであるが、信号ＰＬ
ＬＣＫの幅は、最終的には、位相制御回路２において、
信号ＥＦＭＩと同期するように調整される。上記の動作
に関して、図２に示すように、位相制御回路２には、Ｈ
区間カウンタ１１、Ｌ区間カウンタ１２、セレクタ１
３、１６、テーブル１４、１５、そして自走周波数制御
回路１７、ＰＬＬクロック生成回路１８が設けられてい
る。 【００１８】上記において、Ｈ区間カウンタ１１とＬ区
間カウンタ１２とセレクタ１３とによって、信号ＥＦＭ
Ｉと信号ＰＬＬＣＫとの位相差を検出する位相差検出手
段が構成されており、Ｈ区間カウンタ１１では、信号Ｅ
ＦＭＩの↑エッジから信号ＰＬＬＣＫの次の↓エッジま
での期間、信号ＭＣＫのパルス数をカウントして、位相
差Ｔｅを検出し、Ｌ区間カウンタ１２では、信号ＥＦＭ
Ｉの↓エッジから、信号ＰＬＬＣＫの次の↓エッジまで
の期間、信号ＭＣＫのパルス数をカウントして、位相差
Ｔｅ′を検出し、得られた位相差Ｔｅ、Ｔｅ′はセレク
タ１３に与えられる。また、セレクタ１３にも信号ＥＦ
ＭＩが入力され、セレクタ１３からは信号ＥＦＭＩが
「Ｈ」レベルにあるときには位相差Ｔｅが出力され、信
号ＥＦＭＩが「Ｌ」レベルにあるときには位相差Ｔｅ′
が出力される。 【００１９】出力された位相差ＴｅもしくはＴｅ′はテ
ーブル１４、１５に与えられ、これらのテーブル１４、
１５によって信号ＰＬＬＣＫを補正するためのデータに
変換される。上記において、テーブル１４はサーボ回路
がＣＤの回転制御をラフにサーボするときに用いられ、
テーブル１５はサーボ回路が密にサーボするときに用い
られるというように、テーブル１４、１５は、読出速度
を一定にするためのサーボ回路の状態によって使い分け
られている。このために、テーブル１４は補正データを
予め記憶していて、ゲイン＝１／３固定で第２速度検出
回路４から与えられた速度データｃに応じて、位相差と
補正データの関係をシフトする。なお、ラフサーボ時は
速度が最大±６％変動する。 【００２０】一方、テーブル１５には、信号ＥＦＭＩの
品質に応じた６通りのゲインが記憶されており、前記第
２速度検出回路４から与えられる位相サーボゲイン切換
設定信号ａによって切り換えられる。また、1.５Ｔ以下
の信号が入力されたときには、再生エラーと判断し、第
１速度検出回路３からの位相補正禁止信号ｅが入力され
たときには、補正を行わない速度データを出力する。テ
ーブル１４、１５の出力が与えられるセレクタ１６で
は、第２速度検出回路４からのラフサーボ／密サーボな
どのテーブル制御信号ｂに応じて、テーブル１４、１５
のいずれかの出力を選択してＰＬＬクロック生成回路１
８に与える。 【００２１】また、ＰＬＬクロック生成回路１８には、
自走周波数制御回路１７から、第２速度検出回路４から
の速度データｃとテーブル１４からの出力に基づいて検
出された回転速度ズレの値によって決定される制御信号
が入力されている。そして、ＰＬＬクロック生成回路１
８は、この制御信号によって、信号ＰＬＬＣＫを補正す
る頻度やタイミングを制御し、補正された信号ＰＬＬＣ
ＫとＥＦＭパルスカウントｄを生成して、出力する。例
えば、図３には、上記位相制御回路２に入力される信号
ＭＣＫ（図３（ａ））と、４Ｔのパルス幅を有する信号
ＥＦＭＩ（図３（ｂ））と、該信号ＭＣＫから生成され
た後、信号ＥＦＭＩとの位相差が補正される信号ＰＬＬ
ＣＫ（図３（ｃ））とが示されている。同図では、位相
差Ｔｅに基づいて、信号ＰＬＬＣＫの区間３における
「Ｈ」レベル区間が補正されているが、「Ｈ」レベル区
間を位相補正量Ｔｃだけ短くなるように補正した結果、
位相差Ｔｅ′は、Ｔｅ′＝Ｔｅ−Ｔｃとなっている。上
記において、Ｔｃ／Ｔｅは位相補正ゲインと呼ばれてい
る。 【００２２】また、位相制御回路２は、上記の位相差Ｔ
ｅにおける位相補正以外の信号ＰＬＬＣＫの補正を行っ
てロックレンジを広げたり、ラフサーボ時に適用する第
１速度検出回路３および第２速度検出回路４からの速度
ズレ検出データに基づいて、図４に示すように、信号Ｐ
ＬＬＣＫ中の、８個のパルスを１単位として、８個中Ｎ
個のパルスの幅を変化させることによって、上記１単位
毎に信号ＰＬＬＣＫの平均周波数を回転速度ズレに比例
して変化させている。例えば、速度偏差が０であれば図
４（ａ）に示すタイミングで同期しているが、図４
（ｂ）の場合、速度偏差がマイナスであり、参照符αで
示される８個のパルスあたり１個のパルスの幅を広げる
ことにより速度ズレを補正して、同期させている。この
補正は８個のパルス単位で行われている。 【００２３】次に、第１速度検出回路３および第２速度
検出回路４を説明するが、第１速度検出回路３および第
２速度検出回路４では、信号ＥＦＭＩのパルス幅を信号
ＭＣＫのパルス数で計数することにより、速度のズレ検
出を行っている。なお、信号ＥＦＭＩは、実際には３０
［nsec］程度のジッタを含んでいるため、３Ｔ〜１１Ｔ
の各信号はそれぞれ平均をとれば、理論値に対してオフ
セットを持っている。そこで、上記のディジタルＰＬＬ
回路１では、前記速度ズレやオフセット等を考慮し、エ
ッジからエッジまでの時間を計ることによって３Ｔ〜１
１Ｔの判定を行い、判別した信号の基準速度におけるパ
ルス幅からのズレ量を検出している。また、検出した３
Ｔ〜１１Ｔのパルス幅を有する信号を加算していき、パ
ルス幅の加算値が７６８Ｔになった時点で検出されたズ
レ量加算値から速度ズレを算出している。 【００２４】なお、上記でパルス幅の加算値が７６８Ｔ
のときのズレ量加算値を用いるのは、あまり大きく取り
過ぎると速度の平均値からのズレを計算するための時間
がかかりすぎて、速度変動が激しいときには追随できな
くなる一方、小さく取り過ぎれば、速度変動量が大きい
場合に、平均値自体の変動によって誤差が大きくなって
しまうからであり、上記信号ＥＦＭＩの場合において
は、実験的に上記７６８Ｔを含む適切な時間幅が求めら
れ、その中から、７６８Ｔ（＝３×１６×１６＝３００
（ｈｅｘ））を、マイコンが処理しやすい数値として選
択したものである。 【００２５】上記第１速度検出回路３には、図５に示す
ように、パルス幅カウンタ２１、２２と、テーブル回路
２３と７６８Ｔカウンタ２４が設けられている。そし
て、パルス幅カウンタ２１、２２にはそれぞれ信号ＥＦ
ＭＩと信号ＭＣＫとが与えられており、パルス幅カウン
タ２１では信号ＥＦＭＩ間のパルス幅を信号ＭＣＫの↓
エッジによって計数して、パルス幅カウント値ｒを出力
し、パルス幅カウンタ２２では信号ＥＦＭＩ間のパルス
幅を信号ＭＣＫの↑エッジによって計数して、パルス幅
カウント値ｓを出力している。上記パルス幅カウンタ２
１、２２で得られたパルス幅カウント値ｒ、ｓはテーブ
ル回路２３に与えられ、テーブル回路２３は、パルス幅
カウント値ｒ、ｓによて、信号ＥＦＭＩ中のパルス幅が
３Ｔ〜１１Ｔのいずれであるか判定できないものを無効
パルスとして判定する。 【００２６】上記において、速度ズレの範囲が±６％で
あっても、パルス幅の広いものほど幅の変動の絶対値が
大きくなる。図６は、上記パルス幅が変動した場合の３
Ｔ〜１１Ｔの幅の信号における変動幅を示しているが、
同図の領域Ａ〜Ｄは、ｎＴと（ｎ＋１）Ｔとの間におい
て、速度偏差によって、ｎＴのときの最大のパルス幅よ
りも（ｎ＋１）Ｔのときの最小のパルス幅が小さいと
き、ｎＴおよび（ｎ＋１）Ｔの両者が取りうるパルス幅
の領域を示すものである。 【００２７】例えば、領域Ｄに含まれる幅の信号を検出
した場合には、この信号が速度偏差が−方向（遅い）に
ある１０Ｔの信号と、＋方向（速い）にある１１Ｔの信
号とのいずれが検出されたのかが判断できない。この信
号を、１０Ｔか１１Ｔのいずれか一方の信号のみとして
扱うと、速度検出に大きな誤差を生じてしまうので、テ
ーブル回路２３では、ｎＴと（ｎ＋１）Ｔの間に上記領
域Ａ〜Ｄを含む無効エリアＥ（斜線部）を定義し、この
無効エリアＥに相当するパルス幅の信号が検出されたと
きには、無効を意味する特殊なコードを出力するように
なっている。もちろん、検出された信号のパルス幅が無
効エリアＥ内になかった場合には、テーブル回路２３に
入力された信号がそのまま出力されることになる。そし
て、テーブル回路２３からの信号幅情報は、７６８Ｔカ
ウンタ２４に与えられるとともに、ズレ量を示す信号幅
情報ｆとして第２速度検出回路４に与えられる。 【００２８】また、テーブル回路２３は信号ＥＦＭＩの
「Ｈ」レベル、「Ｌ」レベルのそれぞれでＥＦＭカウン
トパルスｇを出力しているが、信号ＥＦＭＩが無効エリ
アＥのパルスであった場合はマスクされるため、不感帯
が除去されたものになる。そして、このＥＦＭカウント
パルスｇは、速度検出回路２に対して、パルス幅のズレ
量を加算するためのクロック信号として与えられる。さ
らに、テーブル回路２３には速度データｃとノイズＯＮ
／ＯＦＦ信号ｉとが入力されている。これは、例えば極
端な場合であるが、回転速度が２倍になれば１０Ｔの信
号は５Ｔ幅になるというように、回転速度に偏差がある
ことが信号ＥＦＭＩの幅に偏差が生じる大きな要因の一
つとなっており、回転速度の偏差が大きくなると、信号
におけるパルス幅の偏差も大きくなってしまう。そこ
で、テーブル回路２３に速度データｃを入力し、この速
度データｃに応じて、パルス幅の判定値、あるいは基準
からのパルス幅のズレ量のデータを切り換えている。ま
た、入力されたノイズＯＮ／ＯＦＦ信号ｉに基づいて、
位相補正禁止信号ｅを出力している。 【００２９】上記のテーブル回路２３の構成とその動作
について、図７に示すブロック図を参照して説明する。
図７に示すように、テーブル回路２３には、加算回路３
１と信号幅判別テーブル３２とパルス幅検出部３３と不
感帯検出部３４とＡＮＤ回路３５、３６とが設けられて
いる。 【００３０】入力されたパルス幅カウント値ｒ、ｓは加
算回路３１で一つの信号として加算され、信号ＥＦＭＩ
の幅情報として信号幅判別テーブル３２に入力される。
通常１倍速の回転速度では、３Ｔの信号は４８カウン
ト、４Ｔの信号は６４カウント、５Ｔの信号は…、とい
うように表され、信号幅判別テーブル３２では、上記幅
情報に基づいて、何Ｔの信号かの判別値である信号幅情
報（３Ｔ〜１１Ｔ）ｊと、各信号幅ｎＴからのカウント
値のズレ量である信号幅情報（ズレ量）ｆを出力する。 【００３１】不感帯検出部３４では信号幅情報（３Ｔ〜
１１Ｔ）ｊおよび信号幅情報（ズレ量）ｆから、パルス
幅の判別が不能（各Ｔの中間にあっていずれか判定でき
ない）である場合、信号ＥＦＭＩのエッジからエッジま
でに１回発生するＥＦＭパルスカウントｄをマスクする
マスク信号を出力する。そして、上記ＡＮＤ回路３６で
は、ＥＦＭパルスカウントｄ中の隣り合うパルス幅の間
にあって、いずれのパルス幅とも判定ができないパルス
幅を上記マスク信号によってマスクして出力する。これ
が、ＥＦＭパルスカウント（不感帯除去）ｇである。こ
のときの速度偏差に応じた不感帯と３Ｔ〜１１Ｔの判別
区間は図８に示す通りである。図中の○が各パルス幅に
おける平均値を表し、斜線部が不感帯としてマスクされ
る無効エリアＥを示している。また、本来３Ｔ未満のパ
ルスが存在しないため、パルス幅検出部３３では信号幅
情報（３Ｔ〜１１Ｔ）ｊにおいて、２Ｔ以下のパルス幅
が入力されたことを検出する。この検出信号とノイズＯ
Ｎ／ＯＦＦ信号ｉがＡＮＤ回路３５に入力され、位相補
正を禁止する位相補正禁止信号ｅを生成して位相制御回
路２に出力する。 【００３２】上記の信号幅判別テーブル３２の内容例の
一部を図９に示す。図９において、×の値は特殊なコー
ドが出力される不感帯、すなわち、図８に示す無効エリ
アＥの領域であることを意味している。ここでは速度偏
差をＤ_v （％）として、−６≦Ｄ_v ＜−３、−３≦Ｄ_v
＜＋３、＋３≦Ｄ_v ＜＋６％の３種のテーブルを示した
が、速度偏差に応じてさらに細く、テーブルを設定して
やれば速度検出の精度は向上する。また−６％未満や＋
６％以上の領域においてもテーブルを設定してやること
により、ロックレンジを拡大することができる。 【００３３】一方、第２速度検出回路４には、図１０に
示すように、ズレ加算器４１と、速度テーブル４２と、
テーブル固定可変切換回路４３と、マイコンインターフ
ェース４４とが設けられている。上記ズレ加算器４１に
は前記第１速度検出回路３から信号幅情報（ズレ量）ｆ
とＥＦＭパルスカウント信号ｇと７６８Ｔカウント終了
信号ｈとが与えられており、ズレ加算器４１では、信号
幅情報（ズレ量）ｆの入力開始から７６８Ｔカウント終
了信号ｈが与えられる迄の間、加算して得られるズレ量
加算値ｔがいくらであるかによって速度のズレ量がいく
らであるかを判別する。 【００３４】上記ズレ加算器４１からのズレ量加算値ｔ
は速度テーブル４２に与えられるが、速度テーブル４２
にはロックをかけるためのキャプチャレンジを広げるた
めに７種類の速度が予め記憶されていて、上記ズレ量加
算値ｔに応じて速度が切り換えられ、速度データｃを位
相制御回路２とテーブル固定可変切換回路４３とに与え
る。 【００３５】テーブル固定可変切換回路４３はテーブル
の可変／固定を切り換える切換信号ｕと、外部から与え
られるＣＬＶサーボロック信号ｏとに基づいて出力する
テーブル制御信号ｂを切り換えるものであり、このテー
ブル制御信号ｂには、ラフサーボ制御用やから密サーボ
制御用のものがある。上記切換信号ｕは図示しないディ
ジタルＰＬＬ回路１を含む記録再生装置全体を制御する
マイコンからの指令であるマイコン設定ｐがマイコンイ
ンタフェース４４を介して変換することにより得られ
る。また、位相制御回路２に与えられる前記位相サーボ
ゲイン切換設定信号ａもこのマイコンインタフェース４
４によって出力されている。 【００３６】最後に、ジッタ検出回路５についてはその
構成は特別のものではないので、内部構成の説明はしな
いが、図１に基づいてその動作を簡単に説明すると、ジ
ッタ検出回路５には、信号幅情報（３Ｔ〜１１Ｔ）ｊと
ＥＦＭパルスカウントｇとマイコン設定ｐと信号ＭＣＫ
が入力されており、第１速度検出回路３および第２速度
検出回路４で求められる信号ＥＦＭＩのパルス幅３Ｔ〜
１１Ｔの信号幅情報（３Ｔ〜１１Ｔ）ｊから、ＥＦＭパ
ルスカウントｇをロードパルスとして、３Ｔの信号幅情
報のみをラッチして取出し、マイコン設定ｐの信号の中
から、図示しないマイコンで予め設定されている３Ｔの
信号幅の値を取り出し、この値と等しかったものの数と
３Ｔのパルス幅の全体の個数との比率からジッタの大小
を判定して、結果をマイコンリード信号ｑとして出力す
る。 【００３７】本実施の形態では、３Ｔの信号において、
ジッタがなく速度が標準であれば、３×２３６．２＝７
０８．６［nsec］であると判別される。すなわち、３
３．８６８８［ＭHz］の信号ＭＣＫのパルス数で計数し
てやれば、２４カウント（≒３３．８６８８×１０³ ×
７０８．６×１０^-6）となる。したがって、マイクロコ
ンピュータからは通常、設定値「２４」が設定され、２
４に等しい３Ｔ信号が多ければ多いほどジッタが少ない
と判定されることになる。また、２４に等しい数値があ
る周期をもって増減を繰返す場合は、偏心したディスク
であると判定できる。マイクロコンピュータは、これら
の情報に基づいて、位相制御回路２の位相サーボゲイン
を切り換える。通常ジッタが多いものほどゲインを小さ
くし、偏心したディスクほどゲインを大きくした方がよ
い。 【００３８】上記のディジタルＰＬＬ回路１において、
信号ＰＬＬＣＫの平均周波数の変化は、図１１に示すよ
うに、信号ＰＬＬＣＫの平均周波数の変化のパターンと
して、Ｆ₁ 〜Ｆ₇ までの７つのテーブルが用意されてい
る。そして、テーブルＦ₁ 〜Ｆ₇ の切換は、判定した速
度偏差に基づいて、図１２に示すテーブルＦ₁ 〜Ｆ₇が
互いに重なり合う速度偏差のポイントＬ₁ 〜Ｌ₆ でそれ
ぞれ切り換えられる。なお、上記テーブルＦ₁ 〜Ｆ
₇ は、速度テーブル４２に記憶されている。 【００３９】上記テーブルＦ₁ 〜Ｆ₇ の中で、例えば、
その他のゲインを１／３のままで、Ｆ₁ 、Ｆ₇ のテーブ
ルのゲインのみを、点線の両矢印に示すように２／３に
大きくしてやれば、キャプチャレンジ／ロックレンジを
大きくすることができる。この場合、再生エラーが悪化
する可能性があるが、Ｆ₁ 、Ｆ₇ テーブルを使用するの
は通常ラフサーボ時のみであるため、総合的な同期信号
の精度を考えると、エラーが若干悪化してもキャプチャ
レンジ／ロックレンジを優先した方がより精度向上には
効果的であると言える。なお、図１３に、入力される信
号ＰＬＬＣＫと補正される信号ＰＬＬＣＫの幅との間の
関係を示した。 【００４０】上記のように、位相差と分周比率の関係
（ゲイン）を可変にすることにより、テーブルの数を増
やすことなくロックレンジ／キャプチャレンジを拡大で
きる。しかも、３Ｔ〜１１Ｔの全信号を使用するために
正確な速度検出ができる。さらに、上記ディジタルＰＬ
Ｌ回路１は、完全にロジック回路で構成できるので、Ｌ
ＳＩへの高集積化が可能となる。また、本実施の形態で
は、信号ＰＬＬＣＫのパルス幅を計数して、信号ＰＬＬ
ＣＫの標準の転送レートからのズレ、すなわちディスク
の回転速度ズレを検出して、分周信号の分周比率を変化
させて平均周波数を変えることができる。しかも、信号
品質の判定をジッタ検出回路５から読み取ることによ
り、分周比率の設定値をマイクロコンピュータが変える
ことによって、自動調整が可能となる。 【００４１】なお、本実施の形態では、信号ＰＬＬＣＫ
のパルス幅を計測することによって、信号ＥＦＭＩが３
Ｔ〜１１Ｔのいずれであるかを判別し、さらに信号ＥＦ
ＭＩの標準の転送レートからのズレを検出して得られた
２つの結果を加算し、ズレ量の加算値を３Ｔ〜１１Ｔの
判別結果の加算値で割ることによって、信号ＰＬＬＣＫ
の標準の転送レートからのズレを検出することができ
る。 【００４２】上記の方法について、以下、詳細に説明す
る。信号ＥＦＭＩのエッジからエッジまでを信号ＭＣＫ
の両エッジにて計数し、通常速度で検出されるであろう
理論値からのズレ量から周波数のズレ量に変換し、十分
大きな回数Ｍ回平均する方法が考えられる。ｎＴ（ｎ＝
３〜１１）の幅は回転数の変化により、幅＝ｎＴ／Ｎ
（Ｎ＝１倍速の回転速度に対する割合）と表され、これ
を周波数で表せば、 ｆ_Nn＝Ｎ／２ｎＴ …（１） となる。通常（１倍速）時からの周波数の変動量をＦ_n
とすると、 【００４３】 【数１】 【００４４】である。実際の回路においては、ｆ_Nnを実
測し、ｆ_1nを定数として扱う。量子化誤差、ジッタによ
るバラツキを取り除くために十分大きな回数Ｍ回を加算
し、平均値を周波数ズレとしている。すなわち、全体の
周波数の変動量をＦとして、 【００４５】 【数２】【００４６】である。ただし、 【００４７】 【数３】 【００４８】である。ここで、Ｍが十分大きな値とすれ
ば、上記の第（２）式から、 【００４９】 【数４】 【００５０】である。したがって、周波数の変動量Ｆ
は、 【００５１】 【数５】 【００５２】となる。またこのとき、 【００５３】 【数６】 【００５４】であるので、第（４）式より、 【００５５】 【数７】 【００５６】となり、ｎＴにオフセット量がない場合、
正しくＮが求まる。 【００５７】ところが、実際の信号ＥＦＭＩには、ｎＴ
によって異なる量のオフセットを有している場合がほと
んどである。その発生原因としては、ディスク再生時の
ビット長のバラツキやＲＦアンプの特性が考えられる。
すなわち、第（１）式が次の第（６）式になる結果、第
（７）式になってしまう。 【００５８】 【数８】 【００５９】すると、 【００６０】 【数９】 【００６１】であるから、第（３）式および第（５）式
に相当する式は次の第（９）式になる。 【００６２】 【数１０】【００６３】したがって、実際の周波数の変動量Ｆにお
いては、分母のＮ・ΔＴ_n （Ｎ）／（ｎ・Ｔ）の項が誤
差として効いてくることがわかる。上記の説明から、こ
の発明では、まずｎＴの信号がΔＴ_n （Ｎ）のオフセッ
トを持っているとき、 【００６４】 【数１１】 【００６５】であり、Ｔ_Nnを十分大きな値Ｍ回サンプル
についてズレ加算機３１で加算すれば、 【００６６】 【数１２】 【００６７】である。したがって、第（11）式より、 【００６８】 【数１３】 【００６９】上記において、分母≧７６８ＴなるＭで打
切り、そのときの分子の値からＮを求める。この方式で
は、ΔＴ_n （Ｎ）による速度検出の誤差が現れない。例
えば、本実施の形態のディジタルＰＬＬ回路１に対し
て、図１４（ｂ）に示すように、信号ＥＦＭＩにおい
て、実際には７Ｔであるにも係わらず、ノイズγによっ
て１Ｔのように本来存在していない信号が入力される
と、図１４（ｆ）に示すように、位相補正禁止信号ｅに
おいて、信号δが出力されることにより、図１４（ｈ）
に示すように、ＥＦＭパルスカウントにおいて不感帯が
除去され、パルス幅が誤認識されることがなく、入力信
号をより正しく再生することが可能となる。 【００７０】なお、上記では、従来の一般的な光ディス
クへの記録方式を前提として、パルス幅が３Ｔから１１
Ｔの間で変化するものとしたが、上記実施の形態に限定
されることなく、高密度記録等に対応して、さらに多く
種類のパルス幅の判別を行わせるようにした場合であっ
ても、同様に適用することが可能である。 【００７１】 【発明の効果】請求項１の発明に係るディジタルＰＬＬ
回路は、以上のように、入力信号のパルス幅を計測する
パルス幅計測手段と、パルス幅判定基準に照らして、前
記パルス幅計測手段にて計測された入力信号のパルス幅
が複数ある所定のパルス幅のうちの何れであるかを判定
するパルス幅判定手段と、前記所定のパルス幅に対する
入力信号のパルス幅のズレ量を検出し、検出したズレ量
を加算し、このズレ量の加算値を前記パルス幅判定手段
で判定された所定のパルス幅の加算値で除算することに
よって、前記入力信号の標準の転送レートからのズレ量
を検出するズレ検出手段とが設けられており、上記パル
ス幅判定手段は、速度偏差に応じて異なるパルス幅判定
基準を複数格納しており、速度偏差に基づいて前記パル
ス幅判定基準の何れかを選択する構成である。それゆ
え、ディスクの回転速度の偏差が大きくても、偏差に応
じたパルス幅判定基準を選択させることにより、確実に
同期させて正確に入力信号を認識させることが可能とな
るため、ディスクのアクセス時等、回転速度が変化する
ときでも読み取りの追従性を向上させることができると
いう効果を奏する。

【図面の簡単な説明】 【図１】本実施の形態に係るディジタルＰＬＬ回路の構
成を示すブロック図である。 【図２】図１に示す位相制御回路のブロック図である。 【図３】マスタクロック信号ＭＣＫと信号ＥＦＭＩとＰ
ＬＬクロック信号ＰＬＬＣＫの関係を示すタイミングチ
ャートである。 【図４】信号ＥＦＭＩとＰＬＬクロック信号ＰＬＬＣＫ
との関係を示すタイミングチャートである。 【図５】図１に示す第１速度検出回路のブロック図であ
る。 【図６】図５のテーブル回路に入力される信号のパルス
幅の変動を示す説明図である。 【図７】図５に示すテーブル回路のブロック図である。 【図８】本発明の実施の一形態に係る速度偏差に応じた
信号幅判別テーブルの説明図である。 【図９】図８の信号幅判別テーブルの具体的な内容を示
す表である。 【図１０】図１に示す第２速度検出回路のブロック図で
ある。 【図１１】マスタクロック信号に対するＰＬＬクロック
信号の平均周波数の変化パターンを示す説明図である。 【図１２】速度偏差に対して、上記変化パターンを切り
換えるためのポイントを示す説明図である。 【図１３】入力されるＰＬＬクロック信号と補正される
ＰＬＬクロック信号の関係を示す説明図である。 【図１４】本発明に係るディジタルＰＬＬ回路に対し
て、本来あり得ないパルス幅の入力信号が入力されたと
きに、各部を流れる信号を示すタイミングチャートであ
る。 【図１５】従来のディジタルＰＬＬ回路における信号幅
判別テーブルの例を示す説明図である。 【図１６】速度偏差に対するパルス幅の正しい認識率及
び隣接するパルス幅の誤認識率を関係を示すグラフであ
る。 【図１７】入力された信号幅情報と検出された信号幅情
報との関係を示すグラフである。 【符号の説明】 １ ディジタルＰＬＬ回路 ２ 位相制御回路 ３ 第１速度検出回路（パルス幅計測手段） ４ 第２速度検出回路（パルス幅判定手段・ズレ検出
手段） ５ ジッタ検出回路 ３２ 信号幅判別テーブル（パルス幅判定基準） ＭＣＫ マスタクロック信号（固定周波数の信号） ＥＦＭＩ 信号ＥＦＭＩ（入力信号） ＰＬＬＣＫ ＰＬＬクロック信号（クロック信号） ３Ｔ〜１１Ｔ パルス幅

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】発振回路で生成された固定周波数の信号を
   分周したクロック信号と、入力信号との位相差を計測
   し、その位相差に基づいて、前記分周の比率を制御して
   前記入力信号と同期したクロック信号を出力するディジ
   タルＰＬＬ回路において、 上記入力信号のパルス幅を計測するパルス幅計測手段
   と、 パルス幅判定基準に照らして、前記パルス幅計測手段に
   て計測された入力信号のパルス幅が複数ある所定のパル
   ス幅のうちの何れであるかを判定するパルス幅判定手段
   と、前記所定の パルス幅に対する入力信号のパルス幅のズレ
   量を検出し、検出したズレ量を加算し、このズレ量の加
   算値を前記パルス幅判定手段で判定された所定のパルス
   幅の加算値で除算することによって、前記入力信号の標
   準の転送レートからのズレ量を検出するズレ検出手段と
   が設けられており、 上記パルス幅判定手段は、速度偏差に応じて異なるパル
   ス幅判定基準を複数格納しており、速度偏差に基づいて
   前記パルス幅判定基準の何れかを選択することを特徴と
   するディジタルＰＬＬ回路。