DE69518997T2

DE69518997T2 - Digitale PLL-Schaltung

Info

Publication number: DE69518997T2
Application number: DE69518997T
Authority: DE
Inventors: Katsuaki Matsufuji; Hiroyuki Matsuoka; Hidenori Minoda
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-06-20
Filing date: 1995-05-29
Publication date: 2001-03-01
Anticipated expiration: 2015-05-30
Also published as: DE69518997D1; EP0689294A1; EP0689294B1; US5661425A

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung betrifft digitale PLL-Schaltkreise. Insbesondere betrifft die vorliegende Erfindung einen digitalen PLL-Schaltkreis, welcher zur Wiedergabe eines EFM-Signals (Eight-to-Fourteen-Modulation) einer Kompaktdisk (CD) oder einer Minidisk (MD) verwendet wird.

Beschreibung des technischen Hintergrundes

Ein analoger PLL-Schaltkreis zur Wiedergabe im Zusammenhang mit einer CD oder einer MD ist zum Beispiel in der japanischen Patentoffenlegungsschrift Nr. 1-303630 und 3-212860 offenbart. Die Phasendifferenz zwischen einem Eingangssignal und einem PLL-Taktsignal, welches von einem PLL- Schaltkreis erzeugt wird, wird in eine Spannung umgewandelt. Die Frequenz des PLL-Schaltkreises wird unter Verwendung eines Spannungs-Frequenzumwandlungsschaltkreises variiert, um eine Synchronisation zu erreichen. Ein unter einem ähnlichen Prinzip arbeitender digitaler PLL-Schaltkreis ist zum Beispiel in der japanischen Patentoffenlegungsschrift Nr. 3-289820 offenbart.
Bei dem oben beschrieben analogen PLL-Schaltkreis wird zum Schalten einer Verstärkung der Vorgang des Schaltens eines Widerstandes eines Operationsverstärkers, welcher die Phasendifferenz in eine Spannung umwandelt, notwendig. Dies erhöht die Komplexität des Schaltkreises, und beachtlich ist das Problem der Temperaturcharakteristiken. Bei einem herkömmlichen PLL-Schaltkreis ist ein digitaler Steueroszillator notwendig. Es war sehr schwierig, diesen Teil in ein LSI aufzunehmen.
Die US-A 4,019,153 offenbart ein Phasenverarbeitungssystem, welches zumindest einen digitalen Phasensteuerkreis aufweist, wobei die Phase des Eingangssignals an dem Kreis mit der Phase des Ausgangssignals des Kreises verglichen wird, um ein pulsbreitenmodulieres Phasenfehlersignal zu erzeugen. Das Fehlersignal wird digital integriert, nämlich mittels einer Zähleinrichtung, welche zyklisch die Pulsbreiten davon zählt, welche ein erstes Steuersignal bereitstellt, falls die Zählrate einen ersten Wert erreicht, und welche ein zweites Steuersignal bereitstellt, falls die Zählrate einen zweiten Wert erreicht. Die Steuersignale werden verwendet, um die Pulsrate eines Taktsignals zu steuern, um ein Zwischentaktsignal derart zu erzeugen, so daß, falls das erste Steuersignal vorliegt, ein Puls hinzugefügt wird, und so daß, falls das zweite Steuersignal vorliegt, ein Puls entfernt wird. Das Zwischentaktsignal wird dann einer Rückkoppelteilerzähleinrichtung zugeführt, welche das Regelkreisausgabesignal bereitstellt.
Die US-A 4,019,153 offenbart keine Einstelleinrichtung zum Einstellen des Verhältnisses der Frequenzrate in bezug auf die Phasendifferenz auf einen variablen Wert gemäß der Qualität des Eingangssignals. Zum Beispiel zeigt Fig. 1 dieses Dokuments keine einzige Einrichtung zum Einstellen der Verhältnisse Mxfc bis Nxfc auf einem variablen Wert. Dieses Dokument verweist jedoch in Spalte 11, Zeile 11 bis Spalte 12, Zeile 2 auf eine Einrichtung zum dynamischen Verändern der Bandbreite des digitalen Phasenregelkreises, während der Wählkreis ein Signal durch Ändern des Moduls k des k-Zählers 11 verfolgt oder erfaßt. Ein Verfahren zum Ändern des Moduls k des Zählers ist in Fig. 15 dieses Dokuments gezeigt, wobei der Aufwärtszähler eine Mehrzahl 2er- Divisionszähler 61, 62, 63 und 64, ... usw. aufweist, welche über 2-zu-1-Multiplexer 65, 66, 67, ... usw. kaskadiert sind, und wobei jeder Zähler entweder durch die Ausgabe des vorangegangenen Zählers oder durch den Mxfc-Takt getaktet werden kann. Die Bandbreitenauswahllinien werden extern gesteuert, gehen zu den Auswahleingaben der Multiplexer und wählen aus, welche der beiden Taktsignale als Takteingabe des nachfolgenden Zählers dienen. Dieses Dokument beschreibt nicht, welche Kriterien zum externen Steuern der Bandbreitenauswahllinien verwendet werden. Es erwähnt auch nicht, daß das Verhältnis der Frequenzrate in bezug auf die Phasendifferenz auf einen variablen Wert gemäß der Qualität des Eingangssignals gesetzt wird.
Die EP-A 0 571 148 offenbart einen Schaltkreis und ein Verfahren, welche eine geringere Verstärkung liefern, falls der Phasenfehler zwischen einer Referenzfrequenz und einer variablen Frequenz groß ist, und welche eine höhere Verstärkung bereitstellen, falls der Phasenfehler klein ist, falls ein Einrasten bereits eingetreten ist oder kurz davor ist einzutreten. Gemäß eines Aspekts weist der PLL-Schaltkreis des zuletzt genannten zweiten Dokuments einen Motordrehzahlschaltkreis, welcher ein Drehzahlsignal einer zur Drehzahl des Motors proportionalen Frequenz erzeugt, und einen Phasendetektor auf, welcher ein zur Phasendifferenz zwischen dem Drehzahlsignal und dem Referenzfrequenzsignal proportionales Zeitdauersignal erzeugt. Ein Phasendifferenzmeßschaltkreis erzeugt ein erstes Ausgabesignal einer ersten zur Phasendifferenz proportionalen Verstärkung, falls die Zeitdauer des Phasendetektorsignals kleiner ist als eine vorbestimmte Zeitspanne, und er erzeugt ein zweites Ausgabesignal bei einer zweiten Verstärkung, welche kleiner ist als die erste Verstärkung, falls die Zeitspanne des Phasendetektorsignals größer ist als die vorbestimmte Zeitspanne. Die Drehzahl des Motors wird durch Aufsummieren des ersten und des zweiten Ausgangssignals gesteuert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist Aufgabe der vorliegenden Erfindung, einen digitalen PLL-Schaltkreis zu schaffen, welcher mit hoher Dichte auf einem LSI integriert werden kann und welcher eine der Signalqualität entsprechende schaltbare Verstärkung hat.
Die obige Aufgabe wird durch einen digitalen PLL-Schaltkreis gelöst, welcher aufweist:
eine Phasensteuereinrichtung zum Zählen einer Phasendifferenz zwischen einem Taktsignal, welche eine frequenzgeteilte Version eines Signals mit fester Frequenz darstellt, und einem Eingangssignal zum Erreichen einer Synchronisation zwischen dem Eingangssignal und dem Taktsignal durch Steuern einer Frequenzrate gemäß der detektierten Frequenzdifferenz, und welche gekennzeichnet ist durch eine Einstelleinrichtung zum Einstellen des Verhältnisses der Frequenzrate bezüglich der Phasendifferenz zu einem variablen Wert gemäß der Qualität des Eingangssignals.
Das Verhältnis der Phasendifferenz zur Frequenzrate ist in einer Tabelle angegeben, um einen der Signalqualität entsprechenden optimalen Wert zu erhalten, zum Beispiel in bezug auf die Stärke des Jitters.
Folglich wird erfindungsgemäß das Verhältnis von Phasendifferenz und Frequenzrate gemäß der Qualität des Eingangssignals variabel gestaltet. Als weitere Maßnahme der vorliegenden Erfindung wird das Verhältnis von Phasendifferenz zur Frequenzrate gemäß der Stärke des Jitters eines Eingangssignals auf einen optimalen Wert gesetzt.
Vorzugsweise wird der Umkehrpunkt eines Taktsignals in Einheiten einer halben Periode einer festen Frequenz angepaßt. Oder die Phasendifferenz zwischen einem Eingangssignal und einem Taktsignal werden unter Verwendung sowohl des Anstiegs als auch des Abfalls einer festen Frequenz gezählt und dann aufaddiert, um das Verhältnis von Phasendifferenz zur Frequenzrate variabel einzustellen.
Vorzugsweise wird ein Ausgabeänderungszeitablauf eines Taktsignals um eine halbe Periode einer festen Frequenz um den Wert der Phasendifferenz verzögert oder aber von einem Ansteigen oder Abfallen einer festen Frequenz um einen Wert der Phasendifferenz ausgewählt.
In einem weiter bevorzugten Ausführungsbeispiel wird ein Offset eines Eingangssignals von der Standardübertragungsrate gemäß der gezählten Pulsbreite eines Eingangssignals bestimmt. Die Frequenzrate wird verändert, um die Durchschnittsfrequenz zu ändern, wodurch der Haltebereich/Fangbereich gesteigert werden. Auch wird der Wert des Verhältnisses der Phasendifferenz zur Frequenzrate erhöht, um den Haltebereich/Fangbereich zu steigern.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Pulsbreite eines Eingangssignals gezählt. Es wird detektiert, ob die Pulsbreite innerhalb einer vorbestimmten Breite von 3T~11T liegt. Die Größe des Offsets des Eingangssignals von der Standardübertragungsrate wird gemäß der gezählten Pulsbreite hinzuaddiert. Dieser hinzuaddierte Wert wird dann durch einen hinzuaddierten Wert der detektierten Pulsbreite geteilt, wodurch der Offset des Eingangssignals von der Standardübertragungsrate bestimmt wird.
Erfindungsgemäß kann der digitale PLL-Schaltkreis mit einem vollständigen Logikschaltkreis versehen sein. Die Integra tion in ein LSI bei hoher Dichte ist möglich. Durch variables Einstellen des Verhältnisses der Phasendifferenz zur Frequenzrate kann das Verhältnis von Phasendifferenz zur Frequenzrate gemäß der Stärke des Jitters des Eingangssignals auf einen optimalen Wert gesetzt werden. Folglich kann eine Wiedergabe mit verminderter Fehlerrate erreicht werden.
Bei einer weiter bevorzugten Ausführungsform wird auf die Bestimmung eines Signals mit einer Pulsbreite in der Nähe der Mitte jedes T ein Eingangssignal unwirksam gemacht.
Vorzugsweise wird der Phasenkorrekturvorgang eines Eingangssignals bei der nächsten Periode unterdrückt, falls ein Signal mit einer Pulsbreite kleiner als 3T detektiert wird.
In einer weiter bevorzugten Ausführungsform wird die Höhe des Offsets des Eingangssignals von der Standardübertragungsrate in einer Mehrzahl von Stufen bestimmt. Die Frequenzänderung der Frequenzrate wird gemäß der bestimmten Stufe variiert.
Das Vorangehende und andere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden mit der nachfolgenden detaillierten Beschreibung der vorliegenden Erfindung im Zusammenhang mit den beigefügten Zeichnungen weiter erläutert.

KURZBESCHREIBUNG DER FIGUREN

Fig. 1 ist ein Blockdiagramm, welches den Aufbau eines vollständigen PLL-Schaltkreises gemäß einer Ausführungsform der Erfindung zeigt.
Fig. 2 ist ein Zeitablaufdiagramm eines Haupttaktsignals MCK, eines EFMI-Signals und eines PLL- Taktsignals.
Fig. 3 ist ein Zeitablaufdiagramm eines EFMI-Signals und eines PLL-Taktsignals.
Fig. 4 ist ein Blockdiagramm des in Fig. 1 gezeigten Phasensteuerschaltkreises.
Fig. 5 ist ein Blockdiagramm des in Fig. 1 gezeigten Geschwindigkeitsdetektors 2.
Fig. 6 ist ein Diagramm zur Beschreibung des Betriebs des in Fig. 5 gezeigten Geschwindigkeitsdetektors.
Fig. 7 ist ein Blockdiagramm des in Fig. 1 gezeigten Geschwindigkeitsdetektors 3.
Fig. 8 ist ein Diagramm, welches die Variation der Durchschnittsfrequenz eines PLL-Taktsignals zeigt.
Fig. 9 zeigt den Schaltpunkt einer Tabelle.
Fig. 10 zeigt die Breite einer Eingabe und ein korrigiertes PLL-Taktsignal.
Fig. 11 ist ein Zeitablaufdiagramm für den Fall, bei welchem ein Signal für 1T~2T als Eingabe nicht vorliegt.
Fig. 12 zeigt die Fehlerrate in bezug auf die Drehzahlvariation, wenn die Tabelle fest ist.
Fig. 13 zeigt Charakteristiken der Geschwindigkeitsabweichung in jeder Tabelle im groben Servomodus.
Fig. 14 zeigt die Gesamtcharakteristiken in bezug auf die Geschwindigkeitsabweichung im groben Servomodus.
Fig. 15 zeigt die Variation der Durchschnittsfrequenz eines PLL-Taktsignals.
Fig. 16 zeigt einen Schaltpunkt der Tabelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
Fig. 17 zeigt Charakteristiken bezüglich der Geschwindigkeitsabweichung jeder Tabelle im feinen Servomodus.
Fig. 18 zeigt die Gesamtcharakteristiken in bezug auf die Geschwindigkeitsabweichung im feinen Servomodus.
Fig. 19 ist ein Blockdiagramm, welches einen PLL- Schaltkreis gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.
Fig. 20 ist ein Blockdiagramm des freilaufenden Frequenzsteuerschaltkreises aus Fig. 19.
Fig. 21 ist ein Blockdiagramm eines PLL-Schaltkreises gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung.
Fig. 22 ist ein Blockdiagramm, welches ein Beispiel des PLL-Taktausgabeschaltkreises von Fig. 21 darstellt.
Fig. 23 zeigt das Verhältnis zwischen einem PLL-Taktsignal und der Stärke der Korrektur, falls die Korrektur bei jeder halben Periode einer festen Frequenz ausgeführt wird, welche bei einem Schwingkreis aus Fig. 23 erzeugt wird.

BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSBEISPIELE

Unter Bezugnahme auf die Fig. 1-3 wird nachfolgend der Aufbau eines PLL-Schaltkreises gemäß eines Ausführungsbeispiels der vorliegenden Erfindung beschrieben. Ein digitaler PLL-Schaltkreis weist einen Phasensteuerschaltkreis 1, Geschwindigkeitsdetektoren 2 und 3 sowie einen Jitter-Detektor 4 auf. Der digitale PLL-Schaltkreis erzeugt ein PLL- Taktsignal als Synchronisationstakt aus einem von einer CD oder einer MD wiedergegebenen EFM-Signal. EFM ist ein Signal mit einer Breite von 3T~11T, wobei
1T = 236,2 [nSEC]
MCK = 33,8688 [MHz].
Die Länge von 1T ist 8 Takte von MCK.
Der Phasensteuerschaltkreis 1 empfängt ein extern zugeführtes Haupttaktsignal MCK und ein EFM-Signal. Der Phasensteuerschaltkreis 1 erzeugt ein PLL-Taktsignal, welches in Fig. 2 (c) gezeigt ist, aus dem Haupttaktsignal MCK, welches in der Fig. 2 (a) gezeigt ist. Die Pulsbreite des PLL-Taktsignals wird so angepaßt, daß das erzeugte PLL-Taktsignal und das in Fig. 2 (b) gezeigte EFM-Signal synchronisieren. Insbesondere zählt der Phasensteuerschaltkreis 1 die Zeit von einer Kante (steigend oder fallend) eines EFM-Signals zur abfallenden Kante eines PLL-Taktsignals, welches gewöhnlich durch ein um einen Faktor 8 frequenzgeteiltes Haupttaktsignal MCK erzeugt wird. Demgemäß ist der Zielwert (Te in Fig. 2 (c)) die "H"-Pegelzone eines PLL-Taktsignals für 3 Perioden. Die Größe des bei (1) in Fig. 2 (c) gezeigten Phasen-Offsets ist auf (2) vermindert. Hierbei wird Tc/Te als "Phasenkorrekturverstärkung" bezeichnet. Der Phasensteuerschaltkreis 1 detektiert die Abweichung der Umdrehungsgeschwindigkeit der Disk, um einen anderen Korrekturvorgang auf ein PLL-Taktsignal anzuwenden als die oben beschriebene Phasenkorrektur bei (1). Der Haltebereich wird erhöht oder die Durchschnittsfrequenz eines PLL-Taktsignals wird proportional zur Abweichung der Umdrehungsgeschwindigkeit durch Ändern der Breite von N Pulsen von acht Pulse eines in Fig. 3 gezeigten PLL-Taktsignals geändert, und zwar auf der Grundlage des von den im groben Servomodus verwendeten Geschwindigkeitsdetektoren 2 und 3 ermittelten Geschwindigkeitsoffsets.
Die Geschwindigkeitsdetektoren 2 und 3 detektieren den Geschwindigkeitsoffset durch Zählen der Pulsbreite eines EFM-Signals mit einem Haupttaktsignal MCK. Ein EFM-Signal besitzt einen Jitter von ungefähr 20 nsec. Die Durchschnittsamplitude jedes Signals von 3T~11T zeigt in bezug auf einen logischen Wert einen Offset. Es wird angenommen, daß dies durch die Ausgleichscharakteristik verursacht wird. Das Ausführungsbeispiel der Fig. 1 berücksichtigt dies. Die Bestimmung von 3T~11T wird durch Zählen der Zeit von einer Kante zu einer anderen Kante ausgeführt, um die Stärke des Offsets des bestimmten Signals von der Breite im Normalgeschwindigkeitsmodus zu bestimmen. Ferner werden die 3T~11T addiert. Der Geschwindigkeitsoffset wird vom addierten Wert der detektierten Offsethöhe berechnet, wenn 768 T (300 Hex) gezählt wird.
Ein Jitterdetektor 4 leitet ein EFM-Signal ab, das eine Pulsbreite 3T von den von den Geschwindigkeitsdetektoren 2 und 3 bestimmten besitzt. Die Höhe des Offsets des Eingangssignals wird dadurch bestimmt, daß ermittelt wird, wie viele von 1024 in der Breite eines von einem Mikrocomputer bestimmten Bereichs enthalten sind.
Fig. 4 ist ein Blockdiagramm, welches einen bestimmten Aufbau des in Fig. 1 gezeigten Phasensteuerschaltkreises zeigt. Die Zähler 11 und 12 und eine Auswahleinrichtung 13 bilden eine Phasendifferenzbestimmungseinrichtung zum Bestimmen der Phasendifferenz zwischen einem EFMI-Signal und einem PLL-Taktsignal. Der Zähler 11 zählt ein Haupttaktsignal MCK während einer Zeitspanne vom Anstieg eines EFMI- Signals von einem L-Pegel zu einem H-Pegel bis zum Abfallen eines PLL-Taktsignals auf einen L-Pegel. Der Zähler 12 zählt ein Haupttaktsignal MCK während einer Zeitspanne vom Abfallen eines EFMI-Signals von einem H-Pegel zu einem L- Pegel bis zum Abfallen eines PLL-Signals auf einen L-Pegel. Dann wird die Phasendifferenz zwischen einem EFMI-Signal und einem PLL-Taktsignal bestimmt. Die von den Zählern 11 und 12 bestimmte Phasendifferenz wird auf die Auswähleinrichtung 13 angewandt.
Die Auswähleinrichtung 13 wählt die Ausgabe des Zählers 1, falls ein EFMI-Signal einen H-Pegel erreicht, und sie wählt die Ausgabe des Zählers 12, falls das EFMI-Signal einen L- Pegel erreicht. Die ausgewählte Phasendifferenz wird den Tabellen 14 und 15 zugeführt, welche in Daten zur Korrektur eines. PLL-Taktsignals umgewandelt werden. Insbesondere hängt die Verwendung der Tabellen 14 und 15 vom Zustand eines Servoschaltkreises CLV (nicht gezeigt) zum Fixieren der Auslesegeschwindigkeit auf eine konstante Rate ab. Tabelle 14 wird verwendet, falls CLV die Rotation einer CD im groben Servomodus steuert. Tabelle 15 wird verwendet, falls CLV die Rotation einer CD im feinen Servomodus steuert. Tabelle 14 enthält vorab gespeicherte Korrekturdaten. Das Verhältnis zwischen der Phasendifferenz und den Korrekturdaten wird gemäß den Geschwindigkeitsdaten A5~A8 ver schoben, welche vom Geschwindigkeitsdetektor 3 bei einer festen Verstärkung von 1/3 bereitgestellt werden.
Im groben Servomodus variiert die Geschwindigkeit maximal um ±6%. Gemäß der Qualität des EFMI-Signals sind in der Tabelle 15 sechs Typen von Verstärkungen gespeichert. Die Servoverstärkung wird gemäß eines Phasenservoverstärkungsschalteinstellsignals des Geschwindigkeitsdetektors 3 geschaltet. Wenn ein Signal kleiner als 1,5T eingegeben wird, wird das Auftreten eines wiedergegebenen Fehlers angenommen, zum Beispiel aufgrund eines Fingerabdrucks oder dergleichen. Die nicht korrigierten Daten werden ausgegeben, falls vom Geschwindigkeitsdetektor 2 ein Phasenkorrekturverhinderungssignal vorliegt.
Die Ausgaben der Tabellen 14 und 15 werden der Auswahleinrichtung 16 zugeführt. Die Auswahleinrichtung 16 wählt ein Ausgangssignal entweder von Tabelle 14 oder von Tabelle 15 in Antwort eines Tabellensteuersignals für den groben/feinen Servomodus von Geschwindigkeitsdetektor 3 einer PLL- Takterzeugungseinheit 18 zu. Die PLL-Takterzeugungseinheit 18 erzeugt ein PLL-Taktsignal gemäß einer Ausgabe der Auswahleinrichtung 16. Ein Freilauffrequenzsteuerschaltkreis 17 steuert die Frequenz und den Zeitablauf der Korrektur eines PLL-Taktsignals in bezug auf die PLL-Takterzeugungseinheit 18 gemäß der Geschwindigkeitsdaten und der Ausgabe von Tabelle 14.
Fig. 5 ist ein Blockdiagramm, welches den Geschwindigkeitsdetektor 2 aus Fig. 1 darstellt.
Pulsbreitenzählern 21 und 22 werden ein EFMI-Signal und ein Haupttaktsignal MCK zugeführt. Pulsbreitenzähler 21 zählt die Breite eines EFMI-Signals an einer abfallenden Flanke des Haupttaktsignals MCK. Pulsbreitenzähler 22 zählt die Breite eines EFMI-Signals an der ansteigenden Flanke des Haupttaktsignals MCK. Die Ausgaben der Pulsbreitenzähler 21 und 22 werden einem Tabellenschaltkreis 23 zugeführt. Der Tabellenschaltkreis 23 bewirkt, daß jegliches EFMI-Signal der Pulsbreitenzähler 21 und 22 ungültig gemacht wird, welche eine Pulsbreite aufweisen, die nicht zu 3T~11T bestimmt ist. Wenn zum Beispiel der Bereich des Geschwindigkeitsoffsets ±6% ist, wird eine größere Variation in der Pulsbreite gezeigt, weil jedes Signal von 3T~11T eine größere Pulsbreite aufweist.
In Fig. 6 zeigt die breite, durchgezogene Linie die Änderung der Breite eines Signals jeglicher Länge. A-D sind Bereiche eines Wertes der durch ein Signal in der Nachbarschaft zu T erreichbar ist, wenn die Geschwindigkeitsabweichung in der + Richtung und - Richtung groß ist. Wenn insbesondere ein Signal einer Breite im Bereich D detektiert wird, kann keine Bestimmung durchgeführt werden, ob das detektierte Signal ein Signal von 10T mit einer Geschwindigkeitsabweichung auf die - Richtung (verzögert) oder ein Signal von 11T mit einer Geschwindigkeitsabweichung auf die + Richtung (vorauseilend) zu ist. Die Geschwindigkeitsbestimmung zeigt einen großen Fehler, falls das Signal entweder als 10T oder 11T angenommen wird. Der Tabellenschaltkreis 23 definiert einen ungültigen Bereich, welcher durch die Strichelungen angedeutet wird, in bezug auf die Ausgabe einer speziellen Ausgabe (Code FFhex). Falls das Signal nicht im ungültigen Bereich liegt, wird das auf den Tabellenschaltkreis 23 angewandte Signal einfach ausgegeben. Die Ausgabe des Tabellenschaltkreises 23 wird einem 768T-Zähler 24 und ferner einem Geschwindigkeitsdetektor 3 zugeführt, und zwar als Signalbreiteninformation, welche die Stärke der Abweichung anzeigt. Obwohl der Tabellenschaltkreis 23 bei den jeweiligen Pegeln H und L eines EFMI-Signals einen EFM-Zählpuls bereitstellt, wird es als EFM-Zählpuls maskiert (Totzonen-Entfernung), falls der Puls des EFMI- Signals in einem ungültigen Bereich liegt, um auf den Ge schwindigkeitsdetektor 2 als Tatksignal zum Hinzufügen der Höhe des Offsets der Breite des Takts angewandt zu werden. Ferner wird ein Phasenkorrekturhemmsignal erzeugt, wenn ein äußerst dünnes EFMI-Signal eingegeben wird, weil dann kein Puls vorliegt, welcher wesentlich kleiner ist als 3T. Dieses Phasenkorrekturhemmsignal wird dem Phasensteuerschaltkreis 1 zugeführt.
Fig. 7 ist ein Blockdiagramm des Geschwindigkeitsdetektors 3 aus Fig. 1. Ein Offset-Addierer 31 empfängt vom Geschwindigkeitsdetektor 2 Signalbreiteninformation, ein EFM-Pulszählsignal und ein 768-Zählabschlußsignal. Der Offset- Addierer 31 addiert die Signalbreiteninformation. Die Stärke des Geschwindigkeitsoffsets wird bestimmt, indem der addierte Wert der Höhe des Offsets bestimmt wird, wenn der Zählwert 768 wird. Der addierte Wert des Offset-Addierers 31 wird der Geschwindigkeitstabelle 32 zugeführt. Sieben Geschwindigkeitsniveaus werden in der Geschwindigkeitstabelle 32 gespeichert, um den Fangbereich des Haltens zu erhöhen. Die Geschwindigkeit wird gemäß dem addierten Wert des Offset-Addierers 3 geschaltet. Die Geschwindigkeitsdaten werden dem Phasensteuerschaltkreis 1 und einem Tabellen-Fest/Variabel-Schaltkreis 32 zugeführt. Der Fest/Variabel-Schaltkreis 33 wird hauptsächlich zum Schalten eines groben Servomodus in einen feinen Servomodus verwendet. Das Schalten wird bewirkt durch ein extern angewandtes CLV-Servosperrsignal oder durch ein von einem Mikrocomputer über ein Mikrocomputerinterface 34 bereitgestelltes Schaltsignal.
Der Jitterdetektor 4 aus Fig. 1 extrahiert ausschließlich ein Signal von 3T aus der Signalbreiteninformation, welche vom Geschwindigkeitsdetektor 2 bereitgestellt wird, um den Grad des Jitters aus dem Verhältnis der Anzahl derjenigen, welche gleich einem von dem Mikrocomputer auf eine Gesamtzahl von 3T gesetzten Wert gleich sind. Gemäß einer Ausfüh rungsform der vorliegenden Erfindung wird eine Bestimmung durchgeführt, daß ein Signal von 3T eine Pulsbreite von 768 nsec aufweist, falls kein Jitter vorliegt und die Geschwindigkeit auf einem Standardniveau ist. Insbesondere ist der Zählwert eines Haupttaktsignals MCK von 33,8688 MHz ungefähr 24. Ein Standardwert von "24" wird gewöhnlich durch den Mikrocomputer eingestellt. Es wird ein verminderter Jitter bestimmt, wenn mehr als 3T Signale gleich 24 sind. Es kann bestimmt werden, daß die Disk exzentrisch ist, falls der Wert gleich 24 mit einer bestimmten Periode wiederholend ansteigt und abfällt. Der Mikrocomputer schaltet die Phasenservoverstärkung des Phasensteuerschaltkreises auf der Grundlage dieser Informationen. Gewöhnlich weist ein größerer Jitter eine kleinere Verstärkung auf. Deshalb sollte die Verstärkung für eine Disk mit größerer Exzentrizität erhöht werden.
Fig. 8 zeigt die Änderung in der Durchschnittsfrequenz eines PLL-Taktsignals.
Wie in Fig. 8 gezeigt ist, existieren sieben Typen von Änderungen in der Durchschnittsfrequenz eines PLL-Taktsignals (A-G). Das Schalten von A-G wird an einem Punkt der Geschwindigkeitsabweichung durchgeführt, wo jede der in Fig. 9 gezeigten Tabellen A-G überlappt. Die Geschwindigkeitsabweichung wird durch Zylinderpulsbreite eines Eingangssignals bestimmt. Die in Fig. 7 gezeigte Geschwindigkeitstabelle 32 wird in jeder der Tabellen A-G gespeichert. Die Verstärkungen in den Tabellen A und G werden auf einen hohen Wert gesetzt. So werden zum Beispiel die Verstärkungen von A und G auf 2/3 und die Verstärkungen der anderen Tabellen auf 1/3 gesetzt. Der Haltebereich/Fangbereich wird durch Erhöhen der Verstärkung vergrößert. Der Abstrich dabei ist die Möglichkeit, daß der wiedergegebene Fehler verstärkt wird. Die Tabellen A und G werden gewöhnlich ausschließlich im groben Servomodus verwendet. Es ist wirkungsvoller, den Haltebereich/Fangbereich selbst dann zu erhöhen, wenn der Fehler leicht vergrößert ist.
Gemäß der vorliegenden Ausführungsform wird das Verhältnis von Phasendifferenz zu Frequenzrate (Verstärkung) variabel gestaltet. Demzufolge kann der Haltebereich/Fangbereich erhöht werden, ohne die Anzahl der Tabellen zu vergrößern. Des weiteren kann die Geschwindigkeitsbestimmung mit höherer Genauigkeit durchgeführt werden, weil die Signale 3T~ 11T sämtlich verwendet werden. Ein digitaler PLL-Schaltkreis der vorliegenden Ausführungsform kann vollständig durch einen Logikschaltkreis gebildet und bei hoher Dichte in ein LSI integriert werden.
Gemäß der vorliegenden Ausführungsform wird die Pulsbreite eines PLL-Taktsignals gezählt, um den Offset eines PLL- Taktsignals von der Standardübertragungsrate zu bestimmen, d. h. der Offset der Umdrehungsgeschwindigkeit einer Disk, wodurch die Frequenzrate eines frequenzgeteilten Signals geändert wird, um die Durchschnittsfrequenz zu ändern.
Es wird eine automatische Anpassung dadurch ermöglicht, daß der eingestellte Wert der Frequenzrate durch einen Mikrocomputer gemäß der Bestimmung der aus dem Jitter-Detektor 4 ausgelesenen Signalqualität modifiziert wird.
Erfindungsgemäß kann der Offset eines PLL-Taktsignals aus der Standardübertragungsrate bestimmt werden. Die Pulsbreite eines PLL-Taktsignals wird gezählt, um zu bestimmen, welches der 3T~11T das EFM-Signal ist. Die beiden resultierenden Werte, die durch das Bestimmen des Offsets eines EFM-Signals aus der Standardübertragungsrate erhalten werden, werden addiert. Der addierte Wert der Stärke des Offsets wird durch den addierten Wert der Bestimmungsergebnisse von 3T~11T dividiert. Die Details dazu werden nachfolgend beschrieben.
Ein EFM-Signal wird von einer Kante zu einer anderen Kante an beiden Kanten eines Haupttaktsignals MCK gezählt. Die Höhe des Offsets von einem logischen Wert, welcher bei normaler Geschwindigkeit zu bestimmen ist, wird in eine Höhe eines Frequenzoffsets umgewandelt. Ein Zugang zum Erhalten eines Mittelwerts auf der Basis einer ausreichenden Anzahl von Malen M wird berücksichtigt.
Die Breite nT (n = 3~11) wird unten gemäß der Variation in der Umdrehungsgeschwindigkeit ausgedrückt:
Breite = nT/N (n = 3~11, N = [Verhältnis in bezug auf die reguläre Umdrehungsgeschwindigkeit])
Die Breite in der Frequenz wird ausgedrückt als:
fNn = N/2nT. ... (1)
Die Stärke der Variation der Frequenz aus einem generellen Modus (reguläre Geschwindigkeit) ist:
In der Praxis wird fNn gemessen und f1n als konstant behandelt. Der Wert wird für eine große Anzahl von Malen M addiert, um die Abweichung aufgrund des Quantisierungsfehlers und des Jitters zu eliminieren. Der Mittelwert wird als Frequenzoffset angenommen. Insbesondere
wobei
Nimmt man einen großen Wert M, so erhält man:
aus der oben angegebenen Gleichung (2). Weil also:
Pn = 1 ,
erhält man nachfolgend aus Gleichung (3):
Folglich kann der Wert von N geeignet erhalten werden, wenn kein Offset in nT vorliegt.
In der Praxis jedoch weist ein EFM-Signal einen von nT abhängigen Offset auf. Es wird angenommen, daß dies durch die Variation in der Bitlänge beim Wiedergeben eines Signals von einer Disk und durch die Charakteristiken eines RF-Verstärkers verursacht wird. Insbesondere wird aus Glei chung (1) die folgende Gleichung (5), von welcher Gleichung (6) erhalten wird, abgeleitete
Dann folgt weiter
Eine zu den Gleichungen (3) und (4) korrespondierende Gleichung wird durch die folgende Gleichung (8) dargestellt:
Der Term N · ΔTn(N)/nT wirkt als Fehler.
Im Lichte des Vorangehenden, ergibt sich, wenn ein Signal nT einen Offset ΔTn(N) aufweist
Durch Hinzufügen von TNn im Offset-Addierer 31 für M Signale ergibt sich:
wobei
Folglich ergibt sich aus Gleichung (10):
Bei der vorliegenden Erfindung wird die Berechnung bei M beendet, wo der Zähler ≥ 768T beträgt. N wird hier aus dem Wert des Zählers erhalten. Gemäß diesem Verfahren tritt der Geschwindigkeitsbestimmungsfehler ΔTn(N) nicht auf.
Fig. 11 ist ein Zeitablaufdiagramm für den Fall, daß ein Signal wie 1T oder 2T eingegeben wird. Wenn ein EFMI-Signal, welches tatsächlich zum Beispiel 7T beträgt, wie das in (b) gezeigt ist, durch Rauschen, welches ursprünglich nicht existiert, auf 1T geändert wird, wird ein Phasenkorrekturhemmsignal bereitgestellt, wie das in (f) gezeigt ist, um die nicht gewünschte Auswirkung zu vermindern.
Die obigen Ausführungsbeispiele sind dadurch gekennzeichnet, daß auf Kosten des Erhöhens des Demodulationsfehlers im groben Servomodus der Halte-/Fangbereich vergrößert ist und daß der Halte-/Fangbereich im feinen Servomodus beschränkt ist, Fehler zu reduzieren. Folglich wird eine Steuerung der Freilauffrequenz in bezug auf die Geschwindigkeitsabweichung nicht durchgeführt. Das Verfahren eröffnet jedoch die Möglichkeit eines signifikanten Erhöhens des Demodulationsfehlers, wenn der Haltebereich die Geschwindigkeitsabweichung bei starker Exzentrizität einer Disk oder beim Flattern des Antriebsmotors überschreitet. Das nachfolgende Ausführungsbeispiel ist darauf gerichtet, den Demodulationsfehler zu verringern.
Fig. 12 zeigt die Fehlerrate in bezug auf die Geschwindigkeitsabweichung, wenn die Tabelle fixiert ist. Unter Bezugnahme auf Fig. 12 bedeutet "a" der Zustand des Leerlaufs, wenn im Eingangs-EFM-Signal kein Jitter vorliegt, und "b" den Fall, daß ein EFM-Signal einen Jitter von ungefähr 30 nsec aufweist. Es wird aus Fig. 12 berücksichtigt, daß der Haltebereich eingeschränkt wird, wenn der Jitter gesteigert ist. Bei der vorliegenden Ausführungsform wird ein Verfahren zum Anpassen der Geschwindigkeitsabweichung auf ungefähr ±3% selbst im feinen Servomodus nachfolgend beschrieben.
Fig. 13 zeigt die Fehlerrate in bezug auf die Geschwindigkeitsabweichung für A-G, falls die Geschwindigkeitskorrektur für A-G von Fig. 8 ausgeführt wird. Unter der Annahme, daß der Jitter in Fig. 13 ungefähr 30 nsec beträgt, zeigt das Schalten der Tabelle gemäß der Information des Geschwindigkeitsdetektors einen Anstieg im Fehler in der Nachbarschaft des Tabellenschaltpunktes, wie das in Fig. 14 gezeigt ist. Dies ist so, weil der Schaltpunkt am Grenzende der beiden Tabellen ausgebildet ist. Bei der vorliegenden Ausführungsform ist das Tabellenschalten selbst im feinen Servomodus variabel ausgestaltet, und der Überlappungsbereich des verwendbaren Bereichs jeder Tabelle ist erhöht. Der Tabellenschaltpunkt ist dort gesetzt, wo eine Fehlerrate mit einem hinreichend niedrigen Niveau gewährleistet ist.
Fig. 15 ist ein Wellenformendiagramm eines PLL-Taktes gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Die Wellenform aus Fig. 15 unterscheidet sich von der Wellenform im groben Servomodus aus Fig. 8 darin, daß die Korrektur der Pulsbreite in Schritten einer halben Periode des Haupttaktsignals MCK ausgeführt wurde. Fig. 16 zeigt den Schaltzeitpunkt der relevanten Tabelle.
Fig. 17 zeigt den Fehlerzustand in bezug auf die Geschwindigkeitsabweichung von A-G, falls die Geschwindigkeitskorrektur von A-G gemäß der Takt-Wellenform von Fig. 15 ausgeführt wird. Fig. 18 zeigt die gemäß der Information des Geschwindigkeitsdetektors ausgeschaltete Tabelle. Aus Fig. 18 wird angenommen, daß die Fehlerrate von zumindest ±3% auf 0 reduziert werden kann.
Fig. 19 ist ein Blockdiagramm eines anderen Ausführungsbeispiels der vorliegenden Erfindung. Im Gegensatz zu der in Fig. 4 gezeigten Phasensteuerschaltung sind bei der vorliegenden Ausführungsform der Fig. 19 die Tabelle 15 und die Auswahleinrichtung 16 entfernt. Die Ausgaben der Zähler 11 und 12 werden durch die Auswahleinrichtung 13 ausgewählt direkt der Tabelle 14 zugeführt, und die Ausgabe der Tabelle 14 wird der PLL-Takterzeugungseinheit 18 zugeführt. Ein Freilauffrequenzsteuerschaltkreis 40 empfängt ein Tabellensteuersignal, welches den groben/feinen Servomodus anzeigt, sowie Geschwindigkeitsdaten.
Fig. 20 ist ein Blockdiagramm, welches den Freilauffrequenzsteuerschaltkreis 40 aus Fig. 19 zeigt. Unter Bezug nahme auf Fig. 20 ist gezeigt, daß der Freilauffrequenzsteuerschaltkreis 40 Auswahleinrichtungen 41-46, Vergleichseinrichtungen 47-52, Korrekturschaltkreises 53- 56, einen Auswahlschaltkreis 57 und einen Decodierer 58 aufweist. Die Auswahleinrichtungen 41-46 wählen gemäß eines Tabellensteuersignals, welches sich gemäß einem groben Servomodus und einem feinen Servomodus ändert, einen Grenzwert aus. Die Vergleichseinrichtungen 47-52 vergleichen einen von den Auswahleinrichtungen 41-46 bereitgestellten Grenzwert mit den Geschwindigkeitsdaten. Der Grenzwert ist wie in den vorangegangenen Fig. 9 und 16 dargestellt beschaffen. Das Vergleichsergebnis der Vergleichseinrichtungen 47-52 wird dem Decodierer 58 zugeführt, um decodiert zu werden. Die decodierte Ausgabe wird der Auswahleinrichtung 57 zugeführt.
Korrekturschaltkreise 53-56 erzeugen ein Zeitablaufsignal zur Korrektur der Signale 0, 1, 2 und 3 der acht PLL-Taktsignale. Das Zeitablaufsignal wird der Auswahleinrichtung 57 zugeführt. Die Auswahleinrichtung 57 spricht auf das decodierte Ausgabesignal des Decoders 58 an, um ein Zeitablaufsignal auszuwählen, welches von irgendeinem der Korrekturschaltkreise 53-56 ausgegeben wurde. Das ausgewählte Zeitablaufsignal wird als Geschwindigkeitskorrekturzeitablaufsignal ausgegeben.
Die Korrekturschaltkreise 53-56 sprechen auf ein Phasenkorrekturzeitablaufsignal an, um die Geschwindigkeitskorrektur auszuführen, wobei die Zeitspanne, während der das PLL-Taktsignal phasenkorrigiert wird, ausgenommen wird. Die Auswahleinrichtung 57 überträgt zur PLL-Takterzeugungseinheit 18, welche in Fig. 19 gezeigt ist, ein Signal, welches angibt, ob die Geschwindigkeitsabweichung der Standardgeschwindigkeit voraus- oder nacheilend ist. Die PLL-Takterzeugungseinheit 18 erzeugt ein PLL-Taktsignal zur Geschwindigkeitskorrektur in den Fig. 8 oder 15 gemäß eines Ge schwindigkeitskorrekturzeitablaufsignals, eines Voraus-/- Nacheil-Schaltsignals und eines Tabellensteuersignals.
Gemäß der vorliegenden Ausführungsform wird der Grad des Offsets eines EFM-Eingangssignals von einer Standardübertragungsrate in einer Mehrzahl von Stufen bestimmt. Die Frequenz zum Ändern der Frequenzrate von der ein PLL-Taktsignal erzeugt wird, wird gemäß jeder Stufe variiert. Beim groben Servomodus und beim feinen Servomodus wird das Schalten zwischen zwei Typen von Bestimmungsstandardwerten durchgeführt. Beim feinen Servomodus ist die Bestimmungsstufe für den Offsetwert in einer Mehrzahl von dicht beieinanderliegenden Schritten vorgesehen. Die Anzahl der gesamten Bestimmungsstufen wird im feinen Servomodus und im groben Servomodus gleichgesetzt. Die Stärke der Änderung der Frequenzrate wird beim groben Servomodus und beim feinen Servomodus ebenfalls in bezug auf den Bestimmungsstandardwert geändert. Durch Vermindern der Stärke der Änderung beim feinen Servomodus wird die Durchschnittsfrequenz eines PLL-Taktsignals in bezug auf die Geschwindigkeitsabweichung sehr gleichmäßig geändert. Der Fang-/Haltebereich kann ohne Verschlechterung der Fehlerrate vergrößert werden.
Fig. 21 ist ein Blockdiagramm, welches ein anderes Ausführungsbeispiel der vorliegenden Erfindung zeigt. Das vorliegende Ausführungsbeispiel ist dazu geeignet, ein PLL-Taktsignal in Einheiten einer halben Periode des Haupttaktsignals MCK zu steuern. Das vorliegende Ausführungsbeispiel ist dem der Fig. 4 ähnlich, außer in bezug auf die nun zu erläuternden Elemente. Die Tabellen 14 und 15 erzeugen ein Steuersignal zum Steuern eines PLL-Taktsignals zu jeder halben Periode eines Haupttaktsignals MCK. Das erzeugte Steuersignal wird dem PLL-Taktausgabeschaltkreis 19 zugeführt. Gemäß einem von der PLL-Takterzeugungseinheit 18 erzeugten PLL-Taktsignal und einem von den Tabellen 14 und 15 bereitgestellten PLL-Taktausgabesteuersignal stellt der PLL-Taktausgabeschaltkreis 19 ein PLL-Taktsignal bereit, welches entweder eine ansteigende oder eine abfallende Flanke eines Haupttaktsignals MCK als Änderungspunkt eines PLL-Takts auswählt. Wenn zum Beispiel ein PLL-Taktausgabesteuersignal einen L-Pegel annimmt, ändert, sich die Periode des PLL-Taktsignals beim Anstieg des Haupttaktsignals MCK. Wenn dagegen das PLL-Taktausgabesteuersignal einen H-Pegel annimmt, ändert sich die Periode des PLL-Taktsignals mit dem Abfallen des Haupttaktsignals MCK.
Fig. 22 ist ein Blockdiagramm, welches ein Beispiel des in Fig. 21 gezeigten PLL-Taktausgabeschaltkreises zeigt. Unter Bezugnahme auf Fig. 22 ist gezeigt, daß ein PLL-Taktsignal, welches von der PLL-Takterzeugungseinheit 18 bereitgestellt wird, beim Anstieg des Haupttaktsignals MCK durch ein D- Flipflop 191 gespeichert wird. Die Ausgabe des D-Flipflops 191 wird beim Abfallen des Haupttaktsignals MCK durch ein D-Flipflop 192 gespeichert. Ein ODER-Gatter 193 nimmt ein inklusives ODER eines PLL-Taktausgabeschaltsignals von Tabelle A14 und ein PLL-Taktausgabeschaltsignal von Tabelle B15 auf. Eine Auswahleinrichtung 194 spricht auf das inklusive ODER-Ergebnis des ODER-Gatters 193 an, um eine Ausgabe des D-Flipflops 191 oder des D-Flipflops 192 auszuwählen. Die ausgewählte Ausgabe wird als PLL-Taktsignal bereitgestellt.
Fig. 23 zeigt das Verhältnis zwischen einem Taktsignal und einem korrigierten Wert, wenn die Korrektur jede halbe Periode einer festen Frequenz durchgeführt wird, welche von einem Oszillator generiert wird.
Aus dem Vergleich der Fig. 10 und 23 ergibt sich, daß das Ausführungsbeispiel der Fig. 21 den Korrekturfehler dadurch reduziert, daß das PLL-Taktsignal in Einheiten einer halben Periode des Haupttaktsignals MCK gesteuert wird.
Obwohl die vorliegende Erfindung im Detail beschrieben und erläutert ist, ist klar, daß dies nur zu Illustrationszwecken und beispielhaft erfolgte und die Erfindung in keinerlei Weise beschränken soll.

Claims

1. Digitaler PLL-Schaltkreis mit:

einer Phasensteuereinrichtung (1) zum Zählen einer Phasendifferenz zwischen einem Taktsignal (MCK), welches eine frequenzgeteilte Version eines Signals mit fester Frequenz darstellt, und einem Eingangssignal (EFM) zum Erreichen einer Synchronisation zwischen dem Eingangssignal und dem Taktsignal durch Steuern einer Frequenzrate gemäß der detektierten Phasendifferenz,

gekennzeichnet durch

eine Einstelleinrichtung (14-18) zum Einstellen des Verhältnisses der Frequenzrate bezuglich der Phasendifferenz auf einen variablen Wert gemäß der Qualität des Eingangssignals (EFM).

2. Digitaler PLL-Schaltkreis gemäß Anspruch 1, bei welchem die Einstelleinrichtung (14-18) das Verhältnis der Phasendifferenz zur Frequenzrate gemäß dem Grad des Jitters des Eingangssignals (EFM) auf einen optimalen Wert einstellt.

3. Digitaler PLL-Schaltkreis gemäß Anspruch 1, welcher des Weiteren aufweist:

eine Pulsbreitenzähleinrichtung (2) zum Zählen einer Pulsbreite des Eingangssignals und

eine Steuereinrichtung (3) zum Bestimmen eines Offsets des Eingangssignals einer Standardübertragungsrate auf eine Ausgabe der Pulsbreitenzähleinrichtung hin zum Vergrößern eines Haltebereichs/Fangbereichs durch Ändern der Frequenzrate zur Änderung der Durchschnittsfrequenz.

4. Digitaler PLL-Schaltkreis nach Anspruch 3, bei welchem die Steuereinrichtung den Haltebereich/Fangbereich durch Bestimmen eines Offsets des Eingangssignals von der Standardübertragungsrate bestimmt, um den Wert des Verhältnisses der Phasendifferenz zur Frequenzrate zu vergrößern.

5. Digitaler PLL-Schaltkreis nach Anspruch 4, bei welchem die Pulsbreitenzähleinrichtung zählt, ob die Pulsbreite des Eingangssignals eine vorbestimmte Pulsbreite ist, und

bei welchem die Steuereinrichtung die Größe des Offsets der Pulsbreite bei der Standardübertragungsrate bestimmt.

6. Digitaler PLL-Schaltkreis nach Anspruch 1, bei welchem die Einstelleinrichtung einen Änderungspunkt des Taktsignales in Einheiten einer halben Periode der festen Frequenz anpasst.

7. Digitaler PLL-Schaltkreis nach Anspruch 1, bei welchem die Einstelleinrichtung die Phasendifferenz zwischen dem Eingangssignal und dem Taktsignal unter Verwendung eines sowohl Anstiegs als auch eines Abfalls der festen Frequenz zählt und beide Werte addiert.

8. Digitaler PLL-Schaltkreis nach Anspruch 1, bei welchem die Einstelleinrichtung einen Ausgabeänderungszeitablauf des Taktsignales um eine halbe Periode einer festen Frequenz um einen Wert der Phasendifferenz verzögert.

9. Digitaler PLL-Schaltkreis nach Anspruch 1, bei welchem die Einstelleinrichtung einen Ausgabeänderungszeitablauf für das Taktsignal aus einem Ansteigen oder Abfallen der festen Frequenz um einen Wert der Phasendifferenz auswählt.

10. Digitaler PLL-Schaltkreis nach Anspruch 1, der weiterhin dadurch gekennzeichnet ist, dass vorgesehen sind:

eine Pulsbreitenzähleinrichtung (2) zum Zählen der Pulsbreite des Eingangssignals,

eine Pulsbreitenbestimmungseinrichtung (23) zum Bestimmen, ob die von der Pulsbreitenzähleinrichtung gezählte Pulsbreite eine vorbestimmte Breite von 3T~11T ist, und

eine Offset-Bestimmungseinrichtung (31) zum Bestimmen eines Offsets des Eingangssignals von einer Standardübertra gungsrate, indem die Stärke des Offsets des Eingangssignals von der Standübertragungsrate gemäß der von der Pulsbreitenzähleinrichtung gezählten Pulsbreite hinzugefügt wird und indem der hinzugefügte Wert durch einen hinzugefügten Wert des Bestimmungsergebnisses der Pulsbreitenbestimmungseinrichtung geteilt wird.

11. Digitaler PLL-Schaltkreis nach Anspruch 10, bei welchem die Pulsbreitenbestimmungseinrichtung auf die Bestimmung eines Signals mit einer Pulsbreite in der Nähe der Mitte jeder Breite T zum Unwirksammachen des Eingabesignals anspricht.

12. Digitaler PLL-Schaltkreis nach Anspruch 11, bei welchem ein Phasenkorrekturvorgang des Eingangssignals bei der nächsten Periode verhindert wird, wenn die Pulsbreitenbestimmungseinrichtung ein Signal mit einer Pulsbreite kleiner als 3 T bestimmt.

13. Digitaler PLL-Schaltkreis nach Anspruch 12, welcher des Weiteren aufweist:

eine Bestimmungseinrichtung (23) zum Bestimmen eines Offsets des Eingangssignals von einer Standardübertragungsrate bei einer Mehrzahl von Stufen und

eine Einrichtung (32), welche auf jede von der Bestimmungseinrichtung bestimmten Stufe zum Ändern der Änderungsfrequenz der Frequenzrate anspricht.

14. Digitaler PLL-Schaltkreis nach Anspruch 13, bei welchem die Bestimmungseinrichtung eine Schalteinrichtung (32) zum Schalten zwischen zwei Typen von Bestimmungsstandardwerten beim Bestimmen des Grades des Offsets bei einer Mehrzahl von Stufen aufweist.

15. Digitaler PLL-Schaltkreis nach Anspruch 14, welcher des Weiteren eine Einrichtung (32) aufweist zum Ändern der Größe der Änderung der Frequenzrate in Bezug auf den Bestimmungsstandardwert.