KR20010113723A - 하부 충전 재료를 밀봉하는 충전재가 있는 붕괴 제어형 칩접속(c4) 집적회로 패키지 - Google Patents

하부 충전 재료를 밀봉하는 충전재가 있는 붕괴 제어형 칩접속(c4) 집적회로 패키지 Download PDF

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Abstract

집적회로를 포함하는 기판에 장착되는 집적회로 패키지 상에 충전재를 도포하는 밀봉 처리 방법. 패키지는 집적회로와 기판에 부착되는 하부 충전 재료 및 이 하부 충전 재료와 IC를 밀봉하는 충전재를 포함할 수 있다. 이 충전재에 의해 밀봉이 균일하게 되면 열-기계적 부하가 있는 환경에서 집적회로(다이)에 균열이 발생하지 않는다.

Description

하부 충전 재료를 밀봉하는 충전재가 있는 붕괴 제어형 칩 접속(C4) 집적회로 패키지 {A CONTROLLED COLLAPSE CHIP CONNECTION (C4) INTEGRATED CIRCUIT PACKAGE THAT HAS A FILLER WHICH SEALS AN UNDERFILL MATERIAL}
통상적으로 집적회로는 조립되어 패키지가 되며, 이 패키지는 프린트 회로 기판에 납땜된다. 도 1은 보통 플립 칩 또는 C4 패키지라고 하는 집적회로 패키지의 한 유형을 나타낸다. 집적회로(1)에는 기판(3)의 상면에 납땜되는 수많은 솔더 범프(2)가 있다.
기판(3)은 일반적으로 그 열팽창계수가 집적회로의 열팽창계수와는 상이한 복합 재료로 이루어진다. 패키지에 어떤 온도 변화가 있으면 이로 인해 집적회로(1)와 기판(3)은 차별적으로 팽창을 하게 된다. 이러한 차별적인 팽창은 응력을 발생시키며 이로 인해 솔더 범프(2)에 균열이 생길 수 있다. 솔더 범프(2)는 집적회로(1)와 기판(3)간에 전류를 전달하는 것이므로 이 범프(2)에 균열이 생기면 회로(1)의 동작에 악영향을 미칠 수 있다.
패키지에는 집적회로(1)와 기판(3) 사이에 위치하는 하부 충전 재료(underfill material)(4)가 포함되어 있다. 하부 충전 재료(4)는 일반적으로IC 패키지의 땜납 접합 신뢰성과 열-기계적 습기 안정성을 강화하는 에폭시이다.
패키지에는 집적회로(1)의 하부에 걸쳐 2차원으로 배치된 수백 개의 솔더 범프(2)가 있다. 집적회로의 일면을 따라 단일 라인의 경화되지 않은 에폭시 재료를 도포하는 방식으로 솔더 범프 인터페이스에는 에폭시(4)가 보편적으로 도포된다. 그 후 에폭시(4)는 솔더 범프들 사이를 유동한다. 에폭시(4)는 모든 솔더 범프들(2)을 덮도록 도포될 필요가 있다.
공기 구멍이 하부 충전 재료에 생기지 않도록 하기 위해 집적회로의 일면에만 에폭시(4)를 도포하는 것이 바람직하다. 공기 구멍으로 인해 집적회로와 기판의 접속부의 구조적 결합이 약해지기 때문이다. 또한, 열과 습기가 있는 환경에서 열화를 방지할 정도로 기판(3)과 집적회로(1)를 접착하는 하부 충전 재료(4)의 접착 강도가 좋아야 한다. 에폭시(4)는 따라서 좋은 접착 특성을 유지하면서도 집적회로/기판의 전체 인터페이스간을 흐를 수 있는 상태로 제공되는 재료이어야 한다.
기판(3)은 일반적으로 세라믹 재료로 이루어진다. 세라믹 재료는 대량 생산하기에는 비교적 고가이므로, C4 패키지용으로 유기 기판을 사용하는 것이 바람직하다. 유기 기판은 하부 충전 과정에서 방출될지도 모르는 습기를 흡수하는 경향이 있다. 이 하부 충전 과정에서 습기가 방출되면 하부 충전 재료에 구멍이 만들어질 수 있다. 유기 기판은 또 세라믹 기판과 비교하여 열팽창계수가 더 높은 편이어서 다이, 하부 충전층 및 솔더 범프에 더 큰 응력을 발생시킬 수 있다. 에폭시에서 응력이 더 커지면 열이 가해질 때 균열이 생기며, 이 균열은 기판으로 전파되어 금속선을 끊음으로써 패키지를 고장나게 할 수 있다. 또한, 응력이 더 커지면 열이 있는 환경에서 다이가 쉽게 고장나며 공기와 습기 구멍에 대해 더 민감해질 수 있다. 특히 범프의 밀도가 비교적 높은 패키지의 경우에는 열을 가하는 동안 범프들이 공기 구멍들로 밀려들어갈 수 있다. 유기 기판을 C4 패키지에 사용하는 것이 바람직하다.
본 발명은 집적회로 패키지에 관한 것이다.
도 1은 종래 기술의 집적회로 패키지를 나타내는 측면도이다.
도 2는 본 발명의 집적회로 패키지의 한 실시예를 나타내는 평면도이다.
도 3은 본 발명의 집적회로 패키지를 나타내는 확대 측면도이다.
도 4는 본 발명의 집적회로 패키지의 조립 과정을 나타내는 개략도이다.
본 발명의 한 실시예는 기판에 장착되는 집적회로를 포함하는 집적회로 패키지이다. 패키지는 집적회로와 기판에 부착되는 하부 충전 재료, 그리고 이 하부 충전 재료를 밀봉하는 충전재를 포함할 수 있다.
도 2와 도 3은 본 발명에 따른 집적회로 패키지(10)의 실시예를 나타낸다. 패키지(10)는 기판(12)을 포함하는데, 이 기판에는 제1면(14)과 그 반대편의 제2면(16)이 있다. 기판(12)의 제1면(14)에는 다수의 솔더 범프(20)에 의해 집적회로(18)가 부착될 수 있다. 집적회로(18)의 하부에는 솔더 범프(20)가 2차원 형상으로 배치되어 있다. 흔히 붕괴 제어형 칩 접속(C4)이라고 하는 공정으로 집적회로(18)와 기판(12)에 솔더 범프(20)를 부착할 수 있다.
솔더 범프(20)는 집적회로(18)와 기판(12) 간에 전류를 전달할 수 있다. 한 실시예에서 기판(12)은 유기 유전체 재료를 포함할 수 있다. 패키지(10)는 기판(12)의 제2 면(16)에 부착된 다수의 땜납구(22)를 포함할 수 있다. 땜납구(22)는 유동해서 패키지(10)를 프린트 회로 기판(도시되지 않음)에 부착한다.
기판(12)에는 제1 면(14)에 있는 솔더 범프(20)를 제2 면(16)에 있는 땜납구(22)에 전기적으로 접속시키는 라우팅 트레이스, 전원/접지 면, 바이어스(vias) 등이 포함되어 있다. 집적회로(18)는 캡슐(도시되지 않음)로 싸여있을 수 있다. 또한, 패키지(10)에는 히트 슬러그 또는 히트 싱크 같은 열 소자(도시되지 않음)를 넣어서 집적회로(18)가 생성하는 열을 해소한다.
패키지(10)는 집적회로(18)와 기판(12)에 부착되어 있는 제1 하부 충전 재료(24)를 포함할 수 있다. 패키지(10)는 또한 기판(12)과 집적회로(18)에 부착되어 있는 제2 하부 충전 재료(26)를 포함할 수 있다. 제2 하부 충전 재료(26)는 IC와 제1 하부 충전 재료(24)의 가장자리를 둘러싸서 밀봉하는 충전재의 역할을 할 수 있다. 제2 하부 충전 재료(26)가 균일한 밀봉 기능을 수행함으로써 습기의 이동, 집적회로의 균열, 그리고 제1 하부 충전 재료의 균열을 방지할 수 있다. 밀봉 처리로 인해 세라믹 기판 상에 장착된 IC의 균열이 줄어들 수 있다.
제1 하부 충전 재료(24)로는 제품 지정 세미코트(Semicoat) 5230-JP에 따라 일본의 신이쯔(Shin-Itsu)가 제조한 에폭시를 들 수 있다. 이 세미코트 5230-JP 재료의 유동성과 접착성은 매우 좋다. 제2 하부 충전 재료(26)는 제품 지정 세미코트 122X에 따라 신이쯔가 제조한 무수물 에폭시일 수 있다. 이 세미코트 122X 재료는 접착성 측면에서는 세미코트 5230-JP 재료보다 떨어지지만 그 파열/균열에 대한 내성 측면에서는 훨씬 더 낫다.
도 4는 패키지(10)를 조립하는 과정을 나타낸다. 기판(12)을 먼저 오븐(28)에서 구워서 기판 재료에서 발생하는 습기를 제거한다. 기판(12)을 잔류 하부 충전 처리 공정의 처리 온도보다 더 높은 온도에서 구워서 후속 처리 공정에서 기판(12)으로부터 습기가 방출되지 않도록 하는 것이 바람직하다. 일례로서 기판(12)을 163℃에서 구울 수 있다.
굽기 공정 후, 집적회로(18)를 기판(12)에 장착할 수 있다. 집적회로(18)의 장착은 일반적으로 솔더 범프(20)를 용융시켜서 행한다.
제1 도포 스테이션(30)에서 집적회로(18)의 일면을 따라 기판(12) 상에 제1 하부 충전 재료(24)를 도포할 수 있다. 제1 하부 충전 재료(24)는 가열 작용에 의해 집적회로(18)와 기판(12) 사이에서 유동할 수 있다. 일례로 제1 하부 충전 재료(24)는 110 내지 120℃의 온도에서 도포될 수 있다. 집적회로(18)와 기판(12) 간의 공간을 완전히 채우는 데는 여러 번의 도포 공정을 필요로 한다.
패키지(10)를 오븐(32) 안에서 이동시켜서 제1 하부 충전 재료(24)를 유동시키고 부분적으로는 겔 상태를 만들 수 있다. 하부 충전 재료(24)를 부분적으로 겔 상태가 되도록 하기 위한 일례로 하부 충전 재료(24)를 오븐(32)에서 120 내지 145℃의 온도로 가열할 수 있다. 부분적으로 겔 상태를 만들면 구멍 형성을 감소시킬 수 있으며 집적회로(18)와 하부 충전 재료(24) 간의 접착력을 향상시킬 수 있다.접착력이 향상되면 습기의 이동 및 하부 충전 재료(24)와 기판간의 균열은 물론 하부 충전 재료(24)와 IC(18) 간의 균열도 감소시킬 수 있다. 구멍 형성이 감소되면 가열 과정에서 범프 돌출(extrusion) 가능성이 줄어들 수 있다. 패키지는 가열 과정에서 하부 충전 재료를 가열하는 오븐(32) 내를 계속해서 이동할 수 있다. 가열 과정에서 기판(12)을 계속해서 이동시키면 집적회로의 하부를 채우는 데 필요한 시간을 줄일 수 있고 이에 따라 패키지의 제조 비용을 줄일 수 있다. 기판(12)은 오븐(32)을 경유하여 스테이션(30, 34) 간을 컨베이어(도시되지 않음)에 의해 이동할 수 있다.
제2 도포 스테이션(34)에서는 집적회로(18)의 사면 모두를 따라 제2 하부 충전 재료(26)를 기판(12) 상에 도포할 수 있다. 제2 하부 충전 재료(26)는 제1 하부 충전 재료(24)를 둘러싸서 밀봉하는 충전재를 만드는 방식으로 도포할 수 있다. 일례로 제2 하부 충전 재료(26)는 대략 80 내지 120℃의 온도에서 도포될 수 있다.
제1 및 제2 하부 충전 재료(24, 26)를 고체 상태로 경화시킬 수 있다. 이들 재료를 경화시킬 수 있는 온도는 대략 150℃이다. 하부 충전 재료(24, 26)의 경화 후에는 땜납구(22)를 기판(12)의 제2 면(16)에 부착할 수 있다.
본 발명에 대하여 몇 가지의 실시예를 중심으로 설명하였지만, 이것은 단지 본 발명을 예시하는 것으로서 본 발명이 이들 실시예에 제한되는 것은 아니다. 당업자라면 특별히 여기에 기재하지는 않았더라도 본 발명에 대해 여러 가지 다양한 변경이 가능하며 이들 역시 본 발명의 사상 및 범위 내에 있음을 알 수 있을 것이다.

Claims (18)

  1. 기판,
    상기 기판의 제1 면에 장착되어 있는 집적회로,
    상기 기판과 상기 집적회로에 장착되어 있는 하부 충전 재료, 그리고
    상기 하부 충전 재료를 밀봉하는 충전재
    를 포함하는 집적회로 패키지.
  2. 제1항에 있어서,
    상기 충전재는 상기 하부 충전 재료를 둘러싸는 집적회로 패키지.
  3. 제1항에 있어서,
    상기 충전재는 상기 집적회로와 상기 기판에 부착되어 있는 집적회로 패키지.
  4. 제1항에 있어서,
    상기 하부 충전 재료는 에폭시인 집적회로 패키지.
  5. 제4항에 있어서,
    상기 하부 충전 재료는 무수물 에폭시인 집적회로 패키지.
  6. 제1항에 있어서,
    상기 집적회로와 상기 기판에 부착되어 있는 솔더 범프를 더 포함하는 집적회로 패키지.
  7. 기판에 장착되는 집적회로의 하부를 채우는 방법으로서,
    상기 집적회로와 상기 기판에 부착되는 하부 충전 재료를 도포하는 단계, 그리고
    상기 하부 충전 재료를 밀봉하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 하부 충전 재료는 상기 집적회로와 상기 기판 사이에서 유동하는 방법.
  9. 제8항에 있어서,
    상기 하부 충전 재료가 상기 집적회로와 상기 기판 사이에서 유동하는 동안 상기 기판은 오븐 안에서 이동하는 방법.
  10. 제7항에 있어서,
    상기 하부 충전 재료를 도포하기 전에 상기 기판을 가열하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 하부 충전 재료를 부분적으로 겔 상태로 되도록 가열하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 기판은 상기 부분적으로 겔 상태인 하부 충전 재료의 온도보다 더 높은 온도로 가열되는 방법.
  13. 제7항에 있어서,
    상기 하부 충전 재료를 도포하기 전에 솔더 범프로써 상기 집적회로를 상기 기판에 장착하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서,
    땜납구를 상기 기판에 부착하는 단계를 더 포함하는 방법.
  15. 집적회로를 기판에 장착하고 상기 집적회로 하부를 채우는 방법으로서,
    기판을 굽는 단계,
    집적회로를 상기 기판에 장착하는 단계,
    하부 충전 재료를 상기 기판 상에 도포하는 단계, 그리고
    상기 하부 충전 재료 주위에 충전재를 형성하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 하부 충전 재료가 상기 집적회로와 상기 기판 사이에서 유동하는 동안 상기 기판은 오븐 안에서 이동하는 방법.
  17. 제16항에 있어서,
    상기 하부 충전 재료를 도포하기 전에 솔더 범프로써 상기 집적회로를 상기 기판에 장착하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    땜납구를 상기 기판에 부착하는 단계를 더 포함하는 방법.
KR10-2001-7011226A 1999-03-03 2000-02-14 언더필 물질을 밀봉하는 충전재가 있는 붕괴 제어형 칩 접속(c4) 집적회로 패키지 KR100504635B1 (ko)

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284173B1 (en) * 1998-11-06 2001-09-04 Nordson Corporation Method for vacuum encapsulation of semiconductor chip packages
US20020014688A1 (en) * 1999-03-03 2002-02-07 Suresh Ramalingam Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials
US6528345B1 (en) 1999-03-03 2003-03-04 Intel Corporation Process line for underfilling a controlled collapse
US6559670B1 (en) * 1999-11-16 2003-05-06 Lsi Logic Corporation Backside liquid crystal analysis technique for flip-chip packages
US6617195B1 (en) * 2000-07-24 2003-09-09 Advanced Micro Devices, Inc. Method of reflowing organic packages using no-clean flux
AU2002230703A1 (en) * 2000-12-11 2002-06-24 Essex Corporation 3d fourier transforms for irregularly sampled data
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
US6815831B2 (en) * 2001-12-12 2004-11-09 Intel Corporation Flip-chip device with multi-layered underfill having graded coefficient of thermal expansion
US7238550B2 (en) * 2002-02-26 2007-07-03 Tandon Group Ltd. Methods and apparatus for fabricating Chip-on-Board modules
US6798806B1 (en) * 2002-09-03 2004-09-28 Finisar Corporation Hybrid mirror VCSELs
US7242097B2 (en) 2003-06-30 2007-07-10 Intel Corporation Electromigration barrier layers for solder joints
US7026376B2 (en) * 2003-06-30 2006-04-11 Intel Corporation Fluxing agent for underfill materials
US20050121310A1 (en) * 2003-12-03 2005-06-09 Intel Corporation Method and substrate to control flow of underfill
US7068125B2 (en) * 2004-03-04 2006-06-27 Robert Bosch Gmbh Temperature controlled MEMS resonator and method for controlling resonator frequency
US7745256B2 (en) * 2008-05-05 2010-06-29 International Business Machines Corporation Rectangular-shaped controlled collapse chip connection
US7915732B2 (en) * 2008-06-30 2011-03-29 International Business Mahines Corporation Production of integrated circuit chip packages prohibiting formation of micro solder balls
KR101330225B1 (ko) * 2012-05-25 2013-11-18 피에스케이 주식회사 기판 접합 방법 및 기판 리플로우 처리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239827A (ja) * 1987-03-27 1988-10-05 Hitachi Ltd 半導体装置
JP2699350B2 (ja) 1987-04-28 1998-01-19 ソニー株式会社 デジタルpll回路
JPS6455832A (en) 1987-08-27 1989-03-02 Seiko Instr & Electronics Mounting method for semiconductor element
EP0340492A3 (en) 1988-05-02 1990-07-04 International Business Machines Corporation Conformal sealing and interplanar encapsulation of electronic device structures
JPH0256941A (ja) 1988-08-20 1990-02-26 Matsushita Electric Works Ltd 半導体素子の封止方法
JPH0639563B2 (ja) 1989-12-15 1994-05-25 株式会社日立製作所 半導体装置の製法
US5371328A (en) 1993-08-20 1994-12-06 International Business Machines Corporation Component rework
JPH08153830A (ja) 1994-11-29 1996-06-11 Toshiba Corp 半導体装置およびその製造方法
EP0778616A3 (en) 1995-12-05 1999-03-31 Lucent Technologies Inc. Method of packaging devices with a gel medium confined by a rim member
US5766982A (en) * 1996-03-07 1998-06-16 Micron Technology, Inc. Method and apparatus for underfill of bumped or raised die
US5821456A (en) 1996-05-01 1998-10-13 Motorola, Inc. Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
US5998242A (en) * 1997-10-27 1999-12-07 Lsi Logic Corporation Vacuum assisted underfill process and apparatus for semiconductor package fabrication

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