JP2002540593A - アンダーフィル材料を封止するフィラーを有する制御崩壊チップ接続(c4)集積回路パッケージ - Google Patents
アンダーフィル材料を封止するフィラーを有する制御崩壊チップ接続(c4)集積回路パッケージInfo
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- 239000000463 material Substances 0.000 title claims abstract description 56
- 239000000945 filler Substances 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 238000007789 sealing Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 24
- 229910000679 solder Inorganic materials 0.000 claims description 24
- 239000004593 Epoxy Substances 0.000 claims description 12
- 150000008064 anhydrides Chemical group 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 238000005336 cracking Methods 0.000 abstract description 3
- 230000000930 thermomechanical effect Effects 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 230000032798 delamination Effects 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000001879 gelation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83909—Post-treatment of the layer connector or bonding area
- H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01006—Carbon [C]
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- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
Description
てられる。図1は、フリップ・チップまたはC4パッケージと通例呼ばれる集積
回路パッケージのタイプを示す。集積回路1は、基板3の上面にはんだ付けされ
る多数のはんだバンプ2を含む。
から構成される。パッケージの温度が変化することによって、集積回路1と基板
3がそれぞれ異なって膨張する。膨張の差によって歪み、はんだバンプ2を割る
ようになることある。はんだバンプ2は電流を集積回路1と基板3の間で運ぶの
で、バンプ2のどんな亀裂も回路1の動作に影響を及ぼす。
材料)4を含むことがある。アンダーフィル材料4は、通常、ICパッケージの
はんだ結合の信頼性および熱機械的湿気安定性を強化するエポキシである。
ものはんだバンプ2を有することがある。エポキシ4は、通常、集積回路の片面
に沿って硬化されていないエポキシ材料を線状に配設することによって、はんだ
バンプ界面に押し込まれる。そしてエポキシははんだバンプの間を流れる。エポ
キシ4は、はんだバンプ2のすべてを覆うように設けられる必要がある。
されないことを確実にすることが望ましい。空隙は集積回路/基板界面の構造の
整合性を弱める。さらに、アンダーフィル材料4は基板3と集積回路1の両方に
ついて良好な接着強度を有して、熱的および湿気の負荷による剥離を防止する必
要がある。したがって、エポキシ4は、良好な接着特性を有しながら集積回路/
基板界面全体を流れ得る状態で供給される材料である必要がある。
造するのが比較的高価である。したがって、C4パッケージとして有機基板を提
供することが望ましいだろう。有機基板は、アンダーフィル処理中に放出される
ことがある湿気を吸収する傾向がある。アンダーフィル処理中の湿気の放出は、
アンダーフィル材料中に間隙を生成することがある。有機基板はまた、セラミッ
ク基板に比べてより大きい熱膨張係数を有する傾向があり、ダイやアンダーフィ
ル、はんだバンプにより大きい歪みを生ずることがある。エポキシのより大きい
歪みは、熱負荷中に基板内に広がり、金属トレースを損傷することによってパッ
ケージを破壊する亀裂をまねくことがある。より大きい歪みはまた熱負荷中にダ
イ故障をまねき、空気および湿気の間隙に対する感受性を増すことがある。特に
比較的大きいバンプ密度を有するパッケージの場合、バンプは熱負荷中に間隙内
に押し入ることがある。有機基板を利用するC4パッケージを提供することが望
ましいであろう。
ージである。このパッケージは、集積回路と基板に取り付けられた第1のアンダ
ーフィル材料とこのアンダーフィル材料を封止するフィラーを含む。
路パッケージ10の実施形態を示す。パッケージ10は、第1の表面14と第2
の反対側の表面16を有する基板12を含む。基板12の第1の表面14に集積
回路18が複数のはんだバンプ20によって取り付けられている。そのはんだバ
ンプ20は集積回路18全体にわたって二次元アレイに配列されている。はんだ
バンプ20は、制御崩壊チップ接続(controlled collapse chip connection:
C4)と通例呼ばれるプロセスを用いて、集積回路18と基板12に取り付けら
れる。
は、基板12は有機誘電体材料である。パッケージ10は、基板12の第2の表
面16に複数のはんだボール22が取り付けられている。はんだボール22は、
パッケージ10を印刷回路基板(示されていない)に取り付けるためにリフロー
される。
れらは第1の表面14上のはんだバンプ20を第2の表面16上のはんだボール
22に電気的に接続する。集積回路18は、封止材(示されていない)によって
封止されることもある。さらに、パッケージ10はヒート・スラグまたはヒート
・シンクのような熱素子(示されていない)を取り込んで、集積回路18によっ
て発生する熱を取り除くようにすることもある。
フィル材料24を含む。パッケージ10はまた、基板12および集積回路18に
取り付けられる第2のアンダーフィル材料26をも含む。第2のアンダーフィル
材料26は、ICと第1のアンダーフィル材料24の縁を囲み封止する周囲のフ
ィレットを形成している。第2の材料26の封止機能が、湿気移動、集積回路の
亀裂、および第1のアンダーフィル材料の亀裂を阻止している。このシールプロ
セスがセラミック基板に取り付けられたICの剥離を減少させることができる。
日本の信越によって製造されるエポキシでよい。セミコート5230−JP材料
は好適な流動および接着特性を与える。第2のアンダーフィル材料26は、製品
名がセミコート122Xである信越によって製造される無水物エポキシでよい。
セミコート122X材料はセミコート5230−JP材料より低い接着特性を有
するが、かなり良い破損/亀裂耐性を有する。
ップ1において炉28内でベークされて、基板材料からの湿気が取り除かれる。
基板12は後のアンダーフィル処理ステップの処理温度より高い温度でベークさ
れて、次のステップで湿気が基板12から確実に放出されないようにすることが
好ましい。例えば、基板12は163度(℃)でベークされる。
通常、はんだバンプ20をリフローすることによって取り付けられる。
8の片側に沿って基板12に配設される。第1のアンダーフィル材料24はウィ
ッキング作用によって集積回路18と基板12の間を流れる。例えば、第1のア
ンダーフィル材料24は110〜120℃の温度で配設される。一連の処理ステ
ップで集積回路18と基板12の間の空間を完全に充填させる。
ッケージ10は炉32を通して動かされる。例えば、アンダーフィル材料24は
炉32内で120〜145℃の温度まで加熱されて、アンダーフィル材料24を
部分的にゲル化させる。部分的ゲル化が間隙形成を減らし、集積回路18とアン
ダーフィル材料24間の接着を向上させることがある。接着の向上によって、湿
気移動およびアンダーフィル材料24とIC18の間の剥離、ならびにアンダー
フィル材料24と基板の間の剥離を減らす。間隙形成の減少が熱負荷中のバンプ
が押し出される可能性を低下させる。パッケージは、アンダーフィル材料をウィ
ッキング処理中に加熱する炉32内を動かされる。基板12をウイッキング処理
中に絶えず動かすことが、集積回路をアンダーフィルするのに必要な時間を減ら
し、したがってパッケージを製造するコストを削減する。基板12はステーショ
ン30と34の間を炉32を通して、コンベア(示されていない)に載って動か
される。
8の4つの側面すべてに沿って基板12に施される。第2の材料26は、第1の
材料24を囲んで封止するフィレットを生成するように配置される。例えば、第
2のアンダーフィル材料26は約80〜120℃の温度で形成される。
れらの材料は約150℃の温度で硬化させられる。アンダーフィル材料24、2
6が硬化された後に、はんだボール22が基板12の第2の表面16に取り付け
られる。
他の変更が当業者に起こることがあるので、そのような実施形態は広範な発明の
単なる例示であり、それを制限せず、そして本発明は示され説明された特定の構
成および配列に限定されないことが理解されるべきである。
Claims (18)
- 【請求項1】 基板と、 前記基板の前記第1の表面に取り付けられた集積回路と、 前記基板および前記集積回路に取り付けられたアンダーフィル材料と、 前記アンダーフィル材料を封止するフィラーとを備える集積回路パッケージ。
- 【請求項2】 前記フィラーが前記アンダーフィル材料を囲む請求項1に記
載のパッケージ。 - 【請求項3】 前記フィラーが前記集積回路および前記基板に取り付けられ
る請求項1に記載のパッケージ。 - 【請求項4】 前記アンダーフィル材料がエポキシである請求項1に記載の
パッケージ。 - 【請求項5】 前記フィラーが無水物エポキシである請求項4に記載のパッ
ケージ。 - 【請求項6】 前記集積回路および前記基板に取り付けられたはんだバンプ
をさらに備える請求項1に記載のパッケージ。 - 【請求項7】 基板に取り付けられた集積回路をアンダーフィルするプロセ
スであって、 集積回路および基板に取り付けられるアンダーフィル材料を施すステップと、 アンダーフィル材料を封止するステップとを含むプロセス。 - 【請求項8】 アンダーフィル材料が集積回路と基板の間を流れる請求項7
に記載のプロセス。 - 【請求項9】 集積回路と基板の間を流れる間に基板が炉内を動く請求項8
に記載のプロセス。 - 【請求項10】 アンダーフィル材料が施される前に基板を加熱するステッ
プをさらに含む請求項7に記載のプロセス。 - 【請求項11】 アンダーフィル材料を部分的ゲル状態に加熱するステップ
をさらに含む請求項10に記載のプロセス。 - 【請求項12】 基板が前記部分的にゲル化されたアンダーフィル材料の温
度より大きい温度に加熱される請求項10に記載のプロセス。 - 【請求項13】 アンダーフィル材料が施される前に集積回路を基板にはん
だバンプを用いて取り付けるステップをさらに含む請求項7に記載のプロセス。 - 【請求項14】 はんだボールを基板に取り付けるステップをさらに含む請
求項13に記載のプロセス。 - 【請求項15】 集積回路を基板に取り付け、アンダーフィルするプロセス
であって、 基板をベークするステップと、 集積回路を基板に取り付けるステップと、 アンダーフィル材料を基板に施すステップと、 フィラーをアンダーフィル材料の周りに形成するステップとを含むプロセス。 - 【請求項16】 集積回路と基板の間を流れる間に基板が炉内を動く請求項
15に記載のプロセス。 - 【請求項17】 アンダーフィル材料が施される前に集積回路を基板にはん
だバンプを用いて取り付けるステップをさらに含む請求項16に記載のプロセス
。 - 【請求項18】 はんだボールを基板に取り付けるステップをさらに含む請
求項17に記載のプロセス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/262,131 US6238948B1 (en) | 1999-03-03 | 1999-03-03 | Controlled collapse chip connection (C4) integrated circuit package that has a fillet which seals an underfill material |
US09/262,131 | 1999-03-03 | ||
PCT/US2000/003813 WO2000052739A2 (en) | 1999-03-03 | 2000-02-14 | A controlled collapse chip connection (c4) integrated circuit package that has a filler which seals an underfill material |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002540593A true JP2002540593A (ja) | 2002-11-26 |
Family
ID=22996276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000603077A Pending JP2002540593A (ja) | 1999-03-03 | 2000-02-14 | アンダーフィル材料を封止するフィラーを有する制御崩壊チップ接続(c4)集積回路パッケージ |
Country Status (7)
Country | Link |
---|---|
US (1) | US6238948B1 (ja) |
JP (1) | JP2002540593A (ja) |
KR (1) | KR100504635B1 (ja) |
CN (1) | CN1165979C (ja) |
AU (1) | AU3231800A (ja) |
MX (1) | MXPA01008691A (ja) |
WO (1) | WO2000052739A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101330225B1 (ko) * | 2012-05-25 | 2013-11-18 | 피에스케이 주식회사 | 기판 접합 방법 및 기판 리플로우 처리 장치 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6284173B1 (en) * | 1998-11-06 | 2001-09-04 | Nordson Corporation | Method for vacuum encapsulation of semiconductor chip packages |
US6528345B1 (en) | 1999-03-03 | 2003-03-04 | Intel Corporation | Process line for underfilling a controlled collapse |
US20020014688A1 (en) * | 1999-03-03 | 2002-02-07 | Suresh Ramalingam | Controlled collapse chip connection (c4) integrated circuit package which has two dissimilar underfill materials |
US6559670B1 (en) * | 1999-11-16 | 2003-05-06 | Lsi Logic Corporation | Backside liquid crystal analysis technique for flip-chip packages |
US6617195B1 (en) * | 2000-07-24 | 2003-09-09 | Advanced Micro Devices, Inc. | Method of reflowing organic packages using no-clean flux |
US6735346B2 (en) * | 2000-12-11 | 2004-05-11 | Essex Corporation | HD fourier transforms for irregularly sampled data |
US6573592B2 (en) * | 2001-08-21 | 2003-06-03 | Micron Technology, Inc. | Semiconductor die packages with standard ball grid array footprint and method for assembling the same |
US6815831B2 (en) * | 2001-12-12 | 2004-11-09 | Intel Corporation | Flip-chip device with multi-layered underfill having graded coefficient of thermal expansion |
US7238550B2 (en) * | 2002-02-26 | 2007-07-03 | Tandon Group Ltd. | Methods and apparatus for fabricating Chip-on-Board modules |
US6798806B1 (en) * | 2002-09-03 | 2004-09-28 | Finisar Corporation | Hybrid mirror VCSELs |
US7242097B2 (en) | 2003-06-30 | 2007-07-10 | Intel Corporation | Electromigration barrier layers for solder joints |
US7026376B2 (en) * | 2003-06-30 | 2006-04-11 | Intel Corporation | Fluxing agent for underfill materials |
US20050121310A1 (en) * | 2003-12-03 | 2005-06-09 | Intel Corporation | Method and substrate to control flow of underfill |
US7068125B2 (en) * | 2004-03-04 | 2006-06-27 | Robert Bosch Gmbh | Temperature controlled MEMS resonator and method for controlling resonator frequency |
US7745256B2 (en) * | 2008-05-05 | 2010-06-29 | International Business Machines Corporation | Rectangular-shaped controlled collapse chip connection |
US7915732B2 (en) * | 2008-06-30 | 2011-03-29 | International Business Mahines Corporation | Production of integrated circuit chip packages prohibiting formation of micro solder balls |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08153830A (ja) * | 1994-11-29 | 1996-06-11 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63239827A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体装置 |
JP2699350B2 (ja) | 1987-04-28 | 1998-01-19 | ソニー株式会社 | デジタルpll回路 |
JPS6455832A (en) | 1987-08-27 | 1989-03-02 | Seiko Instr & Electronics | Mounting method for semiconductor element |
EP0340492A3 (en) | 1988-05-02 | 1990-07-04 | International Business Machines Corporation | Conformal sealing and interplanar encapsulation of electronic device structures |
JPH0256941A (ja) | 1988-08-20 | 1990-02-26 | Matsushita Electric Works Ltd | 半導体素子の封止方法 |
JPH0639563B2 (ja) | 1989-12-15 | 1994-05-25 | 株式会社日立製作所 | 半導体装置の製法 |
US5371328A (en) | 1993-08-20 | 1994-12-06 | International Business Machines Corporation | Component rework |
EP0778616A3 (en) | 1995-12-05 | 1999-03-31 | Lucent Technologies Inc. | Method of packaging devices with a gel medium confined by a rim member |
US5766982A (en) * | 1996-03-07 | 1998-06-16 | Micron Technology, Inc. | Method and apparatus for underfill of bumped or raised die |
US5821456A (en) | 1996-05-01 | 1998-10-13 | Motorola, Inc. | Microelectronic assembly including a decomposable encapsulant, and method for forming and reworking same |
US5919329A (en) * | 1997-10-14 | 1999-07-06 | Gore Enterprise Holdings, Inc. | Method for assembling an integrated circuit chip package having at least one semiconductor device |
US5998242A (en) * | 1997-10-27 | 1999-12-07 | Lsi Logic Corporation | Vacuum assisted underfill process and apparatus for semiconductor package fabrication |
-
1999
- 1999-03-03 US US09/262,131 patent/US6238948B1/en not_active Expired - Lifetime
-
2000
- 2000-02-14 JP JP2000603077A patent/JP2002540593A/ja active Pending
- 2000-02-14 AU AU32318/00A patent/AU3231800A/en not_active Abandoned
- 2000-02-14 MX MXPA01008691A patent/MXPA01008691A/es active IP Right Grant
- 2000-02-14 KR KR10-2001-7011226A patent/KR100504635B1/ko not_active IP Right Cessation
- 2000-02-14 CN CNB008071268A patent/CN1165979C/zh not_active Expired - Fee Related
- 2000-02-14 WO PCT/US2000/003813 patent/WO2000052739A2/en active IP Right Grant
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08153830A (ja) * | 1994-11-29 | 1996-06-11 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101330225B1 (ko) * | 2012-05-25 | 2013-11-18 | 피에스케이 주식회사 | 기판 접합 방법 및 기판 리플로우 처리 장치 |
Also Published As
Publication number | Publication date |
---|---|
US6238948B1 (en) | 2001-05-29 |
KR100504635B1 (ko) | 2005-08-03 |
WO2000052739A3 (en) | 2001-01-11 |
MXPA01008691A (es) | 2002-03-14 |
CN1349657A (zh) | 2002-05-15 |
AU3231800A (en) | 2000-09-21 |
KR20010113723A (ko) | 2001-12-28 |
WO2000052739A2 (en) | 2000-09-08 |
CN1165979C (zh) | 2004-09-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040616 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040623 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040916 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |