JP6370920B2 - 成形コンパウンドを有する集積回路アセンブリ - Google Patents

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Description

本開示は、概して、集積回路（ＩＣ）の分野に関し、より具体的には、成形コンパウンドを有するＩＣアセンブリに関する。
既存の集積回路（ＩＣ）デバイスにおいては、プリント回路基板（ＰＣＢ）とＩＣパッケージとが、従来からのコネクタ及びパッケージ・オン・パッケージ技術を用いて積み重ねられ得る。これらの技術は、それらがどれだけ小さいフォームファクタを達成し得るかにおいて制限され得るものであり、故に、小型でパワフルな次世代デバイスには十分でないことがある。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
様々な実施形態に従ったＩＣアセンブリの側断面図である。 図１のＩＣアセンブリの一実施形態の上面図である。 図１のＩＣアセンブリの一実施形態の底面図である。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図４−１１は、様々な実施形態に従った、図１に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 様々な実施形態に従ったＩＣアセンブリの側断面図である。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 図１３−２２は、様々な実施形態に従った、図１２に例示したようなＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。 様々な実施形態に従ったＩＣアセンブリの側断面図である。 様々な実施形態に従ったＩＣアセンブリの側断面図である。 様々な実施形態に従ったＩＣアセンブリを製造するための例示的なプロセスのフロー図である。 ここに開示されるＩＣアセンブリのうちの１つ以上を含み得るコンピューティング装置の一例のブロック図である。
集積回路（ＩＣ）アセンブリ及び関連技術の実施形態がここに開示される。一部の実施形態において、ＩＣアセンブリは、第１の面及び反対側の第２の面を持つ第１のプリント回路基板（ＰＣＢ）と、第１のＰＣＢの第１の面に電気的に結合されたダイと、第１の面及び反対側の第２の面を持つ第２のＰＣＢであり、当該第２のＰＣＢの第２の面が１つ以上のはんだジョイントを介して第１のＰＣＢの第１の面に結合された第２のＰＣＢと、成形コンパウンドとを含み得る。成形コンパウンドは、第１のＰＣＢの第１の面及び第２のＰＣＢの第２の面と接触し得る。一部のこのような実施形態において、成形コンパウンドはダイと接触してもよく、他のこのような実施形態において、成形コンパウンドはダイと接触しなくてもよい。一部の実施形態において、ＩＣアセンブリは、第１の面及び反対側の第２の面を持つＰＣＢと、該ＰＣＢの第１の面に電気的に結合されたダイと、第１の面及び反対側の第２の面を持つ成形コンパウンドであり、当該成形コンパウンドの第２の面がＰＣＢの第１の面と接触し、ダイが成形コンパウンドによって接触される、成形コンパウンドと、ＰＣＢの第１の面から、成形コンパウンドを貫いて、成形コンパウンドの第２の面を越えて延在する１つ以上のモールド貫通はんだジョイントとを含み得る。
ここに開示されるＩＣアセンブリ及び技術は、既存のＩＣデバイスの小型化を可能にし、それらのデバイスのフォームファクタを縮小し得る。デバイスのサイズを小さくすることは、それらのデバイスの新たな応用を可能にし得る（例えば、ウェアラブル用途、又は利用可能な領域が制約されるその他の用途にて）。また、より小さい形態でいっそう多くの計算能力を提供することは、そのサイズが一定のままのデバイスの性能向上を可能にし得る。
例えば、ここに開示されるＩＣアセンブリ及び技術は、同等容量の如何なる従来ドライブよりも小型のソリッドステートメモリドライブを提供するために使用され得る。これらのドライブは、例えばウルトラブック、タブレット、及びラップトップとタブレットのハイブリッドなどの、より小型の次世代プラットフォームに含められ得る。ここに開示されるＩＣアセンブリの一部の実施形態は、高度なコンポーネント集積を有するソリッドステートドライブを提供し得る。例えば、ＩＣアセンブリは、特定用途向け集積回路（ＡＳＩＣ）と、メモリ（例えば、ＮＡＮＤのダイ又はパッケージ）と、受動コンポーネントと、電力管理回路とを含み得る。対照的に、既存のソリッドステートドライブは、一定のコンポーネント（例えば、電力系）を別アセンブリ（例えば、マザーボード）の中に有し得る。
ここに開示されるソリッドステートドライブのフォームファクタは、次世代目標を満足することができ、あるいはそれを超え得る。例えば、ここに開示されるＩＣアセンブリの様々な実施形態は、２２ｍｍ×４２ｍｍのＭ．２カードフォーマットに関する仕様に適合するソリッドステートドライブを提供し得る。他の一例において、ここに開示されるＩＣアセンブリの様々な実施形態は、２２ｍｍ×３０ｍｍのＭ．２カードフォーマットに関する仕様に適合するソリッドステートドライブを提供し得る。ここに開示されるＩＣアセンブリ及び技術に従って形成されるソリッドステートドライブの一部の実施形態は、３つの次元全てにおいて既存のドライブよりも細くなり得る。
ここに開示されるＩＣアセンブリは、数ある利点のうちの何れかを有し得る。例えば、一部の実施形態において、ＩＣアセンブリは、ＰＣＢの一方の面上に配置されたダイシングされたままのダイを含み得るとともに（成形コンパウンドによって接触されてもよいし接触されなくてもよい）、ＰＣＢの他方の面にＩＣパッケージが表面実装され得る。ＰＣＢの一方の面にダイを結合することにより、ＰＣＢの他方の面に、より大きい余地がＩＣパッケージを表面実装するために残され得る。
従来技術は、このような縮小されたフォームファクタを達成することができないことがある。例えば、一部の従来設計は、ＡＳＩＣパッケージと、ＮＡＮＤのダイ又はパッケージと、電力モジュールと、受動コンポーネントとを、片面ＰＣＢ上に表面実装している。従来ＰＣＢ技術は、高入力／出力（Ｉ／Ｏ）のダイシング後のダイをコスト効率的にＰＣＢに結合することを可能にし得ない。特に、従来のダイ埋込法は、高Ｉ／Ｏダイに対して十分な歩留りを達成しない。ここに開示されるＩＣアセンブリの様々な実施形態は、ＰＣＢによって提供される面を有し得る。何れの好適なディスクリート頂部コンポーネントも、（例えば、システム・イン・パッケージを形成するように）このＰＣＢ面上にマウントされ得る。従来技術と異なり、これらの頂部コンポーネントは、（例えば、ボールアウト又はピンアウトに関する）何れの特定の結合要求の対象にもならないとし得る。このようなコンポーネントへのアクセスの容易さ（及びこれらのコンポーネントの取外し及び／又は取替えを行うことができること）は、一部の伝統的なシステム・イン・パッケージ手法（全てのパッケージが封入される）と比較して高い最終組立て・検査歩留りを可能にし得る。また、エレクトロニクス製品の要求が変わるとき、表面実装されるコンポーネントは、製造プロセスにおいて容易に交換されることができ、設計の柔軟性を高め得る。
ここに開示されるＩＣアセンブリの実施形態は、ＡＳＩＣ及び不揮発性メモリデバイス（例えば、フラッシュメモリ）の双方を含み得る。一部の実施形態において、ＡＳＩＣ及び不揮発性メモリデバイスは、ＩＣアセンブリ内で離隔されることができ、ＡＳＩＣ（これは主たる放熱コンポーネントであり得る）から温度に敏感な不揮発性メモリへの熱ダメージの可能性を低減し得る。
図１は、様々な実施形態に従ったＩＣアセンブリ１００の側断面図である。ＩＣアセンブリ１００は、第１のプリント回路基板（ＰＣＢ）１０２と、ダイ１０８と、第２のＰＣＢ１１０と、成形コンパウンド１１８とを含み得る。ＩＣアセンブリ１００の機能は、ＩＣアセンブリ１００のコンポーネントの中に含まれる又はその上に配置される回路によって決定され得る。例えば、一部の実施形態において、ＩＣアセンブリ１００は、ソリッドステートドライブを形成するように構成されたコンポーネントを含み得る。ＩＣアセンブリ１００のコンポーネントの適切な選択及び構成によって、何らかのその他の好適機能がＩＣアセンブリ１００によって提供されてもよい。
第１のＰＣＢ１０２は、第１の面１０４と、第１の面１０４とは反対側の第２の面１０６とを有し得る。第１のＰＣＢ１０２は、如何なる従来ＰＣＢ材料（例えば、ラミネート及び銅）から形成されてもよく、また、望ましい如何なる数の層を有していてもよい。一部の実施形態において、第１のＰＣＢ１０２は４層ＰＣＢとし得る。第１のＰＣＢ１０２は、面１０４及び１０６に沿って及びこれらの間で電気信号を結合するために、第１の面１０４及び／又は第２の面１０６の上に形成された導電コンタクトと、第１の面１０４と第２の面１０６との間のビアとを含み得る。導電コンタクトの例は、トレース、パッド、フィンガ、又は何らかの好適な導電インターコネクトコンポーネントを含み得る。導電コンタクトの形態は、用途に応じて様々であり得る。例えば、一部の実施形態において、信号を経路付けるためにトレースが使用され、ワイヤボンディングすること又はソケットと結合することのためにフィンガが露出され、そして、表面実装、プローブ接触又はテストのためにパッドが使用され得る。
ダイ１０８は、第１の面１２４、第２の面１９４、及び側面１２２を含み得る。図示のように、第２の面１９４は、第１のＰＣＢ１０２の第１の面１０４に近接し得る。一部の実施形態において、ダイ１０８は、第１のＰＣＢ１０２の第１の面１０４に電気的に結合され得る。例えば、一部の実施形態において、ダイ１０８は、第１のＰＣＢ１０２の第１の面１０４にワイヤボンドされ得る。ワイヤボンドに含まれるワイヤは、ダイ１０８の第１の面１２４、側面１２２、又は第２の面１９４から延在し得る。ダイ１０８と第１の面１０４との間の電気結合を通じて伝送される電気信号は更に、第１のＰＣＢ１０２を通じて、第１の面１０４及び／又は第２の面１０６に電気的に結合されたその他のコンポーネントへ／から伝送され得る。そのようなコンポーネントの例については後述する。一部の実施形態において、ダイ１０８は、第１のＰＣＢ１０２の第１の面１０４に（例えば、接着剤、及び／又はワイヤボンディング若しくははんだ付けなどの電気結合機構を介して）機械的に結合され得る。一部の実施形態において、ダイ１０８は、フリップチッププロセスを用いて取り付けられ得る。図１には単一のダイ１０８のみが示されているが、複数のダイが第１のＰＣＢ１０２の第１の面１０４にマウントされてもよい。
ダイ１０８は、シリコン又はその他の半導体材料を含み得るとともに、所望の機能を果たすように構成された複数のデバイスを含み得る。ダイ１０８に含まれるデバイスは、如何なる好適種類の電子デバイス（例えば、ディスクリートデバイス又は集積デバイス、トランジスタ系デバイスなど）ともし得る。例えば、一部の実施形態において、ダイ１０８は特定用途向け集積回路（ＡＳＩＣ）とし得る。ＡＳＩＣは、用途に応じて、数ある機能のうちの何れかを実行し得る。例えば、ＩＣアセンブリ１００がソリッドステートドライブである一部の実施形態において、ＡＳＩＣは、外部データバス（例えば、シリアルＡＴＡ及びＰＣＩ信号）及びデータを格納する内部メモリとインタフェースをとってそれらを管理するコントローラとしての役割を果たし得る。ダイ１０８は、単一のシリコンピース又は複数のシリコンピースを含むことができ、また、如何なる好適種類の電子コンポーネントを含んでいてもよい。様々な実施形態において、如何なる電子デバイスがダイ１０８として使用されてもよい。また、ダイ１０８はここでは単数形で参照されることがあるが、複数のダイ１０８（例えば、異なるサイズ、種類及び機能のもの）がＩＣアセンブリ１００に含められてもよい。
一部の実施形態において、ダイ１０８は、その上で電気デバイスが構築された半導体ウエハから切断されてから更なる処理を実質的に受けていないとし得る。例えば、ダイ１０８は、シリコンウエハ上でアレイ状に形成された多数のダイのうちの１つとすることができ、ダイシングプロセスにてアレイ内の他のダイから分離されてから、更には実質的に処理されていないとし得る。そのようなダイを、ここでは、“ダイシング後のダイ”（“ポストダイシングダイ”）として参照することがある。ダイシング後のダイ１０８は、更なるパッケージング工程（例えば、外側の保護コンポーネントの付与）を受けた、同じ機能を果たすダイよりも遥かに薄くあり得るので、ダイシング後のダイ１０８のＩＣアセンブリ１００における使用は、更にパッケージングされたダイの使用に対して、より薄くされた厚さ１３０をＩＣアセンブリ１００が達成することを可能にし得る。例えば、一部の実施形態において、ダイシング後のダイは何十ミクロン厚であり得る一方で、更にパッケージングされたダイは何百ミクロン厚であり得る。
第２のＰＣＢ１１０も、第１のＰＣＢ１０２の第１の面１０４に結合され得る。特に、第２のＰＣＢ１１０は、第１の面１１２と、反対側の第２の面１１４とを有し、第２の面１１４が、第１のＰＣＢ１０２の第１の面１０４に結合され得る。一部の実施形態において、第２のＰＣＢ１１０の第２の面１１４は、１つ以上のはんだジョイント１１６を介して、第１のＰＣＢ１０２の第１の面１０４に結合され得る。一部の実施形態において、はんだジョイント１１６は、モールド貫通はんだジョイントであり、成形コンパウンド１１８の中に又はそれを貫いて埋め込まれ得る。第２のＰＣＢ１１０は、如何なる従来ＰＣＢ材料から形成されてもよく、また、望ましい如何なる数の層を有していてもよい。一部の実施形態において、第２のＰＣＢ１１０は２層ＰＣＢとし得る。第２のＰＣＢ１１０は、面１１２及び１１４に沿って及びこれらの間で電気信号を結合するために、第１の面１１２及び／又は第２の面１１４の上に形成された導電コンタクトと、第１の面１１２と第２の面１１４との間のビアとを含み得る。例えば、第２の面１１４上に形成された導電コンタクトが、はんだジョイント１１６と接触し、第２のＰＣＢ１１０は、これらの導電コンタクトと第１の面１１２上の導電コンタクトとの間のビアを含み、そして、これらのビアが、第１のＰＣＢ１０２からの電気信号を、はんだジョイント１１６を介して、第１の面１１２へと結合し得る。一部の実施形態において、このような経路に沿って、ダイ１０８と第２のＰＣＢ１１０の第１の面１１２との間で電気信号が伝送され得る。一部の実施形態において、第１のＰＣＢ１０２と第２のＰＣＢ１１０との間に中間構造又は中間デバイス（図示せず）が配設されてもよい。第２のＰＣＢ１１０の第２の面１１４及び第１のＰＣＢ１０２の第１の面１０４は、距離１２６だけ離隔され得る。一部の実施形態において、距離１２６は、１ミリメートルよりも小さいとし得る。一部の実施形態において、第１のＰＣＢ１０２の第１の面１０４に、第２のＰＣＢ１１０に加えて、あるいは代えて、フリップチップコンポーネント、受動コンポーネント、又はその他のコンポーネントが、１つ以上のはんだジョイント（はんだジョイント１１６を参照して上述したように形成される）を介してマウントされ得る。
第１のＰＣＢ１０２は長さ１２８を有し、第２のＰＣＢ１１０は長さ１８８を有し得る。長さ１２８及び１８８は、ＩＣアセンブリ１００内に所望されるコンポーネントを収容するのに十分な、望ましい如何なる値をとってもよい。一部の実施形態において、長さ１２８は長さ１８８よりも大きいとし得る。一部の実施形態において、長さ１２８は長さ１８８と略等しいとし得る。一部の実施形態において、長さ１２８は長さ１８８よりも小さくてもよい。一部の実施形態において、第１のＰＣＢ１０２の長さ１２８は、およそ４２ミリメートルとし得る。一部の実施形態において、第１のＰＣＢ１０２の長さ１２８は、およそ３０ミリメートルとし得る。一部の実施形態において、第２のＰＣＢ１０２の長さ１８８は、およそ１２ミリメートルとし得る。
ダイ１０８は、数ある手法の何れかにて、第１のＰＣＢ１０２の第１の面１０４及び第２のＰＣＢ１１０の第２の面１１４に対して配置され得る。例えば、一部の実施形態において、ダイ１０８は、第２のＰＣＢ１１０の第２の面１１４と第１のＰＣＢ１０２の第１の面１０４との間に置かれるように配置され得る。一部の実施形態において、ダイ１０８は、（例えば図１に例示されるように）第２のＰＣＢ１１０の第２の面１１４と第１のＰＣＢ１０２の第１の面１０４との間に置かれなくてもよい。一部の実施形態において、ダイ１０８は、第２のＰＣＢ１１０の第２の面１１４と第１のＰＣＢ１０２の第１の面１０４との間に部分的に置かれてもよい。
成形コンパウンド１１８は、第１の面１３６及び第２の面１９２を有し得る。図１の実施形態において、成形コンパウンド１１８は、ダイ１０８と接触するように示されている。一部の実施形態において、成形コンパウンド１１８は、少なくとも部分的にダイ１０８を覆い得る。例えば、一部の実施形態において、成形コンパウンド１１８は、ダイ１０８の側面１２２と接触してそれを覆い得る。ここで使用されるとき、面又は物体を“覆う”という言い回しは、その面又は物体の、他のコンポーネントによって接触されたり覆われたりしていない実質的に全ての部分と接触することを表し得る。一部の実施形態において、成形コンパウンド１１８は、側面１２２と接触してそれを覆い得るとともに、第１の面１２４と接触し得る。一部の実施形態において、成形コンパウンド１１８は第１の面１２４を覆い得る。ダイ１０８の第２の面１９４と第１のＰＣＢ１０２の第１の面１０４との間に“隙間”が存在する一部の実施形態において、成形コンパウンド１１８は第２の面１９４と接触し得る。一部の実施形態において、成形コンパウンド１１８は、ダイ１０８の側面１２２及び第１の面１２４を覆い得る。一部の実施形態において、成形コンパウンド１１８はダイ１０８を覆い得る。一部の実施形態において、成形コンパウンド１１８の第１の面１３６は、ダイ１０８の第１の面１２４から（例えば、図示のように、成形コンパウンド１１８の介在部分によって）離間され得る。一部の実施形態において、成形コンパウンド１１８の第２の面１９２は、ダイ１０８の第２の面１９４と実質的に共平面とし得る。
成形コンパウンド１１８（例えば、成形コンパウンド１１８の第２の面１９２）は、第１のＰＣＢ１０２の第１の面１０４と接触し得るとともに、第２のＰＣＢ１１０の第２の面１１４と接触し得る。一部の実施形態において、成形コンパウンド１１８は、第１のＰＣＢ１０２の第１の面１０４を覆い得る。一部の実施形態において、成形コンパウンド１１８は、第２のＰＣＢ１１０の第２の面１１４を覆い得る。一部の実施形態において、成形コンパウンド１１８は、はんだジョイント１１６を覆い得る。上述のように、一部の実施形態において、成形コンパウンド１１８は、ダイ１０８と接触していなくてもよい。そのような実施形態の幾つかの例について、図２４を参照して後述する。
成形コンパウンド１１８として、如何なる好適な成形コンパウンドが使用されてもよい。例えば、封入用のエポキシプラスチック材料、樹脂、又はパッケージング用途で典型的に使用される何らかの好適な成形コンパウンドが使用され得る。これらの材料の何れも、例えばシリカフィラーなどのフィラー又はその他の粒子を含んでいてもよいし、含んでいなくてよい。成形コンパウンド１１８は、例えば図７−１０を参照して後述する成形プロセスなど、如何なる好適なプロセスによって形成されてもよい。
ＩＣアセンブリ１００は、第１の面１３４及び第２の面１３２を有し得る。一部の実施形態において、第１の面１３４は、第２のＰＣＢ１１０の第１の面１１２の少なくとも一部を含み得る。一部の実施形態において、第１の面１３４は、成形コンパウンド１１８の第１の面１３６の少なくとも一部を含み得る。一部の実施形態において、第１の面１３４は、（例えば図１に示すように、）第２のＰＣＢ１１０の第１の面１１２の少なくとも一部と、成形コンパウンド１１８の第１の面１３６の少なくとも一部とを含み得る。特に、第２のＰＣＢ１１０の第１の面１１２は、成形コンパウンド１１８の第１の面１３６と実質的に共平面とし得る。一部の実施形態において、第１の面１３４は、実質的に全体が、成形コンパウンド１１８の第１の面１３６によって与えられ得る。他の実施形態において、第１の面１３４は、実質的に全体が、第２のＰＣＢ１１０の第１の面１１２によって与えられ得る。一部の実施形態において、第１の面１３４は、成形コンパウンド１１８の第１の面１３６及び／又は第２のＰＣＢ１１０の第１の面１１２から離間されてもよい。一部のそのような実施形態において、第１の面１３４と成形コンパウンド１１８の第１の面１３６との間、及び／又は第１の面１３４と第２のＰＣＢ１１０の第１の面１１２との間に、更なるコンポーネントが配置され得る。例えば、成形コンパウンド１１８の第１の面１３６と第１の面１３４との間、及び／又は第２のＰＣＢ１１０の第１の面１１２と第１の面１３４との間に、更なるＰＣＢが配置され得る。この更なるＰＣＢは、ここに説明されるＰＣＢのうちの何れかの形態をとり得る。例えば、ＩＣアセンブリ１００は、３つ以上のＰＣＢを含むことができ、これらのＰＣＢが、はんだジョイント１１６と同様のはんだジョイントを用いて、所望の構成で互いに結合され得る。一部の実施形態において、ＩＣアセンブリ１００は、３つ又はそれより多くのＰＣＢを含み得る。
一部の実施形態において、第２の面１３２は、第１のＰＣＢ１０２の第２の面１０６の少なくとも一部を含み得る。一部の実施形態において、第２の面１３２は、（例えば図１に示すように、）実質的に全体が、第１のＰＣＢ１０２の第２の面１０６によって与えられ得る。一部の実施形態において、第２の面１３２は、成形コンパウンド１１８の第２の面１９２の少なくとも一部を含み得る（図示せず）。一部の実施形態において、第２の面１３２は、第１のＰＣＢ１０２の第２の面１０６から離間されてもよい。一部のそのような実施形態において、第１のＰＣＢ１０２の第２の面１０６と第２の面１３２との間に、更なるコンポーネントが配置され得る。例えば、第１のＰＣＢ１０２と第２の面１３２との間に、（例えば、第１の面１３４を参照して上述した実施形態のうちの何れかに従って）更なるＰＣＢが配置され得る。
以上の実施形態のうちの何れにおいても、第１の面１３４及び／又は第２の面１３２は、その上に配設された保護コーティング（例えばプラスチックコーティング、図示せず）を有し得る。そのようなコーティングは従来からのものであり、ここでは更には説明しない。
一部の実施形態において、ＩＣアセンブリ１００は、更なるコンポーネントを含み得る。例えば、ＩＣアセンブリ１００は、１つ以上のプローブパッド１４０を含み得る。プローブパッド１４０は、ＩＣアセンブリ１００の第１の面１３４上（例えば、図１に示すように、第２のＰＣＢ１１０の第１の面１１２上）に配設され得る。一部の実施形態において、プローブパッドはＩＣアセンブリ１００の第２の面１３２上（例えば、第１のＰＣＢ１０２の第２の面１０６上）に配設されてもよい。プローブパッド１４０の各々は、ＩＣアセンブリ１００内の１つ以上の他のコンポーネントに電気的に結合された導電領域（例えば、平坦な金属部分）とし得る。一部の実施形態において、プローブパッド１４０は、それによってＩＣアセンブリ１００の内部の様々なコンポーネント（例えば、ダイ１０８に含まれた又は第２のＰＣＢ１１０若しくは第１のＰＣＢ１０２の上に配置された様々な回路）をテストするためのコンタクト箇所を提供するために使用され得る。テストの例は、開回路／短絡回路の検出、及び／又は様々なコンポーネントの性能の評価を含み得る。
ＩＣアセンブリ１００は、第１のＰＣＢ１０２の第２の面１０６及び／又は第２のＰＣＢ１１０の第１の面１１２に表面実装された１つ以上のＩＣパッケージを含み得る。図１においては、パッケージ１４２−１４８が、第１のＰＣＢ１０２の第２の面１０６に表面実装されるとして例示されている。図示した実施形態において、第１のＰＣＢ１０２の第２の面１０６は、ＩＣアセンブリ１００の第２の面１３２と一致している。如何なる所望のＩＣパッケージが、ＩＣアセンブリ１００に含まれるＰＣＢ１０２及び１１０のうちの１つ以上に表面実装されてもよい。例えば、ＩＣパッケージ１４２は温度センサとし得る。ＩＣパッケージ１４４は、例えば抵抗及びキャパシタなどの１つ以上の受動コンポーネントを含み得る。ＩＣパッケージ１４６は電力管理集積回路（ＰＭＩＣ）とし得る。ＩＣパッケージ１４８は、例えばフラッシュメモリなどのメモリデバイスとし得る。一部の実施形態において、ＩＣパッケージ１４８は、ＩＣアセンブリ１００の第２の面１３２への表面実装のためのボールグリッドアレイ（ＧＢＡ）を有するＮＡＮＤフラッシュメモリとし得る。一部の実施形態において、ＩＣパッケージ１４２−１４８のうちの１つ以上は、第１のＰＣＢ１０２の第２の面１０６に表面実装されなくてもよく、代わりに、ダイ１０８を参照して上述したように第１の面１０４に（例えば、ダイシング後の形態で）結合されてもよい。特に、一部の実施形態において、ＩＣパッケージ１４４、１４６及び／又は１４８がそのように結合されてもよい。その他のデバイス（例えば、１つ以上の水晶発振素子）がＩＣアセンブリ１００に表面実装されてもよい。一部の実施形態において、ＩＣパッケージはＩＣアセンブリ１００の第２の面１３２上に配置され、ＩＣアセンブリ１００の第１の面１３４上にはＩＣパッケージが配置されないとし得る。
図１に例示するように、ＩＣパッケージ１４２−１４８（ＩＣアセンブリ１００の第２の面１３２に表面実装される）は、成形コンパウンド１１８によって覆われないとし得る。特に、一部の実施形態において、ＩＣアセンブリ１００の第１の面１３４又は第２の面１３２上に含まれる如何なるＩＣパッケージ（例えば、ＩＣパッケージ１４２−１４８）も、成形コンパウンド１１８がＩＣアセンブリ１００に設けられた後に第２の面１３２に表面実装され得る。このようなパッケージは成形コンパウンドに埋め込まれないので、これらのパッケージは、ＩＣアセンブリ１００の寿命の間の容易にマウント、置換又は除去され得る。
ＩＣアセンブリ１００の第１の面１３４及び／又は第２の面１３２は、ＩＣアセンブリ１００の回路と外部ソケット又はその他の結合コンポーネントとの間の電気結合を可能にするために使用され得る１つ以上の導電コンタクトを含み得る。例えば、図１に示すように、１つ以上の導電コンタクト１５０が、ＩＣアセンブリ１００の第２の面１３２上（例えば、第１のＰＣＢ１０２の第２の面１０６上）に配設され得る。１つ以上の導電コンタクト１５２が、ＩＣアセンブリ１００の第１の面１３４上（例えば、第２のＰＣＢ１１０の第１の面１１２上）に配設され得る。一部の実施形態において、導電コンタクト１５０は、第１のＰＣＢ１０２の第１の面１０４にダイ１０８を結合するのに先立って、第１のＰＣＢ１０２上に印刷され得る。一部の実施形態において、導電コンタクト１５０及び／又は１５２は、第１のＰＣＢ１０２と第２のＰＣＢ１１０とが１つ以上のはんだジョイント１１６を介して結合される前に、それぞれ、第１のＰＣＢ１０２及び／又は第２のＰＣＢ１１０の上に印刷され得る。一部の実施形態において、導電コンタクト１５０及び／又は１５２は、成形コンパウンドがＩＣアセンブリ１００に設けられる前に、それぞれ、第１のＰＣＢ１０２及び／又は第２のＰＣＢ１１０の上に印刷され得る。
導電コンタクト１５０及び／又は１５２は、ＩＣアセンブリ１００の面上の如何なる所望の位置に配置されてもよい。一部の実施形態において、導電コンタクト１５０及び／又は１５２は、（例えば、図１に示すように）ＩＣアセンブリ１００の端部に近接して配置され得る。特に、導電コンタクト１５０及び／又は１５２は、外部装置における相補的なソケットによって受け入れられてＩＣアセンブリ１００を外部装置に電気的且つ機械的に結合するために使用され得るものであるエッジフィンガーコネクタの一部とし得る。このような実施形態の様々な例について、以下、図２及び３を参照して説明する。
図２及び３は、それぞれ、ＩＣアセンブリ１００の一実施形態の上面図及び底面図である。特に、図２及び３は、上述のように、外部装置のソケットとの機械的及び電気的な結合のためのエッジフィンガーコネクタ１６８をＩＣアセンブリ１００が含む一実施形態を例示している。エッジフィンガーコネクタ１６８の幾つもの実施形態が、図２及び３に例示されて後述される。後述する図２及び３の実施形態のその他の機構は、ＩＣアセンブリ１００がエッジフィンガーコネクタ１６８を含むか否かにかかわらずに、ＩＣアセンブリ１００に含まれ得る。
図２は、ＩＣアセンブリ１００の一実施形態の上面図である。特に、図２は、一部の実施形態に従ったＩＣアセンブリ１００の第２の面１３２を例示している。ＩＣアセンブリ１００は、長さ１２８（例えば、図１を参照して上述したようなもの）及び幅１７０を有し得る。一部の実施形態において、長さ１２８は、ＰＣＢ１０２の長さに等しいとし得る。一部の実施形態において、幅１７０は、ＰＣＢ１０２の幅に等しいとし得る。幅１７０は、ＩＣアセンブリ１００に所望されるコンポーネントを収容するのに十分な、望ましい如何なる値をとってもよい。例えば、一部の実施形態において、幅１７０はおよそ２２ミリメートルとし得る。
図１を参照して上述したように、１つ以上のＩＣパッケージが第２の面１３２上に配置され得る。例えば、図２には、温度センサ１４２、受動コンポーネント１４４、ＰＭＩＣ１４６、及びメモリデバイス１４８が、第２の面１３２上に配置されるとして示されている。図２におけるＩＣパッケージ１４２−１４８の配置は、単なる例示的なものであり、望ましい如何なる配置が使用されてもよい。例えば、一部の実施形態において、温度センサ１４２は、ＩＣアセンブリ１００の幅１７０の方向でメモリデバイス１４８と横に並べられて、領域１９６に配置されてもよい。
エッジフィンガーコネクタ１６８は、３つの突出部１５４Ａ、１５４Ｂ、及び１５４Ｃを含み得る。突出部１５４Ａ、１５４Ｂ、及び１５４Ｃの各々が１つ以上の導電コンタクト１５０（すなわち、それぞれ、導電コンタクト１５０Ａ、１５０Ｂ、及び１５０Ｃ）を含み得る。例えば、一部の実施形態において、導電コンタクト１５０Ａは６個の導電コンタクトを含み、導電コンタクト１５０Ｂは１９個の導電コンタクトを含み、そして、導電コンタクト１５０Ｃは５個の導電コンタクトを含むとし得る。一部の実施形態において、導電コンタクト１５０は、金コンタクトとすることができ、第１のＰＣＢ１０２の第２の面１０６上に印刷され得る。エッジフィンガーコネクタ１６８（存在する場合）における突出部の数及び幾何学構成、並びに導電コンタクト１５０の数、分布、及び幾何学構成は、エッジフィンガーコネクタ１６８と所望のソケットとの間の篏合を可能にするように選択され得る。
図３は、ＩＣアセンブリ１００の一実施形態の底面図である。特に、図３は、一部の実施形態に従ったＩＣアセンブリ１００の第１の面１３４を例示している。ＩＣアセンブリ１００は、長さ１２８及び幅１７０（例えば、図１及び２を参照して上述したようなもの）を有し得る。図３はまた、ＩＣアセンブリ１００におけるダイ１０８の相対的な位置取りの一例を示している。上述のように、ダイ１０８は成形コンパウンド１１８によって覆われ得る。
図１を参照して上述したように、１つ以上のプローブパッド１４０が第１の面１３４上に配設され得る。図３に例示するように、プローブパッド１４０は、数ある異なるサイズ及び形状のうちの何れをとってもよく、所望のように配置され得る。一部の実施形態において、プローブパッド１４０は、第２のＰＣＢ１１０の第１の面１１２上に印刷され得る。第２のＰＣＢ１１０はまた、プローブパッド１４０と第２のＰＣＢ１１０の第２の面１１４との間に導電ビアを含み得る。これらのビアを通じて、プローブパッド１４０とＩＣアセンブリ１００のその他の回路との間で信号が伝送され得る。一部の実施形態において、プローブパッド１４０は、金属材料（例えば、銅）から形成され、そして、酸化を防ぐために他の金属（例えば、金、錫、パラジウム、若しくは銀）又は有機薄膜で覆われ得る。
図２を参照して説明したように、エッジフィンガーコネクタ１６８は、３つの突出部１５４Ａ、１５４Ｂ、及び１５４Ｃを含み得る。突出部１５４Ａ、１５４Ｂ、及び１５４Ｃの各々が１つ以上の導電コンタクト１５２（すなわち、それぞれ、導電コンタクト１５２Ａ、１５２Ｂ、及び１５２Ｃ）を含み得る。例えば、一部の実施形態において、導電コンタクト１５２Ａは５個の導電コンタクトを含み、導電コンタクト１５２Ｂは２０個の導電コンタクトを含み、そして、導電コンタクト１５２Ｃは４個の導電コンタクトを含むとし得る。一部の実施形態において、導電コンタクト１５２は、金コンタクトとすることができ、第２のＰＣＢ１０２の第１の面１１２上に印刷され得る。エッジフィンガーコネクタ１６８（存在する場合）における突出部の数及び幾何学構成、並びに導電コンタクト１５２の数、分布、及び幾何学構成は、エッジフィンガーコネクタ１６８と所望のソケットとの間の篏合を可能にするように選択され得る。
上述のように、ＩＣアセンブリ１００の寸法は、望ましい如何なる値をとってもよい。例えば、一部の実施形態において、ＩＣアセンブリ１００の幅は、１２、１６、２２、又は３０ミリメートルとし得る。一部の実施形態において、ＩＣアセンブリ１００の長さは、１６、２６、３０、３８、４２、６０、８０、又は１１０ミリメートルとし得る。これらの寸法は単なる例示的なものであり、望ましい如何なる寸法が使用されてもよい。
図４−１１は、様々な実施形態に従ったＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。説明の容易さのため、図４−１１に描かれるアセンブリは、ＩＣアセンブリ１００の製造における様々な段階を表すが、図４−１１を参照して説明される処理は、好適な如何なるＩＣアセンブリを製造することにも使用され得る。様々な実施形態において、これらの処理のうちの１つ以上が、好ましいように、省略され、繰り返され、あるいは他の順序で実行され得る。
また、図４−１１は、単一のＩＣアセンブリ１００を参照して実行される処理を描いているが、これは単に図示の容易さのためである。一部の実施形態において、多数のＩＣアセンブリ１００（例えば、何十というアセンブリ）が並行して形成され得る。例えば、複数のＩＣアセンブリ１００がアレイ状に形成され、図４−１１を参照して説明される処理が、アレイ上で同時に又は何らかの好ましい順序で実行され得る。ＩＣアセンブリ１００のアレイが形成された後、ＩＣアセンブリ１００を互いから分割するように、アレイが複数ピース（図４−１１には図示せず）へと切断され得る。ＩＣアセンブリ１００をバッチにて製造することはスループットを向上させ得る。
図４は、第１のＰＣＢ１０２の第２の面１０６上に導電コンタクト１５０を形成した後のアセンブリ４００を描いている。１つ以上の導電コンタクト１５０が第２の面１０６上に形成され得る。一部の実施形態において、導電コンタクト１５０は、従来からのＰＣＢパターニング技術を用いて第２の面１０６上に印刷され得る。一部の実施形態において、導電コンタクト１５０は、表面実装用のパッドとし得る。第１のＰＣＢ１０２は、第２の面１０６及び／又は第１の面１０４の上に、後続処理で取り付けられるコンポーネントと結合するように配置される更なる導電コンタクトを含み得る。上述のように、第１のＰＣＢ１０２はまた、第１の面１０４と第２の面１０６との間に、これらの面の間で電気信号を結合するための導電ビアを含み得る。これらのコンタクト及びビアの配置は、従来からのＰＣＢ設計技術を用いて、ＩＣアセンブリ１００に含められることになる更なるコンポーネントの配置に従って計画され得る。
図５は、アセンブリ４００の第１のＰＣＢ１０２の第１の面１０４にダイ１０８を結合した後のアセンブリ５００を描いている。特に、ダイ１０８の第２の面１９４が、第１のＰＣＢ１０２の第１の面１０４に近接配置され得る。図１を参照して上述したように、ダイ１０８と第１のＰＣＢ１０２との間の結合は、数ある形態のうちの何れかをとり得る。例えば、一部の実施形態において、ダイ１０８は第１のＰＣＢ１０２にワイヤボンドされ得る。一部の実施形態において、ダイ１０８（例えば、シリコンダイ又はその他の電子デバイス）は、フリップチップ技術を用いて取り付けられ得る。
図６は、アセンブリ５００の第１のＰＣＢ１０２に第２のＰＣＢ１１０を結合した後のアセンブリ６００を描いている。第１のＰＣＢ１０２への第２のＰＣＢ１１０の結合は、ＢＧＡボールマウントプロセスを用いて遂行され得る。特に、第２のＰＣＢ１１０の第２の面１１４が、１つ以上のはんだジョイント１１６を介して第１のＰＣＢ１０２の第１の面１０４に結合され得る。第１のＰＣＢ１０２に第２のＰＣＢ１１０を結合した後、はんだジョイント１１６は厚さ６０２を有し、これは、第１のＰＣＢ１０２の第１の面１０４と第２のＰＣＢ１１０の第２の面１１４との間の距離を表す。アセンブリ６００は厚さ６０４を有し得る。一部の実施形態において、第２のＰＣＢ１１０は、第１の面１１２に配設された１つ以上のプローブパッド１４０及び／又は１つ以上の導電コンタクト１５２を有し得る。プローブパッド１４０及び導電コンタクト１５２は、第２のＰＣＢ１１０を第１のＰＣＢ１０２に結合するのに先立って第２のＰＣＢ１１０上に印刷され得る。プローブパッド１４０及び導電コンタクト１５２は、従来からのＰＣＢ製造技術を用いてパターニングされ得る。
第２のＰＣＢ１１０は、第１の面１１２及び／又は第２の面１１４の上に、ダイ１０８、第１のＰＣＢ１０２、及び／又は後続処理で取り付けられるコンポーネントと電気的に結合するように配置される更なる導電コンタクトを含み得る。例えば、第２のＰＣＢ１１０の第２の面１１４及び第１のＰＣＢ１０２の第１の面１０４は、第１のＰＣＢ１０２と第２のＰＣＢ１１０との間の導電経路を提供するよう、はんだジョイント１１６と接触するように配置された導電コンタクトを含み得る。上述のように、第２のＰＣＢ１１０はまた、第１の面１１２と第２の面１１４との間に、これらの面の間で電気信号を結合するための導電ビアを含み得る。これらのコンタクト及びビアの配置は、従来からのＰＣＢ設計技術を用いて、ＩＣアセンブリ１００に含められることになる更なるコンポーネントの配置に従って計画され得る。
図７は、金型チェイス７０４内にアセンブリ６００を固定した後のアセンブリ７００を描いている。金型チェイス７０４は、内部チャンバ７０８を画成する内壁７０６を有し得る。内部チャンバ７０８の寸法は、幾らかの部分でアセンブリ６００に一致するように、しかしまた１つ以上の空き容積（例えば、ボリューム７１０）を残すように選定され得る。上述のように、一部の実施形態において、アセンブリ６００のアレイが単一体の形態をとることができ、その単一体が、金型チェイス７０４の形状のアレイの形態を持つ金型チェイス内に固定され得る。
また、内部チャンバ７０８は、一部の寸法で、アセンブリ６００のそれらよりも僅かに小さい寸法を有していてもよい。例えば、チャンバ７０８の“厚さ”寸法７１４がアセンブリ６００の厚さ６０４よりも僅かに小さくてもよい。アセンブリ６００が金型チェイス７０４に挿入されて、金型チェイス７０４が閉じられるとき、アセンブリ６００が（例えば、矢印７０２によって指し示されるように）圧縮され得る。この圧縮に応答して、アセンブリ６００のうちの展性のあるコンポーネントが変形し得る。特に、はんだジョイント１１６は、金型チェイス７０４からの圧力によって変形されて（例えば、制御されたつぶれを被ることによって）厚さを減らすのに十分な展性を持ち得る（例えば、アセンブリ６００のその他のコンポーネントよりも展性があり得る）。金型チェイス７０４内での圧縮後のはんだジョイント１１６の厚さ７１２は、アセンブリ６００のはんだジョイント１１６の厚さ６０２よりも小さくなり得る。従って、金型チェイス７０４内での圧縮後のアセンブリ７００の厚さ７１４は、アセンブリ６００の厚さ６０４よりも小さくなり得る。金型チェイス７０４からの圧力を用いて、アセンブリ７００の厚さ７１４がチャンバ７０８の内部寸法と一致するまではんだジョイント１１６を変形させることは、はんだジョイント１１６の形成当初に表面張力によって生じるのが典型的であるアセンブリ６００のはんだジョイント１１６の厚さ６０２のバラつきにかかわらずに、厚さ７１４が所望値に精度良く制御されることを可能にし得る。
図８は、金型チェイス７０４のチャンバ７０８のボリューム７１０内に、アセンブリ７００と接触するように成形コンパウンド１１８を供給した後のアセンブリ８００を描いている。成形コンパウンド１１８は、ボリューム７１０を充たすように供給され得る。図１を参照して上述したように、一部の実施形態において、成形コンパウンド１１８は第１のＰＣＢ１０２の第１の面１０４と接触し得る。一部の実施形態において、成形コンパウンド１１８は第２のＰＣＢ１１０の第２の面１１４と接触し得る。一部の実施形態において、成形コンパウンド１１８は、はんだジョイント１１６を覆い得る。一部の実施形態において、成形コンパウンド１１８はダイ１０８を覆い得る。図８に示すように、成形コンパウンド１１８の第２の面１９２が第１のＰＣＢ１０２の第１の面１０４と接触し、第１の面１３６が金型チェイス７０４の壁７０６と接触し得る。ここに記載されるアセンブリを形成することには、数ある成形技術のうちの何れが用いられてもよい。例えば、射出成形が使用され得る。一部の実施形態において、トランスファ−成形が有利であり得る。
図９は、アセンブリ８００の成形コンパウンド１１８を硬化させた後のアセンブリ９００を描いている。硬化後、成形コンパウンド１１８は実質的に固体であり得る。一部の実施形態において、図７−９を参照して上述した成形プロセスは、露出成形プロセスとしてもよい。一部の実施形態において、アセンブリ９００は、それが金型チェイス７０４から取り出された後に硬化されてもよい。一部の実施形態において、硬化させることは、例えば加熱又は紫外光の使用を介して開始あるいは加速され得る。
図１０は、図９の金型チェイス７０４からアセンブリ９００を取り出した後のアセンブリ９００を描いている。アセンブリ９００は、第１の面１３４及び第２の面１３２を有し得る。
図１１は、アセンブリ９００の第２の面１３２に１つ以上のＩＣパッケージ（例えば、ＩＣパッケージ１４２−１４８）を表面実装した後のアセンブリ１１００を描いている。アセンブリ１１００はＩＣアセンブリ１００であるとし得る。第１のＰＣＢ１０２は、表面実装されるＩＣパッケージの導電コンタクトに結合するための第２の面１０６上の導電コンタクトと、表面実装されたＩＣパッケージとダイ１０８及び／又は第２のＰＣＢ１１０との間で電気信号を結合するための、第１の面１０４と第２の面１０６との間の導電ビアとを含み得る。第１のＰＣＢ１０２の導電コンタクト１５０及び第２のＰＣＢ１１０の導電コンタクト１５２を用いて、１つ以上の外部装置（図示せず）とＩＣアセンブリ１００のコンポーネント群のうちの何れか（例えば、ＩＣパッケージ１４２−１４８及び／又はダイ１０８のうちの何れか）との間で信号を結合し得る。ＩＣアセンブリ１００のオペレーションは、ここに記載される実施形態のうちの何れの形態をとってもよい。
図１２は、様々な実施形態に従った、マザーボード１２４０上に配置されたＩＣアセンブリ１２００の側断面図である。ＩＣアセンブリ１２００は、プリント回路基板（ＰＣＢ）１２０２と、ダイ１２０８と、成形コンパウンド１２１８と、１つ以上のモールド貫通はんだジョイント１２１６とを含み得る。ＩＣアセンブリ１２００の機能は、ＩＣアセンブリ１２００のコンポーネントの中に含まれる又はその上に配置される回路によって決定され得る。例えば、一部の実施形態において、ＩＣアセンブリ１２００は、ＩＣアセンブリ１００を参照して上述したデバイスのうちの何れかを形成するように構成されたコンポーネントを含み得る。ＩＣアセンブリ１２００のコンポーネントの適切な選択及び構成によって、何らかのその他の好適機能がＩＣアセンブリ１２００によって提供されてもよい。
ＰＣＢ１２０２は、第１の面１２０４と、第１の面１２０４とは反対側の第２の面１２０６とを有し得る。ＰＣＢ１２０２は、如何なる従来ＰＣＢ材料から形成されてもよく、また、望ましい如何なる数の層を有していてもよい。ＰＣＢ１２０２は、面１２０４及び１２０６に沿って及びこれらの間で電気信号を結合するために、第１の面１２０４及び／又は第２の面１２０６の上に形成された導電コンタクトと、第１の面１２０４と第２の面１２０６との間のビアとを含み得る。
ダイ１２０８は、第１の面１２２４、第２の面１２９４、及び側面１２２２を含み得る。図示のように、第２の面１２９４は、ＰＣＢ１２０２の第１の面１２０４に近接し得る。一部の実施形態において、ダイ１２０８は、ＰＣＢ１２０２の第１の面１２０４に電気的に結合され得る。例えば、一部の実施形態において、ダイ１２０８は、ＰＣＢ１２０２の第１の面１２０４にワイヤボンドされ得る。ワイヤボンドに含まれるワイヤは、ダイ１２０８の第１の面１２２４、側面１２２２、又は第２の面１２９４から延在し得る。ダイ１２０８と第１の面１２０４との間の電気結合を通じて伝送される電気信号は更に、ＰＣＢ１２０２を通じて、第１の面１２０４及び／又は第２の面１２０６に電気的に結合されたその他のコンポーネント（例えば、後述のように、第２の面１２０６に表面実装されたコンポーネント、及び／又はモールド貫通はんだジョイント１２１６を介してＰＣＢ１２０２に結合されたコンポーネント）へ／から伝送され得る。一部の実施形態において、ダイ１２０８は、ＰＣＢ１２０２の第１の面１２０４に（例えば、接着剤、及び／又はワイヤボンディング若しくははんだ付けなどの電気結合機構を介して）機械的に結合され得る。一部の実施形態において、ダイ１２０８は、フリップチッププロセスを用いて取り付けられ得る。図１２には単一のダイ１２０８のみが示されているが、複数のダイがＰＣＢ１２０２の第１の面１２０４にマウントされてもよい。
ダイ１２０８は、図１を参照して上述したダイ１０８のうちの何れの形態をとってもよい。例えば、ダイ１２０８は、シリコン又はその他の半導体材料を含み得るとともに、所望の機能を果たすように構成された複数のデバイス（例えば、トランジスタ系デバイス）を含み得る。例えば、一部の実施形態において、ダイ１２０８はＡＳＩＣ（例えば、ダイ１０８を参照して上述したＡＳＩＣのうちの何れか）とし得る。一部の実施形態において、ダイ１２０８は、ダイシング後のダイとし得る。ダイシング後のダイ１２０８は、同じ機能を果たす更にパッケージングされたダイよりも遥かに薄くあり得るので、ダイシング後のダイ１２０８のＩＣアセンブリ１２００における使用は、更にパッケージングされたダイの使用に対して、より薄くされた厚さ１２３０をＩＣアセンブリ１２００が達成することを可能にし得る。ダイ１２０８は、単一のシリコンピース又は複数のシリコンピースを含むことができ、また、如何なる好適種類の電子コンポーネントを含んでいてもよい。成形コンパウンド１２１８は、第１の面１２３６及び第２の面１２９２を有し得るとともに、ダイ１２０８と接触し得る。例えば、一部の実施形態において、成形コンパウンド１２１８は、ダイ１２０８の側面１２２２と接触してそれを覆い得る。一部の実施形態において、成形コンパウンド１２１８は、側面１２２２と接触してそれを覆い得るとともに、第１の面１２２４と接触し得る。一部の実施形態において、成形コンパウンド１２１８は第１の面１２２４を覆い得る。ダイ１２０８の第２の面１２９４とＰＣＢ１２０２の第１の面１２０４との間に“隙間”が存在する一部の実施形態において、成形コンパウンド１２１８は第２の面１２９４と接触し得る。一部の実施形態において、成形コンパウンド１２１８は、ダイ１２０８の側面１２２２及び第１の面１２２４を覆い得る。一部の実施形態において、成形コンパウンド１２１８はダイ１２０８を覆い得る。一部の実施形態において、成形コンパウンド１２１８の第１の面１２３６は、ダイ１２０８の第１の面１２２４から（例えば、図示のように、成形コンパウンド１２１８の介在部分によって）離間され得る。一部の実施形態において、第１の面１２３６は第１の面１２２４と実質的に共平面とし得る。一部の実施形態において、成形コンパウンド１２１８の第２の面１２９２は、ダイ１２０８の第２の面１２９４と実質的に共平面とし得る。
成形コンパウンド１２１８（例えば、成形コンパウンド１２１８の第２の面１２９２）は、ＰＣＢ１２０２の第１の面１２０４と接触し得る。一部の実施形態において、成形コンパウンド１２１８は、ＰＣＢ１２０２の第１の面１２０４を覆い得る。一部の実施形態において、成形コンパウンド１２１８は、モールド貫通はんだジョイント１２１６を覆い得る。
成形コンパウンド１２１８として、例えば、図１の成形コンパウンド１１８を参照して上述した例のうちの何れかなど、如何なる好適な成形コンパウンドが使用されてもよい。成形コンパウンド１２１８は、例えば図１５−１８を参照して後述する成形プロセスなど、如何なる好適なプロセスによって形成されてもよい。
ＩＣアセンブリ１２００は、第１の面１２３４及び第２の面１２３２を有し得る。一部の実施形態において、第１の面１２３４は、（例えば、図１２に示すように）成形コンパウンド１２１８の第１の面１２３６の少なくとも一部を含み得る。一部の実施形態において、第１の面１２３４は、実質的に全体が、成形コンパウンド１２１８の第１の面１２３６によって与えられ得る。一部の実施形態において、第１の面１２３４は、成形コンパウンド１２１８の第１の面１２３６を含み得るとともに、成形コンパウンド１２１８の第１の面１２３６から延在するモールド貫通はんだジョイント１２１６を有し得る。一部の実施形態において、第１の面１２３４は、成形コンパウンド１２１８の第１の面１２３６から離間されてもよい。一部のそのような実施形態において、第１の面１２３４と成形コンパウンド１２１８の第１の面１２３６との間に、更なるコンポーネントが配置され得る。例えば、成形コンパウンド１２１８の第１の面１２３６と第１の面１２３４との間に、更なるＰＣＢ又はその他のコンポーネントが配置され得る。この更なるＰＣＢは、ここに説明されるＰＣＢのうちの何れかの形態をとり得る。例えば、ＩＣアセンブリ１２００は、２つ以上のＰＣＢを含むことができ、これらのＰＣＢが、（例えば、ＩＣアセンブリ１００を参照して上述したはんだジョイント１１６と同様のはんだジョイントを用いて）所望の構成で互いに結合され得る。
一部の実施形態において、第２の面１２３２は、ＰＣＢ１２０２の第２の面１２０６の少なくとも一部を含み得る。一部の実施形態において、第２の面１２３２は、（例えば図１２に示すように、）実質的に全体が、ＰＣＢ１２０２の第２の面１２０６によって与えられ得る。一部の実施形態において、第２の面１２３２は、成形コンパウンド１２１８の第２の面１２９２の少なくとも一部を含み得る（図示せず）。一部の実施形態において、第２の面１２３２は、ＰＣＢ１２０２の第２の面１２０６から離間されてもよい。一部のそのような実施形態において、ＰＣＢ１０２の第２の面１２０６と第２の面１２３２との間に、更なるコンポーネントが配置され得る。例えば、ＰＣＢ１２０２と第２の面１２３２との間に、（例えば、第１の面１２３４を参照して上述した実施形態のうちの何れかに従って）更なるＰＣＢが配置され得る。
以上の実施形態のうちの何れにおいても、第１の面１２３４及び／又は第２の面１２３２は、その上に配設された保護コーティング（例えばプラスチックコーティング、図示せず）を有し得る。そのようなコーティングは従来からのものであり、ここでは更には説明しない。
上述のように、ＩＣアセンブリ１２００は、１つ以上のモールド貫通はんだジョイント１２１６を含み得る。モールド貫通はんだジョイント１２１６は、ＰＣＢ１２０２を介してダイ１２０８とマザーボード１２４０とを電気的に結合し得る。特に、モールド貫通はんだジョイント１２１６は、ＰＣＢ１２０２の第１の面１２０４上の導電コンタクトと電気的に接触し得る。ダイ１２０８は、上述のように（例えば、ＰＣＢ１２０２の第１の面１２０４上の１つ以上の導電コンタクト又はワイヤボンドを介して）ＰＣＢ１２０２に電気的に結合され得る。ＰＣＢ１２０２は、第１の面１２０４上のコンタクト間で、ＰＣＢ１２０２内の様々な層へ、第２の面上の電気コンタクトへ、又は第１の面１２０４上のその他の電気コンタクトへ信号を結合し得る１つ以上のビアを含み得る。一部の実施形態において、このような電気経路を通じてダイ１２０８とモールド貫通はんだジョイント１２１６との間で電気信号が伝送され得る。モールド貫通はんだジョイント１２１６がマザーボード１２４０上の電気コンタクトと接触するとき、マザーボード１２４０とダイ１２０８との間で信号が伝送され得る。一部の実施形態において、ＰＣＢ１２０２の第１の面１２０４にダイ１２０８を結合することに先立って、ＩＣアセンブリ１２００に成形コンパウンド１２１８を設けることに先立って、且つ／或いはモールド貫通はんだジョイント１２１６を設けることに先立って、ＰＣＢ１２０２に導電コンタクト及び／又はビアが形成され得る。
ここで使用されるとき、“マザーボード”は、ＩＣアセンブリ１２００がモールド貫通はんだジョイント１２１６を介して配置されて結合され得る如何なる回路基板をも表し得る。故に、一部の実施形態において、モールド貫通はんだジョイント１２１６は、マザーボード１２４０とＩＣアセンブリ１２００との間の第２階層インターコネクトを提供するとして見なされ得る。図１２に例示した構造は、モールドが基板の頂部側にある一方で第２階層インターコネクトが、基板の反対側の、マザーボードに面する底面にあり得るという一部の従来パッケージング手法とは、対照的であり得る。
一部の実施形態において、ＩＣアセンブリ１２００は、更なるコンポーネントを含み得る。例えば、ＩＣアセンブリ１２００は、１つ以上のプローブパッド１２６０を含み得る。プローブパッド１２６０は、ＩＣアセンブリ１２００の第２の面１２３２上（例えば、図１２に示すように、ＰＣＢ１２０２の第２の面１２０６上）に配設され得る。プローブパッド１２６０は、ＩＣアセンブリ１００を参照して上述したプローブパッド１４０の実施形態のうちの何れかの形態をとり得る。一部の実施形態において、プローブパッド１２６０は、ＩＣアセンブリ１２００に含められなくてもよい。
ＩＣアセンブリ１２００は、ＰＣＢ１２０２の第２の面１２０６に表面実装された１つ以上のＩＣパッケージを含み得る。図１２においては、パッケージ１２５４及び１２５６が、ＰＣＢ１２０２の第２の面１２０６に表面実装されるとして例示されている。図示した実施形態において、ＰＣＢ１２０２の第２の面１２０６は、ＩＣアセンブリ１２００の第２の面１２３２と一致している。如何なる所望のＩＣパッケージが、ＰＣＢ１２０２の第２の面１２０６に表面実装されてもよい。例えば、ＩＣアセンブリ１００を参照して上述したＩＣパッケージ１４２−１４８のうちの何れかが、ＩＣアセンブリ１２００の第２の面１２３２に表面実装され得る。一部の実施形態において、ＩＣパッケージ１２５４及び１２５６は、例えば、不揮発性メモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、電力システム、又は受動コンポーネントを含み得る。一部の実施形態において、ＩＣパッケージ１２５４及び１２５６のうちの１つ以上は、ＰＣＢ１２０２の第２の面１２０６に表面実装されなくてもよく、代わりに、ダイ１２０８を参照して上述したように第１の面１２０４に（例えば、ダイシング後の形態で）結合されてもよい。
図１２に例示するように、ＩＣアセンブリ１２００の第２の面１２３２に表面実装されるＩＣパッケージ１２５４及び１２５６は、成形コンパウンド１２１８によって覆われないとし得る。特に、一部の実施形態において、ＩＣアセンブリ１２００の第２の面１２３２上に含まれる如何なるＩＣパッケージ（例えば、ＩＣパッケージ１２５４及び１２５６）も、成形コンパウンド１２１８がＩＣアセンブリ１２００に設けられた後に第２の面１２３２に表面実装され得る。このようなパッケージは成形コンパウンドに埋め込まれないので、これらのパッケージは、ＩＣアセンブリ１２００の寿命の間の容易にマウント、置換又は除去され得る。
ＰＣＢ１２０２内に含められたビアを用いて、ＩＣアセンブリ１２００の第２の面１２３２に表面実装されたＩＣパッケージのうちの何れかとダイ１２０８との間で電気信号を結合し得る。ＰＣＢ１２０２内に含められたビア、及びモールド貫通はんだジョイント１２１６を用いて、ＩＣアセンブリ１２００の第２の面１２３２に表面実装されたＩＣパッケージのうちの何れかとマザーボード１２４０との間で電気信号を結合し得る。
ＩＣアセンブリ１２００の第２の面１２３２及び／又はマザーボード１２４０は、ＩＣアセンブリ１２００の回路と外部装置（図示せず）との間の電気結合を可能にするために使用され得る１つ以上の導電コンタクトを含み得る。
一部の実施形態（例えば、ＩＣアセンブリ１２００がソリッドステートドライブを実装する実施形態）において、（例えば、その上にＩＣパッケージ１２５４及び１２５６が配置される）ＰＣＢ１２０２の第２の面１２０６の面積は、４００平方ミリメートルよりも小さいとし得る。例えば、該面積は、およそ２０ｍｍ×２０ｍｍとし得る。これは、１４ｍｍ×１８ｍｍである不揮発性メモリパッケージと、４ｍｍ×４ｍｍであるＰＭＩＣパッケージとを収容し得る。１２０平方ミリメートルよりも大きい面積が、更なるコンポーネント（例えば、受動コンポーネントのパッケージ）のために利用可能であり得る。
ＩＣアセンブリ１２００の“高さ”は、用途及び所望のコンポーネントによって様々となり得る。例えば、一部の実施形態において、はんだスタンドオフ１２４２はおよそ２００ミクロンであり、モールドキャップ厚さ１２４４はおよそ２１０ミクロンであり、基板厚１２４６はおよそ２００ミクロンであり、そして、頂部コンポーネント高さ１２４８はおよそ８００ミクロンであるとし得る（公差を含めて、およそ１５００ミクロンの合計高さを生じさせる）。一部の実施形態において、はんだスタンドオフ１２４２はおよそ２００ミクロンであり、モールドキャップ厚さ１２４４はおよそ２００ミクロンであり、基板厚１２４６はおよそ２００ミクロンであり、そして、頂部コンポーネント高さ１２４８はおよそ６５０ミクロンであるとし得る（公差を含めて、およそ１３５０ミクロンの合計高さを生じさせる）。一部の実施形態において、はんだスタンドオフ１２４２はおよそ１００ミクロンであり、モールドキャップ厚さ１２４４はおよそ２１０ミクロンであり、基板厚１２４６はおよそ１３０ミクロンであり、そして、頂部コンポーネント高さ１２４８はおよそ５００ミクロンであるとし得る（公差を含めて、およそ１０００ミクロンの合計高さを生じさせる）。これらの寸法を持つＩＣアセンブリ１２００（例えば、ソリッドステートドライブ）は、小型のエレクトロニクス装置（例えば、手持ち式のモバイル装置）に有利に含められ得る。
図１３−２２は、様々な実施形態に従ったＩＣアセンブリの製造における様々な処理後の様々なアセンブリの側断面図を例示している。説明の容易さのため、図１３−２２に描かれるアセンブリは、ＩＣアセンブリ１２００の製造における様々な段階を表すが、図１３−２２を参照して説明される処理は、好適な如何なるＩＣアセンブリを製造することにも使用され得る。様々な実施形態において、これらの処理のうちの１つ以上が、好ましいように、省略され、繰り返され、あるいは他の順序で実行され得る。
また、図４−１１を参照して上述したように、図１３−２２は単一のＩＣアセンブリ１２００を参照して実行される処理を描いているが、これは単に図示の容易さのためである。一部の実施形態において、多数のＩＣアセンブリ１２００（例えば、何十というアセンブリ）が並行して形成され得る。例えば、複数のＩＣアセンブリ１２００がアレイ状に形成され、図１３−２２を参照して説明される処理が、アレイ上で同時に又は何らかの好ましい順序で実行され得る。ＩＣアセンブリ１２００のアレイが形成された後、ＩＣアセンブリ１２００を互いから分割するように、アレイが複数ピース（図１３−２２には図示せず）へと切断され得る。ＩＣアセンブリ１２００をバッチにて製造することはスループットを向上させ得る。
図１３は、ＰＣＢ１２０２を用意した後のアセンブリ１３００を描いている。ＰＣＢ１２０２は、第２の面１２０６及び／又は第１の面１２０４の上に、後続処理で取り付けられるコンポーネントと結合するように配置される導電コンタクトを含み得る。上述のように、ＰＣＢ１２０２はまた、第１の面１２０４と第２の面１２０６との間に、これらの面の間で電気信号を結合するための導電ビアを含み得る。これらのコンタクト及びビアの配置は、従来からのＰＣＢ設計技術を用いて、ＩＣアセンブリ１２００に含められることになる更なるコンポーネントの配置に従って計画され得る。
図１４は、アセンブリ１３００のＰＣＢ１２０２の第１の面１２０４にダイ１２０８を結合した後のアセンブリ１４００を描いている。特に、ダイ１２０８の第２の面１２９４が、ＰＣＢ１２０２の第１の面１２０４に近接配置され得る。図１２を参照して上述したように、ダイ１２０８とＰＣＢ１２０２との間の結合は、数ある形態のうちの何れかをとり得る。例えば、一部の実施形態において、ダイ１２０８はＰＣＢ１２０２にワイヤボンドされ得る。
図１５は、金型チェイス１５０４内に固定されたアセンブリ１４００を描いている。金型チェイス１５０４は、内部チャンバ１５０８を画成する内壁１５０６を有し得る。内部チャンバ１５０８の寸法は、幾らかの部分でアセンブリ１４００に一致するように、しかしまた１つ以上の空き容積（例えば、ボリューム１５１０）を残すように選定され得る。
図１６は、金型チェイス１５０４のチャンバ１５０８のボリューム１５１０内に、アセンブリ１４００と接触するように成形コンパウンド１２１８を供給した後のアセンブリ１６００を描いている。成形コンパウンド１２１８は、ボリューム１５１０を充たすように供給され得る。図１２を参照して上述したように、一部の実施形態において、成形コンパウンド１２１８はＰＣＢ１２０２の第１の面１２０４と接触し得る。一部の実施形態において、成形コンパウンド１２１８はダイ１２０８を覆い得る。図１６に示すように、成形コンパウンド１２１８の第２の面１２９２がＰＣＢ１２０２の第１の面１２０４と接触し、第１の面１２３６が金型チェイス１５０４の壁１５０６と接触し得る。上述のように、ここに記載されるアセンブリを形成することには、数ある成形技術のうちの何れが用いられてもよい。例えば、射出成形が使用され得る。一部の実施形態において、トランスファ−成形が有利であり得る。
図１７は、アセンブリ１６００の成形コンパウンド１２１８を硬化させた後のアセンブリ１７００を描いている。硬化後、成形コンパウンド１２１８は実質的に固体であり得る。一部の実施形態において、図１５−１７を参照して上述した成形プロセスは、露出成形プロセスとしてもよい。
図１８は、図１７の金型チェイス１５０４からアセンブリ１７００を取り出した後のアセンブリ１７００（図１７）を描いている。アセンブリ１７００は、第１の面１２３４及び第２の面１２３２を有し得る。
図１９は、１つ以上のキャビティ２００２を形成するようにアセンブリ１８００の成形コンパウンド１２１８内に１つ以上の穴を形成した後のアセンブリ１９００を描いている。キャビティ２００２は、モールド貫通はんだジョイントが形成されることになる位置に置かれ得る。キャビティ２００２は、ＰＣＢ１２０２の第１の面１２０４上の導電コンタクトが露出されるまで成形コンパウンド１２１８を貫いて（例えば、レーザドリルプロセスを用いて）穿孔することによって形成され得る。上述のように、これらの導電コンタクトは、ダイ１２０８を第１の面１２０４に結合することに先立って、且つ成形コンパウンド１２１８を設けることに先立って、ＰＣＢ１２０２の第１の面１２０４上に形成され得る。一部の実施形態において、キャビティ２００２は、数百ミクロン以下の深さとし得るとともに、数百ミクロンからおよそ１ミリメートルの直径を有し得る。その他の寸法が使用されてもよい。
図２０は、モールド貫通はんだジョイント１２１６を形成するようにアセンブリ１９００のキャビティ２００２内にはんだ付け可能な材料を堆積した後のアセンブリ２０００を描いている。はんだ付け可能材料の例は、はんだボール（例えば、ＢＧＡで使用されるもの）及びはんだペーストを含む。モールド貫通はんだジョイント１２１６は、図２０に示すように、成形コンパウンド１２１８の第１の面１２３６を越えて延在し得る。一部の実施形態において、はんだジョイント１２１６を形成することは、２つ以上の段階ではんだ付け可能材料（例えば、はんだボールの形態で）を置くこと及び該材料をリフローすることを伴い得る。一部の実施形態において、如何なる成形処理にも先立って、はんだ付け可能材料の第１の部分がＰＣＢ１２０２の第１の面１２０４上に堆積され、成形プロセス後に、このはんだ付け可能材料の第１の部分が（例えば、ドリル加工によって）露出され、そして、はんだ付け可能材料の第１の部分の上に追加のはんだ付け可能材料が堆積されて、はんだジョイント１２１６を形成し得る。
図２１は、アセンブリ２０００の第２の面１２３２に１つ以上のＩＣパッケージ（例えば、ＩＣパッケージ１２５４及び１２５６）を表面実装した後のアセンブリ２１００を描いている。アセンブリ２１００はＩＣアセンブリ１２００であるとし得る。ＰＣＢ１２０２は、表面実装されるＩＣパッケージの導電コンタクトに結合するための第２の面１２０６上の導電コンタクトと、表面実装されたＩＣパッケージとダイ１２０８及び／又はモールド貫通はんだジョイント１２１６との間で電気信号を結合するための、第１の面１２０４と第２の面１２０６との間の導電ビアとを含み得る。
図２２は、ＩＣアセンブリ２１００（例えば、ＩＣアセンブリ１２００）をマザーボード１２４０に結合した後のアセンブリ２２００を描いている。特に、モールド貫通はんだジョイント１２１６が、マザーボード１２４０上の導電コンタクトに結合することで、ＩＣアセンブリ２２００とマザーボード１２４０との間を電気信号が流れることを可能にし得る。ＩＣアセンブリ２２００のオペレーションは、ここに記載される実施形態のうちの何れの形態をとってもよい。
上述のように、一部の実施形態において、第１のＰＣＢ１０２の第１の面１０４に２つ以上のＰＣＢ１１０が結合されてもよい。一部の実施形態において、第１のＰＣＢ１０２の第１の面１０４に結合された何れか１つ以上のＰＣＢ１１０が、“ウィンドウ”又はその他の切り抜き部分を有し、それを通して、第１のＰＣＢ１０２の第１の面１０４にコンポーネント（例えば、ダイ）が結合されてもよい。図２３は、第１のＰＣＢ１０２と、ダイ１０８と、成形コンパウンド１１８と、２つの第２のＰＣＢ１１０ａ及び１１０ｂとを含んだＩＣアセンブリ１００の一実施形態の側断面図である。図２３のＩＣアセンブリ１００の残りの要素は、図１を参照して上述した同様の要素の実施形態の何れかの形態をとり得る。一部の実施形態において、図２３のＩＣアセンブリ１００は、ソリッドステートドライブを形成するように構成されたコンポーネントを含み得る。図２３のＩＣアセンブリ１００のコンポーネントの適切な選択及び構成によって、何らかのその他の好適機能がＩＣアセンブリ１００によって提供されてもよい。図２３のＩＣアセンブリ１００の製造は、構造の相違を受け入れるための変更を加えて、実質的に、図４−１１を参照して上述した処理に従って行われ得る。
上述のように、成形コンパウンド１１８はダイ１０８と接触しなくてもよい。このような実施形態の一例を、ＩＣアセンブリ１００の一実施形態の側断面図を描いた図２４に示す。図２４のＩＣアセンブリ１００の残りの要素は、図１を参照して上述した同様の要素の実施形態の何れかの形態をとり得る。図２４に示すように、一部の実施形態において、成形コンパウンド１１８の側面１３８がダイ１０８から離間されてもよい。他の実施形態において、成形コンパウンド１１８は、ダイ１０８の側面１２２とは接触するが第１の面１２４とは接触しないとし得る。成形コンパウンド１１８がダイ１０８と接触しない実施形態は、ダイ１０８が第１のＰＣＢ１０２の第１の面１０４にフリップチップマウントされるときに有利であり得る。特に、フリップチップダイ１０８を成形コンパウンド１１８によって覆われないままにすることは、ダイ１０８からの放熱を向上させ得る。一部の実施形態において、フリップチップダイ１０８は、側面１２２で成形コンパウンド１１８によって接触されてもよい。図２４のＩＣアセンブリ１００の製造は、構造の相違を受け入れるための変更を加えて、実質的に、図４−１１を参照して上述した処理に従って行われ得る。例えば、成形プロセスが完了した後、又は成形プロセスが始まる前に、ダイ１０８がマウント（例えば、フリップチップマウント）され得る。
図２５は、様々な実施形態に従ったＩＣアセンブリを製造するための例示的なプロセス２５００のフロー図である。プロセス２５００の処理はＩＣアセンブリ１００及び１２００（及びこれらのコンポーネント）を参照して説明されることがあるが、これは単に例示目的でのものであり、プロセス２５００は如何なる好適なＩＣアセンブリを製造することにも利用され得る。
２５０２にて、ＰＣＢの第１の面にダイが結合され得る。例えば、ＩＣアセンブリ１００（図１、２３及び２４）を参照して上述したように、ＰＣＢ１０２の第１の面１０４にダイ１０８が結合され得る。他の一例において、ＩＣアセンブリ１２００（図１２）を参照して上述したように、ＰＣＢ１２０２の第１の面１２０４にダイ１２０８が結合され得る。ダイは、如何なる好適技術（例えば、ここに開示される技術）を用いてＰＣＢの第１の面に結合されてもよい。
２５０４にて、ＰＣＢの第１の面に接触するように成形コンパウンドが堆積され得る。一部の実施形態において、成形コンパウンドはダイと接触し得る。例えば、ＩＣアセンブリ１００（図１及び２３）において、ＰＣＢ１０２の第１の面１０４と接触するとともにダイ１０８を少なくとも部分的に覆うように、成形コンパウンド１１８が堆積され得る。他の一例において、ＩＣアセンブリ１２００（図１２）において、ＰＣＢ１２０２の第１の面１２０４と接触するとともにダイ１２０８を少なくとも部分的に覆うように、成形コンパウンド１２１８が堆積され得る。他の実施形態において、成形コンパウンドはダイと接触しなくてもよい（図２４）。成形コンパウンドは、如何なる好適技術（例えば、図７−１０及び１５−１８を参照してここに記載された技術）を用いて堆積されてもよい。
２５０６にて、ＰＣＢの第２の面に１つ以上のＩＣパッケージが結合され得る。ＰＣＢの第２の面は、ＰＣＢの第１の面の反対側とし得る。例えば、ＩＣアセンブリ１００（図１、２３及び２４）において、ＰＣＢ１０２の第２の面１０６に１つ以上のＩＣパッケージ１４２−１４８が結合され得る。他の一例において、ＩＣアセンブリ１２００（図１２）において、ＰＣＢ１２０２の第２の面１２０６に１つ以上のＩＣパッケージ１２５４及び１２５６が結合され得る。そして、プロセス２５００は終了し得る。
一部の実施形態において、プロセス２５００は更なる処理を含み得る。例えば、一部の実施形態において、２５０２のＰＣＢは第１のＰＣＢとすることができ、プロセス２５００は、第１のＰＣＢの第１の面に１つ以上のはんだジョイントを介して第２のＰＣＢの第２の面を結合することを含み得る。例えば、第１のＰＣＢ１０２の第１の面１０４に１つ以上のはんだジョイント１１６を介して第２のＰＣＢ１１０の第２の面１１４が結合され得る。一部の実施形態において、２５０４で成形コンパウンドを堆積するのに先立って、この１つ以上のはんだジョイントが圧縮されて、その厚さが小さくされ得る。
一部の実施形態において、成形コンパウンドを堆積した後に、ＰＣＢの第１の面上の１つ以上の導電コンタクトを露出させるように成形コンパウンド内に１つ以上のキャビティが形成され、該キャビティ内にはんだ付け可能材料が堆積されて、はんだジョイントが形成され得る。例えば、（例えば、図１９−２０を参照して上述したように）成形コンパウンド１２１８内にキャビティを形成し且つ該キャビティをはんだ付け可能材料で充填することによって、ＩＣアセンブリ１２００にモールド貫通はんだジョイント１２１６が設けられ得る。
一部の実施形態において、プロセス２５００に従って形成されたＩＣアセンブリが、（例えば、図１２のＩＣアセンブリ１２００を参照して上述したように、１つ以上のモールド貫通はんだジョイントを介して）マザーボードにマウントされ得る。
一部の実施形態において、２５０４で成形コンパウンドを堆積することは、ダイ及びＰＣＢを金型チェイス内に固定し、ＰＣＢの第１の面に接触するように金型チェイスに成形コンパウンドを供給し、そして、成形コンパウンドを硬化させることを含み得る。
本開示の実施形態は、ここに開示されたＩＣアセンブリ構造及び製造方法からの恩恵を受け得る如何なる好適なハードウェアを用いてシステムに実装されてもよい。図２６は、ここに開示されたＩＣアセンブリのうちの１つ以上（例えば、図１、２３若しくは２４のＩＣアセンブリ１００及び／又は図１２のＩＣアセンブリ１２００に従って形成されたもの）を含み得る一部の実装例に従ったコンピューティング装置２６００を模式的に例示している。特に、一部の実施形態において、ＩＣアセンブリ１００を参照して上述したＩＣアセンブリの実施形態が、コンピューティング装置２６００又はその一部として構成され得る。例えば、ＩＣアセンブリ１００は、コンピューティング装置１２００の記憶装置２６０８（後述）として構成され得る。一部の実施形態において、ＩＣアセンブリ１２００を参照して上述したＩＣアセンブリの実施形態が、コンピューティング装置２６００又はその一部として構成されてもよい。
コンピューティング装置２６００は、例えば、モバイル通信装置、又はデスクトップ若しくはラックベースのコンピューティング装置とし得る。コンピューティング装置２６００は、例えばマザーボード２６０２などのボードを収容し得る。マザーボード２６０２は、（以下に限られないが）プロセッサ２６０４及び少なくとも１つの通信チップ２６０６を含む多数のコンポーネントを含み得る。コンピューティング装置２６００を参照してここに記載されるコンポーネントのうちの何れかが、（例えば、図１、２３若しくは２４のＩＣアセンブリ１００、又は図１２のＩＣアセンブリ１２００などの）ＩＣアセンブリにて構成され得る。プロセッサ２６０４は、マザーボード２６０２に物理的且つ電気的に結合され得る。一部の実装例において、上記少なくとも１つの通信チップ２６０６もマザーボードに物理的且つ電気的に結合され得る。更なる実装例において、通信チップ２６０６はプロセッサ２６０４の一部であってもよい。
コンピューティング装置２６００は記憶（ストレージ）装置２６０８を含み得る。一部の実施形態において、記憶装置２６０８は、ここに記載されたＩＣアセンブリ１００又はＩＣアセンブリ１２００の実施形態のうちの何れかの形態をとり得る。一部の実施形態において、記憶装置２６０８は、１つ以上のソリッドステートドライブを含み得る。記憶装置２６０８に含められ得る記憶装置の例は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、読み出し専用メモリＲＯＭ）、フラッシュメモリ、及び大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）を含む。
コンピューティング装置２６００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、マザーボード２６０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器（ＡＭＰ）、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、及びカメラを含み得る。様々な実施形態において、これらのコンポーネントのうちの何れか１つ以上が、ＩＣアセンブリ１００及び／又はＩＣアセンブリ１２００として形成されてもよい。
通信チップ２６０６及びアンテナは、コンピューティング装置２６００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ２６０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンド広域（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ２６０６は、ＧＳＭ(登録商標)、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ２６０６は、エンハンスト・データレート・フォー・ＧＳＭ(登録商標)エボリューション（ＥＤＧＥ）、ＧＳＭ(登録商標) ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ＵＴＲＡＮ、又はエボルブドＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信チップ２６０６は、ＣＤＭＡ、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ２６０６は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。
コンピューティング装置２６００は複数の通信チップ２６０６を含み得る。例えば、第１の通信チップ２６０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ２６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。一部の実施形態において、通信チップ２６０６は、有線通信をサポートしてもよい。例えば、コンピューティング装置２６００は、１つ以上の配線接続されたサーバを含み得る。
コンピューティング装置２６００のプロセッサ２６０４及び／又は通信チップ２６０６は、ＩＣパッケージ内の１つ以上のダイ又はその他のコンポーネントを含み得る。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。様々な実施形態において、ダイはＩＣアセンブリ１００及び／又はＩＣアセンブリ１２００に含められ得る。
様々な実装例において、コンピューティング装置２６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置２６００は、データを処理するその他の如何なる電子装置であってもよい。一部の実施形態において、ここに開示されたＩＣアセンブリは、高性能コンピューティング装置に実装され得る。
以下の段落は、ここに開示された実施形態の例を提示するものである。例１は、第１の面及び反対側の第２の面を持つ第１のＰＣＢと、前記第１のＰＣＢの前記第１の面に電気的に結合されたダイと、第１の面及び反対側の第２の面を持つ第２のＰＣＢであり、当該第２のＰＣＢの前記第２の面が１つ以上のはんだジョイントを介して前記第１のＰＣＢの前記第１の面に結合されている、第２のＰＣＢと、前記第１のＰＣＢの前記第１の面及び前記第２のＰＣＢの前記第２の面と接触した成形コンパウンドと、を含むＩＣアセンブリである。
例２は、例１の事項を含み得るとともに、前記ダイがＡＳＩＣであることを更に規定し得る。
例３は、例１−２の何れかの事項を含み得るとともに、前記第１のＰＣＢの前記第２の面と前記第２のＰＣＢの前記第１の面との間の距離が１ミリメートル未満であることを更に規定し得る。
例４は、例１−３の何れかの事項を含み得るとともに、前記第１のＰＣＢが、第１の方向に、或る長さを有し、前記第２のＰＣＢが、前記第１の方向に、前記第１のＰＣＢの前記長さよりも小さい長さを有することを更に規定し得る。
例５は、例１−４の何れかの事項を含み得るとともに、前記成形コンパウンドが前記ダイと接触していることを更に規定し得る。
例６は、例１−５の何れかの事項を含み得るとともに、前記第２のＰＣＢの前記第１の面が複数の導電コンタクトを有することを更に規定し得る。
例７は、例１−６の何れかの事項を含み得るとともに、前記成形コンパウンドが前記ダイと接触していないことを更に規定し得る。
例８は、例７の事項を含み得るとともに、前記ダイが前記第１のＰＣＢの前記第１の面にフリップチップマウントされていることを更に規定し得る。
例９は、例１−８の何れかの事項を含み得るとともに、前記第１のＰＣＢの前記第２の面に表面実装された１つ以上のＩＣパッケージを更に含み得る。
例１０は、例１−９の何れかの事項を含み得るとともに、前記ダイが、１つ以上のワイヤボンドを介して、前記第１のＰＣＢの前記第１の面に電気的に結合されていることを更に規定し得る。
例１１は、例１−１０の何れかの事項を含み得るとともに、前記はんだジョイントが前記成形コンパウンドによって覆われていることを更に規定し得る。
例１２は、例１−１１の何れかの事項を含み得るとともに、当該ＩＣアセンブリがエッジフィンガーコネクタを有し、前記エッジフィンガーコネクタが、前記第１のＰＣＢの前記第２の面上の導電コンタクトを含むことを更に規定し得る。
例１３は、例１２の事項を含み得るとともに、前記エッジフィンガーコネクタが、前記第２のＰＣＢの前記第１の面上の導電コンタクトを含むことを更に規定し得る。
例１４は、例１−１３の何れかの事項を含み得るとともに、当該ＩＣアセンブリがソリッドステートドライブであることを更に規定し得る。
例１５は、例１−１４の何れかの事項を含み得るとともに、当該ＩＣアセンブリの幅がおよそ２２ミリメートルであることを更に規定し得る。
例１６は、例１５の事項を含み得るとともに、当該ＩＣアセンブリの長さがおよそ４２ミリメートルであることを更に規定し得る。
例１７は、第１の面及び反対側の第２の面を持つＰＣＢと、前記ＰＣＢの前記第１の面に電気的に結合されたダイと、第１の面及び反対側の第２の面を持つ成形コンパウンドであり、当該成形コンパウンドの前記第２の面が前記ＰＣＢの前記第１の面と接触し、且つ前記ダイが当該成形コンパウンドによって接触されている、成形コンパウンドと、前記ＰＣＢの前記第１の面から、前記成形コンパウンドを貫いて、前記成形コンパウンドの前記第１の面を越えて延在している１つ以上のモールド貫通はんだジョイントと、を含むＩＣアセンブリである。
例１８は、例１７−３の事項を含み得るとともに、当該ＩＣアセンブリが、第１の面及び反対側の第２の面を持ち、当該ＩＣアセンブリの前記第２の面が、前記ＰＣＢの前記第２の面を含み、且つ前記ＰＣＢの前記第２の面に、１つ以上のＩＣパッケージが表面実装されていることを更に規定し得る。
例１９は、例１８の事項を含み得るとともに、前記１つ以上のＩＣパッケージが成形コンパウンドによって囲まれていないことを更に規定し得る。
例２０は、例１７−１９の何れかの事項を含み得るとともに、前記モールド貫通はんだジョイントが、前記ダイが前記ＰＣＢとマザーボードとの間に配置されるように、マザーボードに結合されていることを更に規定し得る。
例２１は、ＩＣアセンブリを製造する方法であって、ＰＣＢの第１の面にダイを結合し、前記ＰＣＢは、前記第１の面の反対側の第２の面を有し、前記ＰＣＢの前記第１の面と接触するように成形コンパウンドを堆積し、且つ前記ＰＣＢの前記第２の面に１つ以上のＩＣパッケージを結合することを含む方法である。
例２２は、例２１の事項を含み得るとともに、前記ＰＣＢが第１のＰＣＢであることを更に規定し、且つ、更に、前記第１のＰＣＢの前記第１の面に、第１の厚さを持つ１つ以上のはんだジョイントを介して、第２のＰＣＢの第２の面を結合し、且つ前記成形コンパウンドを堆積することに先立って、前記１つ以上のはんだジョイントを、前記第１の厚さよりも小さい第２の厚さまで圧縮することを含み得る。
例２３は、例２１−２２の何れかの事項を含み得るとともに、前記成形コンパウンドを堆積した後に、前記ＰＣＢの前記第１の面上の１つ以上の導電コンタクトを露出させるように、前記成形コンパウンドを貫く１つ以上のキャビティを形成し、且つ前記１つ以上のキャビティ内に、はんだ付け可能材料を堆積して、はんだジョイントを形成することを更に含み得る。
例２４は、例２３の事項を含み得るとともに、前記はんだジョイントを介して前記ＩＣアセンブリをマザーボードにマウントすることを更に含み得る。
例２５は、例２１−２４の何れかの事項を含み得るとともに、前記成形コンパウンドを堆積することが、前記ＰＣＢの前記第１の面に前記ダイを結合した後に、前記ダイ及び前記ＰＣＢを金型チェイス内に固定し、前記ＰＣＢの前記第１の面と接触するように、前記金型チェイスに成形コンパウンドを供給し、且つ前記成形コンパウンドを硬化させることを含むことを更に規定し得る。

Claims (18)

  1. 集積回路（ＩＣ）アセンブリであって、
    第１の面及び反対側の第２の面を持つ第１のプリント回路基板（ＰＣＢ）と、
    前記第１のＰＣＢの前記第１の面に電気的に結合されたダイと、
    第１の面及び反対側の第２の面を持つ第２のＰＣＢであり、当該第２のＰＣＢの前記第２の面が１つ以上のはんだジョイントを介して前記第１のＰＣＢの前記第１の面に結合されている、第２のＰＣＢと、
    前記第１のＰＣＢの前記第１の面及び前記第２のＰＣＢの前記第２の面と接触した成形コンパウンドであり、当該成形コンパウンドは前記ダイと接触していない、成形コンパウンドと、
    を有し、
    当該ＩＣアセンブリは、第１の面及び反対側の第２の面を持ち、当該ＩＣアセンブリの前記第１の面は、前記第２のＰＣＢの前記第１の面を含み、当該ＩＣアセンブリの前記第２の面は、前記第１のＰＣＢの前記第２の面を含み、且つ当該ＩＣアセンブリの前記第１又は第２の面は更に、前記成形コンパウンドの表面を含む、
    ＩＣアセンブリ。
  2. 前記ダイは特定用途向け集積回路（ＡＳＩＣ）である、請求項１に記載のＩＣアセンブリ。
  3. 前記第１のＰＣＢの前記第２の面と前記第２のＰＣＢの前記第１の面との間の距離が１ミリメートル未満である、請求項１に記載のＩＣアセンブリ。
  4. 前記第１のＰＣＢは、第１の方向に、或る長さを有し、前記第２のＰＣＢは、前記第１の方向に、前記第１のＰＣＢの前記長さよりも小さい長さを有し、前記成形コンパウンドは、前記第２のＰＣＢの第１の側面と接触し、前記第１の側面とは反対側の前記第２のＰＣＢの第２の側面は前記成形コンパウンドと接触していない、請求項１に記載のＩＣアセンブリ。
  5. 前記第２のＰＣＢの前記第１の面は、複数の導電コンタクトを有する、請求項１に記載のＩＣアセンブリ。
  6. 前記ダイは、前記第１のＰＣＢの前記第１の面にフリップチップマウントされている、請求項１に記載のＩＣアセンブリ。
  7. 前記第１のＰＣＢの前記第２の面に表面実装された１つ以上のＩＣパッケージ、を更に有する請求項１に記載のＩＣアセンブリ。
  8. 前記ダイは、１つ以上のワイヤボンドを介して、前記第１のＰＣＢの前記第１の面に電気的に結合されている、請求項１に記載のＩＣアセンブリ。
  9. 前記はんだジョイントは前記成形コンパウンドによって覆われている、請求項１に記載のＩＣアセンブリ。
  10. 当該ＩＣアセンブリはエッジフィンガーコネクタを有し、前記エッジフィンガーコネクタは、前記第１のＰＣＢの前記第２の面上の導電コンタクトを含む、請求項１乃至９の何れか一項に記載のＩＣアセンブリ。
  11. 前記エッジフィンガーコネクタは、前記第２のＰＣＢの前記第１の面上の導電コンタクトを含む、請求項１０に記載のＩＣアセンブリ。
  12. 当該ＩＣアセンブリはソリッドステートドライブである、請求項１乃至１１の何れか一項に記載のＩＣアセンブリ。
  13. 当該ＩＣアセンブリの幅は、およそ２２ミリメートルである、請求項１乃至１２の何れか一項に記載のＩＣアセンブリ。
  14. 当該ＩＣアセンブリの長さは、およそ４２ミリメートルである、請求項１３に記載のＩＣアセンブリ。
  15. 集積回路（ＩＣ）アセンブリであって、
    第１の面及び反対側の第２の面を持つ第１のプリント回路基板（ＰＣＢ）と、
    前記第１のＰＣＢの前記第１の面に電気的に結合されたダイと、
    第１の面及び反対側の第２の面を持つ第２のＰＣＢであり、当該第２のＰＣＢの前記第２の面が１つ以上のはんだジョイントを介して前記第１のＰＣＢの前記第１の面に結合されている、第２のＰＣＢと、
    前記第１のＰＣＢの前記第１の面及び前記第２のＰＣＢの前記第２の面と接触した成形コンパウンドと、
    を有し、
    当該ＩＣアセンブリはエッジフィンガーコネクタを有し、前記エッジフィンガーコネクタは、前記第１のＰＣＢの前記第２の面上の導電コンタクト及び前記第２のＰＣＢの前記第１の面上の導電コンタクトを含む、
    ＩＣアセンブリ。
  16. 集積回路（ＩＣ）アセンブリを製造する方法であって、
    第１のプリント回路基板（ＰＣＢ）の第１の面にダイを結合し、前記第１のＰＣＢは、前記第１の面の反対側の第２の面を有し、
    前記第１のＰＣＢの前記第１の面に、第１の厚さを持つ１つ以上のはんだジョイントを介して、第２のＰＣＢの第２の面を結合し、前記第２のＰＣＢは、該第２の面の反対側の第１の面を有し、且つ
    前記第１のＰＣＢの前記第１の面及び前記第２のＰＣＢの前記第２の面と接触するように成形コンパウンドを堆積する
    ことを有し、
    前記ＩＣアセンブリは、第１の面及び反対側の第２の面を持ち、前記ＩＣアセンブリの前記第１の面は、前記第２のＰＣＢの前記第１の面を含み、前記ＩＣアセンブリの前記第２の面は、前記第１のＰＣＢの前記第２の面を含み、且つ前記ＩＣアセンブリの前記第１又は第２の面は更に、前記成形コンパウンドの表面を含み、
    前記成形コンパウンドを堆積することは、
    前記第１のＰＣＢの前記第１の面に前記ダイ及び前記第２のＰＣＢを結合した後に、前記ダイ、前記第１のＰＣＢ及び前記第２のＰＣＢを金型チェイス内に固定し、
    前記金型チェイスに成形コンパウンドを供給し、且つ
    前記成形コンパウンドを硬化させる
    ことを有する、
    方法。
  17. 前記第１のＰＣＢの前記第２の面に１つ以上のＩＣパッケージを結合する、
    ことを更に有する請求項１６に記載の方法。
  18. 前記成形コンパウンドを堆積することに先立って、前記１つ以上のはんだジョイントを、前記第１の厚さよりも小さい第２の厚さまで圧縮する、
    ことを更に有する請求項１６に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
KR102556052B1 (ko) * 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US10429439B2 (en) * 2016-07-01 2019-10-01 Intel Corporation In die stepping sort
US11335640B2 (en) 2016-09-12 2022-05-17 Intel Corporation Microelectronic structures having notched microelectronic substrates
US10631410B2 (en) 2016-09-24 2020-04-21 Apple Inc. Stacked printed circuit board packages
EP3553818A4 (en) * 2017-02-28 2019-12-25 Huawei Technologies Co., Ltd. PHOTOELECTRIC HYBRID HOUSING
CN115036301A (zh) * 2022-05-17 2022-09-09 佛山市国星光电股份有限公司 基板模组和基板模组的制作方法、显示模组

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990000813A1 (en) * 1988-07-08 1990-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
JPH071830B2 (ja) * 1989-09-13 1995-01-11 日本無線株式会社 多層プリント配線基板の接続方法
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
US6075711A (en) 1996-10-21 2000-06-13 Alpine Microsystems, Inc. System and method for routing connections of integrated circuits
JP4436582B2 (ja) 2000-10-02 2010-03-24 パナソニック株式会社 カード型記録媒体及びその製造方法
JP3929922B2 (ja) * 2003-03-18 2007-06-13 富士通株式会社 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
FR2893764B1 (fr) * 2005-11-21 2008-06-13 St Microelectronics Sa Boitier semi-conducteur empilable et procede pour sa fabrication
JP5128180B2 (ja) * 2007-05-28 2013-01-23 新光電気工業株式会社 チップ内蔵基板
KR20090050810A (ko) * 2007-11-16 2009-05-20 삼성전자주식회사 접합 신뢰성이 향상된 적층형 반도체 패키지
US20110051385A1 (en) * 2009-08-31 2011-03-03 Gainteam Holdings Limited High-density memory assembly
KR101665556B1 (ko) * 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
US8724339B2 (en) * 2009-12-01 2014-05-13 Apple Inc. Compact media player
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8716859B2 (en) * 2012-01-10 2014-05-06 Intel Mobile Communications GmbH Enhanced flip chip package
CN202585401U (zh) * 2012-01-19 2012-12-05 日月光半导体制造股份有限公司 半导体封装构造
CN102623359A (zh) * 2012-04-17 2012-08-01 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
JP5945326B2 (ja) 2012-07-30 2016-07-05 パナソニック株式会社 放熱構造を備えた半導体装置
KR101994715B1 (ko) * 2013-06-24 2019-07-01 삼성전기주식회사 전자 소자 모듈 제조 방법
CN103426869B (zh) * 2013-07-30 2016-03-30 三星半导体(中国)研究开发有限公司 层叠封装件及其制造方法

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