KR20160062967A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

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Abstract

본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것으로, 본 발명의 일 기술적 측면은 반도체 패키지를 제안한다. 상기 반도체 패키지는, 양면에 전극이 형성된 제1 기판, 상기 제1 기판의 일면에 실장되는 적어도 하나의 제1 소자, 상기 제1 기판의 상기 일면에 도포된 절연 물질로 형성되고, 상기 적어도 하나의 제1 소자를 상기 제1 기판의 상기 일면에 고정시키는 제1 절연부 및 상기 제1 기판의 상기 타면에 실장되는 적어도 하나의 제2 소자를 포함하고, 상기 제1 소자의 전체 면적 중 적어도 일부 면적은 상기 제1 절연부 외로 노출될 수 있다.

Description

반도체 패키지 및 반도체 패키지 제조 방법 {SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE MANUFACTORING METHOD}
본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 소자들의 소형화 및 경량화가 지속적으로 요구되고 있다.
이러한 소자들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 원칩(One-chip)화하는 시스템 온 칩(System On Chip: SOC) 기술 또는 다수의 개별 소자들을 하나의 패키지로 집적하는 시스템 인 패키지(System In Package: SIP) 기술 등이 요구된다.
이에 따라, 소형이면서도 고밀도성을 가지는 반도체 패키지를 제조하기 위해, 기판의 양면에 전자 부품을 실장하는 구조도 개발되고 있다.
그러나, 종래의 양면 실장형 패키지는 양면으로 쉴드를 구비하는 등으로 인하여 그 두께가 두꺼워져, 박리화된 전자 제품의 요구사항을 맞추기 어려운 점 등의 문제점이 있다.
이와 관련된 종래 기술로는 일본 공개특허공보 특개2012-151829호 등을 참조하여 이해할 수 있다.
일본 공개특허공보 특개2012-151829호
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 양면 실장된 반도체 패키지를 슬림하게 할 수 있는 반도체 패키지 및 반도체 패키지 제조 방법을 제공한다.
본 발명의 일 기술적 측면은 반도체 패키지를 제안한다. 상기 반도체 패키지는, 양면에 전극이 형성된 제1 기판, 상기 제1 기판의 일면에 실장되는 적어도 하나의 제1 소자, 상기 제1 기판의 상기 일면에 도포된 절연 물질로 형성되고, 상기 적어도 하나의 제1 소자를 상기 제1 기판의 상기 일면에 고정시키는 제1 절연부 및 상기 제1 기판의 상기 타면에 실장되는 적어도 하나의 제2 소자를 포함하고, 상기 제1 소자의 전체 면적 중 적어도 일부 면적은 상기 제1 절연부 외로 노출될 수 있다.
본 발명의 다른 일 기술적 측면은 반도체 패키지 제조 방법을 제안한다. 상기 반도체 패키지 제조 방법은, 양면에 전극이 형성된 제1 기판을 준비하는 단계, 상기 제1 기판의 일면에 적어도 하나의 제1 소자를 실장하는 단계, 상기 제1 소자의 전체 면적 중 적어도 일부 면적은 외부로 노출되도록 상기 제1 기판의 일면에 절연 물질을 충진하는 단계 및 상기 제1 기판의 타면에 제2 기판을 접합하는 단계를 포함할 수 있다.
상기한 과제의 해결 수단은, 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 과제 해결을 위한 다양한 수단들은 이하의 상세한 설명의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 의하면, 양면 실장된 반도체 패키지를 슬림하게 제조할 수 있는 효과가 있다.
또한, 본 발명의 일 실시형태에 의하면, 외부 노출 전극 패드를 이용하여 외부 장치와의 전기적 연결을 손쉽게 설정할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 다른 일 예를 도시하는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 도시하는 분해 사시도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 일 예를 설명하기 위한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 일 예를 도시하는 사시도이다.
도 1을 참조하면, 반도체 패키지(100)는 제1 기판(10)의 일면에 적어도 하나의 제1 소자(20)를 실장할 수 있고, 제1 기판(10)의 타면에는 적어도 하나의 제2 소자(40)를 실장할 수 있다. 제1 소자(20)와 제2 소자(40)는 전자 부품, 전자 소자 또는 전기회로 소자일 수 있다.
제1 기판(10)은 양면에 전극이 형성될 수 있으며, 제1 소자(20) 및 제2 소자(40)는 상기 전극을 통하여 외부와 또는 내부 소자간 전기적으로 연결될 수 있다.
제1 기판의 일면에는 제1 절연부(30)가 형성될 수 있다. 제1 절연부는 제1 기판(10)의 일면에 도포된 절연 물질로 형성될 수 있고, 적어도 하나의 제1 소자(20)를 제1 기판(10)의 일면에 고정시킬 수 있다.
일 실시예에서, 제1 절연부(30)는 제1 소자(20)의 일부 영역에만 도포될 수 있다. 따라서, 제1 소자(20)의 전체 면적 중 적어도 일부 면적은 제1 절연부(30)외로 노출될 수 있다.
일 실시예에서, 제1 절연부(30)는 언더필 방식 또는 사이드필 방식으로 제1 기판의 일면에 도포되는 절연 물질을 포함할 수 있다.
제1 기판의 일면에 고정된 제1 소자(20)에는 별도의 쉴드가 적용되지 않는다. 즉, 본 발명의 일 실시예에서는, 제1 절연부(30)를 이용하여 제1 소자(20)와 제1 기판(10)을 고정함과 동시에 절연성을 제공할 수 있다. 따라서, 별도의 쉴드를 이용하지 않고도 충격에 대한 안정성 및 회로 구성의 안정성을 확보할 수 있으며, 이에 따라 종래에 쉴드에 의하여 두꺼워지던 반도체 패키지의 두께를 슬림하게 만들 수 있어, 다양한 박형 전자 제품에서도 용이하게 적용될 수 있다.
제2 기판(50)은 제1 기판의 타면에 접합될 수 있다.
일 실시예에서, 제2 기판(50)은 내부에 캐비티가 형성되고, 적어도 하나의 제2 소자(40)는 제2 기판(50)의 캐비티 내에 수용될 수 있다. 캐비티는 실시예에 따라 홈 또는 관통 구멍 형태로 형성될 수 있다.
일 실시예에서, 제2 기판(50)의 내부 캐비티에는 절연 물질이 충진될 수 있다.
도 2는 도1에 도시된 반도체 패키지의 일 예를 도시하는 단면도이다.
도 2를 참조하면, 제1 기판(10)의 일면에 적어도 하나의 제1 소자(20)가 실장되며, 제1 소자(20)와 제1 기판(10)의 연결부위를 절연체로 충진하여 형성된 제1 절연부(30)가 도시되고 있다. 제1 절연부(30)의 두께는 제1 소자(20)의 두께보다 작으므로, 제1 소자(20)의 전체 면적 중 적어도 일부는 제1 절연부(30)의 외측으로 노출됨을 알 수 있다.
일 실시예에서, 반도체 패키지(100)는 제1 소자(20)의 상면에 부착되는 픽 업 테이프(25)를 포함할 수 있다. 픽 업 테이프(25)는 반도체 패키지(100)의 방향을 전환하는데 사용될 수 있다. 예컨대, 제1 기판(10)의 타면에 제2 기판(50)을 실장하기 위하여 제1 기판(10)을 뒤집는 것이 요구되며, 이때 픽업 테이프(25)를 이용하여 제1 기판(10)을 뒤집을 수 있다.
제1 기판(10)의 타면에는 적어도 하나의 제2 소자(40)와 제2 기판(50)이 실장됨을 알 수 있다.
제2 기판(50)은, 제1 기판(10)과 전기적으로 연결되기 위한 전극 패드가 일면에 형성되고, 타면에 외부 접속 단자가 형성될 수 있다.
일 실시예에서, 제2 기판(50)은 제1 기판(10)의 전극과 연결되며, 외부로 노출된 외부 접속 단자를 구비하여 반도체 패키지(100)를 외부와 전기적으로 연결할 수 있다.
일 실시예에서, 제2 기판(50)은 내부에 캐비티를 구비하고, 그러한 캐비티 내에 적어도 하나의 제2 소자가 수용될 수 있다. 또한, 캐비티의 내부는 절연 물질(60)로 충진될 수 있다.
따라서, 제2 소자는 별도의 쉴드 등이 요구되지 않으며, 제2 기판(50)을 통하여 외부의 물리적 충격으로부터 보호받을 수 있다. 도시된 예에서, 제2 기판(50)은 관통형 캐비티를 구비하고 있으나, 실시예에 따라 제2 기판(50)은 일부만 관통되거나 또는 비관통형 캐비티를 가질 수 있다.
도 3은 도1 의 반도체 패키지의 다른 일 예를 도시하는 단면도이다.
도 3을 참조하면, 반도체 패키지(100)는 절연층(70)과 차단부(11)를 더 포함할 수 있다.
절연층(70)은 제1 기판(10)과 제2 기판(50)의 사이에 충진되는 절연 물질으로 형성될 수 있다. 절연층(50)은 절연성 물질로 이루어지며, 제1 기판(10)과 제2 기판(50) 사이에 충진되어 제1 기판(10)과 제2 기판(50)을 전기적으로 연결하는 도전성 부재(예컨대 범프 등)를 보호할 수 있다. 또는, 절연층(70)은 제1 기판(10)과 제2 기판(50)을 상호 절연시킴과 동시에, 제1 기판(10)과 제2 기판(50) 상호간의 접착력을 향상시켜 신뢰성을 높일 수 있다.
차단부(11)는 절연층(70)을 형성하는 절연 물질의 유동을 차단할 수 있다. 즉, 차단부(11)는 제1 기판(10)과 제2 기판(50) 사이에 주입된 절연 물질이 제2 기판(50)의 캐비티(51)의 내부 공간으로 흘러 들어가는 것을 차단할 수 있다.
일 실시예에서, 차단부(11)는 제2 기판(50)의 캐비티 외곽 형상을 따라 형성되는 홈 또는 돌기로 형성될 수 있다.
도 4는 도1 의 반도체 패키지의 일 예를 도시하는 분해 사시도이다.
도 4를 참조하면, 제1 기판(10)의 일면에 제1 소자(20)와 그의 상면에 부착된 픽 업 테이프(25) 및 제1 소자(20)를 제1 기판(10)에 고정시키는 제1 절연부(30)가 형성됨을 알 수 있다.
제1 기판(10)의 타면에는 제2 소자(40)와 제2 기판(50)이 실장되고, 절연층(70)이 제1 기판(10)과 제2 기판(50) 사이에 형성될 수 있다. 제2 기판(50)에는 캐비티(51)가 형성되어 있어, 그 캐비티 내에 제2 소자(40)를 수용할 수 있다.
도 5 내지 도 9은 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법의 일 예를 설명하기 위한 사시도이다.
이하에서는, 도 5 내지 도 9를 참조하여, 반도체 패키지 제조 방법의 일 실시예에 대하여 설명한다.
먼저, 도 5를 참조하면, 양면에 전극이 형성된 제1 기판(10)을 준비하고, 제1 기판(10)의 일면에 적어도 하나의 제1 소자(20)를 실장할 수 있다.
일 실시예에서, 제1 기판(10)의 일면에 실장된 적어도 하나의 제1 소자(20)의 상면에 픽업 테이프(25)를 부착할 수 있다.
도 6을 참조하면, 제1 소자(20)의 전체 면적 중 적어도 일부 면적은 외부로 노출되도록 제1 기판(10)의 일면에 절연 물질(30)을 충진할 수 있다.
픽업 테이프(25)를 이용하여, 제1 기판(10)을 뒤집고, 제1 기판(10)의 타면에 제2 기판(50) 및 제2 소자(40)을 실장할 수 있다.
도 7 및 도 8을 참조하면, 제2 기판(50)은 내부에 홈 또는 관통 구멍 형상의 캐비티를 포함할 수 있고, 캐비티 내에 적어도 하나의 제2 소자(40)를 실장하도록 제2 기판을 제1 기판(10)의 타면에 접합할 수 있다.
일 실시예에서, 제2 기판(50)을 제1 기판(10)에 접합하기 위하여, 제1 기판(10)의 타면에 솔더 페이스트를 도포하고, 솔더 페이스트 상에 적어도 하나의 제2 소자(40) 및 제2 기판(50)을 안착시키고, 솔더 페이스트를 경화시킬 수 있다.
도 9의 일 실시예에서, 제2 기판(50)의 일면에는 제1 기판과 전기적으로 연결되기 위한 전극 패드가 형성되고, 제2 기판(50)의 타면에는 외부 접속 단자(90)가 형성될 수 있다. 외부 접속 단자(90)는 제1 기판의 전극과 연결될 수 있으며, 따라서 반도체 패키지(100)와 외부 장치를 전기적으로 연결할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정된다. 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
100 : 반도체 패키지
10 : 제1 기판
11 : 차단부
20 : 제1 소자
25 : 픽 업 테이프
30 : 제1 절연부
40 : 제2 소자
50 : 제2 기판
60 : 절연 물질
70 : 절연층

Claims (15)

  1. 양면에 전극이 형성된 제1 기판;
    상기 제1 기판의 일면에 실장되는 적어도 하나의 제1 소자;
    상기 제1 기판의 상기 일면에 도포된 절연 물질로 형성되고, 상기 적어도 하나의 제1 소자를 상기 제1 기판의 상기 일면에 고정시키는 제1 절연부; 및
    상기 제1 기판의 타면에 실장되는 적어도 하나의 제2 소자; 를 포함하고,
    상기 제1 소자의 전체 면적 중 적어도 일부 면적은 상기 제1 절연부 외측으로 노출되는 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 패키지는
    내부에 캐비티가 형성되고, 상기 제1 기판의 타면에 접합되는 제2 기판; 을 더 포함하고,
    상기 적어도 하나의 제2 소자는
    상기 제2 기판의 상기 캐비티 내에 수용되는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1 절연부는
    언더필 방식 또는 사이드필 방식으로 상기 제1 기판의 상기 일면에 도포되는 절연 물질;을 포함하는 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 기판은,
    일면에 상기 제1 기판과 전기적으로 연결되기 위한 전극 패드가 형성되고, 타면에 외부 접속 단자가 형성되는 반도체 패키지.
  5. 제1항에 있어서, 상기 반도체 패키지는
    상기 적어도 하나의 제1 소자의 상면에 부착되는 픽 업 테이프; 를 더 포함하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 패키지는
    상기 제1 기판과 상기 제2 기판의 사이에 충진되는 절연 물질을 포함하는 절연층; 를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서, 상기 제1 기판은
    상기 절연 물질의 유동을 차단하기 위한 차단부; 가 형성된 반도체 패키지.
  8. 제7항에 있어서, 상기 차단부는,
    상기 제2 기판의 캐비티 외곽 형상을 따라 형성되는 홈 또는 돌기로 형성되는 반도체 패키지.
  9. 제8항에 있어서, 상기 제2 기판의 상기 캐비티는,
    홈 또는 관통 구멍 형태로 형성되는 반도체 패키지.
  10. 양면에 전극이 형성된 제1 기판을 준비하는 단계;
    상기 제1 기판의 일면에 적어도 하나의 제1 소자를 실장하는 단계;
    상기 제1 소자의 전체 면적 중 적어도 일부 면적은 외부로 노출되도록 상기 제1 기판의 일면에 절연 물질을 충진하는 단계; 및
    상기 제1 기판의 타면에 제2 기판을 접합하는 단계; 를 포함하는 반도체 패키지 제조 방법.
  11. 제10항에 있어서, 상기 제2 기판은
    내부에 홈 또는 관통 구멍 형상의 캐비티를 포함하는 반도체 패키지 제조 방법.
  12. 제11항에 있어서, 상기 제2 기판을 접합하는 단계는
    상기 제1 기판의 타면에 적어도 하나의 제2 소자를 실장하는 단계;
    상기 캐비티 내에 상기 적어도 하나의 제2 소자를 실장하도록 상기 제2 기판을 상기 제1 기판의 상기 타면에 접합하는 단계; 를 포함하는 반도체 패키지 제조 방법.
  13. 제10항에 있어서, 상기 제2 기판을 접합하는 단계는
    상기 제1 기판의 타면에 솔더 페이스트를 도포하는 단계;
    상기 솔더 페이스트 상에 상기 적어도 하나의 제2 소자 및 상기 제2 기판을 안착시키는 단계; 및
    상기 솔더 페이스트를 경화시키는 단계;를 포함하는 반도체 패키지 제조 방법.
  14. 제10항에 있어서, 상기 반도체 패키지 제조 방법은
    상기 제1 기판의 상기 일면에 실장된 상기 적어도 하나의 제1 소자의 상면에 픽 업 테이프를 부착하는 단계; 를 더 포함하는 반도체 패키지 제조 방법.
  15. 제14항에 있어서, 상기 반도체 패키지 제조 방법은
    상기 제1 기판의 타면에 제2 기판을 접합하는 단계 이전에,
    상기 픽 업 테이프를 이용하여, 상기 제1 기판을 뒤집는 단계; 를 더 포함하는 반도체 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
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