JP2003092377A - 半導体装置 - Google Patents

半導体装置

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JP2003092377A
JP2003092377A JP2002158277A JP2002158277A JP2003092377A JP 2003092377 A JP2003092377 A JP 2003092377A JP 2002158277 A JP2002158277 A JP 2002158277A JP 2002158277 A JP2002158277 A JP 2002158277A JP 2003092377 A JP2003092377 A JP 2003092377A
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semiconductor device
semiconductor element
substrate
wiring
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Sumikazu Hosoyamada
澄和 細山田
Sadatane Kato
禎胤 加藤
Mitsuo Abe
光夫 阿部
Kazuto Tsuji
和人 辻
Masae Minamizawa
正榮 南澤
Toshio Hamano
寿夫 浜野
Toshiyuki Yoda
敏幸 誉田
Katsuro Hiraiwa
克朗 平岩
Masaji Takenaka
正司 竹中
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】 半導体素子から放出される熱を効率よくパッ
ケージの外部ヘと放出することができ、且つパッケージ
サイズを増大しないで端子の高集積化を達成することの
できる半導体装置を提供することを課題とする。 【解決手段】 半導体素子１を、回路形成面１ｃが基板
１０に対向し且つ開口部１０ａに電極端子１ａが配置さ
れた状態で基板１０に搭載する。半導体素子１の回路形
成面１ａの反対側の背面１ｂは、モールド樹脂６から露
出する。基板１０の半導体素子１が搭載された面の反対
側の面に、金属板よりなるヒートスプレッダ１６を設け
る。ヒートスプレッダ１６の表面は、モールド樹脂６か
ら露出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に放熱性に優れた構造を有し配線の直流抵抗を低減し
て効率的に電源供給を行うことのできる半導体装置に関
る。
【０００２】
【従来の技術】半導体素子に形成されるＩ／Ｏ端子の数
は増加の一途を辿っており、それに伴い、半導体素子の
消費電力も増大する傾向にある。また、端子数の増加に
より、パッケージサイズも増大してきている。これらの
問題を解決すべく開発された半導体パッケージとして、
ファインピッチボールグリッドアレイ（ＦＢＧＡ）型半
導体装置がある。
【０００３】図１は従来のファインピッチボールグリッ
ドアレイ型の半導体装置の断面図である。従来のファイ
ンピッチボールグリッドアレイ型の半導体装置では、半
導体素子１は接着材２を介してプリント基板又はテープ
基板３に搭載される。半導体素子１の電極端子１ａは、
ボンディングワイヤ４により、プリント基板又はテープ
基板３に形成されたボンディングリード５に接続され
る。半導体素子１及びボンディングワイヤ４等は、プリ
ント基板又はテープ基板３上で、モールド封止６により
封止される。プリント基板又はテープ基板３上に形成さ
れたボンディングリード５及び端子は、その反対側に形
成された外部接続用端子としての半田ボール７に接続さ
れている。
【０００４】上述のような構成のファインピッチボール
グリッドアレイ型半導体装置において、半導体素子１か
ら放出される熱の大部分は、モールド樹脂６を伝わって
半導体装置の外部へ放出されるか、あるいは、接着材２
を介してプリント基板又はテープ基板３に伝達され、プ
リント基板又はテープ基板３から半導体装置の外部に放
出される。
【０００５】従来のＢＧＡ（ボールグリッドアレイ）、
ＰＧＡ（ピングリッドアレイ）パッケージを用いた半導
体装置は、パッケージと半導体チップとの接続方法に関
して、ＴＡＢ、ワイヤボンディング、フリップチップボ
ンディングに分類出来る。また半導体チップの電極配置
は、電極をチップ周辺に一列または少数列配置したペリ
フェラル電極配置と、半導体チップの表面全体に配置し
たエリア電極配置に大別される。上記、接続方法と電極
の組み合わせを以下に記載する。
【０００６】組み合わせ：ペリフェラル電極配置＋Ｔ
ＡＢ接続 組み合わせ：ペリフェラル電極配置＋ワイヤボンディ
ング接続 組み合わせ：エリア電極配置＋フリップチップボンデ
ィング接続 一般にとはに比較して電極間のピッチを微細化す
ることができる。２００２年現在においてＴＡＢ接続が
対応可能な電極ピッチは４０μｍ程度で、ワイヤボンデ
ィング接続では４０μｍ（ウェッジワイヤボンディング
接続）または６０μｍ（ボールワイヤボンディング接
続）である。更にワイヤボンディング接続では上記電極
をジグザグ配置して見かけのピッチを一列の時の２分の
１にすることが出来る。これに対しては１８０μｍ程
度である。
【０００７】は半導体素子の電極ピッチは微細化でき
るものの、電極上に金などのバンプ（突起）を設けるこ
とが必要であり、大きいサイズの半導体素子、または歩
留りの低い半導体素子ではコストアップの要因となる。
また、半導体素子と基板の組み合わせは１種類となり汎
用性がない。しかしながら、フレキシブル基板をパッケ
ージの基板として用いた場合、基板自体にボンディング
端子を形成できるという利点がある。
【０００８】導体層１層または２層の基板で可能な引き
回しで、小さいサイズの高歩留り半導体素子であれば、
低価格と成りうる。
【０００９】はそれ自体の展開角度に柔軟性があるた
めパッケージ基板側の内部電極ピッチを拡大することが
出来、基板材料選択範囲が広がると共に、ひとつのパッ
ケージ基板に複数の異なった電極配置を有した半導体素
子を搭載できるという利点がある。
【００１０】基板材料選択範囲が広がるという点に関し
ては、はよりも多数の導体層が必要となる場合にも
大きな利点となりうる。現状では、でバンプ形成した
場合に高価となる半導体素子向けに、安価な基板でワイ
ヤボンディング接続した低価格半導体装置や、より電
気的な要求が高い多層基板を用い電源プレーン、接地プ
レーンを形成した半導体装置用として、コスト／パフォ
ーマンス比でを挟み込む位置にライナップされる組み
合わせである。
【００１１】、いずれの場合も、ボンディング接続
時に半導体素子の電極にストレスが加わるため、半導体
素子の能動素子上には上記ボンディング用電極を設置す
ることはできない。
【００１２】は半導体素子の電極上にはんだなどのバ
ンプを形成し、これを加熱溶融しながらパッケージ基板
に接続するため、、の接続に比べて電極に対するボ
ンディング時のストレスが小さい。このため、半導体素
子の能動素子上にもボンディング用電極を設置すること
ができる。しかし、はボンディング工程に時間がかか
り、更に接続部の信頼性を確保するために半導体素子と
パッケージ基板との間に接着剤を充填する必要があり、
、に比してコストが高くなる。
【００１３】以上のようにの組み合わせはペリフェラ
ル電極配置に比して多電極化が容易であり、上記コスト
問題を許容できる高級半導体装置として位置付けられ
る。
【００１４】また、従来の半導体装置においては、半導
体素子は、素子上の接続用電極群を、電極機能別に、半
導体装置を構成する他の部品、例えばリードフレームや
パッケージ基板といったインターポーザの内部電極群に
接続していた。半導体装置の中で、特にコモディティ市
場においては、ＱＦＰやＢＧＡなどの半導体パッケージ
に半導体素子を搭載し、ワイヤ接続、ＴＡＢ接続、バン
プ接続等で電気的に接続する。生産数量の観点から、一
部のバンプ接続を除き、大部分の半導体パッケージに搭
載する半導体素子の電極配置は、信号用電極、接地用電
極、内部電源用電極、外部電源用電極が混在した周辺配
置となっている。
【００１５】
【発明が解決しようとする課題】上述の構成において、
半導体素子１からの熱が通過するモールド樹脂４、接着
材２及びプリント基板又はテープ基板３は、樹脂により
形成された部材である。樹脂材料の熱伝導率は、金属等
と比較すると非常に低い。半導体素子１からの熱を効率
的に外部に放出するという観点からみると、樹脂部品の
みを介して熱を伝達するような上述の構造は効率が悪い
という問題があった。
【００１６】また、プリント基板又はテープ基板３上に
形成されるボンディングリード５は、半導体素子１の外
周部にしか配置できない。すなわち、ボンディングリー
ド５の配置可能領域が半導体素子１の外周部に制限さ
れ、端子数の増加による高集積化及び半導体装置自体の
小型化を図る上での問題となっていた。
【００１７】また、上述のコスト／パフォーマンス比の
観点からのラインナップに対して、半導体素子の微細化
による新たな問題が顕著化している。半導体製造技術の
進化に伴い、ＡＳＩＣ等のデザインルールは、０．２５
μｍから０．１８μｍ、０．１３μｍへと約７０％縮小
ルールで微細化している。また、装置の動作速度は高速
化しつつある。このような半導体製造プロセスの微細化
と半導体装置の高速化に伴い、装置の遅延時間を考慮し
たタイミング設計が複雑化してきている。特に、ペリフ
ェラル電極配置の半導体素子に対して、配線の微細化に
伴う抵抗Ｒの増加は、配線部分のＲＣ遅延や、電源のＩ
Ｒドロップによる論理ゲート遅延、といった問題を引き
起こしている。上述の組み合わせの様にエリア電極配
置とフリップチップボンディング接続を用いると、大幅
なコストアップとなる。
【００１８】さらに、消費電力の削減や、携帯機器のバ
ッテリー動作時間の延長といった市場要求から、半導体
装置の低電圧化が進む中、電極を周辺配置した素子を搭
載した半導体装置に於いて、素子中心部での内部電源の
電圧降下による誤動作の問題が顕著化してきた。これら
の問題を解決する際、半導体素子設計の段階で半導体素
子内の電圧降下部分をシミュレーションにより特定し電
源強化のため、内部電源電極数と接地電極数を増やす、
電源・接地専用層を増やすといった対策が取られてい
る。しかし、このような対策は、素子サイズの増大、ウ
ェハ内有効素子数の減少、素子内の配線層数の増大とい
ったコストアップ要因となる。また、このような対策を
実施しても、通常の半導体素子製造プロセスでは厚さ１
〜２μｍ程度の導体層しか形成できず、大幅に直流抵抗
値を低減することはできない。
【００１９】本発明は上記の点に鑑みてなされたもので
あり、半導体素子から放出される熱を効率よくパッケー
ジの外部ヘと放出することができ、且つパッケージサイ
ズを増大しないで端子の高集積化を達成することのでき
る半導体装置を提供することを目的とする。
【００２０】また、本発明は、電源のＩＲドロップを解
決しつつ、コスト／パフォーマンス比に優れた半導体装
置を提供することを目的とする。
【００２１】さらに、本発明は、配線の直流抵抗値を大
幅に低減することで電圧降下を低減した半導体装置を提
供することを目的とする。
【００２２】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００２３】請求項１記載の発明は、外周部に電極端子
が配列された回路形成面を有する半導体素子が、該半導
体素子の電極端子に対応した位置に開口を有する基板上
でモールド樹脂により封止された半導体装置であって、
前記半導体素子は、前記回路形成面が前記基板に対向し
且つ前記開口に前記電極端子が配置された状態で、前記
基板に搭載され、前記半導体素子の回路形成面の反対側
の背面は、モールド樹脂から露出しており、前記基板の
前記半導体素子が搭載された面の反対側の面に、金属板
よりなる放熱部材が設けられ、該放熱部材の表面がモー
ルド樹脂から露出していることを特徴とするものであ
る。
【００２４】請求項１記載の発明によれば、半導体素子
の背面から周囲雰囲気に直接放熱される。また、半導体
素子の回路形成面側には、比較的厚さの薄い基板と接着
材を介して金属製の放熱部材が設けられ、放熱部材から
周囲雰囲気に放熱が行われる。したがって、熱抵抗の大
きい例えばモールド樹脂等の樹脂部材が介在しない放熱
経路が半導体装置の回路形成面及び背面側に形成される
ので、効率的な放熱を達成することができる。
【００２５】請求項２記載の発明は、請求項１記載の半
導体装置であって、前記放熱部材の露出表面に金属製の
突起が設けられたことを特徴とするものである。
【００２６】請求項２記載の発明によれば、半導体装置
をマザーボード等の実装基板に実装する際に、放熱部材
に設けられた金属製の突起を実装基板の回路パターン等
に接触させることにより金属同士の接触により熱伝達を
行うことができ、半導体装置から外部（実装基板）への
放熱を効率的に行うことができる。請求項３記載の発明
は、請求項１又は２記載の半導体装置であって、前記半
導体素子の背面に金属板よりなる放熱板が取り付けら
れ、該放熱板の表面は前記モールド樹脂から露出してい
ることを特徴とするものである。
【００２７】請求項３記載の発明によれば、半導体素子
の背面に金属板が設けられるので、金属板を介して半導
体素子の熱を効率的に周囲雰囲気に放出することができ
る。
【００２８】請求項４記載の発明は、請求項１乃至３の
うちいずれか一項記載の半導体装置であって、前記半導
体素子の電極端子は、前記半導体素子の回路形成面の周
辺に沿って２列に形成されており、外側の列の電極端子
は前記基板の前記開口より外側の位置に形成された端子
に接続され、内側の列の端子は前記基板の前記開口より
内側の位置に形成された端子に接続されたことを特徴と
するものである。
【００２９】請求項４記載の発明によれば、半導体素子
が搭載される基板において、半導体素子が搭載される面
の反対側にもボンディングリード等の端子を形成したの
で、半導体素子に設けられる電極端子の数を増大するこ
とができる。
【００３０】請求項５記載の発明は、請求項１乃至４の
うちいずれか一項記載の半導体装置であって、前記基板
はテープ基板であることを特徴とするものである。
【００３１】請求項５記載の発明によれば、半導体素子
を搭載する基板としてテープ基板を用いることにより、
基板の厚みを低減することがで、半導体装置全体として
の厚みを低減することができる。
【００３２】請求項６記載の発明は、半導体装置であっ
て、基板上に形成され、該基板の表面が露出する開口を
有する第１の配線基板と、該開口内に配置され、回路形
成面とは反対側の背面が前記基板に接着された半導体素
子と、前記第１の配線基板上に形成された電極と、前記
半導体素子の回路形成面上の周辺部分に配列された第１
の電極とを接続するボンディングワイヤと、前記半導体
素子の回路形成面に対向して設けられ、前記回路形成面
の中央部分に配列された第２の電極に接続される接続部
材を有する第２の配線基板と、前記第２の配線基板上に
形成され、前記接続部材に電気的に接続された第１の外
部接続用端子と、前記第１の配線基板上に形成され、前
記第１の配線基板中の配線及び前記ボンディングワイヤ
を介して前記半導体素子の前記第１の電極に電気的に接
続された第２の外部接続用端子と、を有することを特徴
とするものである。
【００３３】請求項６記載の発明によれば、外部接続用
端子を第２の配線基板を介して半導体素子の第２の電極
に対して電気的に接続することができる。この第２の電
極に対する配線経路は、第１の電極に対する配線経路と
は別個に形成されるため、第２の電極に対する配線経路
を第１の電極に対する配線経路とは異なる構成とするこ
とができる。
【００３４】請求項７記載の発明は、請求項６記載の半
導体装置であって、前記半導体素子の前記第１の電極は
信号用電極並びに電源電極及び接地電極であり、前記第
２の電極は電源電極及び接地電極であり、前記第２の電
極は前記第１の電極と異なった電極ピッチと電極サイズ
を有することを特徴とするものである。
【００３５】請求項７記載の発明によれば、電源電極及
び接地電極に対する配線経路の直流電流抵抗値を、信号
用電極に対する配線経路より大幅に小さくすることがで
き、特に半導体装置の中央部近傍に位置する電源電極に
対して、直流電流抵抗による電圧降下を低減することが
できる。
【００３６】請求項８記載の発明は、請求項６又は７記
載の半導体装置であって、前記第２の配線基板は多層配
線基板であり、更に前記第１の配線基板又は前記第２の
配線基板中に受動素子が形成されていることを特徴とす
るものである。
【００３７】請求項８記載の発明によれば、第１又は第
２の配線基板中に形成する受動素子をバイパスコンデン
サとすることにより、電源配線や接地配線への雑音を効
率的に低減することができる。
【００３８】請求項９記載の発明は、回路形成面の周辺
部分に配列された第１の電極と、該回路形成面において
該第１の電極が配列された領域より内側の領域に配置さ
れた第２の電極と、前記第１の電極と前記第２の電極と
を接続する金属ワイヤとを有する半導体素子と、前記第
１の電極に電気的に接続された外部接続用端子とを有す
ることを特徴とするものである。
【００３９】請求項９記載の発明によれば、金属ワイヤ
を半導体素子に形成された回路配線と並列に、第１の電
極と第２の電極とを電気的に接続することができる。し
たがって、半導体素子に形成された回路配線と並列に、
半導体装置の中央部近傍に配置された第２の電極を外部
接続用端子に接続することで直流抵抗成分を低減するこ
とができる。
【００４０】請求項１０記載の発明は、請求項９記載の
半導体装置であって、前記第１の電極が信号用電極、電
源電極及び接地電極のいずれか一つ又は混在であり、前
記第２の電極は、電源電極又は接地電極であることを特
徴とするものである。
【００４１】請求項１０記載の発明によれば、半導体素
子に形成された回路配線と並列に、半導体装置の中央部
近傍に配置された電源電極や接地電極を外部接続用端子
に接続することができ、電源電極や接地電極を外部接続
用端子に対する配線経路の直流電流抵抗値を大幅に低減
することができる。
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図２は本発明の第１の実施の形
態による半導体装置の断面図である。図２において、図
１に示す構成部品と同等な部品には同じ符号を付し、そ
の説明は適宜省略する。
【００４２】図２に示す半導体装置では、半導体素子１
はフェイスダウンの状態でプリント基板１０に搭載され
る。すなわち、半導体素子１の電極端子１ａは、プリン
ト基板１０に形成された開口部１０ａに配置され、半導
体素子１は電極端子１ａの内側の領域においてエラスト
マ１１を介してプリント基板１０の開口部１０ａの内側
の領域に搭載される。エラストマ１１は、シリコーンや
エポキシのような弾性を有する接着性の樹脂である。
【００４３】プリント基板１０は、基板１２と基板１２
上に配置された配線層１３とよりなり、半導体素子１は
配線層１３が形成された面とは反対側の面に搭載され
る。配線層１３によりボンディングリードや、端子及び
端子間を接続する配線パターンが形成される。
【００４４】プリント基板１０に搭載された半導体素子
１は、その電極端子１ａが開口部１０ａ内に配置され
る。したがって、開口部１０ａを介して電極端子１ａを
配線層１３に形成されたボンディングリードにボンディ
ングワイヤ１４により接続することができる。プリント
基板１０の開口部１０ａの内側の領域には、接着材１５
を介して金属製のヒートスプレッダ（放熱部材）１６が
取り付けられる。
【００４５】上述のようにプリント基板１０に搭載され
た半導体素子１は、その背面１ｂが外部に露出した状態
でモールド樹脂６により封止される。ここで、モールド
樹脂６はプリント基板１０の開口部１０ａにも充填され
る。更に、モールド樹脂６は開口部１０ａを介してプリ
ント基板１０の反対側にも供給され、ボンディングワイ
ヤ１４を封止するとともに、ヒートスプレッダ１６の表
面が外部に露出した状態でヒートスプレッダ１６も封止
する。
【００４６】上述の構成の本発明の第１の実施の形態に
よる半導体装置は、半導体素子１から放出される熱を効
率的に半導体装置の外部へと伝達して放出することがで
きる。すなわち、半導体装置１の背面１ｂは外部に露出
しているため、樹脂材料等の熱伝導率の低い材料を介し
て熱を放出する構造ではなく、背面１ｂから直接外部に
熱を放出することができる。また、半導体素子１がエラ
ストマ１１により搭載されたプリント基板１０の領域に
は、ヒートスプレッダ１６が設けられている。ヒートス
プレッダ１６は金属製であり、導電性が良好であるので
効率良く熱を外部に放出することができる。
【００４７】したがって、本発明の第１の実施の形態に
よる半導体装置は、半導体素子１からの熱を効率的に外
部に放出することができ、温度上昇を抑えることができ
る。すなわち、本発明の第１の実施の形態による半導体
装置は、放熱性に優れた半導体装置である。
【００４８】なお、上述の構成では、ＢＴレジンやガラ
スエポキシ等の基板１２上に配線層１３を形成したプリ
ント基板１０の上に半導体素子１を搭載しているが、基
板１２に対してポリイミドやポリエステル等よりなるテ
ープ基板を使用することにより、プリント基板１０の微
細パターン化が可能となり、また、半導体装置の厚みを
低減することができる。
【００４９】次に、本発明の第２の実施の形態につい
て、図３を参照しながら説明する。図３は本発明の第２
の実施の形態による半導体装置の断面図である。図３に
おいて、図２に示す構成部品と同様な部品には同じ符号
を付し、その説明は適宜省略する。
【００５０】本発明の第２の実施の形態による半導体装
置は、放熱構造としては上述の第１の実施の形態による
半導体装置と同じ構造を有しているが、半導体素子の端
子数が増大した場合に対応することのできる構造である
点が相違する。
【００５１】すなわち、本発明の第２の実施の形態によ
る半導体装置では、図３に示すように、半導体素子１の
電極端子１ａは２列に配列されている。外側の電極端子
１ａは図２に示す例と同様にボンディングワイヤ１４に
より配線層１３に形成されたボンディングリード１３ａ
に接続され（図４及び図５参照）、内側の電極端子１ａ
は、基板１０の開口部１０ａの内側の領域における配線
層１３に形成されたボンディングリード１３ｂに接続さ
れる（図４及び図５参照）。ここで、図４は図３に示す
半導体装置をヒートスプレッダ側から見た平面であり、
半導体素子１の電極端子１ａとプリント基板１０のボン
ディングリード１３ａ，１３ｂとの接続部分が透視して
示されている。また、図５は図４のＡ部の拡大図であ
る。
【００５２】以上のように、本発明の第２の実施の形態
による半導体装置では、ボンディングリード１３ｂを、
プリント基板１０の開口部１０ａの内側の領域に設けた
ので、半導体装置全体としてのボンディングリードの数
が増大し、搭載する半導体素子１の電極端子１ａの数が
増大しても対応することができる。したがって、半導体
素子の電極端子数が増大しても、ボンディングリードを
配置する領域を増大する必要はなく、結果として半導体
装置の小型化を達成することができる。
【００５３】次に、本発明の第３の実施の形態いついて
図６及び図７を参照しながら説明する。図６は本発明の
第３の実施の形態による半導体装置の断面図であり、図
７は図６に示す半導体装置をヒートスプレッダ側から見
た一部透視平面図である。図６及び図７において、図３
及び図４に示す構成部品と同様な部品には同じ符号を付
し、その説明は適宜省略する。本発明の第３の実施の形
態による半導体装置は、図３に示す第２の実施の形態に
よる半導体装置と同様な構成を有しているが、ヒートス
プレッダ１６にバンプ１７を設けたことが異なる。
【００５４】バンプ１７は金属製で良好な熱伝導性を有
しており、ヒートスプレッダ１６の露出面に形成され
る。バンプ１７は、半導体素子がマザーボード等の実装
基板に実装された際に、実装基板一部に接触するように
形成される。したがって、本発明の第３の実施の形態に
よる半導体装置が実装基板に接続された状態で、半導体
装置内で発生してヒートスプレッダ１６に伝達された熱
は、ヒートスプレッダ１６に形成されたバンプ１７を介
して実装基板に効率的に放出される。
【００５５】なお、マザーボード上の配線パターンと同
じ材質で形成された部分にバンプ１７を接触させること
により、より効率的に放熱を行うことができる。
【００５６】次に、本発明の第４の実施の形態いついて
図８を参照しながら説明する。図８は本発明の第４の実
施の形態による半導体装置の断面図である。図８におい
て、図３に示す構成部品と同等な部品には同じ符号を付
し、その説明は適宜省略する。本発明の第４の実施の形
態による半導体装置は、図３に示す第２の実施の形態に
よる半導体装置と同様な構成を有しているが、半導体素
子１の背面１ａに放熱板１８が設けられた点で異なる。
【００５７】放熱板１８は、銅板やアルミ板のような熱
伝導性の良好な材料により形成され、伝熱特性の良好な
接着材１９により半導体素子１の背面１ａに接着され
る。放熱板１８は半導体装置の水平断面とほぼ同等の面
積として形成できる。したがって、半導体素子１からの
熱は放熱板１８を介して効率的に半導体装置の外部に放
出される。
【００５８】本実施の形態では、ヒートスプレッダ１６
と放熱板１８とにより半導体素子の両側から効率よく放
熱することができ、半導体装置の温度上昇を効率的に抑
制することができる。また、上述の第２の実施の形態と
同様に、ボンディングリードを、プリント基板１０の開
口部１０ａの内側の領域にも設けたので、半導体装置全
体としてのボンディングリードの数が増大し、搭載する
半導体素子の電極端子の数が増大しても対応することが
できる。したがって、半導体素子の電極端子数が増大し
ても、ボンディングリードを配置する領域を増大する必
要はなく、結果として半導体装置の小型化を達成するこ
とができる。
【００５９】次に、本発明の第５の実施の形態について
説明する。本発明の第５の実施の形態による半導体装置
は、半導体素子上の電源電極や接地電極に対して、信号
用電極とは異なる経路で配線を施したものである。
【００６０】図９は本発明の第５の実施の実施の形態に
よる半導体装置の断面図である。図９に示す半導体装置
２０は、いわゆるエンハンストボールグリッドアレイ
（ＥＢＧＡ）型の半導体装置であり、接地部分として機
能する導体部品２１（基板）上に多層基板２２（第１の
配線基板）と半導体素子２３が搭載されている。多層基
板２２は中央に開口部２２ａを有し、半導体素子２３は
導体部品に接着剤２４により接着された状態で開口部２
２ａ内に収容されている。
【００６１】多層基板２２の開口部２２ａは、多層基板
２２の各層に形成された電極２２ｂ（信号用電極）が露
出するように階段状に形成される。そして、各層に形成
された電極２２ｂは、半導体素子２３の周囲に配列され
た対応する電極２３ａ（信号用電極）にボンディングワ
イヤ２５により接続される。ここで、ボンディングワイ
ヤ２５により多層基板２２の電極２２ｂに接続される半
導体素子２３の電極２３ａは、信号用電極であり、電源
電極及び接地電極は、後述するように多層基板２２を介
することなく外部に接続可能な構成とされる。
【００６２】半導体素子２３の電極２３ａは、半導体素
子の回路形成面２３ｂの周囲部分に配列され、回路形成
面２３ｂの中央部分には電源電極２３ｃ及び接地電極２
３ｄが配置される。図１０（ａ）〜１０（ｄ）は半導体
素子２３の回路形成面２３ｂに形成された電極の配列を
示す平面図である。なお、図１０（ｂ）〜１０（ｄ）に
示す長細い電源電極２３ｃ及び接地電極２３ｄは、半導
体素子２３上に形成された電源配線又は接地配線に沿っ
て形成されている。
【００６３】回路形成面２３ｂの周囲に配列された比較
的小さな電極は信号用電極２３ａであり、図９に示すよ
うに、多層基板２２の電極２２ｂに接続される。一方、
回路形成面２３ｂの中央部分に配列された比較的大きい
電極は、電源電極２３ｃ及び接地電極２３ｄであり、図
９に示すように、突起電極あるいはハンダペースト又は
導電性ペースト等の接続部材２９を介して電源供給用の
多層基板２６（第２の配線基板）に接続され、多層基板
２６内の配線を介して外部接続用端子としてのハンダボ
ール２７Ａに接続される。
【００６４】開口部２２ａ内において、半導体素子２
３、ボンディングワイヤ２５及び多層基板２６は、封止
樹脂２８により封止される。なお、多層基板２２の信号
用電極２２ｂは多層基板２２内の配線を介して、表面に
形成された外部接続用電極としてのハンダボール２７Ｂ
に接続される。
【００６５】したがって、半導体装置２０の外部電極と
してのハンダボールは、中央部分に電源又は接地接続用
のハンダボール２７Ａが配置され、周囲部分に信号接続
用のハンダボール２７Ｂが配置される。
【００６６】また、多層基板２６の電極を半導体素子２
３の電源電極２３ｃ及び接地電極２３ｄに接続するため
に、上述の接続部材２９を突起電極として例えばボンデ
ィングワイヤをループ状に形成して接続部材２９として
もよい。ループ状のワイヤによる弾性を利用して、多層
基板２６の位置を調整することができ、多層基板２６の
上面と多層基板２２の上面とを整列させることにより外
部接続用端子としてのハンダボール２７Ａ及び２７Ｂが
形成される面を平面にすることができる。
【００６７】更に、図１０（ｂ）〜１０（ｄ）に示す長
細い電源電極２３ｃ及び接地電極２３ｄに接続する接続
部材２９の場合、例えば基板２６上に金属ワイヤ又は金
属箔帯を所定の長さに張ってステッチボンヂング法によ
り基板２６の電極に接合することとしてもよい。このよ
うな接続部材２９によれば、ステッチボンディング部分
の間の膨らんだ部分が上述のループのような機能を果た
し、接続部材に弾性を持たせることができる。なお、ス
テッチボンディング法に関しては、後述の実施の形態に
おいて詳しく説明する。
【００６８】以上のような構成の半導体装置２０は、図
１０（ａ）〜１０（ｄ）に示すように、信号用電極２３
ａに比べて大きな電流が流れる電源電極２３ｃ及び接地
電極２３ｄを半導体素子の中央部分にまとめて形成する
ことにより、電源電極２３ｃ及び接地電極２３ｄの電極
ピッチやサイズを信号用電極２３ａに比べて大きくする
ことができ、低コストなマウンタ接合により、電源電極
２３ｃ及び接地電極２３ｄにおける抵抗損失による電圧
降下（ＩＲドロップ）を低減することができる。
【００６９】また、半導体素子２３の信号用電極２３ａ
の配列中に電源電極又は接地電極の一部が含まれていて
もよい。すなわち、半導体素子２３の外周部近傍に形成
された回路への電源供給は、半導体素子２３の周辺に配
列された電極を介して行われ（この場合、多層基板２２
からもボンディングワイヤ２５を介して電源供給が行わ
れる）、半導体素子２３の中央部近傍に形成された回路
への電源供給は、半導体素子の中央部分に配列された電
極を介して行われる。したがって、半導体素子２３にお
いて電源供給を必要とする回路に近い位置から電源供給
を行うことができ、半導体素子上の配線による電源供給
配線を短くすることができ、これによりＩＲドロップを
低減することができる。
【００７０】また、電源電極２３ｃ及び接地電極２３ｄ
は信号配線用の多層基板２２を通らずに、専用の別の配
線経路（多層基板２６に形成された配線）を通じて外部
接続用端子としてハンダボール２７Ａに接続される。こ
のため、半導体素子２３への電源用配線経路を信号用配
線経路とは別個に設計することができ、信号用配線経路
による制約を受けることなく、電源用配線経路を独立し
て設計することができる。この点においてもＩＲドロッ
プを低減することができる。
【００７１】更に、従来半導体素子の周囲に配置してい
た電源電極や接地電極を従来使用されていなかった半導
体素子の中央部分に移動することができ、その分周辺部
分に設ける電極の数を増やすことができる。このため、
同じ大きさで電極数の多い（性能の高い）半導体装置を
達成することができる。あるいは、周辺部分に設ける電
極の数を減らすことにより半導体素子の外形を小さくす
ることができ、半導体装置の小型化を達成できる。ま
た、多層基板２２の電源層を削除することができ、多層
基板の製造コストを削減することができる。
【００７２】したがって、上述の構成の半導体装置２０
は、効率的な電極配置及び電源配線経路を可能であり、
電源のＩＲドロップを低減しつつ、性能の向上とコスト
低減を達成することができる。
【００７３】次に、本発明の第６の実施の形態について
図１１を参照しながら説明する。図１１において、図９
に示す構成部品と同等な部品には同じ符号を付し、その
説明は省略する。
【００７４】図１１に示す半導体装置３０は、図９に示
す半導体装置２０の電源供給用の多層基板２６を拡大し
た多層基板２６Ａを有する。多層基板２６Ａは信号配線
用の多層基板２２にも接続され、且つ多層基板２６Ａの
内部にはコンデンサ等の受動素子が形成されている。
【００７５】すなわち、多層基板２６Ａには、半導体素
子２３の電源電極２３ｃ及び接地電極２３ｄを外部接続
用電極としてのハンダボール２７Ａに接続する配線が形
成される、且つ、多層基板２６Ａの各層に形成した電源
用導電体配線層（金属板）と接地用導電体配線層（金属
板）との間に誘電体層３１を挟んだ状態で形成すること
により、多層基板２６Ａ内にコンデンサ３２を形成す
る。このコンデンサ３２を、半導体装置３０の電源ライ
ン及び接地ラインのノイズ低減用コンデンサ（バイパス
コンデンサ）として機能させることができる。
【００７６】なお、多層基板２６Ａ中に形成される受動
素子として、コンデンサ３２以外に例えばインダクタン
スを形成するコイルを形成してもよい。
【００７７】以上のように、上述の第６の実施の形態に
よる半導体装置３０は、第５の実施の携帯による半導体
装置２０の利点に加えて、受動素子を半導体素子の近傍
に容易に形成し、配置することができるという効果を有
する。
【００７８】次に、本発明の第７の実施の形態について
図１２を参照しながら説明する。図１２は本発明の第７
の実施の形態による半導体装置の断面図である。図１２
示す半導体装置４０は、上述の第５の実施の形態におけ
る中央部分からの電源供給構成をいわゆるテープオート
メーテッドボンディング（ＴＡＢ）接続を用いたＢＧＡ
型の半導体装置に適用したものである。
【００７９】半導体装置４０において、ベースとなる導
体部品４１(基板）に形成された開口部４１ａ内に半導
体素子２３が収容される。導体部品はシート状の金属部
材であり、一体構造でも積層構造でもよい。開口部４１
ａを形成するためには図１２に示すように積層構造とす
ることが好ましい。
【００８０】半導体装置２３はフレキシブル基板４２
(第１の配線基板）にＴＡＢ接続された後に、導体部品
４１の開口部４１ａ内に配置され、回路形成面２３ｂの
反対側の背面が導体部品４１に接着される。半導体素子
２３の電極のうち、ＴＡＢ接続されるのは回路形成面の
周囲部分に配列された電極２３ａである。
【００８１】そして、半導体素子２３の回路形成面２３
ｂの中央部分に配置された電源電極２３ｃ及び接地電極
２３ｄには、フレキシブル基板４２と同様な構成の基板
４３（第２の配線基板）が接続部材４４を介して接続さ
れる。基板４３の表面には外部接続用端子としてハンダ
ボール２７Ａが形成され、フレキシブル基板４２の表面
にもハンダボール２７Ｂが形成される。
【００８２】半導体素子２３とＴＡＢ接続部は封止樹脂
４５により封止され、基板４３も封止樹脂４４により固
定される。なお、半導体素子２３の電極配列構造は、図
１０（ａ）〜１０（ｄ）に示す電極配列と同様であり、
その説明は省略する。
【００８３】以上のような構成のＴＡＢ接続を適用した
半導体装置４０は、上述の第５の実施の形態と同様な利
点を有し、加えてＴＡＢ接続により半導体素子の接続を
簡素化することができ、且つ半導体装置の厚みを減少す
ることができる。
【００８４】次に、本発明の第８の実施の形態について
図１３を参照しながら説明する。図１３は本発明の第８
の実施の形態による半導体装置の断面図である。図１３
示す半導体装置５０は、上述の第５の実施の形態におけ
る中央部分からの電源供給構成をいわゆるフェイスダウ
ンヒートシンクと称されるＢＧＡ型の半導体装置（ＦＤ
ＨＢＧＡ）に適用したものである。
【００８５】すなわち、図１３に示す半導体装置５０
は、中央に凹部が設けられた金属板等よりなる導体部品
５１（基板）と、導体部品５１の凹部に配置された半導
体素子２３と、よりなる。導体部品５１には、凹部に対
応する位置に開口を有する多層基板５２（第１の配線基
板）が貼り付けられている。半導体素子２３は、回路形
成面２３ｂの」反対側の背面が凹部の底面にソルダーペ
ースト又は接着剤５３により固定される。導体部品５１
は接地部分として機能し、且つヒートシンクとしても機
能する。
【００８６】半導体素子２３の回路形成面２３ｂの周辺
部分に配列された電極２３ａは、ボンディングワイヤ５
４により多層基板５２の電極５２ａに接続される。一
方、半導体素子２３の回路形成面２３ｂの中央部分に配
置された電源電極２３ｃ及び接地電極２３ｄには、多層
基板５２と同様な構成の多層基板５５（第２の配線基
板）がバンプ等の接続部材５６を介して接続される。多
層基板５５の表面には外部接続用端子として電極パッド
が設けられ、電極パッド上にソルダコーティング５７が
形成されている。ソルダコーティング５７は、上述のハ
ンダボール２７Ａに相当し、電源供給用又は接地用外部
接続用端子として機能する。また、多層基板５２の表面
にもハンダボール２７Ｂが形成される。
【００８７】半導体素子２３、ボンディングワイヤ２５
及び多層基板５５は、導体部品５１の凹部内で封止樹脂
５８により封止される。なお、半導体素子２３の電極配
列構造は、図１０（ａ）〜１０（ｄ）に示す電極配列と
同様であり、その説明は省略する。
【００８８】以上のような構成の半導体装置４０は、上
述の第５の実施の形態と同様な利点を有し、加えて比較
的に簡単な構造の多層基板を用いることにより、半導体
装置の製造コストを低減し、且つ半導体装置の厚みを減
少することができる。
【００８９】次に、本発明の第９の実施の形態による半
導体装置について説明する。本発明の第９の実施の形態
による半導体装置は、従来の周辺配列電極を有する半導
体素子の周辺配列電極の内側の部分にも電極を形成し、
この内側の電極をワイヤボンディングにより周辺配列電
極に接続したものである。
【００９０】まず、第９の実施の形態における半導体装
置に用いる半導体素子について説明する。図１４は本発
明の第９の実施の形態における半導体装置に用いる半導
体素子６０の平面図である。
【００９１】半導体素子６０は周辺配列電極構成であ
り、回路形成面６０ａの周辺部分に一列に電極６１が配
列されている。電極６１は信号用電極６１ａ、電源電極
６１ｂ及び接地電極６１ｃを含む。ここで、本実施の形
態では、周辺配列電極６１に加えて、周辺配列電極６１
が配列された領域の内側の領域に電極６２が設けられて
いる。電極６２は電源電極６２ａと接地電極６２ｂとを
含む。
【００９２】電源電極６２ａは周辺配列の電源電極６１
ｂにボンディングワイヤ６３によりワイヤボンディング
される。また、同様に接地電極６２ｂは周辺配列の接地
電極６１ｃにボンディングワイヤ６３によりワイヤボン
ディングされる。ボンディングワイヤ６３は、金やアル
ミ等の金属ワイヤよりなる。
【００９３】以上のような電極構成の半導体素子６０で
は、半導体素子６０の中央部分、すなわち周辺配列電極
が配列された領域の内側の領域に形成された回路に対し
て、電源電極６２ａからも電源供給を行うことができ
る。従来のように周辺配列の電源電極６１ｂのみからの
電源供給の場合、半導体の中央部分までは半導体素子上
に形成された電源供給配線を通じてしか電源供給を行う
ことができなかった。半導体素子に形成される電源供給
配線の幅（面積）には限度があり、抵抗値を低減するこ
とはできなかったため、この抵抗値により電圧降下（Ｉ
Ｒドロップ）が生じてしまうという問題があった。
【００９４】本実施の形態では、周辺配列の電源電極６
１ｂから一旦ボンディングワイヤ〈金属ワイヤ）により
中央部分に位置する電源電極６２ａに供給され、そこか
ら周囲の電源供給配線に電源供給される。ボンディング
ワイヤは、半導体素子上の電源供給配線に比べて非常に
大きな断面積を有しており、直流抵抗値による電圧降下
（ＩＲドロップ）は非常に小さい。したがって、本実施
の形態によれば、周辺配列の内部電源電極の数と接地電
極の数を増やしたり、電源・接地専用層の数を増やした
りすることなく、内部電源配線や内部接地配線までの直
流抵抗値を大幅に低減することができる。
【００９５】図１５は半導体素子６０の絶縁層の下に設
けられている電源供給用配線または接地配線を示す図で
ある。図１５（ａ）は柵状に配列された配線を示し、電
極６２は中央部分の配線に重なる位置に形成される。図
１５（ｂ）は格子状に配列された配線を示し、電極６２
は中央部分で配線が交差した部分に設けられる。
【００９６】ここで、電極６２の位置は半導体素子６０
の中央部分に限ることなく、特に電源供給を多く必要と
する部分に設けることとしてもよい。例えば、図１６に
示すように、複数の電極６２を周辺配列電極６１の内側
に整列して設けることとしてもよい。図１６において、
周辺配列電極６１は半導体素子６０の端部から１ｍｍ以
内の領域に配置される。また、電極６２は電極６１より
大きく、半導体素子６０の端部から１ｍｍ以上内側の領
域に設けられる。
【００９７】ボンディングワイヤ６３を容易に且つ信頼
性をもって接合するために、接続電極６２の表面は、Ａ
ｌ又はＡｌ基合金、Ｃｕ又はＣｕ基合金、Ａｕ又はＡｕ
基合金、Ｐｄ又はＰｄ基合金あるいは、Ｐｔ又はＰｔ基
合金により形成されることが好ましい。
【００９８】また、例えば、半導体素子６０内の電圧降
下の大きい部分をシミュレーションにより特定し、その
特定した部分に電極６２を設けることとしてもよい、す
なわち、シミュレーションで特定した位置の表層の絶縁
層を除去して電極６２を形成する。
【００９９】次に、ボンディングワイヤ６３のボンディ
ング法について図１７乃至図２０を参照しながら説明す
る。
【０１００】図１７はワイヤ接続方法の一つであるステ
ッチボンディングにより電極６１と電極６２とを、一本
のボンディングワイヤ６３で接続した例を示す。図１７
に示す例では、ウェッジボンディング技術用いてステッ
チボンディングを行っている。すなわち、一本のボンデ
ィングワイヤ６３を電極６１と電極６２の上に張り、ウ
ェッジによりボンディングワイヤ６３を電極６１及び電
極６２に押し付けて接合を行う。
【０１０１】図１８は、ワイヤ接続方法の一つであるワ
イヤボンディングにより電極６１と電極６２とを、ボン
ディングワイヤ６３で接続した例を示す。図１８に示す
例では、ボールボンディング技術を用いて、左右の電極
６１から中央の電極６２に向かって別々にボンディング
を行う。すなわち、ボディングしたがって、中央の電極
６２は、左右の電極６１に比べて面積が大きくなってい
る。
【０１０２】図１９は、ワイヤ接続方法の一つであるワ
イヤボンディングにより電極６１と電極６２とを、ボン
ディングワイヤ６３で接続した例を示す。図１９に示す
例では、まず中央の電極６２に対してボールボンディン
グ技術を用いてスタッドバンプを形成する。次に、左右
の電極６１から中央の電極６２のスタッドバンプに向か
って別々にボンディングを行う。
【０１０３】図２０は、ワイヤ接続方法の一つであるワ
イヤボンディングにより電極６１と電極６２とを、ボン
ディングワイヤ６３で接続した例を示す。図２０に示す
例では、まず、右側の電極６１にスタッドバンプを形成
し、左側の電極６１から右側の電極６１に向かってボー
ルボンディング技術を用いてボンディングワイヤを張
る。その後、電極６２に相当する位置でボンディングワ
イヤ６３を電極６２に対してソルダペーストを塗布し、
ボンディングワイヤ６３を電極６２に接続する。
【０１０４】以上のようなボンディング方法により、半
導体素子６０の中央部に位置する電極６２を周辺配列の
電極６１に接続することができる。例えば、周辺配列の
電源電極６１ｂと、その内側に配置された電源電極６２
ａとをボンディングワイヤ６３により接続して、周辺配
列の電源電極６１ｂから電源電極６２ａに対してボンデ
ィングワイヤ６３を通じて電源供給することができる。
【０１０５】図２１は、本発明の第９の実施の形態によ
る半導体装置６５の断面図である。上述のボンディング
法（この例では図１７に示すステッチボンディング）に
より電極６１と電極６２とが接続された半導体素子６０
は、回路形成面を上にして（フェイスアップ）配線基板
６６上に搭載され、周辺配列の電極６１はボンディング
ワイヤ６７により配線基板６６の電極パッド６６ａに接
続される。電極パッド６６ａは、配線基板６６内の配線
を介して外部接続用端子としてのハンダボール６８に接
続されている。半導体素子６０、ボンディングワイヤ６
３及びボンディングワイヤ６７は、封止樹脂６９により
封止される。
【０１０６】上述の半導体装置６５によれば、例えば外
部接続用端子を介して外部から供給される電圧は、ボン
ディングワイヤ６５を介してまず周辺配列の電極６１
（電源電極６１ｂ）に供給され、ボンディングワイヤ６
３を介して中央部分の電極６２（電源電極６２ａ）に供
給される。周辺配列の電極６１（電源電極６１ｂ）に近
い回路には電極６１から電源供給が行われ、中央部分の
電極６２（電源電極６２ａ）に近い回路には、電極６２
から電源供給が行われる。
【０１０７】したがって、本実施の形態によれば、半導
体素子６０の中央部分に近い回路に対してボンディング
ワイヤ６３を通じて電源供給や接地接続が可能となる。
このため、半導体素子６０の中央部付近に配置された電
極６２（周辺配列の電極６１の内側に配置された電極）
までは、半導体素子６０の内部に形成されたの回路配線
より断面積が大幅に大きいボンディングワイヤ６３によ
り配線される。よって、半導体素子６０の内部に形成さ
れた回路に対する電源配線や接地配線の直流抵抗値を大
幅に低減することができる。
【０１０８】図２２は本発明の第１０の実施の形態によ
る半導体装置７０の断面図である。図２２において、図
２１に示す構成部品と同等な部品には同じ符号を付し、
その説明は省略する。
【０１０９】半導体装置７０は、図２１に示す半導体装
置６５に対して導電部材７１を加えた構成である。導電
部材は金属製であり、半導体素子６０を跨いだ状態で、
配線基板６６の電極パッドに接続される。また、ボンデ
ィングワイヤ６３は導電部材７１の半導体素子６０に対
向した面７１ａに対してハンダ７２により接続される。
図２２に示す電極６１及び電極６２は、例えば接地電極
であり、導電部材７１は配線基板６６の接地配線上の電
極パッドに接続される。したがって、電極６２は、ボン
ディングワイヤ６３に加えて導電部材７１を介しても配
線基板６６に対して電気的に接続されるので、直流抵抗
値をさらに低減することができる。
【０１１０】図２３は本発明の第１１の実施の形態によ
る半導体装置７５の断面図である。図２３において、図
２１に示す構成部品と同等な部品には同じ符号を付し、
その説明は省略する。
【０１１１】半導体装置７５は、図２１に示す半導体素
子６０の電極６１にバンプ等の突起電極７６を形成し、
配線基板６６に対して回路形成面を向けた状態（フェイ
スダウン）でフリップチップ実装したものである。した
がって、電極６１と電極６２とを接続するボンディング
ワイヤ６３は、半導体素子６０の回路形成面と配線基板
６６との間に配置された状態となる。
【０１１２】図２４は本発明の第１２の実施の形態によ
る半導体装置８０の断面図である。図２４において、図
２２に示す構成部品と同等な部品には同じ符号を付し、
その説明は省略する。
【０１１３】半導体装置８０は、図２２に示す半導体装
置７０においてボンディングワイヤ６３を配線基板６６
に対してハンダ８１により電気的に接続されている。し
たがって、たがって、電極６２はボンディングワイヤ６
３のみを介して配線基板６６に電気的に接続することが
でき、直流抵抗値を更に低減することができる。
【０１１４】図２５は本発明の第１３の実施の形態によ
る半導体装置８５の断面図である。図２３において、図
２１に示す構成部品と同等な部品には同じ符号を付し、
その説明は省略する。
【０１１５】半導体装置８５において、半導体素子６０
は導体部品８６に接着剤８７を介して搭載される。フレ
キシブル基板８８（ＴＡＢ基板）がスペーサ部材８９を
介して導体部品８６に搭載され、フレキシブル基板８８
は半導体素子６０に対してＴＡＢ接続される。外部接続
用端子としてのハンダボール６８は、フレキシブル基板
８８上に形成される。
【０１１６】図２６は本発明の第１４の実施の形態によ
る半導体装置９０の断面図である。図２６において、図
２１に示す構成部品と同等な部品には同じ符号を付し、
その説明は省略する。
【０１１７】半導体装置９０は、半導体素子６０をリー
ド端子タイプのパッケージとしたものである。すなわ
ち、半導体素子６０をリードフレーム９１のステージ９
１ａ上に搭載し、電極６１をリードフレーム９１のリー
ド端子９１ｂに対してボンディングワイヤ９２により接
続したものである。ステージ９１ａ、半導体素子６０、
ボンディングワイヤ６３及びボンディングワイヤ９２は
封止樹脂９３により封止される。
【０１１８】以上のように本明細書は以下の発明を開示
する。
【０１１９】（付記１） 外周部に電極端子が配列され
た回路形成面を有する半導体素子が、該半導体素子の電
極端子に対応した位置に開口を有する基板上でモールド
樹脂により封止された半導体装置であって、前記半導体
素子は、前記回路形成面が前記基板に対向し且つ前記開
口に前記電極端子が配置された状態で、前記基板に搭載
され、前記半導体素子の回路形成面の反対側の背面は、
モールド樹脂から露出しており、前記基板の前記半導体
素子が搭載された面の反対側の面に、金属板よりなる放
熱部材が設けられ、該放熱部材の表面がモールド樹脂か
ら露出していることを特徴とする半導体装置。
【０１２０】（付記２） 付記１記載の半導体装置であ
って、前記放熱部材の露出表面に金属製の突起が設けら
れたことを特徴とする半導体装置。
【０１２１】（付記３） 付記１又は２記載の半導体装
置であって、前記半導体素子の背面に金属板よりなる放
熱板が取り付けられ、該放熱板の表面は前記モールド樹
脂から露出していることを特徴とする半導体装置。
【０１２２】（付記４） 付記１乃至３のうちいずれか
一項記載の半導体装置であって、前記半導体素子の電極
端子は、前記半導体素子の回路形成面の周辺に沿って２
列に形成されており、外側の列の電極端子は前記基板の
前記開口より外側の位置に形成された端子に接続され、
内側の列の端子は前記基板の前記開口より内側の位置に
形成された端子に接続されたことを特徴とする半導体装
置。
【０１２３】（付記５） 付記１乃至４のうちいずれか
一項記載の半導体装置であって、前記基板はテープ基板
であることを特徴とする半導体装置。
【０１２４】（付記６） 基板上に形成され、該基板の
表面が露出する開口を有する第１の配線基板と、該開口
内に配置され、回路形成面とは反対側の背面が前記基板
に接着された半導体素子と、前記第１の配線基板上に形
成された電極と、前記半導体素子の回路形成面上の周辺
部分に配列された第１の電極とを接続するボンディング
ワイヤと、前記半導体素子の回路形成面に対向して設け
られ、前記回路形成面の中央部分に配列された第２の電
極に接続される接続部材を有する第２の配線基板と、前
記第２の配線基板上に形成され、前記接続部材に電気的
に接続された第１の外部接続用端子と、前記第１の配線
基板上に形成され、前記第１の配線基板中の配線及び前
記ボンディングワイヤを介して前記半導体素子の前記第
１の電極に電気的に接続された第２の外部接続用端子
と、を有することを特徴とする半導体装置。
【０１２５】（付記７） 付記６記載の半導体装置であ
って、前記半導体素子の前記第１の電極は信号用電極並
びに電源電極又は接地電極であり、前記第２の電極は電
源電極及び接地電極であり、前記第２の電極の配列ピッ
ッチと電極サイズは前記第１の電極の配列ピッチと電極
サイズと異なることを特徴とする半導体装置。
【０１２６】（付記８） 付記７記載の半導体装置であ
って、前記第２の電極は前記半導体素子の回路形成面に
形成された電源用回路配線又は接地回路配線に沿って形
成されたものであることを特徴とする半導体装置。
【０１２７】（付記９） 付記６記載の半導体装置であ
って、前記第２の配線基板の前記接続部材は熱溶融導電
性部材であることを特徴とする半導体装置。
【０１２８】（付記１０） 付記６記載の半導体装置で
あって前記第２の配線基板の前記接続部材はループ状に
形成された金属ワイヤであることを特徴とする半導体装
置。
【０１２９】（付記１１） 付記６記載の半導体装置で
あって前記半導体素子の前記第２の電極は細長い形状で
あり、前記第２の配線基板の前記接続部材は、前記第２
の電極に沿って設けられてステッチボンディングにより
形成された金属ワイヤ又は金属箔帯であることを特徴と
する半導体装置。
【０１３０】（付記１２） 付記６乃至１１のうちいず
れか一項記載の半導体装置であって、前記基板は導電体
よりなり、前記半導体素子の背面は導電性接合部材によ
り前記基板に接合されたことを特徴とする半導体装置。
【０１３１】（付記１３） 付記６乃至１２のうちいず
れか一項記載の半導体装置であって、前記第１の配線基
板は多層基板であり、前記半導体素子の前記第１の電極
は、ボンディングワイヤを介して、前記第１の配線基板
中の異なる層に形成された電極に接続されたことを特徴
とする半導体装置。
【０１３２】（付記１４） 付記６乃至１３記載の半導
体装置であって、前記第２の配線基板は多層配線基板で
あり、前記第１又は第２のいずれか一方または両方の配
線基板中に受動素子が形成されていることを特徴とする
半導体装置。
【０１３３】（付記１５） 付記１４記載の半導体装置
であって、前記受動素子はバイパスコンデンサであるこ
とを特徴とする半導体装置。
【０１３４】（付記１６） 付記６乃至８及び１２のう
ちいずれか一項記載の半導体装置であって、前記半導体
素子は前記基板に形成された凹部内に配置され、前記第
１の配線基板はフレキシブル基板であり、前記フレキシ
ブル基板の電極は前記半導体装置の前記第１の電極に対
してＴＡＢ接続されたことを特徴とする半導体装置。
【０１３５】（付記１７） 回路形成面の周辺部分に配
列された第１の電極と、該回路形成面において該第１の
電極が配列された領域より内側の領域に配置された第２
の電極と、前記第１の電極と前記第２の電極とを接続す
る金属ワイヤとを有する半導体素子と、前記第１の電極
に電気的に接続された外部接続用端子とを有することを
特徴とする半導体装置。
【０１３６】（付記１８） 付記１７記載の半導体装置
であって、前記金属ワイヤは、前記第１の電極及び前記
第２の電極に対して、ステッチボンディングにより接合
されていることを特徴とする半導体装置。
【０１３７】（付記１９） 付記１７記載の半導体装置
であって、前記金属ワイヤは、前記第１の電極及び前記
第２の電極に対して、ボールボンディングにより接合さ
れていることを特徴とする半導体装置。
【０１３８】（付記２０） 付記１７記載の半導体装置
であって、前記第１の電極は信号用電極並びンい電源電
極又は接地電極であり、前記第２の電極は、電源電極又
は接地電極であることを特徴とする半導体装置。
【０１３９】（付記２１） 付記２０記載の半導体装置
であって、前記第２の電極は前記第１の電極より大きな
面積を有することを特徴とする半導体装置。
【０１４０】（付記２２） 付記１７乃至２１のうちい
ずれか一項記載の半導体装置であって、前記半導体素子
はフェイスアップで配線基板に搭載され、前記第１の電
極は金属ワイヤにより該配線基板に接続され、前記外部
接続用端子は前記配線基板の前記半導体素子が搭載され
た面とは反対側の面に搭載されていることを特徴とする
半導体装置。
【０１４１】（付記２３） 付記２２記載の半導体装置
であって、前記半導体素子の回路形成面に対向した位置
に導体部材が設けられ、前記金属ワイヤは前記第１の電
極と前記第２の電極の間の部分において前記導体部材に
電気的に接続されていることを特徴とする半導体装置。
【０１４２】（付記２４） 付記１７乃至２１のうちい
ずれか一項記載の半導体装置であって、前記半導体素子
はフェイスダウンで配線基板に搭載され、前記第１の電
極はフリップチップ接合により該配線基板に接続され、
前記外部接続用端子は前記配線基板の前記半導体素子が
搭載された面とは反対側の面に搭載されていることを特
徴とする半導体装置。
【０１４３】（付記２５） 付記２４記載の半導体装置
であって、前記金属ワイヤは前記第１の電極と前記第２
の電極の間の部分において前記配線基板に電気的に接続
されていることを特徴とする半導体装置。
【０１４４】（付記２６） 付記１７乃至２１のうちい
ずれか一項記載の半導体装置であって、前記半導体素子
はフェイスアップでリードフレームのステージ上に搭載
され、該リードフレームのリード端子は前記外部接続用
端子に相当し、前記第１の電極は前記リード端子に金属
ワイヤにより電気的に接続されていることを特徴とする
半導体装置。
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、半導体素子の背面から周囲雰囲気に直接放
熱される。また、半導体素子の回路形成面側には、比較
的厚さの薄い基板と接着材を介して金属製の放熱部材が
設けられ、放熱部材から周囲雰囲気に放熱が行われる。
したがって、熱抵抗の大きい例えばモールド樹脂等の樹
脂部材が介在しない放熱経路が半導体装置の回路形成面
及び背面側に形成されるので、効率的な放熱を達成する
ことができる。
【０１４５】請求項２記載の発明によれば、半導体装置
をマザーボード等の実装基板に実装する際に、放熱部材
に設けられた金属製の突起を実装基板の回路パターン等
に接触させることにより金属同士の接触により熱伝達を
行うことができ、半導体装置から外部（実装基板）への
放熱を効率的に行うことができる。請求項３記載の発明
によれば、半導体素子の背面に金属板が設けられるの
で、金属板を介して半導体素子の熱を効率的に周囲雰囲
気に放出することができる。
【０１４６】請求項４記載の発明によれば、半導体素子
が搭載される基板において、半導体素子が搭載される面
の反対側にもボンディングボリード等の端子を形成した
ので、半導体素子に設けられる電極端子の数を増大する
ことができる。
【０１４７】請求項５記載の発明によれば、半導体素子
を搭載する基板としてテープ基板を用いることにより、
基板の厚みを低減することがで、半導体装置全体として
の厚みを低減することができる。
【０１４８】請求項６記載の発明によれば、外部接続用
端子を第２の配線基板を介して半導体素子の第２の電極
に対して電気的に接続することができる。この第２の電
極に対する配線経路は、第１の電極に対する配線経路と
は別個に形成されるため、第２の電極に対する配線経路
を第１の電極に対する配線経路とは異なる構成とするこ
とができる。
【０１４９】請求項７記載の発明によれば、電源電極及
び接地電極に対する配線経路の直流電流抵抗値を、信号
用電極に対する配線経路より大幅に小さくすることがで
き、特に半導体装置の中央部近傍に位置する電源電極に
対して、直流電流抵抗による電圧降下を低減することが
できる。
【０１５０】請求項８記載の発明によれば、第２の配線
基板中に形成する受動素子をバイパスコンデンサとする
ことにより、電源配線や接地配線への雑音を効率的に低
減することができる。
【０１５１】請求項９記載の発明によれば、半導体素子
に形成された回路配線を介さずに、第１の電極と第２の
電極とを電気的に接続することができる。したがって、
半導体素子に形成された回路配線を介さずに、半導体装
置の中央部近傍に配置された第２の電極を外部接続用端
子に接続することができる。
【０１５２】請求項１０記載の発明によれば、半導体素
子に形成された回路配線を介さずに、半導体装置の中央
部近傍に配置された電源電極や接地電極を外部接続用端
子に接続することができ、電源電極や接地電極を外部接
続用端子に対する配線経路の直流電流抵抗値を大幅に低
減することができる。
【図面の簡単な説明】
【図１】従来のファインピッチボールグリッドアレイ型
の半導体装置の断面図である。
【図２】本発明の第１の実施の形態による半導体装置の
断面図である。
【図３】本発明の第２の実施の形態による半導体装置の
断面図である。
【図４】図３に示す半導体装置をヒートスプレッダ側か
ら見た一部透視平面図である。
【図５】図４のＡ部拡大図である。
【図６】本発明の第３の実施の形態による半導体装置の
断面図である。
【図７】図６に示す半導体装置をヒートスプレッダ側か
ら見た一部透視平面図である。
【図８】本発明の第４の実施の形態による半導体装置の
断面図である。
【図９】本発明の第５の実施の実施の形態による半導体
装置の断面図である。
【図１０】半導体素子の回路形成面に形成された電極の
配列を示す平面図である。
【図１１】本発明の第６の実施の形態による半導体装置
の断面図である。
【図１２】本発明の第７の実施の形態による半導体装置
の断面図である。
【図１３】本発明の第８の実施の形態による半導体装置
の断面図である。
【図１４】本発明の第９の実施の形態による半導体装置
に用いる半導体素子の平面図である。
【図１５】半導体素子の絶縁層の下に設けられている電
源供給用配線または接地配線を示す図である。
【図１６】本発明の第９の実施の形態による半導体装置
に用いる半導体素子の平面図である。
【図１７】ステッチボンディングにより電極と電極とを
一本のボンディングワイヤで接続した例を示す側面図で
ある。
【図１８】ボールボンディングにより電極と電極とをボ
ンディングワイヤで接続した例を示す側面図である。
【図１９】スタッドバンプとボールボンディングにより
電極と電極とをボンディングワイヤで接続した例を示す
側面図である。
【図２０】スタッドバンプとボールボンディングにより
電極と電極とをボンディングワイヤで接続した例を示
す。
【図２１】本発明の第９の実施の形態による半導体装置
の断面図である。
【図２２】本発明の第１０の実施の形態による半導体装
置の断面図である。
【図２３】本発明の第１１の実施の形態による半導体装
置の断面図である。
【図２４】本発明の第１２の実施の形態による半導体装
置の断面図である。
【図２５】本発明の第１３の実施の形態による半導体装
置の断面図である。
【図２６】本発明の第１４の実施の形態による半導体装
置の断面図である。
【符号の説明】
１ 半導体素子 １ａ 電極端子 １ｂ 背面 ６ モールド樹脂 ７ 半田ボール １０プリント基板 １０ａ 開口部 １１ エラストマ １２ 基板 １３ 配線層 １４ ボンディングワイヤ １５ 接着材 １６ ヒートスプレッダ １７ バンプ １８ 放熱板 ２０，３０，４０，６５，７０，７５，８０，８５，９
０ 半導体装置 ２１，４１，５１ 導体部品 ２２，２６，２６Ａ，５２，５５ 多層基板 ２３ 半導体素子 ２３ａ 電極 ２３ｂ 回路形成面 ２３ｃ 電源電極 ２３ｄ 接地電極 ２５，５４ ボンディングワイヤ ２７Ａ，２７Ｂ ハンダボール ２８，４５，５８ 封止樹脂 ２９，５６ 接続部材 ４２ フレキシブル基板 ４３ 基板 ５７ ソルダコーティング ６０ 半導体素子 ６１，６２ 電極 ６３，６５，９２ ボンディングワイヤ ６６ 配線基板 ６８ ハンダボール ６９，９３ 封止樹脂 ７１ 導電部材 ７２，８１ ハンダ ７６ バンプ ８６ 導体部品 ８７ 接着剤 ８８ フレキシブル基板 ８９ スペーサ部材 ９１ リードフレーム ９１ａ ステージ ９１ｂ リード端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 光夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 辻 和人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 南澤 正榮 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 浜野 寿夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 誉田 敏幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 平岩 克朗 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹中 正司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F036 AA01 BA23 BB01 BC05 BD01

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外周部に電極端子が配列された回路形成
    面を有する半導体素子が、該半導体素子の電極端子に対
    応した位置に開口を有する基板上でモールド樹脂により
    封止された半導体装置であって、 前記半導体素子は、前記回路形成面が前記基板に対向し
    且つ前記開口に前記電極端子が配置された状態で、前記
    基板に搭載され、 前記半導体素子の回路形成面の反対側の背面は、モール
    ド樹脂から露出しており、 前記基板の前記半導体素子が搭載された面の反対側の面
    に、金属板よりなる放熱部材が設けられ、該放熱部材の
    表面がモールド樹脂から露出していることを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、 前記放熱部材の露出表面に金属製の突起が設けられたこ
    とを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２記載の半導体装置であっ
    て、 前記半導体素子の背面に金属板よりなる放熱板が取り付
    けられ、該放熱板の表面は前記モールド樹脂から露出し
    ていることを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のうちいずれか一項記載
    の半導体装置であって、 前記半導体素子の電極端子は、前記半導体素子の回路形
    成面の周辺に沿って２列に形成されており、外側の列の
    電極端子は前記基板の前記開口より外側の位置に形成さ
    れた端子に接続され、内側の列の端子は前記基板の前記
    開口より内側の位置に形成された端子に接続されたこと
    を特徴とする半導体装置。
  5. 【請求項５】 請求項１乃至４のうちいずれか一項記載
    の半導体装置であって、 前記基板はテープ基板であることを特徴とする半導体装
    置。
  6. 【請求項６】 基板上に形成され、該基板の表面が露出
    する開口を有する第１の配線基板と、 該開口内に配置され、回路形成面とは反対側の背面が前
    記基板に接着された半導体素子と、 前記第１の配線基板上に形成された電極と、前記半導体
    素子の回路形成面上の周辺部分に配列された第１の電極
    とを接続するボンディングワイヤと、 前記半導体素子の回路形成面に対向して設けられ、前記
    回路形成面の中央部分に配列された第２の電極に接続さ
    れる接続部材を有する第２の配線基板と、 前記第２の配線基板上に形成され、前記接続部材に電気
    的に接続された第１の外部接続用端子と、 前記第１の配線基板上に形成され、前記第１の配線基板
    中の配線及び前記ボンディングワイヤを介して前記半導
    体素子の前記第１の電極に電気的に接続された第２の外
    部接続用端子と、 を有することを特徴とする半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置であって、 前記半導体素子の前記第１の電極は信号用電極並びに電
    源電極又は接地電極であり、前記第２の電極は電源電極
    及び接地電極であり、前記第２の電極の配列ピッチと電
    極サイズは前記第１の電極の配列ピッチと電極サイズと
    異なることを特徴とする半導体装置。
  8. 【請求項８】 請求項６又は７記載の半導体装置であっ
    て、 前記第２の配線基板は多層配線基板であり、前記第１お
    よび第２のいずれか一方又は両方の配線基板中に受動素
    子が形成されていることを特徴とする半導体装置。
  9. 【請求項９】 回路形成面の周辺部分に配列された第１
    の電極と、該回路形成面において該第１の電極が配列さ
    れた領域より内側の領域に配置された第２の電極と、前
    記第１の電極と前記第２の電極とを接続する金属ワイヤ
    とを有する半導体素子と、 前記第１の電極に電気的に接続された外部接続用端子と
    を有することを特徴とする半導体装置。
  10. 【請求項１０】 請求項９記載の半導体装置であって、 前記第１の電極は信号用電極、並びに電源電極又は接地
    電極であり、前記第２の電極は電源電極又は接地電極で
    あることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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WO2011064937A1 (ja) * 2009-11-27 2011-06-03 パナソニック株式会社 半導体装置及びその製造方法
CN102479762A (zh) * 2010-11-22 2012-05-30 钰桥半导体股份有限公司 散热增益型半导体组件
KR20150000173A (ko) 2013-06-24 2015-01-02 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
JP2018093007A (ja) * 2016-12-01 2018-06-14 富士通株式会社 光モジュール及び光モジュールの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786564B2 (en) 2007-07-18 2010-08-31 Elpida Memory, Inc. Semiconductor device and method for manufacturing semiconductor device
WO2011064937A1 (ja) * 2009-11-27 2011-06-03 パナソニック株式会社 半導体装置及びその製造方法
CN102479762A (zh) * 2010-11-22 2012-05-30 钰桥半导体股份有限公司 散热增益型半导体组件
TWI466244B (zh) * 2010-11-22 2014-12-21 Bridge Semiconductor Corp 具有凸塊／凸緣層散熱座及雙增層電路之堆疊式半導體組體製法
KR20150000173A (ko) 2013-06-24 2015-01-02 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
JP2018093007A (ja) * 2016-12-01 2018-06-14 富士通株式会社 光モジュール及び光モジュールの製造方法

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