WO2011064937A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor
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戒能憲幸
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    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device that is flip-chip mounted on a wiring board and provided with a heat sink on a surface opposite to the mounting surface of the semiconductor chip, and a method for manufacturing the same.
  • the semiconductor device is also a flip chip type BGA (Ball Grid ⁇ ⁇ Array) that can be connected to a large number of electrodes of a semiconductor chip, and a semiconductor device having a heat sink is used more frequently to further improve heat dissipation. ing.
  • BGA All Grid ⁇ ⁇ Array
  • the wiring substrate 120 has a semiconductor chip 110 having an electrode formation surface on which a plurality of electrodes 111 are formed, and the electrode formation surface is an upper surface of the wiring substrate 120. And are electrically connected to the lands 122 on the wiring board 120 through bumps (solder bumps or the like) 112, respectively. A plurality of solder balls are bonded to the lower surface of the wiring board 120 as external terminals 125 for connecting the semiconductor device to a printed board or the like.
  • the wiring substrate 120 has a laminated structure in which an insulating layer and a wiring layer are sequentially laminated on an insulating material 126 made of an insulating resin.
  • a protective film 121 that covers the surface wiring pattern 123 is formed on the surface of the wiring board 120, so that the land 122 and the bump 112 can be connected so that the formation portion of each land 122 is exposed. A part of the protective film 121 is opened.
  • external terminal pads 127 that are electrically connected via the wiring patterns 123 and vias 124 are formed on the lower surface of the wiring board 120. On the external terminal pad 127, the above-described external terminal (solder ball) 125 is formed.
  • the heat sink 130 is fixed to the surface opposite to the electrode forming surface of the semiconductor chip 110 to constitute the uppermost surface of the semiconductor device.
  • FIG. 9 shows a general arrangement example of the electrodes of the semiconductor chip.
  • the electrodes 111 are arranged in a lattice pattern.
  • the size of each electrode 111 has become smaller, and the distance between the electrodes 111 has also become smaller.
  • the minimum wiring width in the wiring conductor forming technique is used. In addition, it is necessary to adopt a minimum wiring interval.
  • symbol 111b shown in FIG. 9 represents the electrode of the semiconductor chip 110 before a wiring is drawn out to the electrode 111 in which the bump 112 is formed in the rewiring process.
  • Each electrode 111b is covered with a protective film 121 after the semiconductor chip forming step.
  • FIG. 10 and FIG. 11 show an example of drawing a general wiring pattern on a conventional wiring board.
  • FIG. 10 shows a first-layer wiring pattern in the wiring board.
  • the area shown in FIG. 10 corresponds to the area C in FIG.
  • the lands 122 that can be drawn out by the first wiring layer. Is only the first row and any one land 122 inside thereof. The remaining land 122 is drawn out from the second layer by the lower wiring layer via the via 124.
  • FIG. 11 shows a second-layer wiring pattern on the wiring board.
  • the lands 122 up to the fifth row from the outside can be drawn out by the wiring layers of the first layer and the second layer, and the wiring on the inner land 122a is drawn out by the lower wiring layer from the third layer.
  • a multilayer wiring board 120 is required as described above.
  • each land arranged on the peripheral portion of the wiring board prevents the wiring from being drawn out from the inner land. Also, even if it is an inner land, if it is necessary to draw it out to the first wiring layer, it is once detoured to the lower wiring layer and then pulled up again to the first layer in the region where the peripheral land is not formed. Need to be wired. If it does in this way, there will be a problem that a wiring route becomes long or an electrical characteristic such as a change in impedance deteriorates through a plurality of vias.
  • the present invention can suppress an increase in manufacturing cost of a semiconductor device due to an increase in the number of wiring layers in a wiring board, and can realize a highly integrated and multifunctional semiconductor device mounted with a semiconductor chip having a plurality of electrodes.
  • the purpose is to.
  • power supply and ground (GND) electrodes are often arranged at the periphery of the semiconductor chip.
  • the power supply and the GND do not need to be individually drawn out by the wiring, and in many cases, the power supply and the GND may be connected to the power supply and the GND plane in the inner layer by a via at any position. Accordingly, although there is a space in the area excluding the area facing the semiconductor chip on the wiring board, the surplus space cannot be used effectively.
  • a semiconductor device is configured to electrically connect a part of a heat sink provided in a semiconductor chip and a part of electrodes of the semiconductor chip.
  • a semiconductor device includes a first conductive material having a first surface, a semiconductor chip having a surface opposite to the first surface as a second surface, and a plurality of lands on the upper surface.
  • the semiconductor chip includes a member (wiring board) and a second conductive member (heat radiating plate), and a plurality of electrodes are formed on the first surface, and the second surface is opposed to the second surface.
  • a conductive member is disposed, and a part of the plurality of electrodes on the first surface of the semiconductor chip is electrically connected to the second conductive member by a bonding member, and the plurality of electrodes on the first surface of the semiconductor chip At least a part of the remaining part of the first conductive member is electrically connected to a part of the plurality of lands of the first conductive member, and at least a part of the remaining part of the plurality of lands of the first conductive member is the second conductive part.
  • the electrical member is electrically connected.
  • the first is usually a wiring board or the like. Lands connected to the conductive members via bumps can be reduced. For this reason, if the electrode on the peripheral edge of the semiconductor chip is connected to the second conductive member, the wiring drawn from the land inside the first conductive member is not obstructed, so the first conductive The number of wirings that can be drawn out to the first layer of the member can be increased. Therefore, the first wiring layer in the first wiring member can be used effectively, and by securing the wiring path from the electrode of the semiconductor chip, the number of wiring layers of the first wiring member can be increased. An increase in manufacturing cost of the semiconductor device due to the increase can be suppressed.
  • the second conductive member to which a part of the plurality of electrodes of the semiconductor chip is connected may be a lead portion.
  • some of the plurality of electrodes of the semiconductor chip connected to the lead portion may be provided on the peripheral edge of the semiconductor chip.
  • the second conductive member may be formed so as to expose a region facing at least two corners on the diagonal of the semiconductor chip.
  • the positioning mark provided on the first conductive member is formed by the second conductive member or the opening formed in the lead portion formed from the second conductive member.
  • the external shape of the semiconductor chip can be optically recognized by an image recognition device or the like to measure each other's position. For this reason, the semiconductor chip and the first conductive member are accurately aligned, and the connection between the electrode of the semiconductor chip and the land of the first conductive member via the bump is reliably performed. be able to.
  • the plurality of electrodes formed on the first surface of the semiconductor chip and the plurality of lands formed on the upper surface of the first conductive member are formed on the plurality of electrodes of the semiconductor chip. They may be electrically connected by bumps.
  • a part of the plurality of electrodes of the semiconductor chip connected to the second conductive member and the remaining part of the plurality of electrodes of the semiconductor chip connected to the first conductive member are mutually connected.
  • the planar shapes may be different.
  • the joining member may be a fine metal wire.
  • the bump may be a stud bump.
  • the connecting stud bonding process and the stud bump forming process can be performed in the same process using the same manufacturing apparatus (wire bonder or bonding machine). For this reason, shortening of the waiting time accompanying the increase in the number of processes, and the kind of manufacturing apparatus required can be reduced.
  • the second conductive member is plate-shaped, and may be disposed at least at a position facing the second surface of the semiconductor chip and at an outer peripheral portion of the first conductive member.
  • the second conductive member may be further extended from the position facing the second surface of the semiconductor chip toward the corner of the first conductive member.
  • the second conductive member may be thermally conductive, and may be fixed to the second surface of the semiconductor chip by a thermally conductive paste-like resin member.
  • the second conductive member may be made of a plate-like metal.
  • the second conductive member may be a heat sink.
  • some of the plurality of electrodes connected to the second conductive member of the semiconductor chip may be arranged in the peripheral portion of the semiconductor chip.
  • some of the plurality of electrodes of the semiconductor chip are power supply or GND electrodes, and the power supply or GND electrode is connected to the first conductive member via the second conductive member. It may be connected.
  • a part of the plurality of electrodes of the semiconductor chip is an electrode for a signal line, and the electrode for the signal line is a first conductive member via a second conductive member. And may be connected.
  • an external terminal is provided on one surface, a land made of a conductive material electrically connected to the semiconductor chip is provided on the other surface, and the external terminal and the land are internally provided.
  • a first conductive member wiring substrate having wiring and vias made of a conductive material formed so as to be connected to each other, a die pad portion for fixing the semiconductor chip, and a semiconductor chip formed on the semiconductor chip
  • a lead portion connected to a part of the plurality of electrodes, a connection portion connected to the first conductive member, a connecting portion connecting the die pad portion, the lead portion, and the connection portion, and the first conductive member
  • Second conductive material provided with an opening for opening a region facing at least two corners located on the diagonal of the semiconductor chip for positioning when connecting the semiconductor chip and the semiconductor chip by flip chip Member (release Plate), a step of fixing the surface opposite to the electrode forming surface of the semiconductor chip on the die pad portion of the second conductive member, and a bump on the remaining portions of the plurality
  • the positioning step, and after the positioning, the bumps formed on the semiconductor chip and the land of the first conductive member are respectively fixed, and the second conductive member is connected to the first conductive member at the connection portion. And a step of connecting the members.
  • a part of the plurality of electrodes of the semiconductor chip is electrically connected to the lead portion of the second conductive member by the thin metal wire, and thus the first wiring board is used. Lands connected to the conductive member via the bumps are not necessary. For this reason, if the electrode of the peripheral part of a semiconductor chip and the 2nd conductive member are connected, it will not disturb the wiring pulled out from the land inside the 1st conductive member, Therefore The 1st conductive member The number of wirings that can be drawn out to the first layer can be increased.
  • the first wiring layer in the first conductive member can be used effectively, and the number of wiring layers in the first conductive member can be increased by securing the wiring path from the electrode of the semiconductor chip.
  • the increase in the manufacturing cost of the semiconductor device due to can be suppressed.
  • the heat radiation plate is provided with an opening that opens a region opposite to the region including at least two corners located diagonally to the semiconductor chip, the semiconductor chip and the wiring substrate can be accurately aligned. The connection between the electrode of the semiconductor chip and the land of the wiring board via the bump can be reliably performed.
  • the step of forming a bump and the step of connecting with a fine metal wire use wire bonding to connect a part of the plurality of electrodes of the semiconductor chip and the lead portion with the fine metal wire.
  • it may be a step of forming stud bumps by joining thin metal wires on the remaining portions of the plurality of electrodes of the semiconductor chip.
  • the lead portion formed by the heat sink is formed at each end after cutting the connecting portion like a lead frame called QFP (quad flat plate package) or QFN (quad flat non-leaded package). It has a structure that is fixed on the wiring board and is electrically connected and fixed, rather than a structure in which the portion is bent and functions as an external terminal.
  • the external terminals in the present invention are provided on the back surface of the wiring board in the same manner as general LGA (Land Grid Array) or BGA, and in this respect, are different from QFP type and QFN type lead frames. Yes.
  • the semiconductor device and the manufacturing method thereof according to the present invention since the first wiring layer of the first conductive member that is the wiring board can be effectively used, the number of wiring layers in the first conductive member is increased. Since manufacturing costs can be reduced, a highly integrated and multifunctional semiconductor device including a semiconductor chip having a plurality of electrodes can be realized.
  • FIG. 1A and 1B show a semiconductor device according to an embodiment of the present invention
  • FIG. 1A is a plan view
  • FIG. 1B is an Ib ⁇ line in FIG. It is sectional drawing in the Ib line.
  • FIG. 2 is a partial plan view showing the shape of the semiconductor device according to one embodiment of the present invention after the heat sink formation process.
  • FIG. 3 is a partial plan view showing the shape of the semiconductor device according to the embodiment of the present invention after the heat sink formation process, which is a modification of FIG.
  • FIG. 4A is a partial plan view showing an arrangement example of electrodes in the semiconductor chip of the semiconductor device according to the embodiment of the present invention.
  • FIG. 1A is a plan view
  • FIG. 1B is an Ib ⁇ line in FIG. It is sectional drawing in the Ib line.
  • FIG. 2 is a partial plan view showing the shape of the semiconductor device according to one embodiment of the present invention after the heat sink formation process.
  • FIG. 3 is a partial plan view showing the shape of the semiconductor
  • FIG. 4B is a partial plan view showing an arrangement example of the electrodes in the semiconductor chip of the semiconductor device according to the first modification of the embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing an assembled state of the semiconductor chip and the heat sink after the wire bonding process in the manufacturing process of the semiconductor device according to the second modification of the embodiment of the present invention.
  • FIGS. 6A and 6B are partial plan views showing the shape of the semiconductor device according to the third modification of the embodiment of the present invention after the heat sink forming step.
  • FIG. 7 is a flowchart showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. 8A and 8B show a conventional semiconductor device, FIG. 8A is a plan view, and FIG.
  • FIG. 8B is a cross-sectional view taken along line VIIIb-VIIIb in FIG. 8A. is there.
  • FIG. 9 is a partial plan view showing an arrangement example of electrodes in a semiconductor chip of a conventional semiconductor device.
  • FIG. 10 is a partial plan view showing a wiring drawing pattern from the land of the first wiring layer in the wiring substrate of the conventional semiconductor device.
  • FIG. 11 is a partial plan view showing a wiring lead-out pattern from the land of the second wiring layer in the wiring board of the conventional semiconductor device.
  • a semiconductor device includes a semiconductor chip 10 having an electrode formation surface on which a plurality of electrodes 11 are formed, and a plurality of solders on the lower surface.
  • a first conductive member in which an external terminal 25 made of a ball is formed and a plurality of lands 22 made of a conductive material such as copper (Cu), nickel (Ni), or gold (Au) are formed on the upper surface.
  • Wiring board 20 As a first conductive member in which an external terminal 25 made of a ball is formed and a plurality of lands 22 made of a conductive material such as copper (Cu), nickel (Ni), or gold (Au) are formed on the upper surface.
  • Wiring board 20 The semiconductor chip 10 is arranged with its electrode formation surface facing the upper surface of the wiring substrate 20.
  • Each land 22 on the upper surface of the wiring substrate 20 and each electrode 11 of the semiconductor chip 10 are made of, for example, a solder material.
  • the bumps 12 are electrically connected.
  • the wiring board 20 has a laminated structure in which an insulating layer and a wiring layer are sequentially laminated on an insulating material 26 made of an insulating resin.
  • a protective film 21 that covers the surface wiring pattern 23 is formed on the surface of the wiring board 20, so that the land 22 and the bump 12 can be connected, so that the formation portions of the lands 22 are exposed.
  • a part of the protective film 21 is opened.
  • external terminal pads 27 that are electrically connected via the wiring pattern 23 and the vias 24 are formed on the lower surface of the wiring substrate 20. On the external terminal pad 27, the external terminal 25 described above is formed.
  • the back surface (surface opposite to the electrode formation surface) of the semiconductor chip 10 is fixed by the die pad portion 30a and the adhesive 33 in the heat dissipation plate 30 as the second conductive member.
  • the heat radiating plate 30 is fixed to each corner of the wiring substrate 20 by an adhesive 32 at a portion different from the back surface of the semiconductor chip 10, that is, at the connection portion 30 c.
  • a part of the electrodes 11 of the semiconductor chip 10 and the heat sink 30 or the lead part 31 formed from the heat sink 30 are electrically connected by a thin metal wire 13.
  • the heat radiating plate 30 is formed with a lead portion 31 at a portion facing the outer peripheral portion of the semiconductor chip 10, leaving the connection portion 30c. Moreover, the lead part 31 is sealed with a resin sealing material 35 as shown in FIG. Note that reference numeral 36 shown in FIG. 2 indicates that each of the lead portions 31 is separated from the heat dissipation plate 30 by cutting the connecting portion 30d that connects the die pad portion 30a, the lead portion 31, and the connection portion 30c in the heat dissipation plate 30 after resin sealing. It is a connection part cutting line to shape. In FIG.
  • the center line of the X axis and the Y axis shows a quarter of the entire heat dissipation plate 30, but the heat dissipation of each lead portion 31, the connecting portion 30 d, etc.
  • the pattern inside the plate 30 is not necessarily limited to a shape symmetric with respect to the X axis and the Y axis.
  • the heat sink 30 is provided with a plurality of openings 30b when the semiconductor chip 10 fixed to the heat sink 30 is flip-chip bonded to the wiring board 20.
  • the opening 30b is formed so as to expose a positioning mark on the wiring substrate 20 and a region facing at least two corners on the diagonal of the semiconductor chip 10.
  • the opening 30b for exposing the positioning mark and the opening 30b for exposing the corner of the semiconductor chip 10 are provided independently.
  • the openings 30b may be connected to each other to form one opening 30b.
  • connecting portion 30d various modifications are possible including the shape shown in FIG. 3 in which the cutting length on the connecting portion cutting line 36 in FIG. 2 is shortened.
  • FIG. 4A shows the arrangement of the electrodes of the semiconductor chip according to this embodiment.
  • the electrode 11a connected by the fine metal wire is different from the electrode 11 connected to the bump 12, and the electrode 11 for the bump is formed.
  • the electrode 11a for the fine metal wire is formed by changing the planar shape of the electrode 11 in the peripheral portion of the semiconductor chip 10 before being processed.
  • the electrode 11a connected by the metal thin wire removes the protective film 21 on it, and each electrode 11a is exposed.
  • the wiring from the electrode 11a for the outermost row of the plurality of electrodes 11 of the semiconductor chip 10 is connected to the wiring substrate 20 via the lead portion 31, the bump 12b, and the land 22a. It is the first layer and can be drawn out to the outer region below the semiconductor chip 10. For this reason, the wiring can be drawn out to the wiring substrate 20 through the bumps 12 and 12b up to the inner electrode 11 for one row in the semiconductor chip 10. As a result, since the first wiring layer of the wiring board 20 can be used effectively, the manufacturing cost due to the increase in the number of wiring layers in the wiring board 20 can be suppressed.
  • the planar shape of the metal thin wire electrode 11a and the bump electrode 11 is different, misrecognition at the time of selecting the metal thin wire electrode 11a and the bump electrode 11 in the wire bonding step. Can be prevented. Furthermore, the electrode 11a for fine metal wires can be changed to a planar shape more suitable for wire connection, and the bonding with the fine metal wires can be made stronger. In addition, it is not essential that the planar shape of the electrode 11a for fine metal wires is different from the shape of the electrode 11 for bumps. Among the electrodes 11 for bumps, a part of the outermost electrode 11 is for fine metal wires. You may use for this electrode 11a.
  • FIG. 4B shows a modification of the electrode arrangement in the semiconductor chip 10. As shown in FIG. 4B, a part of the electrode 11 provided on the outermost periphery of the semiconductor chip 10 may be connected to the wiring substrate 20 via the bumps 12 as in the prior art.
  • the lead portion 31 is electrically connected by connecting with the lead portion 31 and a thin metal wire. Acts as a shield. Therefore, it is effective to select a power supply or GND electrode from the plurality of electrodes 11 and connect the fine metal wires.
  • a part of the lead portion 37 and the heat radiating plate 30 are electrically connected via any conductive member in the completed semiconductor device, so that the heat radiating plate 30 is also connected. The role of shielding effect can be given electrically.
  • stud bumps 12a are formed by a wire bonding process. May be. If it does in this way, shortening of the waiting time accompanying the increase in the number of processes and the kind of manufacturing apparatus required can be reduced.
  • the shape of the lead portion 31 may be partially connected or extended.
  • Such deformation of the lead is also limited by the potential of the electrode 11a of the semiconductor chip to be connected to the wire, but in this way, a plurality of wirings of the power supply or GND can be combined into several at the lead part 31, The positions of the wirings can be switched without crossing the wires by changing the length of the wires by distributing the wires in reverse.
  • the degree of freedom in wiring design is increased, the electrical characteristics of the package such as potential stabilization can be improved.
  • the wiring board 20 is formed. Specifically, as shown in FIG. 1 (b), an external terminal 25 is provided at the lower end, and a land 22 made of a conductive material whose upper end is electrically connected to the electrode 11 of the semiconductor chip 10; A wiring board 20 having a wiring layer 28 made of a conductive material and vias 24 formed so as to connect the external terminals 25 and the lands 22 is formed.
  • a die pad portion 30a for fixing the semiconductor chip 10 a lead portion 31 connected to the plurality of electrodes 11a formed on the semiconductor chip 10, and a connection portion connected to the wiring board 20 are used.
  • the diagonal of the semiconductor chip 10 for positioning when connecting the wiring board 20 and the semiconductor chip 10 by flip chip, 30c, the connecting part 30d for connecting the die pad part 30a, the lead part 31 and the connecting part 30c A heat radiating plate 30 made of a conductive material provided with an opening 30b that opens a region facing at least two corners positioned above is formed. That is, as shown in FIG.
  • a metal plate made of 42 alloy or copper alloy is pressed and punched or etched to form a die pad portion 30a, a plurality of lead portions 31, an opening portion 30b, and a connection portion 30c.
  • the heat sink 30 which has the connection part 30d is formed.
  • a desired integrated circuit or the like is formed on a semiconductor wafer made of, for example, silicon (Si), and the upper surface (electrode formation surface) is shown in FIG. 4 (a) or FIG. 4 (b).
  • a plurality of electrodes 11 and 11a are formed.
  • the order of forming the wiring board forming process P1, the heat sink forming process P2, and the semiconductor chip forming process P3 is not particularly limited.
  • the surface opposite to the electrode forming surface of the semiconductor chip 10 is opposed to the die pad portion 30a of the heat sink 30, and the semiconductor chip 10 is bonded onto the die pad portion 30a by the adhesive 33. Stick. At this time, at least two opposing corners of the semiconductor chip 10 can be confirmed through the opening 30 b provided in the heat sink 30.
  • the electrode 11a of the semiconductor chip and the lead portion 31 of the heat sink 30 are connected by a thin metal wire (wire) 13 made of, for example, gold (Au).
  • wire 13 made of, for example, gold (Au).
  • bumps 12 made of, for example, a solder material are formed on each electrode 11 of the semiconductor chip 10.
  • a stud bump 12a may be formed as the bump 12 for performing the above.
  • each electrode 11 of the semiconductor chip 10 fixed to the heat sink 30 is opposed to each land 22 of the prepared wiring board 20 so that the heat sink is placed on the wiring board 20.
  • 30 is fixed by an adhesive 32 or a bump 12b.
  • a positioning mark (not shown) provided on the heat sink 30 can be confirmed through the opening 30 b provided on the heat sink 30.
  • the resin sealing material 35 is sealed so as to cover the lead portion 31 in the heat sink 30.
  • the connecting part 30d for connecting the die pad part 30a, the lead part 31, and the connecting part 30c is cut along the connecting part cutting line 36. Thereby, the semiconductor device shown in FIG. 1 can be obtained.
  • the semiconductor device includes a wiring board 20 having a laminated structure, and a heat dissipation plate 30 having a lead portion 31, and is flipped.
  • this embodiment can be similarly implemented even if the external terminal 25 is an LGA or the like that does not use solder balls.
  • the number of semiconductor chips 10 mounted on the semiconductor device is not limited to one, and a plurality of semiconductor chips 10 may be mounted on the upper surface of the wiring board 20.
  • the semiconductor device and the manufacturing method thereof according to the present invention can effectively use the first wiring layer of the first conductive member that is the wiring substrate, the manufacturing cost due to the increase in the number of wiring layers in the wiring substrate can be suppressed. It is useful for a semiconductor device or the like in which a heat sink is provided on the surface opposite to the mounting surface of the semiconductor chip.

Abstract

　半導体装置は、第１の面と該第１の面の反対側の面を第２の面とする半導体チップ（１０）と、上面に複数のランド（２２）を有する第１の導電性部材（２０）と、第２の導電性部材（３０）とを備えている。半導体チップ（１０）は、第１の面に複数の電極（１１、１１ａ）が形成されており、第２の面と対向して第２の導電性部材（３０）が配置され、半導体チップ（１０）の第１の面の複数の電極の一部（１１ａ）は、接合部材（１３）によって第２の導電性部材（３０）と電気的に接続されている。半導体チップ（１０）の第１の面の複数の電極の残部（１１）の少なくとも一部は、第１の導電性部材（２０）の複数のランド（２２）の一部と電気的に接続されている。第１の導電性部材（２０）の複数のランド（２２）の残部の少なくとも一部（２２ａ）は、第２の導電性部材（３０）と電気的に接続されている。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、配線基板上にフリップチップ実装されると共に、半導体チップの実装面と反対側の面上に放熱板が設けられる半導体装置及びその製造方法に関する。
　近年の電子機器の小型化及び多機能化に伴い、半導体素子も高集積化及び多機能化が進展し、電極数と消費電力とが共に増加してきている。このため、半導体装置も半導体チップの多数の電極と接続可能なフリップチップタイプのＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）で、さらに放熱性を高めるために放熱板を備えた半導体装置が使用される機会が多くなっている。
　以下、従来の半導体装置について図８～図１１を参照しながら説明する。
　図８（ａ）及び図８（ｂ）に示すように、配線基板１２０には、複数の電極１１１が形成された電極形成面を有する半導体チップ１１０が、その電極形成面を配線基板１２０の上面と対向して配置され、それぞれバンプ（半田バンプ等）１１２を介して配線基板１２０上の各ランド１２２と電気的に接続されている。配線基板１２０の下面には、プリント基板等に半導体装置を接続する外部端子１２５として複数の半田ボールが接合されている。
　配線基板１２０は、絶縁性樹脂よりなる絶縁材１２６の上に絶縁層と配線層とが順次積層された積層構造を持つ。配線基板１２０の表面には、表層の配線パターン１２３を被覆する保護膜１２１が形成されており、ランド１２２とバンプ１１２との接続を可能とするため、各ランド１２２の形成部分が露出するように、該保護膜１２１の一部が開口されている。また、配線基板１２０の下面には、配線パターン１２３とビア１２４とを介して電気的に接続された外部端子パッド１２７が形成されている。外部端子パッド１２７の上には上述した外部端子（半田ボール）１２５が形成されている。
　半導体チップ１１０の電極形成面と反対側の面には、放熱板１３０が固着され、半導体装置の最上面を構成している。
　図９に半導体チップの電極の一般的な配置例を示す。
　電極形成面に複数の電極を有する半導体チップ１１０は、各電極１１１が格子状に配列されている。近年、チップサイズと電極数との関係から、各電極１１１のサイズが小さくなると共に、電極１１１同士の間隔もますます小さくなっている。半導体チップ１１０の各電極１１１に対応する位置にランド１２２を持つ配線基板１２０においても、各ランド１２２から配線パターン１２３を引き出すには、配線基板１２０の製造時に、配線導体形成技術における最小の配線幅及び最小の配線間隔を採用して対応することが必要となる。
　なお、図９に示す符号１１１ｂは、再配線工程において、バンプ１１２が形成される電極１１１にまで配線が引き出される前の半導体チップ１１０の電極を表している。各電極１１１ｂは、半導体チップ形成工程の後は、保護膜１２１によって覆われる。
　次に、従来の配線基板における一般的な配線パターンの引き出し例を図１０及び図１１に示す。図１０に配線基板における１層目の配線パターンを示す。ここで、図１０に示す領域は、図８の領域Ｃと対応している。図１０に示すように、配線形成上の制約から、隣り合うランド１２２同士の隙間に配置可能な配線１２３が１本までであるとした場合、１層目の配線層によって引き出すことができるランド１２２は、１列目と、その内側のいずれか１つのランド１２２のみである。残りのランド１２２は、ビア１２４を経由して２層目から下の配線層によって引き出されることになる。
　図１１に配線基板における２層目の配線パターンを示す。外側から５列目までのランド１２２が１層目と２層目との配線層によって引き出すことができており、より内側のランド１２２ａは３層目から下の配線層によって配線が引き出されることになる。近年の半導体チップの多電極化に対応するには、上述したように、より多層の配線基板１２０が必要とされる。
特許第４１９０６０２号公報 特開２００９－１６４２９４号公報
　しかしながら、配線基板における配線層数の増加は、高価な配線基板を使用することとなることから、半導体装置のコストアップをもたらす。この原因として、上述したように、１層目の配線層で、配線基板の周縁部に配置された各ランドがより内側のランドからの配線の引き出しの妨げになっていることが挙げられる。また、内側のランドであっても、１層目の配線層に引き出す必要がある場合は、一旦下層の配線層に迂回し、周縁部のランドが形成されていない領域で再び１層目に引き上げて配線する必要がある。このようにすると、配線経路が長くなったり、複数のビアを経由することによりインピーダンスの変動等の電気的特性が悪化したりするという問題がある。
　前記に鑑み、本発明は、配線基板における配線層数の増加による半導体装置の製造コストの増大を抑え、且つ複数の電極を有する半導体チップを搭載した高集積及び多機能の半導体装置を実現できるようにすることを目的とする。
　なお、通常、半導体チップの電極は、低インダクタンスを求めるため、半導体チップの周縁部に、電源及びグランド（ＧＮＤ）用の電極が配置されている場合が多い。この場合、電源及びＧＮＤは信号配線とは異なり、個々に配線により引き出す必要がなく、内層の電源及びＧＮＤプレーンに、いずれかの位置にあるビアによって接続させればよい場合が多い。従って、配線基板における半導体チップとの対向領域を除く領域ではスペースが余っているものの、余ったスペースを有効に使えない。
　前記の目的を達成するため、本発明は、半導体装置を、半導体チップに設けられる放熱板の一部と半導体チップの一部の電極とを電気的に接続する構成とする。
　具体的に、本発明に係る半導体装置は、第１の面と該第１の面の反対側の面を第２の面とする半導体チップと、上面に複数のランドを有する第１の導電性部材（配線基板）と、第２の導電性部材（放熱板）とを備え、半導体チップは、第１の面に複数の電極が形成されており、第２の面と対向して第２の導電性部材が配置され、半導体チップの第１の面の複数の電極の一部は、接合部材によって第２の導電性部材と電気的に接続され、半導体チップの第１の面の複数の電極の残部の少なくとも一部は、第１の導電性部材の複数のランドの一部と電気的に接続され、第１の導電性部材の複数のランドの残部の少なくとも一部は、第２の導電性部材と電気的に接続されている。
　本発明の半導体装置によると、半導体チップの複数の電極の一部は、接合部材によって第２の導電性部材の一部と電気的に接続されているため、通常、配線基板等である第１の導電性部材の上にバンプを介して接続されるランドを削減できる。このため、半導体チップの周縁部の電極と第２の導電性部材とを接続すれば、第１の導電性部材の内側のランドから引き出される配線を妨げることがなくなるので、該第１の導電性部材の１層目に引き出すことができる配線の数を増やすことができる。従って、第１の配線部材における１層目の配線層を有効に利用することができ、半導体チップの電極からの配線経路を確保することにより、該第１の配線部材の配線層の層数の増加による半導体装置の製造コストの増大を抑えることができる。
　本発明の半導体装置において、半導体チップの複数の電極の一部が接続される第２の導電性部材は、リード部であってもよい。
　この場合において、リード部と接続される半導体チップの複数の電極の一部は、半導体チップの周縁部に設けられていてもよい。
　このようにすると、半導体チップの内側の電極からの配線を第１の導電性部材の１層目に引き出すことがより容易となる。
　本発明の半導体装置において、第２の導電性部材は、半導体チップの対角上にある少なくとも２つの角部と対向する領域を露出するように形成されていてもよい。
　このようにすると、第２の導電性部材又は該第２の導電性部材から成形されたリード部に形成された開口部により、第１の導電性部材の上に設けられた位置決め用のマークと、半導体チップの外形とを画像認識装置等で光学的に認識して、互いの位置を測定することができる。このため、半導体チップと第１の導電性部材とを正確に位置合わせして、半導体チップの電極と第１の導電性部材のランドとの間の、バンプを介しての接続を確実に実施することができる。
　本発明の半導体装置において、半導体チップの第１の面に形成された複数の電極と第１の導電性部材の上面に形成された複数のランドとは、半導体チップの複数の電極上に形成されたバンプによって電気的に接続されていてもよい。
　本発明の半導体装置において、第２の導電性部材と接続される半導体チップの複数の電極の一部と、第１の導電性部材と接続される半導体チップの複数の電極の残部とは、互いの平面形状が異なっていてもよい。
　このようにすると、製造工程においてバンプ用と金属細線用の電極を選択する際の誤認識を防止することができると共に、金属細線用の電極は、よりワイヤ接続に適した形状に変更できるため、金属細線による接続をより強固にすることができる。
　本発明の半導体装置において、接合部材は金属細線であってもよい。
　また、本発明の半導体装置において、バンプは、スタッドバンプであってもよい。
　このように、半導体チップの各電極上にスタッドバンプを設けることにより、半導体チップの他の電極と第２の導電性部材又は該第２の導電性部材から成形されたリード部とを接合部材によって接続するスタッドボンディング工程とスタッドバンプ形成工程とを同一の製造装置（ワイヤボンダ又はボンディングマシン）を用いて同一工程で行える。このため、工程数の増加に伴う待機時間の短縮、及び必要とされる製造装置の種類を減らすことができる。
　本発明の半導体装置において、第２の導電性部材は板状であり、少なくとも半導体チップの第２の面と対向する位置、及び第１の導電性部材の外周部に配置されていてもよい。
　この場合に、第２の導電性部材は、さらに半導体チップの第２の面と対向する位置から第１の導電性部材の角部に向けて延伸して配置されていてもよい。
　本発明の半導体装置において、第２の導電性部材は熱伝導性を有し、熱伝導性ペースト状樹脂部材によって半導体チップの第２の面と固着されていてもよい。
　本発明の半導体装置において、第２の導電性部材は、板状の金属からなっていてもよい。
　また、本発明の半導体装置において、第２の導電性部材は放熱板であってもよい。
　本発明の半導体装置において、半導体チップの第２の導電性部材と接続される複数の電極の一部は、半導体チップの周辺部に配置されていてもよい。
　本発明の半導体装置において、半導体チップの複数の電極の一部は、電源又はＧＮＤ用の電極であり、電源又はＧＮＤ用の電極は第２の導電性部材を介して第１の導電性部材と接続されていてもよい。
　また、本発明の半導体装置において、半導体チップの複数の電極の一部は、信号線用の電極であり、信号線用の電極は、第２の導電性部材を介して第１の導電性部材と接続されていてもよい。
　本発明に係る半導体装置の製造方法は、一の面に外部端子が設けられ、半導体チップと電気的に接続される導電性材料よりなるランドが他の面に設けられ、内部に外部端子とランドとが接続するように形成された導電性材料よりなる配線及びビアとを有する第１の導電性部材（配線基板）を形成する工程と、半導体チップを固着するダイパッド部と、半導体チップに形成された複数の電極の一部と接続されるリード部と、第１の導電性部材と接続する接続部と、ダイパッド部とリード部と接続部とを連結する連結部と、第１の導電性部材と半導体チップとをフリップチップにより接続する際の位置決めを行うための、半導体チップの対角上に位置する少なくとも２つの角部と対向する領域を開口する開口部とを設けた第２の導電性部材（放熱板）を形成する工程と、半導体チップの電極形成面と反対側の面を第２の導電性部材のダイパッド部の上に固着する工程と、半導体チップにおける複数の電極の残部の上にそれぞれバンプを形成する工程と、半導体チップが固着された後に、半導体チップの複数の電極の一部と第２の導電性部材のリード部とを金属細線により接続する工程と、バンプが形成され且つリード部が金属細線により接続された後に、半導体チップの電極形成面を第１の導電性部材と対向させ、第２の導電性部材に設けられた開口部を通して半導体チップと第１の導電性部材とを位置決めする工程と、位置決めされた後に、半導体チップに形成されたバンプと第１の導電性部材のランドとをそれぞれ固着すると共に、第２の導電性部材を接続部において第１の導電性部材と接続する工程とを備えている。
　本発明の半導体装置の製造方法によると、半導体チップの複数の電極の一部は、金属細線によって、第２の導電性部材のリード部と電気的に接続するため、配線基板である第１の導電性部材の上にバンプを介して接続されるランドが不要となる。このため、半導体チップの周縁部の電極と第２の導電性部材とを接続すれば、第１の導電性部材の内側のランドから引き出される配線を妨げることがなくなるので、第１の導電性部材の１層目に引き出すことができる配線の数を増やすことができる。従って、第１の導電性部材における１層目の配線層を有効に利用することができ、半導体チップの電極からの配線経路を確保することにより、第１の導電性部材の配線層数の増加による半導体装置の製造コストの増大を抑えることができる。
　また、半導体チップの対角上に位置する少なくとも２つの角部を含む領域と対向する領域を開口する開口部を放熱板に設けたことにより、半導体チップと配線基板とを正確に位置合わせできるため、半導体チップの電極と配線基板のランドとの間のバンプを介しての接続を確実に行うことができる。
　本発明の半導体装置の製造方法において、バンプを形成する工程及び金属細線により接続する工程は、ワイヤボンディング法を用いて、半導体チップの複数の電極の一部とリード部とを金属細線により接続すると共に、半導体チップの複数の電極の残部の上に、金属細線を接合することにより、それぞれスタッドバンプを形成する一の工程であってもよい。
　このようにすると、工程数の増加に伴う待機時間の短縮、及び必要とされる製造装置の種類を減らすことができる。
　ここで、放熱板により成形されるリード部は、ＱＦＰ（ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）又はＱＦＮ（ｑｕａｄ ｆｌａｔ ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）等と呼ばれているリードフレームのように、連結部を切除した後、各端部を曲げられて外部端子として機能する構造ではなく、配線基板の上に固定され且つ電気的接続されて固着される構造を持つ。また、本発明における外部端子は、一般のＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）又はＢＧＡ等と同様に、配線基板の裏面に設けられており、この点で、ＱＦＰ型及びＱＦＮ型のリードフレームとは異なっている。
　本発明に係る半導体装置及びその製造方法によると、配線基板である第１の導電性部材の１層目の配線層を有効に利用できるため、第１の導電性部材における配線層数の増加による製造コストを抑えることができるので、複数の電極を有する半導体チップを搭載した高集積及び多機能の半導体装置を実現することができる。
図１（ａ）及び図１（ｂ）は本発明の一実施形態に係る半導体装置を示し、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＩｂ－Ｉｂ線における断面図である。 図２は本発明の一実施形態に係る半導体装置における放熱板の形成工程後の形状を示す部分的な平面図である。 図３は本発明の一実施形態に係る半導体装置における放熱板の形成工程後の形状を示す部分的な平面図であり、図２の一変形例である。 図４（ａ）は本発明の一実施形態に係る半導体装置の半導体チップにおける電極の配置例を示す部分的な平面図である。図４（ｂ）は本発明の一実施形態の第１変形例に係る半導体装置の半導体チップにおける電極の配置例を示す部分的な平面図である。 図５は本発明の一実施形態の第２変形例に係る半導体装置の製造工程におけるワイヤボンディング工程後の半導体チップと放熱板との組立て状態を示す断面図である。 図６（ａ）及び図６（ｂ）は本発明の一実施形態の第３変形例に係る半導体装置の放熱板の形成工程後の形状を示す部分的な平面図である。 図７は本発明の一実施形態に係る半導体装置の製造方法を示すフロー図である。 図８（ａ）及び図８（ｂ）は従来の半導体装置を示し、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）のVIIIｂ－VIIIｂ線における断面図である。 図９は従来の半導体装置の半導体チップにおける電極の配置例を示す部分的な平面図である。 図１０は従来の半導体装置の配線基板における１層目の配線層のランドからの配線引き出しパターンを示す部分的な平面図である。 図１１は従来の半導体装置の配線基板における２層目の配線層のランドからの配線引き出しパターンを示す部分的な平面図である。
　（一実施形態）
　本発明の一実施形態に係る半導体装置について図１及び図２を参照しながら説明する。
　まず、図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る半導体装置は、複数の電極１１が形成された電極形成面を有する半導体チップ１０と、下面に複数の半田ボールよりなる外部端子２５が形成され、上面に導電性材料、例えば銅（Ｃｕ）、ニッケル（Ｎｉ）又は金（Ａｕ）等よりなる複数のランド２２が形成された、第１の導電性部材としての配線基板２０とを有している。半導体チップ１０は、その電極形成面を配線基板２０の上面と対向して配置されており、配線基板２０の上面の各ランド２２と半導体チップ１０の各電極１１とは、それぞれが例えば半田材よりなるバンプ１２を介して電気的に接続されている。
　配線基板２０は、絶縁性樹脂よりなる絶縁材２６の上に絶縁層と配線層とが順次積層された積層構造として構成されている。配線基板２０の表面には、表層の配線パターン２３を被覆する保護膜２１が形成されており、ランド２２とバンプ１２との接続を可能とするため、各ランド２２の形成部分がそれぞれ露出するように、該保護膜２１の一部が開口されている。また、配線基板２０の下面には、配線パターン２３とビア２４とを介して電気的に接続された外部端子パッド２７が形成されている。外部端子パッド２７の上には上述した外部端子２５が形成されている。
　半導体チップ１０は、その裏面（電極形成面の反対側の面）が、第２の導電性部材としての放熱板３０におけるダイパッド部３０ａと接着材３３によって固着されている。放熱板３０は、半導体チップ１０の裏面と異なる部位、すなわち接続部３０ｃにおいて配線基板２０の各角部と接着材３２により固着されている。ここで、半導体チップ１０の一部の電極１１と放熱板３０又は該放熱板３０から成形されたリード部３１とは、金属細線１３によって電気的に接続されている。
　図２に示すように、放熱板３０には、半導体チップ１０の外周部と対向する部分に、接続部３０ｃを残してリード部３１が形成されている。また、リード部３１は、図１（ａ）に示すように、樹脂封止材３５によって封止されている。なお、図２に示す符号３６は、樹脂封止後に放熱板３０におけるダイパッド部３０ａとリード部３１と接続部３０ｃとを連結する連結部３０ｄを切断して、放熱板３０から各リード部３１を成形する連結部切断線である。なお、図２は、煩雑さを避けるため、Ｘ軸及びＹ軸の中心線によって、放熱板３０の全体の４分の１を図示しているが、各リード部３１及び連結部３０ｄ等の放熱板３０の内部のパターンは、必ずしもＸ軸及びＹ軸に対して対称な形状に限定されない。
　放熱板３０には、配線基板２０に対して放熱板３０に固着された半導体チップ１０をフリップチップ接合する際の複数の開口部３０ｂが設けられている。開口部３０ｂは、配線基板２０上の位置決め用のマークと、半導体チップ１０の対角上にある少なくとも２つの角部と対向する領域とをそれぞれ露出するように形成されている。
　なお、図２には、位置決め用のマークを露出する開口部３０ｂと、半導体チップ１０の角部を露出する開口部３０ｂとをそれぞれ独立して設けているが、これに限られず、これら２つの開口部３０ｂを互いに連結して１つの開口部３０ｂとしてもよい。
　また、連結部３０ｄに関しては、図２の連結部切断線３６上における切断長さを短くした図３に示す形状を含め、種々の変更が可能である。
　図４（ａ）に本実施形態に係る半導体チップの電極の配置を示す。図４（ａ）に示すように、半導体チップ１０の電極形成面において、金属細線により接続される電極１１ａは、バンプ１２と接続される電極１１とは異なり、該バンプ用の電極１１が形成される前の半導体チップ１０の周縁部であって、該電極１１の平面形状を変えて金属細線用の電極１１ａとしている。なお、金属細線によって接続される電極１１ａは、その上の保護膜２１が除去されて、各電極１１ａが露出している。
　このように、本実施形態によると、半導体チップ１０の複数の電極１１のうち最外周の１列分の電極１１ａからの配線を、リード部３１、バンプ１２ｂ及びランド２２ａを介して配線基板２０の１層目であって、半導体チップ１０の下の外側の領域に引き出すことができる。このため、半導体チップ１０における内側の１列分の電極１１まで、バンプ１２、１２ｂを介して配線基板２０に配線を引き出すことができる。その結果、配線基板２０の１層目の配線層を有効に利用することができるので、配線基板２０における配線層数の増加による製造コストを抑えることができる。
　また、金属細線用の電極１１ａとバンプ用の電極１１との平面形状が異なっていることにより、ワイヤボンディング工程において金属細線用の電極１１ａとバンプ用の電極１１とを選別する際の誤認識を防止することができる。さらには、金属細線用の電極１１ａは、よりワイヤ接続に適した平面形状に変更して、金属細線との接合をより強固にすることができる。なお、金属細線用の電極１１ａの平面形状をバンプ用の電極１１の形状と異なる構成にすることは必須ではなく、バンプ用の電極１１のうち、最外周の電極１１の一部を金属細線用の電極１１ａに用いてもよい。
　（第１変形例）
　図４（ｂ）に半導体チップ１０における電極の配置の一変形例を示す。図４（ｂ）に示すように、半導体チップ１０の最外周に設ける電極１１の一部を、従来のように、バンプ１２を介して配線基板２０と接続させてもよい。
　配線基板２０において、隣り合うランド２２同士の間の配線を１本とする制約では、半導体チップ１０の最外周の電極１１の半分を金属細線によって接続することにより、図４（ａ）の場合と同様に、内側の１列分の電極１１まで、バンプ１２を介して配線基板２０により配線を引き出すことができることが分かっている。特に、低インダクタンスを求めて、半導体チップ１０の最外周に電源又はグランド（ＧＮＤ）用の電極が配置されている場合は、リード部３１と金属細線とによって接続することにより、リード部３１が電気的シールドの役割を果たす。従って、複数の電極１１から電源又はＧＮＤ用の電極を選択して金属細線を接続することは有効である。なお、本実施形態においては、完成した半導体装置内のいずれかの導電性部材を介して、リード部３７の一部と放熱板３０とを電気的に接続させることにより、該放熱板３０にも電気的にシールド効果の役割を与えることができる。
　（第２変形例）
　また、本実施形態の第２変形例として、図５に示すように、半導体チップ１０の各電極１１の上に形成するボール状のバンプ１２に代えて、ワイヤボンディング工程によるスタッドバンプ１２ａを形成してもよい。このようにすると、工程数の増加に伴う待機時間の短縮及び必要とされる製造装置の種類を減らすことができる。
　（第３変形例）
　また、本実施形態の第３変形例として、図６（ａ）及び（ｂ）に示すように、リード部３１の形状は、部分的に連結したり、延長したりしてもよい。このようなリードの変形は、ワイヤ接続する半導体チップの電極１１ａの電位にも制約を受けはするものの、このようにすると、電源又はＧＮＤの複数の配線をリード部３１で数本にまとめたり、逆に分配したりして、ワイヤの長さを変えることによりワイヤを交差させることなく、配線の位置を入れ替えることができる。このように、配線設計の自由度が増すため、電位の安定などパッケージの電気特性を向上させることもできる。
　（半導体装置の製造方法）
　以下、本発明の一実施形態に係る半導体装置の製造方法について図７を用いて説明する。
　図７に示すように、まず、配線基板形成工程Ｐ１において、配線基板２０を形成する。具体的には、図１（ｂ）に示すように、下端に外部端子２５が設けられ、上端が半導体チップ１０の電極１１と電気的に接続される導電性材料よりなるランド２２と、内部に外部端子２５とランド２２とが接続するように形成された導電性材料よりなる配線層２８とビア２４とを有する配線基板２０を形成する。
　次に、放熱板形成工程Ｐ２において、半導体チップ１０を固着するダイパッド部３０ａと、半導体チップ１０に形成された複数の電極１１ａと接続されるリード部３１と、配線基板２０と接続される接続部３０ｃと、ダイパッド部３０ａ、リード部３１及び接続部３０ｃを連結する連結部３０ｄと、配線基板２０と半導体チップ１０とをフリップチップにより接続する際の位置決めを行うための、半導体チップ１０の対角上に位置する少なくとも２つの角部と対向する領域を開口する開口部３０ｂとを設けた導電性材料よりなる放熱板３０を形成する。すなわち、図２に示すように、例えば４２アロイ又は銅合金等よりなる金属板に対して、プレス及び打ち抜き又はエッチングを行って、ダイパッド部３０ａ、複数のリード部３１、開口部３０ｂ、接続部３０ｃ及び連結部３０ｄを有する放熱板３０を形成する。
　次に、半導体チップ形成工程Ｐ３において、例えばシリコン（Ｓｉ）よりなる半導体ウェハに所望の集積回路等を形成し、その上面（電極形成面）に図４（ａ）又は図４（ｂ）に示す複数の電極１１及び１１ａを形成する。
　なお、本実施形態においては、配線基板形成工程Ｐ１、放熱板形成工程Ｐ２及び半導体チップ形成工程Ｐ３の形成順序は特に問われない。
　次に、半導体チップ搭載工程Ｐ４において、半導体チップ１０における電極形成面と反対側の面を放熱板３０のダイパッド部３０ａと対向させて、該ダイパッド部３０ａの上に半導体チップ１０を接着材３３によって固着する。このとき、放熱板３０に設けた開口部３０ｂを通して、半導体チップ１０の少なくとも対向する２つの角部を確認することができる。
　次に、ワイヤボンディング工程Ｐ５において、半導体チップの電極１１ａと放熱板３０のリード部３１とを、例えば金（Ａｕ）よりなる金属細線（ワイヤ）１３によって接続する。この工程の後又はこの工程の前に、半導体チップ１０の各電極１１の上に、例えば半田材よりなるバンプ１２を形成する。
　なお、図５に示すように、ワイヤボンディング工程Ｐ５において、半導体チップ１０の電極１１ａとリード部３１とを金属細線１３により接続する際に、半導体チップ１０と配線基板２０との間の電気的接続を行うバンプ１２として、スタッドバンプ１２ａを形成してもよい。
　次に、配線基板固着工程Ｐ６において、放熱板３０に固着された半導体チップ１０の各電極１１を、用意された配線基板２０の各ランド２２と対向させて、該配線基板２０の上に放熱板３０を接着材３２又はバンプ１２ｂによって固着する。このとき、放熱板３０に設けた開口部３０ｂを通して、放熱板３０に設けられた位置決め用のマーク（図示せず）を確認することができる。
　次に、封止樹脂成形工程Ｐ７において、樹脂封止材３５によって、放熱板３０におけるリード部３１を覆うように封止する。
　次に、放熱板連結部切断工程Ｐ８において、ダイパッド部３０ａ、リード部３１及び接続部３０ｃを連結する連結部３０ｄを連結部切断線３６に沿って切断する。これにより、図１に示す半導体装置を得ることができる。
　（半導体装置の製造方法の一変形例）
　金属細線１３によって接続される半導体チップ１０の電極１１ａが、同一電位のみであった場合は、金属細線１３と接続されるリード部３１と放熱板３０とを接続することから、放熱板連結部切断工程Ｐ８と、それに付随して封止樹脂成形工程Ｐ７とを省略することができる。
　以上のように、本実施形態及びその変形例においては、配線基板２０の１層目の配線層２８を有効に利用して、半導体チップ１０の外側の電極１１ａからの配線経路を確保することができる。これにより、配線基板２０の配線層２８の増加による半導体装置の製造コストの増大を抑えることができると共に、複数の電極が形成された電極形成面を有する半導体チップ１０を搭載した、高集積且つ多機能の半導体装置を得ることができる。
　なお、本実施形態及びその変形例においては、半導体装置をＢＧＡタイプとする構成について説明したが、積層構造を持つ配線基板２０、及びリード部３１を有する放熱板３０とを有し、且つ、フリップチップタイプの半導体装置であれば、外部端子２５として半田ボールを用いないＬＧＡ等であっても、本実施形態は同様に実施可能である。
　また、半導体装置に搭載される半導体チップ１０は１つに限られず、複数の半導体チップ１０を配線基板２０の上面に搭載してもよい。
　また、本実施形態は、上述した一実施形態に限定されず、本発明の技術的思想の範囲内において種々の変更が可能であることはいうまでもない。
　本発明に係る半導体装置及びその製造方法は、配線基板である第１の導電性部材の１層目の配線層を有効に利用できるため、配線基板における配線層数の増加による製造コストを抑えることができ、半導体チップの実装面と反対側の面上に放熱板が設けられた半導体装置等に有用である。
１０　　半導体チップ
１１　　電極
１１ａ　電極
１２　　バンプ
１２ａ　スタッドバンプ
１２ｂ　チップ直下の領域以外のバンプ
１３　　金属細線
２０　　配線基板（第１の導電性部材）
２１　　護膜
２２　　ランド
２２ａ　チップ直下の領域以外のランド
２３　　配線パターン
２４　　ビア
２５　　外部端子
２６　　絶縁材
２７　　外部端子パッド
２８　　配線層
３０　　放熱板（第２の導電性部材）
３０ａ　ダイパッド部
３０ｂ　開口部
３０ｃ　接続部
３０ｄ　連結部
３１　　リード部
３２　　接着材
３３　　接着材
３５　　樹脂封止材
３６　　連結部切断線

Claims (19)

  1. 　第１の面と該第１の面の反対側の面を第２の面とする半導体チップと、
    　上面に複数のランドを有する第１の導電性部材と、
    　第２の導電性部材とを備え、
    　前記半導体チップは、前記第１の面に複数の電極が形成されており、
    　前記第２の面と対向して前記第２の導電性部材が配置され、
    　前記半導体チップの前記第１の面の前記複数の電極の一部は、接合部材によって前記第２の導電性部材と電気的に接続され、
    　前記半導体チップの第１の面の前記複数の電極の残部の少なくとも一部は、前記第１の導電性部材の複数のランドの一部と電気的に接続され、
    　前記第１の導電性部材の複数のランドの残部の少なくとも一部は、前記第２の導電性部材と電気的に接続されている半導体装置。
  2. 　請求項１において、
    　前記半導体チップの複数の電極の一部が接続される前記第２の導電性部材は、リード部である半導体装置。
  3. 　請求項２において、
    　前記リード部と接続される前記半導体チップの複数の電極の一部は、前記半導体チップの周縁部に設けられている半導体装置。
  4. 　請求項１～３のいずれか１項において、
    　前記第２の導電性部材は、前記半導体チップの対角上にある少なくとも２つの角部と対向する領域を露出するように形成されている記載の半導体装置。
  5. 　請求項１～４のいずれか１項において、
    　前記半導体チップの前記第１の面に形成された複数の電極と前記第１の導電性部材の上面に形成された複数のランドとは、前記半導体チップの複数の電極上に形成されたバンプによって電気的に接続されている半導体装置。
  6. 　請求項１～５のいずれか１項において、
    　前記第２の導電性部材と接続される前記半導体チップの複数の電極の一部と、前記第１の導電性部材と接続される前記半導体チップの複数の電極の残部とは、互いの平面形状が異なる半導体装置。
  7. 　請求項１～６のいずれか１項において、
    　前記接合部材は、金属細線である半導体装置。
  8. 　請求項５において、
    　前記バンプは、スタッドバンプである半導体装置。
  9. 　請求項１～８のいずれか１項において、
    　前記第２の導電性部材は板状であり、少なくとも前記半導体チップの前記第２の面と対向する位置、及び前記第１の導電性部材の外周部に配置されている半導体装置。
  10. 　請求項９において、
    　前記第２の導電性部材は、さらに前記半導体チップの前記第２の面と対向する位置から前記第１の導電性部材の角部に向けて延伸して配置されている半導体装置。
  11. 　請求項１～１０のいずれか１項において、
    　前記第２の導電性部材は熱伝導性を有し、熱伝導性ペースト状樹脂部材によって前記半導体チップの前記第２の面と固着されている半導体装置。
  12. 　請求項１～１１のいずれか１項において、
    　前記第２の導電性部材は、板状の金属からなる半導体装置。
  13. 　請求項１～１１のいずれか１項において、
    　前記第２の導電性部材は、放熱板である半導体装置。
  14. 　請求項１～１３のいずれか１項において、
    　前記半導体チップの前記第２の導電性部材と接続される前記複数の電極の一部は、前記半導体チップの周辺部に配置される半導体装置。
  15. 　請求項１～１４のいずれか１項において、
    　前記半導体チップの複数の電極の一部は、電源又はＧＮＤ用の電極であり、
    　前記電源又は前記ＧＮＤ用の電極は、前記第２の導電性部材を介して前記第１の導電性部材と接続されている半導体装置。
  16. 　請求項１～１４のいずれか１項において、
    　前記半導体チップの複数の電極の一部は、信号線用の電極であり、
    　前記信号線用の電極は、前記第２の導電性部材を介して前記第１の導電性部材と接続されている半導体装置。
  17. 　上面に形成された複数のランドを有する第１の導電性部材と、
    　前記第１の導電性部材の上に固着され、上面に複数の電極が形成された半導体チップと、
    　前記第１の導電性部材の上面側に前記半導体チップを覆うように配置され、導電性を有する板状の部材とを備え、
    　前記半導体チップの複数の電極の一部は、接合部材によって前記第２の導電性部材の一部と電気的に接続され、
    　前記複数の電極の残部の少なくとも一部は、前記第１の導電性部材のランドと接続されている半導体装置。
  18. 　一の面に外部端子が設けられ、半導体チップと電気的に接続される導電性材料よりなるランドが他の面に設けられ、内部に前記外部端子と前記ランドとが接続するように形成された導電性材料よりなる配線及びビアとを有する第１の導電性部材を形成する工程と、
    　前記半導体チップを固着するダイパッド部と、前記半導体チップに形成された複数の電極の一部と接続されるリード部と、前記第１の導電性部材と接続する接続部と、前記ダイパッド部と前記リード部と前記接続部とを連結する連結部と、前記第１の導電性部材と前記半導体チップとをフリップチップにより接続する際の位置決めを行うための、前記半導体チップの対角上に位置する少なくとも２つの角部と対向する領域を開口する開口部とを設けた第２の導電性部材を形成する工程と、
    　前記半導体チップの電極形成面と反対側の面を前記第２の導電性部材の前記ダイパッド部の上に固着する工程と、
    　前記半導体チップにおける複数の電極の残部の上にそれぞれバンプを形成する工程と、
    　前記半導体チップが固着された後に、前記半導体チップの複数の電極の一部と前記第２の導電性部材のリード部とを金属細線により接続する工程と、
    　前記バンプが形成され且つ前記リード部が前記金属細線により接続された後に、前記半導体チップの電極形成面を前記第１の導電性部材と対向させ、前記第２の導電性部材に設けられた前記開口部を通して前記半導体チップと前記第１の導電性部材とを位置決めする工程と、
    　位置決めされた後に、前記半導体チップに形成された前記バンプと前記第１の導電性部材のランドとをそれぞれ固着すると共に、前記第２の導電性部材を前記接続部において前記第１の導電性部材と接続する工程とを備えている半導体装置の製造方法。
  19. 　請求項１８において、
    　前記バンプを形成する工程及び前記金属細線により接続する工程は、
    　ワイヤボンディング法を用いて、前記半導体チップの複数の電極の一部と前記リード部とを前記金属細線により接続すると共に、前記半導体チップの複数の電極の残部の上に、前記金属細線を接合することにより、それぞれスタッドバンプを形成する一の工程である半導体装置の製造方法。
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