CN109920783B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够谋求可靠性的提高的半导体存储装置。实施方式的半导体存储装置具备衬底、控制器、半导体存储器零件、第1及第2电容器、以及跨接元件。所述衬底具有导体图案。所述导体图案包含：第1导体部，在所述衬底的厚度方向上与所述第1电容器的至少一部分重叠且电连接在所述第1电容器；及第2导体部，在所述衬底的厚度方向上与所述第2电容器的至少一部分重叠且电连接在所述第2电容器。所述第1导体部与所述第2导体部相互分离，并且利用所述跨接元件相互电连接。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-238103号(申请日：2017年12月12日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
已知有具备衬底、控制器及半导体存储器零件的半导体存储装置。
发明内容
本发明的实施方式提供一种能够谋求可靠性的提高的半导体存储装置。
实施方式的半导体存储装置具备衬底、控制器、半导体存储器零件、第1及第2电容器、以及跨接元件。所述衬底具有第1区域、第2区域、及位于所述第1区域与所述第2区域之间的第3区域，并且具有导体图案。所述控制器安装在所述第1区域。所述半导体存储器零件安装在所述第2区域，且由所述控制器控制。所述第1及第2电容器安装在所述第3区域，且在从所述第1区域朝向所述第2区域的第1方向上排列。所述跨接元件安装在所述第3区域。所述导体图案包含：第1导体部，在所述衬底的厚度方向上与所述第1电容器的至少一部分重叠且电连接在所述第1电容器；及第2导体部，在所述衬底的厚度方向上与所述第2电容器的至少一部分重叠且电连接在所述第2电容器。所述第1导体部与所述第2导体部在所述第1方向上相互分离，并且利用所述跨接元件相互电连接。
附图说明
图1是表示第1实施方式的半导体存储装置的图。
图2是表示第1实施方式的半导体存储装置的功能构成的一部分的框图。
图3是表示第1实施方式的半导体存储装置的导体图案的一部分的图。
图4A是将图3中所示的由F4A线包围的区域放大表示的俯视图。
图4B是将图3中所示的由F4B线包围的区域放大表示的俯视图。
图5是图4A中所示的半导体存储装置的沿F5-F5线的剖视图。
图6是表示第1实施方式的多个电容器的电连接关系的图。
图7是示意性地表示从第1实施方式的控制器朝向NAND(Not-And，与非)的热的流动的图。
图8A是表示第2实施方式的衬底的第1面侧的导体图案的一部分的俯视图。
图8B是表示第2实施方式的衬底的第2面侧的导体图案的一部分的俯视图。
图9是表示第2实施方式的多个电容器的电连接关系的图。
图10A是表示第3实施方式的衬底的第1面侧的导体图案的一部分的俯视图。
图10B是表示第3实施方式的衬底的第2面侧的导体图案的一部分的俯视图。
图11是表示第3实施方式的多个电容器的电连接关系的图。
图12A是表示第4实施方式的衬底的第1面侧的导体图案的一部分的俯视图。
图12B是表示第4实施方式的衬底的第2面侧的导体图案的一部分的俯视图。
图13A是表示第5实施方式的衬底的第1面侧的导体图案的一部分的俯视图。
图13B是表示第5实施方式的衬底的第2面侧的导体图案的一部分的俯视图。
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。此外，在以下的说明中，对具有相同或类似的功能的构成标注相同的符号。而且，有时省略这些构成的重复的说明。
此处，先对本案中要使用的若干用语的意义进行说明。在本案中“排列”并不限定于以两个对象物的中央部彼此相对的方式排列的情况，也包含以两个对象物的一部分彼此相对(即以彼此错开的状态相对)的方式排列的情况。另外，“排列”也包含在彼此之间，隔开空间而排列的情况。“在衬底的厚度方向上重叠”意指在沿衬底的厚度方向观察的情况下，两个对象物的假想性的投影像彼此重叠，也包含两个对象物彼此不直接地相接的情况。另外，“重叠”也包含至少局部地重叠的情况。
另外，先对+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向、+Y方向、及-Y方向是沿下述衬底10的第1面10a的方向。+X方向是从衬底10的第1区域31朝向第2区域32的方向，例如是长方形状的衬底10的长度方向。+X方向是“第1方向”的一例。-X方向是与+X方向相反的方向。在不将+X方向与-X方向进行区别的情况下，简称为“X方向”。+Y方向及-Y方向是与X方向交叉的(例如大致正交的)方向，例如是衬底10的宽度方向。+Y方向是从衬底10的中央部朝向衬底10的一侧部26a的方向。+Y方向是“第2方向”的一例。-Y方向是与+Y方向相反的方向。在不将+Y方向与-Y方向进行区别的情况下，简称为“Y方向”。+Z方向及-Z方向是与X方向及Y方向交叉的(例如大致正交的)方向，例如是衬底10的厚度方向。+Z方向是从衬底10的第2面10b朝向第1面10a的方向。-Z方向是与+Z方向相反的方向。在不将+Z方向与-Z方向进行区别的情况下，简称为“Z方向”。
(第1实施方式)
参照图1至图7，对第1实施方式的半导体存储装置1进行说明。半导体存储装置1例如是像SSD(Solid State Drive，固态驱动器)那样的存储装置。半导体存储装置1例如安装在服务器装置或个人计算机等信息处理装置，且被用作信息处理装置的存储区域。但是，能够利用半导体存储装置1的装置并不限定于所述例。半导体存储装置1能够广泛地用于各种信息处理装置。此外，以下，将供安装半导体存储装置1的信息处理装置称为“主机装置”。
图1是表示半导体存储装置1的图。图1中的上部表示半导体存储装置1的正面(前表面)。图1中的下部表示半导体存储装置1的背面。半导体存储装置1例如具有衬底10、控制器11、DRAM(Dynamic Random Access Memory，动态随机存取存储器)12、多个NAND型闪存13(以下，称为“NAND13”)、多个电容器14、多个跨接(jumper)元件15、温度传感器16、电源供给单元17、电容器充电放电控制电路18、及电容器电容测定电路19。
衬底(配线衬底、印刷衬底)10具有绝缘体21、及设置在绝缘体21的导体图案22(参照图5)。衬底10例如是多层衬底，但并不限定于此。
衬底10具有第1端部23a、及位于与第1端部23a相反之侧的第2端部23b。第1端部23a是-X方向侧的端部。第1端部23a具有插入到主机装置的插槽的端子部(连接器)24。端子部24包含在衬底10的表面露出的多个端子24a。通过端子部24插入到主机装置的插槽，而半导体存储装置1电连接在主机装置。半导体存储装置1从作为外部电源的主机装置接收电力供给。半导体存储装置1基于从主机装置接收的各种指令，进行数据的写入或读出、删除等。
衬底10具有第1侧部26a、及位于与第1侧部26a相反之侧的第2侧部26b。第1侧部26a是在衬底10的+Y方向侧的端部在X方向上延伸的侧部。第2侧部26b是在衬底10的-Y方向侧的端部在X方向上延伸的侧部。
衬底10具有第1面10a、及位于与第1面10a相反之侧的第2面10b。第1面10a及第2面10b是供安装各种电子零件的安装面。另外，衬底10具有第1至第3区域31～33。但是，第1至第3区域31～33是为了方便说明而区分出的区域，也可以在衬底10的表面不存在明确的区别。第1区域31是在第1至第3区域31～33之中最接近于衬底10的第1端部23a的区域。第2区域32是在第1至第3区域31～33之中最接近于衬底10的第2端部23b的区域。第3区域33是在X方向上位于第1区域31与第2区域32之间的区域。
控制器11在衬底10的第1区域31中安装在例如衬底10的第1面10a。控制器11统括地控制半导体存储装置1的整体。例如，控制器11构成为在一个半导体芯片集成有对于主机装置的主机接口电路、控制DRAM12的控制电路、及控制多个NAND13的控制电路等的SoC(System on a Chip，单芯片系统)。
DRAM12在衬底10的第1区域31中安装在例如衬底10的第1面10a。DRAM12是易失性的半导体存储器芯片的一例。DRAM12是作为暂时性地存储从主机装置接收到的写入对象数据、及从NAND13所读出的读出对象数据的数据缓冲区而发挥功能。
多个NAND13安装在衬底10的第2区域32。NAND13是非易失性的半导体存储器芯片的一例，且为“半导体存储器零件”的一例。多个NAND13例如包含：两个NAND13A、13B，安装在衬底10的第1面10a；及两个NAND13C、13D，安装在衬底10的第2面10b。在本实施方式中，安装在第1面10a的两个NAND13A、13B是在X方向上排列。安装在第2面10b的两个NAND13C、13D是在X方向上排列。
此处，对半导体存储装置1中的数据的写入动作进行说明。在使半导体存储装置1存储数据的情况下，控制器11将从主机装置接收到的写入对象数据暂时性地存储到DRAM12。然后，控制器11通过将存储在DRAM12的写入对象数据从DRAM12传送到NAND13，而使NAND13存储写入对象数据。半导体存储装置1是通过所述动作来谋求写入速度的提高。
多个电容器14安装在衬底10的第3区域33。电容器14例如是PLP(Power LossProtection，断电保护)用电容器，担负以预料外的电源断开时的数据保护为目的的电源备份功能。例如，多个电容器14在从主机装置的电力供给预料外地断开的情况下，对控制器11、DRAM12、及NAND13等供给电力特定时间。也就是说，多个电容器14在到暂时性地存储在DRAM12的写入对象数据从DRAM12被读出，且该写入对象数据的向NAND13的传送完成为止的期间内，对控制器11、DRAM12、及NAND13等供给电力。由此，即便在电力供给预料外地断开的情况下，也能防止数据的丢失。
在本实施方式中，采用相对小型的电容器作为电容器14。而且，通过多个电容器14并联地电连接，而确保所述电源备份功能所必需的静电电容。作为电容器14的一例，可采用导电性高分子铝电解电容器、或导电性高分子钽固体电解电容器等。根据这种小型的电容器，即便在设置着PLP用电容器14的情况下，也能够谋求半导体存储装置1的薄型化。本实施方式的半导体存储装置1的厚度例如是由PCI Express(注册商标)的M.2标准所规定的厚度以下。此外，关于M.2标准的详细情况，由PCI-SIG(Peripheral Component InterconnectSpecial Interest Group，周边组件互连特别兴趣群)及SATΑ-IO(Serial ATAInternational Organization，序列ATA国际组织)等标准化机构规定。但是，半导体存储装置1并不限定于所述例，也可以是依据其它标准的半导体存储装置、或不依据通常的标准的半导体存储装置。
在本实施方式中，多个电容器14包含：13个电容器14A～14M，安装在衬底10的第1面10a；及13个电容器14N～14Z，安装在衬底10的第2面10b。安装在第1面10a的电容器14A～14M被分为属于第1列的电容器14A～14F、及属于第2列的电容器14G～14M。
第1列的电容器14A～14F在Y方向上配置在衬底10的中央部与第1侧部26a之间。第1列的电容器14A～14F以彼此相邻的方式大致等间隔地沿X方向排列成一列。此处，各电容器14具有正极端子14a及负极端子14b。第1列的电容器14A～14F各自将正极端子14a朝向衬底10的中央侧、且将负极端子14b朝向衬底10的第1侧部26a侧而配置。在本实施方式中，电容器14B是“第1电容器”的一例。电容器14C是“第2电容器”的一例。电容器14E是“第5电容器”的一例，且相对于电容器14C位于与电容器14B相反之侧。在第1列的电容器14A～14F之中位于最靠+X方向侧的电容器14F、与两个NAND13A、13B之中位于最靠-X方向侧的NAND13A之间，设置着第1间隙g1。第1间隙g1相对较宽地形成为供安装下述温度传感器16的区域。
第2列的电容器14G～14M在Y方向上配置在衬底10的中央部与第2侧部26b之间。第2列的电容器14G～14M以彼此相邻的方式大致等间隔地沿X方向排列成一列。第2列的电容器14G～14M各自将正极端子14a朝向衬底10的中央侧、且将负极端子14b朝向衬底10的第2侧部26b侧而配置。在本实施方式中，电容器14I是“第3电容器”的一例，且在Y方向上与电容器14B(第1电容器)排列。电容器14J是“第4电容器”的一例，且在Y方向上与电容器14C(第2电容器)排列。
在第2列的电容器14G～14M之中位于最靠+X方向侧的电容器14M、与NAND13A之间，设置着第2间隙g2。在本实施方式中，X方向上的第2间隙g2的最大宽度W2小于X方向上的第1间隙g1的最大宽度W1。因此，第1列的电容器14A～14F与第2列的电容器14G～14M在X方向上相互错开地配置。
在第1列的电容器14A～14F与第2列的电容器14G～14M之间，设置着在X方向上延伸的第1空间S1。第1空间S1是在X方向上从安装在第1面10a的电容器14之中最接近于控制器11的电容器14G起跨及最接近于NAND13A的电容器14M而呈直线状地延伸。
另一方面，安装在第2面10b的电容器14N～14Z被分为属于第3列的电容器14N～14S、及属于第4列的电容器14T～14Z。
第3列的电容器14N～14S在Y方向上配置在衬底10的中央部与第1侧部26a之间。第3列的电容器14N～14S以彼此相邻的方式大致等间隔地沿X方向排列成一列。第3列的电容器14N～14S各自将正极端子14a朝向衬底10的中央侧、且将负极端子14b朝向衬底10的第1侧部26a侧而配置。在本实施方式中，电容器14O是“第6电容器”的一例。电容器14P是“第7电容器”的一例。
在第3列的电容器14N～14S之中位于最靠+X方向侧的电容器14S、与两个NAND13C、13D之中位于最靠-X方向侧的NAND13C之间，设置着第3间隙g3。在本实施方式中，X方向上的第3间隙g3的最大宽度W3小于X方向上的第1间隙g1的最大宽度W1，且比X方向上的第2间隙g2的最大宽度W2宽。因此，第1列的电容器14A～14F与第3列的电容器14N～14S在X方向上相互错开地配置。换句话说，关于第1列的电容器14A～14F之间各自的间隙与第3列的电容器14N～14S之间各自的间隙，X方向的位置不同。根据这种配置，衬底10不易翘曲，能提高半导体存储装置1的强度及可靠性。
第4列的电容器14T～14Z在Y方向上配置在衬底10的中央部与第2侧部26b之间。第4列的电容器14T～14Z以彼此相邻的方式大致等间隔地沿X方向排列成一列。第4列的电容器14T～14Z各自将正极端子14a朝向衬底10的中央侧、且将负极端子14b朝向衬底10的第2侧部26b侧而配置。
在第4列的电容器14T～14Z之中位于最靠+X方向侧的电容器14Z、与NAND13C之间，设置着第3间隙g3。因此，第2列的电容器14G～14M与第4列的电容器14T～14Z在X方向上相互错开地配置。换句话说，关于第2列的电容器14G～14M之间各自的间隙与第4列的电容器14T～14Z之间各自的间隙，X方向的位置不同。根据这种配置，衬底10不易翘曲，能提高半导体存储装置1的强度及可靠性。
在第3列的电容器14N～14S与第4列的电容器14T～14Z之间设置着在X方向上延伸的第2空间S2。第2空间S2是在X方向上从安装在第2面10b的电容器14之中最接近于控制器11的电容器14T起跨及最接近于NAND13C的电容器14Z而呈直线状地延伸。
多个跨接元件15安装在衬底10的第3区域33。跨接元件15也被称为零欧姆电阻，且是与其它电子零件相比电阻小的电子零件。跨接元件15是将相互分离的多个导体部连接的连接零件的一例。跨接元件15例如是长方体状的芯片零件(芯片电阻)，但并不限定于此。
多个跨接元件15例如包含安装在衬底10的第1面10a的两个跨接元件15A、15B、及安装在衬底10的第2面10b的两个跨接元件15C、15D。在本实施方式中，跨接元件15A、15B配置在第1列的电容器14A～14F与第2列的电容器14G～14M之间的第1空间S1。另一方面，跨接元件15C、15D配置在第3列的电容器14N～14S与第4列的电容器14T～14Z之间的第2空间S2。此外，关于跨接元件15的作用将在下文叙述。
温度传感器16配置在电容器14F与NAND13A之间的间隙g1。温度传感器16是在多个NAND13之中最接近于控制器11的NAND13A的附近的位置，测定衬底10的温度。温度传感器16的测定结果被输出到控制器11。控制器11是以利用温度传感器16测定出的温度控制在NAND13的动作保证温度以下的方式，控制半导体存储装置1的动作速度。例如，控制器11在利用温度传感器16所测得的温度超过某阈值的情况下，通过使半导体存储装置1的动作速度降低而抑制控制器11的发热，从而抑制NAND13的温度超过动作保证温度。
电源供给单元17、电容器充电放电控制电路18、及电容器电容测定电路19是在衬底10的第1区域31中，设置在例如第2面10b。电源供给单元17例如包含电源电路芯片17a、及配置在电源电路芯片17a的附近的多个电容器17b。电源电路芯片17a、电容器充电放电控制电路18、及电容器电容测定电路19例如分别为安装在衬底10的集成电路零件。
图2是表示半导体存储装置1的功能构成的一部分的框图。电源供给单元17是在从主机装置对半导体存储装置1供给电力的情况下，从主机装置接收电力(参照图中的箭头A)。电源供给单元17根据从主机装置供给的电力产生所期望的电压的电力，并将所产生的电力供给到半导体存储装置1的各部。例如，电源供给单元17对控制器11、DRAM12、NAND13等供给电力。
电容器充电放电控制电路18例如在半导体存储装置1启动时，使用从主机装置供给的电力将多个电容器14进行充电(参照图中的箭头B)。如果电容器14的充电完成，那么从主机装置供给的电力只被输送到电源供给单元17。电容器充电放电控制电路18在从主机装置向半导体存储装置1的电力供给预料外地断开的情况下，以将存储在多个电容器14的电荷供给到电源供给单元17的方式使多个电容器14放电(参照图中的箭头C)。电源供给单元17根据从电容器14供给的电力产生所期望的电压的电力，并将所产生的电力供给到半导体存储装置1的各部。由此，所述电源备份功能实现。
电容器电容测定电路19是在半导体存储装置1启动时、及之后以固定的周期测定多个电容器14的静电电容。电容器电容测定电路19的测定结果被输出到控制器11。控制器11基于电容器电容测定电路19的测定结果，来监视电容器14的年久劣化或故障时的静电电容降低。
接下来，对半导体存储装置1的导体图案22进行说明。图3是表示半导体存储装置1的导体图案22的一部分的图。图3中的上部表示衬底10的第1面10a侧。图3中的下部表示衬底10的第2面10b侧。导体图案22包含NAND电源图案(未图示)、电容器电源图案42、接地图案43、及配线图案44。此处，为了方便说明，对电容器电源图案42及接地图案43施加影线。
NAND电源图案电连接在电源供给单元17及多个NAND13，且将由电源供给单元17所产生的电力供给到多个NAND13。NAND电源图案从衬底10的第1区域31通过第3区域33而延伸到第2区域32。
电容器电源图案42电连接在电源供给单元17及多个电容器14。电容器电源图案42在多个电容器14被充电的情况下，将从主机装置供给的电力供给到多个电容器14。电容器电源图案42在多个电容器14放电的情况下，将从多个电容器14放出的电力供给到电源供给单元17。以下，将电容器电源图案42简称为“电源图案42”。
电源图案42包含第1至第6导体部51～56。第1至第6导体部51～56设置在衬底10的第3区域33。第1至第6导体部51～56分别形成为平板状。此处所谓的“平板状”意指在X方向及Y方向该两个方向上具有扩展的形状。
在本实施方式中，第1至第3导体部51～53在衬底10之中设置在第1面10a侧的表层。此处“表层”意指在衬底10中设置着导体图案22的若干层之中最接近于衬底10的外部的层，也包含由阻焊剂SR(参照图5)覆盖的层。第1至第3导体部51～53沿X方向排列成一列。第3导体部53相对于第2导体部52位于与第1导体部51相反之侧。
第1导体部51在衬底10中跨及相对于第1列的电容器14A、14B在Z方向上重叠的区域、及相对于第2列的电容器14G、14H、14I在Z方向上重叠的区域。例如，第1导体部51在Z方向上重叠在第1列的电容器14A、14B的正极端子14a，并且在Z方向上重叠在第2列的电容器14G、14H、14I的正极端子14a。第1列的电容器14A、14B的正极端子14a及第2列的电容器14G、14H、14I的正极端子14a是利用焊料固定在第1导体部51的表面。由此，第1导体部51电连接在第1列的电容器14A、14B及第2列的电容器14G、14H、14I。
第2导体部52在衬底10中跨及相对于第1列的电容器14C、14D在Z方向上重叠的区域、及相对于第2列的电容器14J、14K在Z方向上重叠的区域。例如，第2导体部52在Z方向上重叠在第1列的电容器14C、14D的正极端子14a，并且在Z方向上重叠在第2列的电容器14J、14K的正极端子14a。第1列的电容器14C、14D的正极端子14a及第2列的电容器14J、14K的正极端子14a是利用焊料固定在第2导体部52的表面。由此，第2导体部52电连接在第1列的电容器14C、14D及第2列的电容器14J、14K。
第3导体部53在衬底10中跨及相对于第1列的电容器14E、14F在Z方向上重叠的区域、及相对于第2列的电容器14L、14M在Z方向上重叠的区域。例如，第3导体部53在Z方向上重叠在第1列的电容器14E、14F的正极端子14a，并且在Z方向上重叠在第2列的电容器14L、14M的正极端子14a。第1列的电容器14E、14F的正极端子14a及第2列的电容器14L、14M的正极端子14a是利用焊料固定在第3导体部53的表面。由此，第3导体部53电连接在第1列的电容器14E、14F及第2列的电容器14L、14M。
另一方面，第4至第6导体部54～56在衬底10之中设置在第2面10b侧的表层。也就是说，第4至第6导体部54～56在Z方向上设置在与第1至第3导体部51～53不同的位置。第4至第6导体部54～56沿X方向排列成一列。第6导体部56相对于第5导体部55位于与第4导体部54相反之侧。
第4导体部54在衬底10中跨及相对于第3列的电容器14N、14O在Z方向上重叠的区域、及相对于第4列的电容器14T、14U、14V在Z方向上重叠的区域。例如，第4导体部54在Z方向上重叠在第3列的电容器14N、14O的正极端子14a，并且在Z方向上重叠在第4列的电容器14T、14U、14V的正极端子14a。第3列的电容器14N、14O的正极端子14a及第4列的电容器14T、14U、14V的正极端子14a是利用焊料固定在第4导体部54的表面。由此，第4导体部54电连接在第3列的电容器14N、14O及第4列的电容器14T、14U、14V。
第5导体部55在衬底10中跨及相对于第3列的电容器14P、14Q在Z方向上重叠的区域、及相对于第4列的电容器14W、14X在Z方向上重叠的区域。例如，第5导体部55在Z方向上重叠在第3列的电容器14P、14Q的正极端子14a，并且在Z方向上重叠在第4列的电容器14W、14X的正极端子14a。第3列的电容器14P、14Q的正极端子14a及第4列的电容器14W、14X的正极端子14a是利用焊料固定在第5导体部55的表面。由此，第5导体部55电连接在第3列的电容器14P、14Q及第4列的电容器14W、14X。
第6导体部56在衬底10中跨及相对于第3列的电容器14R、14S在Z方向上重叠的区域、及相对于第4列的电容器14Y、14Z在Z方向上重叠的区域。例如，第6导体部56在Z方向上重叠在第3列的电容器14R、14S的正极端子14a，并且在Z方向上重叠在第4列的电容器14Y、14Z的正极端子14a。第3列的电容器14R、14S的正极端子14a及第4列的电容器14Y、14Z的正极端子14a是利用焊料固定在第6导体部56的表面。由此，第6导体部56电连接在第3列的电容器14R、14S及第4列的电容器14Y、14Z。
此外，关于第1至第6导体部51～56的细节及连接关系将在下文叙述。
接地图案43具有第1至第4接地部61～64。第1至第4接地部61～64从衬底10的第1区域31通过第3区域33而延伸到第2区域32。
例如，第1及第2接地部61、62在衬底10之中设置在第1面10a侧的表层。第1接地部61沿衬底10的第1侧部26a设置。第1接地部61在Z方向上重叠在第1列的电容器14A～14F的负极端子14b。第1列的电容器14A～14F的负极端子14b是利用焊料固定在第1接地部61的表面。由此，第1接地部61电连接在第1列的电容器14A～14F。
第2接地部62沿衬底10的第2侧部26b设置。第2接地部62在Z方向上重叠在第2列的电容器14G～14M的负极端子14b。第2列的电容器14G～14M的负极端子14b是利用焊料固定在第2接地部62的表面。由此，第2接地部62电连接在第2列的电容器14G～14M。
另一方面，第3及第4接地部63、64在衬底10之中设置在第2面10b侧的表层。第3接地部63沿衬底10的第1侧部26a设置。第3接地部63在Z方向上重叠在第3列的电容器14N～14S的负极端子14b。第3列的电容器14N～14S的负极端子14b是利用焊料固定在第3接地部63的表面。由此，第3接地部63电连接在第3列的电容器14N～14S。
第4接地部64沿衬底10的第2侧部26b设置。第4接地部64在Z方向上重叠在第4列的电容器14T～14Z的负极端子14b。第4列的电容器14T～14Z的负极端子14b是利用焊料固定在第4接地部64的表面。由此，第4接地部64电连接在第4列的电容器14T～14Z。
配线图案44包含电连接在控制器11及多个NAND13的多条信号线44a。信号线44a从衬底10的第1区域31通过第3区域33而延伸到第2区域32。在本实施方式中，信号线44a通过相对于第1列的电容器14A～14F、第2列的电容器14G～14M、第3列的电容器14N～14S、及第4列的电容器14T～14Z中的任一个在Z方向上重叠的区域而在X方向上延伸。例如，信号线44a通过相对于第1列的电容器14A～14F、第2列的电容器14G～14M、第3列的电容器14N～14S、及第4列的电容器14T～14Z中的任一个、且相对于电容器14的正极端子14a与负极端子14b之间的部分在Z方向上重叠的区域而在X方向上延伸。根据这种构成，即便在设置着多个电容器14的情况下，也能够将配线图案44的至少一部分设置在衬底10的表层。如果能够将配线图案44的至少一部分设置在表层，那么衬底10的内层的配线布局的自由度提高。
接下来，对第1至第6导体部51～56的细节及连接关系进行说明。图4A是将图3中所示的由F4A线包围的区域放大表示的俯视图。像图4A所示那样，第1导体部51与第2导体部52在X方向上相互分离。也就是说，电源图案42在第1导体部51与第2导体部52之间不具有导体。衬底10在第1导体部51与第2导体部52之间具有非导体部71。非导体部71是“第1非导体部”的一例。非导体部71是由形成衬底10的绝缘体的一部分形成。
非导体部71具有：第1部分71a，相对于第1列的电容器14(例如电容器14B)在Z方向上重叠；及第1部分71b，相对于第2列的电容器14(例如电容器14I)在Z方向上重叠。在本实施方式中，如上所述，第1列的电容器14A～14F与第2列的电容器14G～14M在X方向上相互错开。因此，非导体部71的第1部分71a与第2部分71b在X方向上设置在彼此不同的位置。
在本实施方式中，第1导体部51与第2导体部52通过安装在衬底10的第1面10a的第1跨接元件15A而电连接。此处，各跨接元件15具有第1端子15a及第2端子15b(参照图5)。例如，第1跨接元件15A的第1端子15a是利用焊料Q固定在第1导体部51的表面。第1跨接元件15A的第2端子15b是利用焊料Q固定在第2导体部52的表面。由此，第1导体部51与第2导体部52经由第1跨接元件15A而相互电连接。第1跨接元件15A能够通过将焊料Q熔融而从衬底10卸除。如果第1跨接元件15A从衬底10被卸除，那么第1导体部51与第2导体部52被电绝缘。Y方向上的第1跨接元件15A的最大宽度h1比Y方向上的第1导体部51的最大宽度H1窄，且比Y方向上的第2导体部52的最大宽度H2窄。
在本实施方式中，第1跨接元件15A的一部分配置在第1列的电容器14B(第1电容器)与第2列的电容器14I(第3电容器)之间。此处，“跨接元件配置在电容器A与电容器B之间”意指在沿Z方向观察衬底10的状态下，连结电容器A上的任意一点(例如图1中的P1)与电容器B上的任意一点(例如图1中的P2)的假想线与跨接元件在Z方向上重叠。该定义在第2至第4跨接元件15B～15D与其它电容器14的关系中也相同。在本实施方式中，第1跨接元件15A的另一部分配置在第1列的电容器14C(第2电容器)与第2列的电容器14J(第4电容器)之间。
同样地，第2导体部52与第3导体部53在X方向上相互分离。也就是说，电源图案42在第2导体部52与第3导体部53之间不具有导体。衬底10在第2导体部52与第3导体部53之间具有非导体部72。非导体部72是由形成衬底10的绝缘体的一部分形成。
在本实施方式中，第2导体部52与第3导体部53通过安装在衬底10的第1面10a的第2跨接元件15B而电连接。例如，第2跨接元件15B的第1端子15a是利用焊料Q固定在第2导体部52的表面。第2跨接元件15B的第2端子15b是利用焊料Q固定在第3导体部53的表面。由此，第2导体部52与第3导体部53经由第2跨接元件15B而相互电连接。第2跨接元件15B能够通过将焊料Q熔融而从衬底10卸除。如果第2跨接元件15B从衬底10被卸除，那么第2导体部52与第3导体部53被电绝缘。Y方向上的第2跨接元件15B的最大宽度h2比Y方向上的第2导体部52的最大宽度H2窄，且比Y方向上的第3导体部53的最大宽度H3窄。
图4B是将图3中所示的由F4B线包围的区域放大表示的俯视图。像图4B所示那样，第4导体部54与第5导体部55在X方向上相互分离。也就是说，电源图案42在第4导体部54与第5导体部55之间不具有导体。衬底10在第4导体部54与第5导体部55之间具有非导体部73。非导体部73是“第2非导体部”的一例。非导体部73是由形成衬底10的绝缘体的一部分形成。在本实施方式中，第1面10a侧的非导体部71(第1非导体部)的至少一部分与第2面10b侧的非导体部73(第2非导体部)的至少一部分在Z方向上相互重叠。但是，非导体部71与非导体部73的位置关系并不限于所述例，也可以在Z方向上彼此不重叠。
此处，在本实施方式中，第2列的电容器14G～14M与第4列的电容器14T～14Z在X方向上相互错开。在本实施方式中，在以第2列的电容器14G～14M之中最接近于第1面10a侧的非导体部71的电容器14I、及第4列的电容器14T～14Z之中最接近于第2面10b侧的非导体部73的电容器14V作为各自的基准的情况下，非导体部71相对于电容器14I的+X方向侧的缘部的位置、与非导体部73相对于电容器14V的+X方向侧的缘部的位置不同。由此，在第2列的电容器14G～14M与第4列的电容器14T～14Z在X方向上相互错开的构成中，非导体部71的至少一部分与非导体部73的至少一部分在Z方向上相互重叠。
在本实施方式中，第4导体部54与第5导体部55通过安装在衬底10的第2面10b的第3跨接元件15C而电连接。例如，第3跨接元件15C的第1端子15a是利用焊料Q固定在第4导体部54的表面。第3跨接元件15C的第2端子15b是利用焊料Q固定在第5导体部55的表面。由此，第4导体部54与第5导体部55经由第3跨接元件15C而相互电连接。第3跨接元件15C能够通过将所述焊料熔融而从衬底10卸除。如果第3跨接元件15C从衬底10被卸除，那么第4导体部54与第5导体部55被电绝缘。Y方向上的第3跨接元件15C的最大宽度h3比Y方向上的第4导体部54的最大宽度H4窄，且比Y方向上的第5导体部55的最大宽度H5窄。
在本实施方式中，第1跨接元件15A的至少一部分与第3跨接元件15C的至少一部分在Z方向上相互重叠。也就是说，第1跨接元件15A与第3跨接元件15C的X方向及Y方向的位置为彼此大致相同的位置。但是，第1跨接元件15A与第3跨接元件15C的位置关系并不限于所述例，也可以在Z方向上彼此不重叠。
同样地，第5导体部55与第6导体部56在X方向上相互分离。也就是说，电源图案42在第5导体部55与第6导体部56之间不具有导体。衬底10在第5导体部55与第6导体部56之间具有非导体部74。非导体部74是由形成衬底10的绝缘体的一部分形成。在本实施方式中，第1面10a侧的非导体部72的至少一部分与第2面10b侧的非导体部74的至少一部分在Z方向上相互重叠。但是，非导体部72与非导体部74的位置关系并不限于所述例，也可以在Z方向上彼此不重叠。
在本实施方式中，第5导体部55与第6导体部56通过安装在衬底10的第2面10b的第4跨接元件15D而电连接。例如，第4跨接元件15D的第1端子15a是利用焊料Q固定在第5导体部55的表面。第4跨接元件15D的第2端子15b是利用焊料Q固定在第6导体部56的表面。由此，第5导体部55与第6导体部56经由第4跨接元件15D而相互电连接。第4跨接元件15D能够通过将所述焊料熔融而从衬底10卸除。如果第4跨接元件15D从衬底10被卸除，那么第5导体部55与第6导体部56被电绝缘。此处，Y方向的第4跨接元件15D的最大宽度h4比Y方向的第5导体部55的最大宽度H5窄，且比Y方向的第6导体部56的最大宽度H6窄。
在本实施方式中，第2跨接元件15B的至少一部分与第4跨接元件15D的至少一部分在Z方向上相互地重叠。在本实施方式中，第2跨接元件15B与第4跨接元件15D在X方向及Y方向上配置在大致相同的位置。但是，第2跨接元件15B与第4跨接元件15D的位置关系并不限于所述例，也可以在Z方向上彼此不重叠。
接下来，对设置在衬底10的通孔(via)81～83进行说明。像图4A及图4B所示那样，衬底10具有多个通孔81～83。本案中所谓的“通孔”广义上指将衬底10的被分为多个层而配置的导体彼此电连接的连接部。“通孔”可以是通过在贯穿孔(through-hole)的内表面实施镀覆而形成的通孔(贯穿通孔)，也可以是通过在形成在各绝缘层的孔中填充导体而形成的通孔(增层通孔)，也可以是其它种类的通孔。
多个通孔81配置于在Z方向上重叠在第1导体部51及第4导体部54的区域。多个通孔81在衬底10的内部在Z方向上延伸且将第1导体部51与第4导体部54电连接。通孔81是“第1通孔”的一例。
多个通孔82配置于在Z方向上重叠在第2导体部52及第5导体部55的区域。多个通孔82在衬底10的内部在Z方向上延伸且将第2导体部52与第5导体部55电连接。通孔82是“第2通孔”的一例。
多个通孔83配置于在Z方向上重叠在第3导体部53及第6导体部56的区域。多个通孔83在衬底10的内部在Z方向上延伸且将第3导体部53与第6导体部56电连接。通孔83是“第3通孔”的一例。
在本实施方式中，第4导体部54电连接在电源供给单元17。来自电源供给单元17的供给电力是在第1至第6导体部51～56之中首先供给到第4导体部54。从电源供给单元17供给到第4导体部54的电力的一部分通过第3跨接元件15C而供给到第5导体部55。供给到第5导体部55的电力的一部分通过第4跨接元件15D而供给到第6导体部56。另一方面，从电源供给单元17供给到第4导体部54的电力的一部分通过多个通孔81而供给到第1导体部51。供给到第1导体部51的电力的一部分通过第1跨接元件15A而供给到第2导体部52。对于第2导体部52，也通过多个通孔82而从第5导体部55供给电力。供给到第2导体部52的电力的一部分通过第2跨接元件15B而供给到第3导体部53。对于第3导体部53，也通过多个通孔83而从第6导体部56供给电力。由此，从电源供给单元17供给到第4导体部54的电力遍及第1至第6导体部51～56且从第1至第6导体部51～56供给到电容器14。
图5是沿图4A中所示的F5-F5线的剖视图。但是，在图5中，示意性地表示通孔81、82的形状等。像图5所示那样，衬底10例如具有第1至第3绝缘层85～87。第1至第3绝缘层85～87在Z方向上积层。在第1绝缘层85与第2绝缘层86之间、及第2绝缘层86与第3绝缘层87之间设置着配线图案44。
在本实施方式中，多个通孔81在Z方向上贯通第1至第3绝缘层85～87，且连接在第1导体部51及第4导体部54。多个通孔82在Z方向上贯通第1至第3绝缘层85～87，且连接在第2导体部52及第5导体部55。另外，虽未图示，但多个通孔83在Z方向上贯通第1至第3绝缘层85～87，且连接在第3导体部53及第6导体部56。
图6是表示多个电容器14的电连接关系的图。在本实施方式中，多个电容器14被分为第1至第3群G1～G3。第1群G1包含电连接在第1导体部51的电容器14A、14B、14G、14H、14I、及电连接在第4导体部54的电容器14N、14O、14T、14U、14V。第2群G2包含电连接在第2导体部52的电容器14C、14D、14J、14K、及电连接在第5导体部55的电容器14P、14Q、14W、14X。第3群G3包含电连接在第3导体部53的电容器14E、14F、14L、14M、及电连接在第6导体部56的电容器14R、14S、14Y、14Z。
第1群G1的多个电容器14与第2群G2的多个电容器14经由第1及第3跨接元件15A、15C而相互电连接。第2群G2的多个电容器14与第3群G3的多个电容器14经由第2及第4跨接元件15B、15D而相互电连接。第1至第3群G1～G3在第1至第4跨接元件15A～15D从衬底10被卸除的情况下相互电绝缘。
接下来，对与本实施方式的半导体存储装置1的热相关的作用进行说明。图7是示意性地表示从控制器11朝向NAND13的热的流动的图。图7中的箭头表示热的移动。当半导体存储装置1动作时，半导体存储装置1所包含的零件之中，控制器11发热最多。此处，电源图案42是由金属(例如铜箔)形成，而热导率高。因此，控制器11所发出的热的一部分有经由存在于控制器11与NAND13之间的电源图案42而从控制器11朝向NAND13移动的倾向。然而，在本实施方式中，电源图案42在X方向上分离为若干导体部51～56。因此，能够利用导体部51～56被分离的部位抑制热的移动，而从控制器11移动到NAND13的热变少。
根据像以上那样的构成的半导体存储装置1，能够谋求NAND13的温度上升的抑制。此处，作为比较例，考虑电源图案42未分离成多个导体部的构成。在该情况下，存在控制器11所发出的热的一部分经由电源图案42传递到NAND13，而导致NAND13的温度上升的情况。在该情况下，控制器11进行以NAND13的温度控制为动作保证温度以下的方式，使半导体存储装置1的动作速度降低的处理。
另外，在所述比较例的构成中，在多个电容器14中的一个电容器14在开路模式或短路模式下发生故障的情况下，为了特定出发生故障的电容器14，必须将电容器14逐个从衬底10依序卸除并进行检查，解析作业的效率不佳。在最不顺利的情况下，有时如果不将所有电容器14卸除，便无法特定出发生故障的电容器14。
另一方面，在本实施方式中，构成电源图案42的一部分的第1导体部51与第2导体部52是在X方向(热的流动方向)上相互分离，并且利用第1跨接元件15A相互电连接。根据这种构成，从控制器11朝向NAND13的热不易从第1导体部51传递到第2导体部52，而能够减少最终传递到NAND13的热。由此，能够谋求半导体存储装置1的可靠性的提高。另外，如果能够谋求NAND13的温度上升的抑制，那么能够抑制产生降低半导体存储装置1的动作速度的需要，而一边保持半导体存储装置1的可靠性，一边维持半导体存储装置1的动作性能。由此，能够提高半导体存储装置1的商品性。
另外，根据第1导体部51与第2导体部52利用第1跨接元件15A电连接的构成，能够通过将第1跨接元件15A(在本实施方式中为第1跨接元件15A及第3跨接元件15B该两者)从衬底10卸除，而将第1导体部51与第2导体部52电绝缘。因此，例如在多个电容器14中的一个电容器14在开路模式或短路模式下发生故障的情况下，能够通过在第1导体部51与第2导体部52被电绝缘的状态下，检测第1导体部51与接地图案43之间、或第2导体部52与接地图案43之间的导通状态，而对第1群G1及第2群G2中的哪个群中包含发生故障的电容器14进行筛选。由此，与针对全部电容器14将电容器14逐个从衬底10依序卸除并进行检查的情况相比，能够谋求特定出发生故障的电容器14的作业的高效化。结果，能够谋求解析作业的高效化。
在本实施方式中，第1跨接元件15A是使用焊料Q而固定在衬底10，且能够通过将焊料Q熔融而从衬底10卸除。根据这种构成，能够将第1跨接元件15A从衬底10容易地卸除。由此，能够容易地产生第1导体部51与第2导体部52被电绝缘的状态。由此，能够谋求解析作业的进一步的高效化。另外，在本实施方式中，第1跨接元件15A配置于在第1列的电容器14A～14F与第2列的电容器14G～14M之间在X方向上延伸的第1空间S1。根据这种构成，能够将焊铁等工具容易地靠近第1跨接元件15A的两侧，因此变得能够实现卸除第1跨接元件15A的作业的进一步的高效化。
就另一观点来说，第1跨接元件15A的至少一部分配置在第1列的电容器14与第2列的电容器14之间。根据这种构成，即便是设置第1跨接元件15A的构成，也能够抑制衬底10的大型化。
在本实施方式中，Y方向上的第1跨接元件15A的最大宽度h1比Y方向上的第1导体部51的最大宽度H1窄，且比Y方向上的第2导体部52的最大宽度H2窄。根据这种构成，能够进一步抑制从第1导体部51向第2导体部52的热的移动。由此，能够谋求NAND13的温度上升的进一步的抑制。
在本实施方式中，电源图案42还包含第3导体部53。而且，第2导体部52与第3导体部53在X方向上相互分离，并且利用第2跨接元件15B相互电连接。根据这种构成，不仅在第1导体部51与第2导体部52的交界部，而且在第2导体部52与第3导体部53的交界部也变得不易传递热。结果，能够谋求NAND13的温度上升的进一步的抑制。
在本实施方式中，衬底10具有：非导体部71，位于第1导体部51与第2导体部52之间；及非导体部73，位于第4导体部54与第5导体部55之间。而且，非导体部71的至少一部分与非导体部73的至少一部分在Z方向上相互重叠。根据这种构成，能够抑制移动到第1导体部51与第2导体部52的交界部的附近的热的一部分通过第4导体部54或第5导体部55而移动到第2导体部52。由此，热更确实地变得不易从第1导体部51传递到第2导体部52，而能够谋求NAND13的温度上升的进一步的抑制。
在本实施方式中，衬底10还具有将第1导体部51与第4导体部54电连接的通孔81。根据这种构成，即便存在第1及第3跨接元件15A、15C中的任一个的电阻值因某些原因而高于设计值的情况，也能够将在第1导体部51中流动的电流的大小及在第4导体部54中流动的电流的大小根据第1及第3跨接元件15A、15C的电阻值的大小关系而精确化。由此，能够减少在电阻值大的跨接元件15中流动的电流的量，而减少因第1及第3跨接元件15A、15C而产生的损失。
(第2实施方式)
接下来，对第2实施方式进行说明。本实施方式在设置着通孔81，另一方面未设置通孔82、83的点与第1实施方式不同。此外，除以下进行说明以外的构成与第1实施方式相同。
图8A是表示衬底10的第1面10a侧的导体图案22的一部分的俯视图。图8B是表示衬底10的第2面10b侧的导体图案22的一部分的俯视图。在本实施方式中，多个通孔81设置在相对于第1导体部51及第4导体部54在Z方向上重叠的区域。另一方面，未设置将第2导体部52与第5导体部55电连接的通孔82、及将第3导体部53与第6导体部56电连接的通孔83。因此，在将第1至第4跨接元件15A～15D从衬底10卸除的情况下，第2导体部52与第5导体部55相互电绝缘，第3导体部53与第6导体部56相互电绝缘。
图9是表示本实施方式的多个电容器14的电连接关系的图。像图9所示那样，多个电容器14被分为第1至第5群G1～G5。第1群G1包含电连接在第1导体部51的电容器14A、14B、14G、14H、14I、及电连接在第4导体部54的电容器14N、14O、14T、14U、14V。第2群G2包含电连接在第2导体部52的电容器14C、14D、14J、14K。第3群G3包含电连接在第3导体部53的电容器14E、14F、14L、14M。第4群G4包含电连接在第5导体部55的电容器14P、14Q、14W、14X。第5群G5包含电连接在第6导体部56的电容器14R、14S、14Y、14Z。
第1群G1的多个电容器14与第2群G2的多个电容器14经由第1跨接元件15A而相互电连接。第2群G2的多个电容器14与第3群G3的多个电容器14经由第2跨接元件15B而相互电连接。第1群G1的多个电容器14与第4群G4的多个电容器14经由第3跨接元件15C而相互电连接。第4群G4的多个电容器14与第5群G5的多个电容器14经由第4跨接元件15D而相互电连接。第1至第5群G1～G5是在第1至第4跨接元件15A～15D从衬底10被卸除的情况下相互电绝缘。
根据这种构成，在电容器14发生故障的情况下，能够通过将第1至第4跨接元件15A～15D从衬底10卸除，而将多个电容器14分为5个群G1～G5。由此，能够进一步细致地筛选出包含发生故障的电容器14的群。结果，能够谋求解析作业的进一步的高效化。
(第3实施方式)
接下来，对第3实施方式进行说明。本实施方式在第6导体部56经由一个跨接元件15D而电连接在第4导体部54的点与第1实施方式不同。此外，除以下进行说明以外的构成与第1实施方式相同。
图10A是表示衬底10的第1面10a侧的导体图案22的一部分的俯视图。图10B是表示衬底10的第2面10b侧的导体图案22的一部分的俯视图。在本实施方式中，电源图案42具有从第4导体部54分支的延长部91。延长部91延伸到第6导体部56的附近。
在本实施方式中，第4跨接元件15D的第1端子15a是利用焊料Q固定于延长部91的表面。由此，第6导体部56经由第4跨接元件15D及延长部91而电连接在第4导体部54。换句话说，第6导体部56不经由第5导体部55及第3跨接元件15C地电连接在第4导体部54。
图11是表示本实施方式的多个电容器14的电连接关系的图。像图11所示那样，多个电容器14与第1实施方式同样地被分为第1至第3群G1～G3。在本实施方式中，第1群G1的多个电容器14与第3群G3的多个电容器14经由第4跨接元件15D而相互电连接。
此处，跨接元件15的电阻值足够小，但并非完全为零。因此，在第1实施方式的构成中，第3导体部53经由两个跨接元件15A、15B而电连接在第1导体部51。同样地，第6导体部56经由两个跨接元件15C、15D而电连接在第4导体部54。因此，在电源图案42中流动的电流于在两个跨接元件15A、15B(或两个跨接元件15C、15D)中流动的过程中产生虽微少但也存在的损失。
另一方面，在本实施方式中，第6导体部56经由一个跨接元件15D而电连接在第4导体部54。根据这种构成，能够减少电流流经的跨接元件15的数量，而能够谋求损失的减少。
(第4实施方式)
接下来，对第4实施方式进行说明。本实施方式在接地图案43具有在X方向上相互分离的多个导体部101～106的点与第1实施方式不同。此外，除以下进行说明以外的构成与第1实施方式相同。
图12A是表示衬底10的第1面10a侧的导体图案22的一部分的俯视图。图12B是表示衬底10的第2面10b侧的导体图案22的一部分的俯视图。在本实施方式中，第1及第2接地部61、62各自包含第1至第3导体部101～103。第1至第3导体部101～103设置在衬底10的第3区域33。第1至第3导体部101～103在X方向上排列。第3导体部103相对于第2导体部102位于与第1导体部101相反之侧。
如果针对第1接地部61进行说明，那么第1导体部101在Z方向上重叠在第1列的电容器14A、14B的负极端子14b。例如，第1列的电容器14A、14B的负极端子14b是利用焊料固定在第1导体部101的表面。由此，第1导体部101电连接在第1列的电容器14A、14B。同样地，第2导体部102在Z方向上重叠在第1列的电容器14C、14D的负极端子14b。例如，第1列的电容器14C、14D的负极端子14b是利用焊料固定在第2导体部102的表面。由此，第2导体部102电连接在第1列的电容器14C、14D。第3导体部103在Z方向上重叠在第1列的电容器14E、14F的负极端子14b。例如，第1列的电容器14E、14F的负极端子14b是利用焊料固定在第3导体部103的表面。由此，第3导体部103电连接在第1列的电容器14E、14F。
此外，关于针对第2接地部62的说明，只要在所述说明中，将“第1列的电容器14A、14B”改称为“第2列的电容器14G、14H、14I”，将“第1列的电容器14C、14D”改称为“第2列的电容器14J、14K”，将“第1列的电容器14E、14F”改称为“第2列的电容器14L、14M”即可。
在本实施方式中，第3及第4接地部63、64各自包含第4至第6导体部104～106。第4至第6导体部104～106设置在衬底10的第3区域33。第4至第6导体部104～106在X方向上排列。第6导体部106相对于第5导体部105位于与第4导体部104相反之侧。
此外，关于针对第3及第4接地部63、64的说明，只要于针对第1接地部61的所述说明中，将“第1列的电容器14A、14B”改称为“第3列的电容器14N、14O”或“第4列的电容器14T、14U、14V”，将“第1列的电容器14C、14D”改称为“第3列的电容器14P、14Q”或“第4列的电容器14W、14X”，将“第1列的电容器14E、14F”改称为“第3列的电容器14R、14S”或“第4列的电容器14Y、14Z”即可。
在本实施方式中，第1导体部101与第2导体部102利用第1跨接元件15A电连接。第2导体部102与第3导体部103利用第2跨接元件15B电连接。第4导体部104与第5导体部105利用第3跨接元件15C电连接。第5导体部105与第6导体部106利用第4跨接元件15D电连接。
在本实施方式中，电源图案42在X方向上未分离为多个导体部，而是在供安装所有电容器14的区域中连续地延伸。但是，电源图案42也可以与第1实施方式同样地在X方向上分离为多个导体部51～56，且导体部51～56利用跨接元件15电连接。
根据这种构成，因与第1实施方式相同的原因而变得热不易从控制器11传递到NAND13。由此，能够谋求半导体存储装置1的可靠性的提高。另外，根据本实施方式的构成，能够通过将第1至第4跨接元件15A～15D从衬底10卸除，而在第1至第3群G1～G3之中筛选包含发生故障的电容器14的群。由此，能够谋求解析作业的高效化。
(第5实施方式)
接下来，对第5实施方式进行说明。本实施方式在代替跨接元件15A～15D而利用作为导体图案22的一部分的连接部111～114连接多个导体部51～56的点与第1实施方式不同。此外，除以下进行说明以外的构成与第1实施方式相同。
图13A是表示衬底10的第1面10a侧的导体图案22的一部分的俯视图。图13B是表示衬底10的第2面10b侧的导体图案22的一部分的俯视图。在本实施方式中，未设置第1至第4跨接元件15A～15D。在本实施方式中，电源图案42具有第1至第4连接部111～114。第1及第2连接部111、112例如通过与第1至第3导体部51～53相同的制造步骤形成。第3及第4连接部113、114例如通过与第4至第6导体部54～56相同的制造步骤形成。
第1连接部111在衬底10之中设置在第1面10a侧的表层。第1连接部111位于第1导体部51与第2导体部52之间且将第1导体部51与第2导体部52连接。由此，第1导体部51与第2导体部52利用第1连接部111电连接。Y方向上的第1连接部111的最大宽度k1比Y方向上的第1导体部51的最大宽度H1窄，且比Y方向上的第2导体部52的最大宽度H2窄。
第2连接部112在衬底10之中设置在第1面10a侧的表层。第2连接部112位于第2导体部52与第3导体部53之间且将第2导体部52与第3导体部53连接。由此，第2导体部52与第3导体部53利用第2连接部112电连接。Y方向上的第2连接部112的最大宽度k2比Y方向上的第2导体部52的最大宽度H2窄，且比Y方向上的第3导体部53的最大宽度H3窄。
第3连接部113在衬底10之中设置在第2面10b侧的表层。第3连接部113位于第4导体部54与第5导体部55之间且将第4导体部54与第5导体部55连接。由此，第4导体部54与第5导体部55利用第3连接部113电连接。Y方向上的第3连接部113的最大宽度k3比Y方向上的第4导体部54的最大宽度H4窄，且比Y方向上的第5导体部55的最大宽度H5窄。
第4连接部114在衬底10之中设置在第2面10b侧的表层。第4连接部114位于第5导体部55与第6导体部56之间且将第5导体部55与第6导体部56连接。由此，第5导体部55与第6导体部56利用第4连接部114电连接。Y方向上的第4连接部114的最大宽度k4比Y方向上的第5导体部55的最大宽度H5窄，且比Y方向上的第6导体部56的最大宽度H6窄。
根据这种构成，因与第1实施方式相同的原因而热不易从控制器11传递到NAND13。由此，能够谋求半导体存储装置1的可靠性的提高。
以上，对若干实施方式进行了说明。但是，实施方式并不限定于所述例。例如，所述实施方式也可以相互组合而实现。另外，NAND13的数量、电容器14的种类及数量、跨接元件15的种类及数量等并不限定于所述例。电源图案42也可以代替设置在衬底10的表层的情况，而设置在衬底10的内层。在该情况下，在衬底10的表层设置电连接在电源图案42的焊垫，且电容器14利用焊料而固定在所述焊垫。在该情况下，所述焊垫相当于导体图案22的一部分。另外，实施方式中标注在各构件的名称的“第1”、“第2”等名称是为了方便说明而标注的，也可以适当重新标注。
根据以上说明的至少一个实施方式，能够通过具有导体图案相互分离的多个导体部，而谋求可靠性的提高。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能以其它各种方式实施，可在不脱离发明的主旨的范围内进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
10 衬底
11 控制器
13 NAND(半导体存储器零件)
14 电容器
15 跨接元件
31 第1区域
32 第2区域
33 第3区域
42 电源图案
43 接地图案
51～56 第6导体部
71～74 非导体部
81～83 通孔
101～106 第6导体部
111～114 第4连接部

Claims (17)

1.一种半导体存储装置，其特征在于，具备：
衬底，具有第1区域、第2区域、及位于所述第1区域与所述第2区域之间的第3区域，并且具有导体图案；
控制器，安装在所述第1区域；
半导体存储器零件，安装在所述第2区域，且由所述控制器控制；
第1及第2电容器，安装在所述第3区域，且在从所述第1区域朝向所述第2区域的第1方向上排列；及
第1跨接元件，安装在所述第3区域；且
所述导体图案包含：第1导体部，在所述衬底的厚度方向上与所述第1电容器的至少一部分重叠且电连接在所述第1电容器；及第2导体部，在所述衬底的厚度方向上与所述第2电容器的至少一部分重叠且电连接在所述第2电容器；
所述第1导体部与所述第2导体部在所述第1方向上相互分离，并且利用所述第1跨接元件相互电连接。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述第1跨接元件是使用焊料而固定在所述衬底的表面。
3.根据权利要求1所述的半导体存储装置，其特征在于，
与所述第1方向交叉的第2方向上的所述第1跨接元件的最大宽度比所述第2方向上的所述第1导体部的最大宽度窄，且比所述第2方向上的所述第2导体部的最大宽度窄。
4.根据权利要求1所述的半导体存储装置，其特征在于，
还具备第3电容器，该第3电容器于与所述第1方向交叉的第2方向上与所述第1电容器排列，
所述第1导体部在所述衬底中跨及相对于所述第1电容器的至少一部分在所述衬底的厚度方向上重叠的区域、及相对于所述第3电容器的至少一部分在所述衬底的厚度方向上重叠的区域，且电连接在所述第3电容器。
5.根据权利要求4所述的半导体存储装置，其特征在于，
所述第1跨接元件的至少一部分配置在所述第1电容器与所述第3电容器之间。
6.根据权利要求5所述的半导体存储装置，其特征在于，
还具备第4电容器，该第4电容器在所述第2方向上与所述第2电容器排列，所述第2导体部在所述衬底中跨及相对于所述第2电容器的至少一部分在所述衬底的厚度方向上重叠的区域、及相对于所述第4电容器的至少一部分在所述衬底的厚度方向上重叠的区域，且电连接在所述第4电容器。
7.根据权利要求6所述的半导体存储装置，其特征在于，
所述第1跨接元件的另一部分配置在所述第2电容器与所述第4电容器之间。
8.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第5电容器，安装在所述第3区域，且相对于所述第2电容器在所述第1方向上配置在与所述第1电容器相反之侧；及
第2跨接元件，安装在所述第3区域；且
所述导体图案还包含第3导体部，该第3导体部在所述衬底的厚度方向上与所述第5电容器的至少一部分重叠且电连接在所述第5电容器，
所述第2导体部与所述第3导体部在所述第1方向上相互分离，并且利用所述第2跨接元件相互电连接。
9.根据权利要求1所述的半导体存储装置，其特征在于还具备：
第6及第7电容器，安装在所述第3区域；及
第3跨接元件，安装在所述第3区域；且
所述衬底具有：第1面，安装着所述第1及第2电容器、以及所述第1跨接元件；及第2面，位于与所述第1面相反之侧，且安装着所述第6及第7电容器、以及所述第3跨接元件；
所述导体图案还包含在所述衬底的厚度方向上分别设置在与所述第1及第2导体部不同的位置的第4导体部及第5导体部，该第4导体部在所述衬底的厚度方向上与所述第6电容器的至少一部分重叠且电连接在所述第6电容器，该第5导体部在所述衬底的厚度方向上与所述第7电容器的至少一部分重叠且电连接在所述第7电容器，
所述第4导体部与所述第5导体部在所述第1方向上相互分离，并且利用所述第3跨接元件相互电连接。
10.根据权利要求9所述的半导体存储装置，其特征在于，
所述衬底具有：第1非导体部，位于所述第1导体部与所述第2导体部之间；及第2非导体部，位于所述第4导体部与所述第5导体部之间；且
所述第1非导体部的至少一部分与所述第2非导体部的至少一部分在所述衬底的厚度方向上相互重叠。
11.根据权利要求9所述的半导体存储装置，其特征在于，
所述第1跨接元件的至少一部分与所述第3跨接元件的至少一部分在所述衬底的厚度方向上相互重叠。
12.根据权利要求9所述的半导体存储装置，其特征在于，
所述衬底还具有第1通孔，该第1通孔在所述衬底的厚度方向上延伸且将所述第1导体部与所述第4导体部电连接。
13.根据权利要求12所述的半导体存储装置，其特征在于，
所述衬底还具有第2通孔，该第2通孔在所述衬底的厚度方向上延伸且将所述第2导体部与所述第5导体部电连接。
14.一种半导体存储装置，其特征在于，具备：
衬底，具有第1区域、第2区域、及位于所述第1区域与所述第2区域之间的第3区域，并且具有导体图案；
控制器，安装在所述第1区域；
半导体存储器零件，安装在所述第2区域，且由所述控制器控制；及
第1及第2电容器，安装在所述第3区域，且在从所述第1区域朝向所述第2区域的第1方向上排列；且
所述导体图案包含：第1导体部，在所述衬底的厚度方向上与所述第1电容器的至少一部分重叠且电连接在所述第1电容器；第2导体部，在所述衬底的厚度方向上与所述第2电容器的至少一部分重叠且电连接在所述第2电容器；及连接部，位于所述第1导体部与所述第2导体部之间且将所述第1导体部与所述第2导体部连接；
与所述第1方向交叉的第2方向上的所述连接部的最大宽度比所述第2方向上的所述第1导体部的最大宽度窄，且比所述第2方向上的所述第2导体部的最大宽度窄。
15.根据权利要求14所述的半导体存储装置，其特征在于，
还具备第3电容器，该第3电容器在所述第2方向上与所述第1电容器排列，
所述第1导体部在所述衬底中跨及相对于所述第1电容器的至少一部分在所述衬底的厚度方向上重叠的区域、及相对于所述第3电容器的至少一部分在所述衬底的厚度方向上重叠的区域，且电连接在所述第3电容器。
16.根据权利要求15所述的半导体存储装置，其特征在于，
还具备第4电容器，该第4电容器在所述第2方向上与所述第2电容器排列，
所述第2导体部在所述衬底中跨及相对于所述第2电容器的至少一部分在所述衬底的厚度方向上重叠的区域、及相对于所述第4电容器的至少一部分在所述衬底的厚度方向上重叠的区域，且电连接在所述第4电容器。
17.一种半导体存储装置，其特征在于，具备：
衬底，具有第1区域、第2区域、及位于所述第1区域与所述第2区域之间的第3区域，并且具有导体图案；
控制器，安装在所述第1区域；
半导体存储器零件，安装在所述第2区域，且由所述控制器控制；
第1及第2电容器，安装在所述第3区域，且在从所述第1区域朝向所述第2区域的第1方向上排列；及
第1跨接元件，安装在所述第3区域，且能够从所述衬底卸除；且
所述导体图案包含：第1导体部，电连接在所述第1电容器；及第2导体部，电连接在所述第2电容器；
所述第1导体部与所述第2导体部在所述第1方向上相互分离，并且利用所述第1跨接元件相互电连接。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6942039B2 (ja) * 2017-12-12 2021-09-29 キオクシア株式会社 半導体記憶装置
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
US11862215B2 (en) 2021-08-27 2024-01-02 Micron Technology, Inc. Access line having a resistive layer for memory cell access
JP2023045290A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 記憶装置
JP2023137985A (ja) * 2022-03-18 2023-09-29 キオクシア株式会社 メモリシステム

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910755A (en) * 1993-03-19 1999-06-08 Fujitsu Limited Laminate circuit board with selectable connections between wiring layers
JP2002074985A (ja) * 2000-08-29 2002-03-15 Mitsubishi Electric Corp メモリモジュールおよびその製造方法ならびにそれに使用するテストコネクタ
JP3591497B2 (ja) * 2001-08-16 2004-11-17 ソニー株式会社 強誘電体型不揮発性半導体メモリ
US7414312B2 (en) * 2005-05-24 2008-08-19 Kingston Technology Corp. Memory-module board layout for use with memory chips of different data widths
KR20100101958A (ko) 2009-03-10 2010-09-20 삼성전자주식회사 슈퍼 커패시터를 포함하는 고체 상태 구동기
KR20110028999A (ko) * 2009-09-14 2011-03-22 삼성전자주식회사 이종의 커넥터를 선택적으로 적용할 수 있는 메모리 장치
JP2015038643A (ja) 2010-06-29 2015-02-26 株式会社東芝 補助電源制御回路、記憶装置、および補助電源制御方法
US8310098B2 (en) * 2011-05-16 2012-11-13 Unigen Corporation Switchable capacitor arrays for preventing power interruptions and extending backup power life
JP2013033914A (ja) * 2011-06-27 2013-02-14 Toshiba Corp 半導体装置
JP5741416B2 (ja) * 2011-12-08 2015-07-01 Tdk株式会社 電子部品の実装構造
KR20150031963A (ko) * 2013-09-17 2015-03-25 삼성전자주식회사 메모리 모듈 및 그것의 제조 방법
US20160049177A1 (en) * 2014-08-15 2016-02-18 Kabushiki Kaisha Toshiba Memory system, storage system
JP2016053757A (ja) * 2014-09-02 2016-04-14 株式会社東芝 メモリシステム
WO2016068978A1 (en) * 2014-10-31 2016-05-06 Hewlett-Packard Development Company, L.P. Power-loss protection
US20160254031A1 (en) * 2015-02-26 2016-09-01 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6313252B2 (ja) * 2015-03-16 2018-04-18 東芝メモリ株式会社 半導体メモリ装置
JP6381480B2 (ja) * 2015-05-12 2018-08-29 東芝メモリ株式会社 半導体装置
JP6523136B2 (ja) 2015-10-27 2019-05-29 東芝メモリ株式会社 半導体装置及び電子機器
US10283173B2 (en) * 2017-04-19 2019-05-07 Seagate Technologies Llc Intelligent backup capacitor management
JP6942039B2 (ja) * 2017-12-12 2021-09-29 キオクシア株式会社 半導体記憶装置

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