JP7200466B2 - Cpuソケット毎に追加メモリモジュールスロットを備えた拡張プラットフォーム - Google Patents
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Description
同様に、PCB10の第2エリア内の第2列の要素は、CPUソケット12bの左に配置されたメモリモジュールスロット14b1-14b4及び側部6及び側部8の間でCPUソケット12bの右に配置されたメモリモジュールスロット14b5-14b8を含む。PCB10の第3エリア内の第3列の要素は、側部6及び側部8の間のメモリモジュールスロット14c1-14c16を含む。第2列の要素は、第1列の要素及び第3列の要素の間に配置される。
マザーボード30は、マザーボード30の端部近傍に配置された外部入出力接続36、38のような他のフィーチャを含んでもよい。そのような入出力接続は、これらに限定されないが、イーサネット(登録商標)接続、USB接続、及びビデオ接続を含む任意の接続を含んでよい。これらに限定されないが、基板管理ハードウェア及びルーティングを含む他の種類のフィーチャは、マザーボード30上にあってもよい。
[例]
Claims (22)
- 第1列の要素、第2列の要素、及び第3列の要素を含むプリント回路基板と、
第1中央処理ユニット(第1CPU)を収容するよう構成された第1CPUソケットと、少なくとも4つのメモリモジュールを収容するよう構成された第1メモリ領域と、少なくとも4つのメモリモジュールを収容するよう構成された第2メモリ領域と、を含み、前記第1CPUソケットは前記第1メモリ領域及び前記第2メモリ領域の間に配置され、前記第1メモリ領域の前記少なくとも4つのメモリモジュール、及び前記第2メモリ領域の前記少なくとも4つのメモリモジュールは、第1グループの高速入出力(HSIO)リンクを介して前記第1CPUに連結される、前記第1列の要素と、
第2CPUを収容するよう構成された第2CPUソケットと、第3メモリ領域及び第4メモリ領域を含み、前記第2CPUソケットは前記第3メモリ領域及び前記第4メモリ領域の間に配置され、前記第3メモリ領域及び前記第4メモリ領域は前記少なくとも4つのメモリモジュールを別個に収容し、前記第3メモリ領域の前記少なくとも4つのメモリモジュール及び前記第4メモリ領域の前記少なくとも4つのメモリモジュールは、第2グループのHSIOリンクを介して前記第2CPUに連結される、前記第2列の要素と、
少なくとも8つのメモリモジュールを収容するよう構成された第5メモリ領域を含み、前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの一部は、前記第1グループのHSIOリンクを介して前記第1CPUに連結され、前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの残部は、前記第2グループのHSIOリンクを介して前記第2CPUに連結される、前記第3列の要素と、
を備え、
前記第2列の要素は、前記第1列の要素及び前記第3列の要素の間に配置される、装置。 - 少なくとも2つのHSIOリンクを別個に含む前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項1に記載の装置。
- 前記第1メモリ領域及び前記第2メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記一部のメモリモジュールを前記第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結する前記第1グループのHSIOリンクと、
前記第3メモリ領域及び前記第4メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記残部のメモリモジュールを前記第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する前記第2グループのHSIOリンクと、
を備える請求項1または2に記載の装置。 - 少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能な前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項1から3のいずれか一項に記載の装置。
- 前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域は、デュアルインラインメモリモジュール(DIMM)を含む、請求項1から4のいずれか一項に記載の装置。
- 前記DIMMは揮発性メモリ又は不揮発性メモリを含む、請求項5に記載の装置。
- 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項6に記載の装置。
- 前記不揮発性メモリは、3次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ(MRAM)、強誘電体メモリ、シリコン-酸化物-窒化物-酸化物-シリコン(SONOS)メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ(FeTRAM)を含む、請求項6に記載の装置。
- プリント回路基板の第1メモリ領域及び第2メモリ領域間に第1中央処理ユニットソケット(第1CPUソケット)を配置する段階であり、前記第1メモリ領域及び前記第2メモリ領域は少なくとも4つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記プリント回路基板の第3メモリ領域及び第4メモリ領域間に第2CPUソケットを配置する段階であり、前記第3メモリ領域及び前記第4メモリ領域は少なくとも4つのメモリモジュールを別個に受け入れるよう構成される、段階と、
前記プリント回路基板に第5メモリ領域を配置する段階であって、前記第5メモリ領域は少なくとも8つのメモリモジュールを受け入れるよう構成される、段階と、
前記第1CPUソケットを、第1グループの高速入出力(HSIO)リンクを介して前記第1メモリ領域及び前記第2メモリ領域それぞれの前記少なくとも4つのメモリモジュール及び前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの一部に連結する段階と、
前記第2CPUソケットを、第2グループのHSIOリンクを介して前記第3メモリ領域及び第4メモリ領域それぞれの前記少なくとも4つのメモリモジュール及び前記第5メモリ領域の前記少なくとも8つのメモリモジュールのうちの残部に連結する段階と、
を備える方法であって、
前記第3メモリ領域及び前記第4メモリ領域は、前記第1メモリ領域及び前記第2メモリ領域と、前記第5メモリ領域との間に配置される、方法。 - 前記第1グループ及び前記第2グループのHSIOリンクは、少なくとも2つのHSIOリンクを別個に含む、請求項9に記載の方法。
- 前記第1メモリ領域及び第2メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記一部のメモリモジュールへの前記第1グループのHSIOリンクを、第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結する段階と、
前記第3メモリ領域及び第4メモリ領域のそれぞれのメモリモジュール及び前記第5メモリ領域の前記残部のメモリモジュールへの前記第2グループのHSIOリンクを、第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する段階と、
を備える、請求項10に記載の方法。 - 前記第1グループ及び前記第2グループのHSIOリンクは、少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能である、請求項10又は11に記載の方法。
- 前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域は、デュアルインラインメモリモジュール(DIMM)を受け入れる、請求項9から12のいずれか一項に記載の方法。
- 前記DIMMは、揮発性メモリ又は不揮発性メモリを含む、請求項13に記載の方法。
- プリント回路基板(PCB)と、
第1グループの高速入出力(HSIO)リンクを介して第1メモリ領域及び第2メモリ領域の各々の少なくとも4つのデュアルインラインメモリモジュール(DIMM)と連結する第1の中央処理ユニット(第1CPU)を含み、前記第1CPUは前記第1メモリ領域及び前記第2メモリ領域の間に配置される、前記プリント回路基板上の第1列の要素と、
それぞれ少なくとも4つのDIMMを有する第3メモリ領域及び第4メモリ領域を含み、第2CPUが前記第3メモリ領域及び前記第4メモリ領域の前記DIMMの間に配置され、前記第3メモリ領域及び前記第4メモリ領域の各々の前記少なくとも4つのDIMMが第2グループのHSIOリンクを介して前記第2CPUと連結された、前記プリント回路基板上の第2列の要素と、
少なくとも8つのDIMMの第5メモリ領域を含み、前記第5メモリ領域の前記少なくとも8つのDIMMのうちの一部が前記第1グループのHSIOリンクを介して前記第1CPUと連結され、前記第5メモリ領域の前記少なくとも8つのDIMMのうちの残部が前記第2グループのHSIOリンクを介して前記第2CPUに連結される、前記プリント回路基板上の第3列の要素と、
を備えるシステムであって、
前記第2列の要素は、前記第1列の要素及び前記第3列の要素の間に配置される、システム。 - 少なくとも2つのHSIOリンクを別個に含む前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項15に記載のシステム。
- 前記第1グループのHSIOリンクは、前記第1メモリ領域及び前記第2メモリ領域のそれぞれのメモリモジュール並びに前記第5メモリ領域の前記一部のメモリモジュールを、前記第1CPUにおける第1の高速シリアルインターフェースを介して前記第1CPUに連結し、
前記第2グループのHSIOリンクは、前記第3メモリ領域及び前記第4メモリ領域のそれぞれのメモリモジュール並びに前記第5メモリ領域の前記残部のメモリモジュールを、前記第2CPUにおける第2の高速シリアルインターフェースを介して前記第2CPUに連結する、
請求項15又は16に記載のシステム。 - 少なくとも1ピンあたり毎秒50ギガビットのデータ転送速度が別個に可能な前記第1グループ及び前記第2グループのHSIOリンクを備える、請求項15から17のいずれか一項に記載のシステム。
- ダイナミックランダムアクセスメモリを含む揮発性メモリを含む前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域のDIMMを備える、請求項15から18のいずれか一項に記載のシステム。
- 揮発性メモリ及び不揮発性メモリを含む前記第1メモリ領域、前記第2メモリ領域、前記第3メモリ領域、前記第4メモリ領域及び前記第5メモリ領域のDIMMを備える、請求項15から19のいずれか一項に記載のシステム。
- 前記揮発性メモリは、ダイナミックランダムアクセスメモリを含む、請求項20に記載のシステム。
- 前記不揮発性メモリは、3次元クロスポイントメモリ、磁気抵抗ランダムアクセスメモリ(MRAM)、強誘電体メモリ、シリコン-酸化物-窒化物-酸化物-シリコン(SONOS)メモリ、ポリマーメモリ、又は強誘電体トランジスタランダムアクセスメモリ(FeTRAM)を含む、請求項20に記載のシステム。
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