JP2004039135A - 半導体集積回路装置 - Google Patents

Abstract

【課題】内部配線負荷によるパルス信号のパルス幅の制約を受けることなく、高速で変化する内部タイミング制御信号を生成する。
【解決手段】複数のメイン制御信号をそれぞれ含む複数のメイン制御信号発生回路を設け、これらを順次活性化し、また所定のシーケンスで、メイン制御信号の活性化時所定のメイン制御信号発生回路をリセットする。この複数組のメイン制御信号の各一方の組のメイン制御信号の立上がりエッジと他方の組のメイン制御信号の立下がりエッジを利用して、ローカル制御信号を生成する。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、大記憶容量の半導体記憶装置を内蔵する半導体集積回路装置に関する。より特定的には、この発明は、クロック信号に同期してデータの転送を行なうクロック同期型ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の行選択動作を制御する行系制御回路の構成に関する。
【０００２】
【従来の技術】
図２４は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図２４において半導体記憶装置は、複数のサブメモリアレイＳＭＡ０−ＳＭＡ３と、これらのサブメモリアレイＳＭＡ０−ＳＭＡ３それぞれに対応して設けられ、対応のサブメモリアレイの行を選択するためのロウデコーダＲＤ０−ＲＤ３と、サブメモリアレイＳＭＡ０およびＳＭＡ２に対応して設けられ、これらのサブメモリアレイＳＭＡ０およびＳＭＡ２の列を選択する列選択信号を生成するコラムデコーダＣＤＡと、サブメモリアレイＳＭＡ１およびＳＭＡ３に対応して設けられ、これらのサブメモリアレイＳＭＡ１およびＳＭＡ３の列を選択するための列選択信号を生成するコラムデコーダＣＤＢと、コラムデコーダＣＤＡにより選択された列のメモリセルとデータの授受を行なうためのデータパスＤＰＡと、コラムデコーダＣＤＢにより選択された列のメモリセルとデータの授受を行なうためのデータパスＤＰＢを含む。これらのデータパスＤＰＡおよびＤＰＢは、データ入力回路（入力バッファ、ライトバッファ）およびデータ出力回路（出力バッファ、プリアンプ）を含む。
【０００３】
サブメモリアレイＳＭＡ０およびＳＭＡ１が、バンクＢＡ♯１を構成し、サブメモリアレイＳＭＡ２およびＳＭＡ３が、バンクＢＡ♯０を構成する。これらのバンクＢＡ♯１およびＢＡ♯０に共通に、クロック信号ＣＬＫに同期してアドレス信号ＡＤＤおよび動作モードを指示するコマンドＣＭＤを受け、バンクＢＡ♯０およびＢＡ♯１に対する動作制御信号を生成するメイン制御回路ＭＣＫが設けられる。
【０００４】
この半導体記憶装置は、クロック信号ＣＬＫに同期して動作するクロック同期型半導体記憶装置であり、制御信号およびアドレス信号がクロック信号に同期して与えられ、またデータＤＱがクロック信号に同期して転送される。
【０００５】
バンクＢＡ♯０に対しては、サブ制御回路ＳＣＫ０が設けられ、バンクＢＡ♯１に対しては、サブ制御回路ＳＣＫ１が設けられる。
【０００６】
メイン制御回路ＭＣＫは、アドレス信号ＡＤＤに含まれるバンクアドレスに従って、指定されたバンクに対する動作制御信号を生成する。サブ制御回路ＳＣＫ０およびＳＣＫ１は、メイン制御回路ＭＣＫからの主動作制御信号に従って、指定された動作を行なうための制御信号を生成する。これらのサブ制御回路ＳＣＫ０およびＳＣＫ１は、互いに独立に、メイン制御回路ＭＣＫからの動作制御信号に従って動作する。
【０００７】
図２４に示すように、メモリアレイを２つのバンクＢＡ♯０およびＢＡ♯１に分割することにより、これらのバンクＢＡ♯０およびＢＡ♯１を、サブ制御回路ＳＣＫ０およびＳＣＫ１に従って、個々独立に活性／非活性化することができる。ここで、バンクの活性化は、バンクにおいてメモリセル行が選択状態におかれる状態を示す。これらのバンクＢＫ♯０およびＢＫ♯１に対しインタリーブ態様でデータアクセスを行なうことにより、ページ切換時のペナルティが生じず、高速アクセスを実現することができる。
【０００８】
図２５は、図２４に示すサブメモリアレイＳＭＡ０−ＳＭＡ３の構成を概略的に示す。サブメモリアレイＳＭＡ０−ＳＭＡ３は、同一構成を有するため、図２５においては、１つのサブメモリアレイＳＭＡを代表的に示す。
【０００９】
図２５において、サブメモリアレイＳＭＡは、複数のメモリブロックＭＢ０−ＭＢ７と、これらのメモリブロックＭＢ０−ＭＢ７の間に配置されるセンスアンプ帯ＳＡＢ１−ＳＡＢ７と、メモリブロックＭＢ０およびＭＢ７の外側部に配置されるセンスアンプ帯ＳＡＢ０およびＳＡＢ８を含む。
【００１０】
メモリブロックＭＢ０−ＭＢ７それぞれにおいては、メモリセルが行列状に配列される。センスアンプ帯ＳＡＢ０−ＳＡＢ８においては、対応のメモリブロックＭＢ０−ＭＢ７のメモリセル列に対応してセンスアンプ回路が配置される。センスアンプ帯ＳＡＢ０−ＳＡＢ８は、いわゆる「交互配置型シェアードセンスアンプ構成」を有し、対応のメモリブロックの列の両側に交互にセンスアンプ回路が配置され、かつ隣接メモリブロックにより各センスアンプ回路が共有される。
【００１１】
サブメモリアレイＳＭＡにおいて、ブロック単位で行選択動作が行なわれる。アドレス信号ＡＤＤに含まれるブロックアドレス信号に従って生成されるブロック選択信号によりメモリブロックが指定されて、この指定されたメモリブロックにおいて行選択が行なわれる。
【００１２】
指定されるメモリブロックの数は、１つまたは２つである。２つのメモリブロックが同時に指定される場合においては、上側の４メモリブロックの１つと下側の４つのメモリブロックの１つのメモリブロックとが選択される。センスアンプを共有するメモリブロックは同時には選択はされない。
【００１３】
サブメモリアレイＳＭＡは、複数のメモリブロックＭＢ０−ＭＢ７に分割されているため、サブ制御回路ＳＣＫ０およびＳＣＫ１も、それぞれ、メモリブロックＭＢ０−ＭＢ７にそれぞれ対応するローカル制御回路に分割される。
【００１４】
この図２５に示すように、サブメモリアレイＳＭＡにおいてブロック分割動作を行なうことにより、非選択のメモリブロックをプリチャージ状態に維持し、消費電流を低減する。
【００１５】
この図２５に示すサブメモリアレイＳＭＡが、バンクＢＡ♯０およびＢＡ♯１それぞれに配置される。したがって、バンクＢＡ♯０およびＢＡ♯１の境界部においては、バンクＢＡ♯１のセンスアンプ帯ＳＡＢ８とバンクＢＡ♯０のセンスアンプ帯ＳＡＢ０が隣接して配置される。バンクＢＡ♯０およびＢＡ♯１がセンスアンプ帯を共有することがなく、バンクＢＡ♯０およびＢＡ♯１個々にセンスアンプ帯の活性／非活性を行なうことができる。
【００１６】
図２６は、図２５に示すサブ制御回路ＳＣＫ０およびＳＣＫ１の構成を概略的に示す図である。バンクＢＡ♯０に含まれるサブメモリアレイＳＭＡ２は、メモリブロックＭＢ００−ＭＢ０７を含む。バンクＢＡ♯１のサブメモリアレイＳＭＡ０は、メモリブロックＭＢ１０−ＭＢ１７を含む。これらのメモリブロックＭＢ００−ＭＢ０７それぞれの両側およびメモリブロックＭＢ１０−ＭＢ１７それぞれの両側には、センスアンプ帯が配置される。図２６においては、これらのセンスアンプ帯を、単に矩形領域で示す。
【００１７】
サブ制御回路ＳＣＫ０は、メモリブロックＭＢ００−ＭＢ０７それぞれに対応して設けられるローカル制御回路ＬＣＫ００−ＬＣＫ０７を含み、サブ制御回路ＳＣＫ１はメモリブロックＭＢ１０−ＭＢ１７それぞれに対応して設けられるローカル制御回路ＬＣＫ１０−ＬＣＫ１７を含む。
【００１８】
メイン制御回路ＭＣＫは、外部からのコマンドＣＭＤおよびアドレス信号ＡＤＤに従ってバンク別のロウ系制御信号群ＢＲＣおよびプリデコードブロックアドレス信号ＰＢＡを生成し、また外部からのクロック信号ＥＣＬＫに同期して内部クロック信号ＣＬＫを生成する。メイン制御回路ＭＣＫからの内部クロック信号ＣＬＫは、ローカル制御回路ＬＣＫ００−ＬＣＫ０７およびＬＣＫ１０−ＬＣＫ１７に共通に与えられる。
【００１９】
バンク別のロウ系制御信号群ＢＲＣは、バンクＢＡ♯０に対するロウ系制御信号ＢＲ０と、バンクＢＡ♯１に対するロウ系制御信号ＢＲ１を含む。ロウ系制御信号ＢＲ０は、ローカル制御回路ＬＣＫ００−ＬＣＫ０７に共通に与えられ、ロウ系制御信号ＢＲ１は、ローカル制御回路ＬＣＫ１０−ＬＣＫ１７に共通に与えられる。
【００２０】
プリデコードブロックアドレス信号ＰＢＡは、外部からのアドレス信号ＡＤＤに含まれるブロックアドレスをプリデコードして生成される。バンクＢＡ♯０およびＢＡ♯１は、それぞれ８個のメモリブロックを含むため、６ビットのプリデコードブロックアドレス信号ＰＢＡが生成される。２ビットのプリデコードブロックアドレス信号により、バンクＢＡ♯０およびＢＡ♯１において、上半分または下半分のメモリブロックが指定され、残りの４ビットのプリデコードブロックアドレス信号ＰＢＧ１により、これらの上半分および下半分のメモリブロックにおいて１つのメモリブロックが指定される。したがって、これらのプリデコードブロックアドレス信号ＰＢＧ０およびＰＢＧ１各々からの１ビットが、ローカル制御回路ＬＣＫ００−ＬＣＫ０７およびＬＣＫ１０−ＬＣＫ１７それぞれに与えられる。
【００２１】
プリデコードブロックアドレス信号ＰＢＡにより、バンクＢＡ♯０およびＢＡ♯１において、共通にメモリブロックが指定される。バンク別のロウ系制御信号群ＢＲＣにより、バンクアドレス信号ＡＤＤに含まれるバンクアドレスにより指定されたバンクに対するロウ系制御信号が活性化されて行選択に関連する動作が行なわれる。
【００２２】
なお、図２６においては、図面を簡略化するために、サブメモリアレイＳＭＡ１およびＳＭＡ３の構成については示していない。これらのサブメモリアレイＳＭＡ１およびＳＭＡ３も、サブメモリアレイＳＭＡ０およびＳＭＡ２と同様の構成を有し、ローカル制御回路ＬＣＫ００−ＬＣＫ０７およびＬＣＫ１０−ＬＣＫ１７により、行選択動作が制御される。
【００２３】
データパスＤＰＡおよびＤＰＢの各々は、前述の如く、選択メモリセルへのデータの書込みを行うライトドライバ、選択メモリセルのデータを増幅するプリアンプ、および外部とデータの授受を行うデータ入出力バッファを含み、コラムデコーダＣＤＡにより選択された列のメモリセルとデータの授受を行なう。
【００２４】
この図２６に示すように、バンクＢＡ♯０およびＢＡ♯１においてメモリブロック単位で行選択を行なうことにより、非選択メモリブロックをプリチャージ状態に維持することができ、消費電流を低減することができる。
【００２５】
ワード線を指定するためのアドレス信号（以下、ワード線アドレス信号と称す）は、すべてのメモリブロックに共通に与える必要があり、ローカル制御回路ＬＣＫ００−ＬＣＫ０７およびＬＣＫ１０−ＬＣＫ１７に共通に与えられる。
【００２６】
図２７は、メイン制御回路ＭＣＫに含まれる入力バッファの構成の一例を示す図である。このメイン制御回路ＭＣＫにおいては、外部からのコマンドＣＭＤおよびアドレス信号ＡＤＤが、外部クロック信号ＥＣＬＫ（内部クロック信号ＣＬＫ）に同期して取込まれる。
【００２７】
図２７において、入力バッファＩＢは、クロック信号（内部クロック信号）ＣＬＫを反転するインバータＩＶと、クロック信号ＣＬＫがＬレベルのとき導通し、入力信号ＩＮを通過させるトランスミッションゲートＸＦ１と、トランスミッションゲートＸＦ１を通過した信号をラッチするインバータラッチＩＬ１と、クロック信号ＣＬＫがＨレベルのとき導通し、インバータラッチＩＬ１にラッチされた信号を通過させるトランスミッションゲートＸＦ２と、トランスミッションゲートＸＦ２を通過した信号をラッチして内部出力信号ＯＵＴを生成するインバータラッチＩＬ２を含む。
【００２８】
トランスミッションゲートＸＦ１およびＸＦ２は、ＣＭＯＳトランスミッションゲートであり、クロック信号ＣＬＫおよびインバータＩＶからの補のクロック信号に同期して導通／非導通状態となる。次に、この図２７に示す入力バッファＩＢの動作を、図２８に示す信号波形図を参照して説明する。
【００２９】
クロック信号ＣＬＫがＬレベルのときにはトランスミッションゲートＸＦ１が導通状態であり、入力信号ＩＮがインバータラッチＩＬ１にラッチされる。一方、トランスミッションゲートＸＦ２は、非導通状態であり、出力信号ＯＵＴは変化しない。
【００３０】
クロック信号ＣＬＫがＨレベルに立上がると、トランスミッションゲートＸＦ１が非導通状態となり、入力信号ＩＮはインバータラッチＩＬ１のラッチ信号に影響を及ぼさない。クロック信号ＣＬＫがＨレベルに立上がると同時に、トランスミッションゲートＸＦ２が導通状態となり、インバータラッチＩＬ１にラッチされた信号が、インバータラッチＩＬ２へ伝達されて、出力信号ＯＵＴが生成される。したがって、出力信号ＯＵＴがクロック信号ＣＬＫの立上がりに同期して変化する。出力信号ＯＵＴは、クロック信号の１クロックサイクル期間、その状態が維持される。
【００３１】
この図２７に示す入力バッファＩＢが、メイン制御回路ＭＣＫにおいて、アドレス信号ＡＤＤおよびコマンドＣＭＤそれぞれに対して設けられる。したがって、内部信号がクロック信号ＣＬＫの立上がりに同期して生成されるため、このクロック信号ＣＬＫに対するセットアップ／ホールド時間が確保されていれば、内部信号がクロック信号ＣＬＫの立上がりに同期して変化するため、これらの入力信号間のスキューを考慮する必要がなく、内部動作開始タイミングを早くすることができる。
【００３２】
【発明が解決しようとする課題】
図２９は、内部クロック信号、ロウ系制御信号およびプリデコードブロックアドレス信号の配線負荷を概略的に示す図である。図２９において、内部クロック信号ＣＬＫはクロックドライバＤＲＶ０により、信号線ＳＧＬ０を介して伝達される。ロウ系制御信号ＢＲ（ＢＲ０またはＢＲ１）は、ドライブ回路ＤＲＶ１により信号線ＳＧＬ１を介して伝達される。プリデコードブロックアドレス信号ＰＢは、ドライブ回路ＤＲＶ２により、信号線ＳＧＬ２を介して伝達される。
【００３３】
図２６に示すように、内部クロック信号ＣＬＫは、ローカル制御回路ＬＣＫ００−ＬＣＫ０７およびＬＣＫ１０−ＬＣＫ１７に共通に与える必要があり、この信号線ＳＧＬ０の負荷容量Ｃ０が最も大きくなる。
【００３４】
ロウ系制御信号ＢＲについては、対応のバンクのローカル制御回路がすべて結合されるため、信号線ＳＧＬ１の負荷容量Ｃ１が、次に大きくなる。
【００３５】
プリデコードブロックアドレス信号ＰＢにおいて、プリデコードブロックアドレス信号ビット群ＰＢＧ１については、各バンクにおいて２つのメモリブロックに対するローカル制御回路が接続されるだけであり、その負荷容量が最も小さくなる。プリデコードブロックアドレス信号ビット群ＰＢＧ０については、各バンクにおいて４つのローカル制御回路が接続されるだけである。したがって、バンク間にリピータを設けておくことにより、ドライバＤＲＶ２の負荷が軽減され、この配線負荷は、ロウ系制御信号よりも小さくすることができる。
【００３６】
これらの信号線ＳＧＬ０−ＳＧＬ２の配線負荷容量Ｃ０−Ｃ２が異なるため、信号伝搬遅延が異なり、信号間のスキューが生じる。特に、メイン制御回路ＭＣＫからは、遠方のローカル制御回路ＬＣＫ１７に向かって列方向に沿って一方方向にこれらの信号が伝達されるため、メイン制御回路ＭＣＫに最も近いローカル制御回路ＬＣＫ００と最も遠いローカル制御回路ＬＣＫ１７とで、信号伝搬遅延時間が異なり、このスキューの大きさも同様、異なってくる。
【００３７】
図３０は、ローカル制御回路ＬＣＫ００およびＬＣＫ１７の入力信号と外部からのクロック信号ＥＣＬＫ、アドレス信号ＡＤＤおよびコマンドＣＭＤのタイミング関係を概略的に示す図である。
【００３８】
メイン信号回路ＭＣＫへは、外部クロック信号ＥＣＬＫ、アドレス信号ＡＤＤおよびコマンドＣＭＤが与えられる。外部クロック信号ＣＬＫの立上がりに同期して外部からのアドレス信号ＡＤＤおよびコマンドＣＭＤが取込まれ、プリデコードブロックアドレス信号ＰＢＡおよびロウ系制御信号ＢＲ（ＢＲ０またはＢＲ１）が生成される。
【００３９】
メイン制御回路ＭＣＫに最も近いローカル制御回路ＬＣＫ００に対しては、この内部クロック信号ＣＬＫと外部クロック信号ＥＣＬＫとの差は最も小さい。メイン制御回路ＭＣＫにおいて内部クロック信号ＣＬＫに同期してロウ系制御信号ＢＲ０およびプリデコードブロックアドレス信号ＰＢＡが生成されてローカル制御回路ＬＣＫ００に伝達される。
【００４０】
ローカル制御回路ＬＣＫ００においては、内部クロック信号ＣＬＫを伝達する信号線ＳＧＬ０の配線容量Ｃ０が大きく、この内部クロック信号ＣＬＫがプリデコードブロックアドレス信号ＰＢＡおよびロウ系制御信号ＢＲ０よりも少し遅れて到達する。しかしながら、この場合、これらの信号の配線長は短いため、プリデコードブロックアドレス信号ＰＢＡと内部クロック信号ＣＬＫの間のスキューは小さい。このタイミングで、内部クロック信号ＣＬＫに同期してローカル制御回路ＬＣＫ００が動作した場合、プリデコードブロックアドレス信号ＰＢＡのセットアップ時間が不十分であり、誤動作を起こす可能性がある。
【００４１】
一方、メイン制御回路ＭＣＫからの最も遠いローカル制御回路ＬＣＫ１７においては、内部クロック信号ＣＬＫがその長い配線長により、伝搬遅延が最も大きくなる。同様、ロウ系制御信号ＢＲ１およびプリデコードブロックアドレス信号ＰＢＡも、その遅延時間はローカル制御回路ＬＣＫ００に比べて大きくなるものの、内部クロック信号ＣＬＫの遅延時間に比べて小さい。この場合、プリデコードブロックアドレス信号ＰＢＡと内部クロック信号ＣＬＫの位相差、すなわちスキューが大きくなる。したがって、ローカル制御回路ＬＣＫ１７においては、内部動作開始タイミングを早くすることができず、高速動作をすることができない。
【００４２】
ローカル制御回路における動作開始タイミングを、メイン制御回路ＭＣＫからの距離に応じて設定した場合、ローカル制御回路ごとに動作開始タイミングが異なり、回路設計が複雑となる。また、外部クロック信号ＥＣＬＫが高速になればなるほど、このタイミング調整時間が微小時間となり、そのタイミング調整が極めて厳しくなる。したがって、安定動作のために、このメイン制御回路ＭＣＫから最も遠いローカル制御回路ＬＣＫ１７の最悪のスキュー条件に従って内部回路の動作タイミングを設定する必要があり、高速動作をすることができなくなるという問題が生じる。
【００４３】
また、プリデコードブロックアドレス信号ＰＢＡにおいても、プリデコードブロックアドレス信号ビット群ＰＢＧ０とプリデコードブロックアドレス信号ビット群ＰＢＧ１とは、その配線の負荷が異なり、遅延時間が異なる。したがって、プリデコードブロックアドレス信号ビットが、すべて確定状態となるタイミングは、各ローカル制御回路ごとに異なり、正確なデコード動作を行なうことができなくなる場合が生じる。
【００４４】
図３１は、メイン制御回路ＭＣＫの概略構成を示す図である。図３１において、メイン制御回路ＭＣＫは、外部からのクロック信号ＥＣＬＫを受けて内部クロック信号ＣＬＫを生成するクロックバッファ９００と、クロックバッファ９００からの内部クロック信号ＣＬＫに同期して外部からのコマンドＣＭＤを取込むコマンド入力バッファ９０２と、内部クロック信号に同期して外部からのアドレス信号ＡＤＤを取込むロウアドレス入力バッファ９０４と、内部クロック信号ＣＬＫに同期してコマンド入力バッファ９０２からのコマンドをデコードし、そのデコード結果に従ってバンクＢＡ♯０に対するロウ系制御信号ＢＲ０を生成するロウ系制御信号発生回路９０５と、内部クロック信号ＣＬＫに同期してコマンド入力バッファ９０２からのコマンドをデコードし、該デコード結果に従ってバンクＢＡ♯１に対するロウ系制御信号ＢＲ１を生成するロウ系制御信号発生回路９０６と、内部クロック信号ＣＬＫに同期してコマンド入力バッファ９０２からのコマンドをデコードし、データアクセス（列選択およびデータ入出力）に関連する回路の動作を制御するコラム系制御回路９０８を含む。
【００４５】
ロウ系制御信号発生回路９０５および９０６へは、ロウアドレス入力バッファ９０４からのバンクアドレスＢＡＤが与えられ、このバンクアドレスＢＡＤが指定するバンクに対して設けられたロウ系制御信号発生回路が活性化される。バンクＢＡ♯０に対するロウ系制御信号ＢＲ０は、ロウアドレスデコードイネーブル信号ＲＡＤＥ＜０＞、ワード線駆動タイミング信号ＲＸＴ＜０＞、ビット線分離指示信号ＢＬＩ＜０＞、ビット線イコライズ指示信号ＢＬＥＱ＜０＞、およびセンスアンプ活性化信号ＳＯＮ＜０＞およびＳＯＰ＜０＞を含む。同様、バンクＢＡ♯１に対するロウ系制御信号ＢＲ１は、信号ＲＡＤＥ＜１＞、ＲＸＴ＜１＞、ＢＬＩ＜１＞、ＢＬＥＱ＜１＞、ＳＯＮ＜１＞、およびＳＯＰ＜１＞を含む。
【００４６】
なお、図３１においては、コラム系制御回路９０８は、データの入出力を行なうデータパスＤＰを制御するように示す。しかしながら、バンクＢＡ♯０およびＢＡ♯１に対して設けられたコラムデコーダの動作をも、このコラム系制御回路９０８が制御する。
【００４７】
この図３１に示すように、メイン制御回路ＭＣＫにおいては、バンクＢＡ♯０およびＢＡ♯１それぞれに対応してロウ系制御信号発生回路９０５および９０６が設けられる。したがって、バンクの数が増加した場合、このロウ系制御信号発生回路の数を増加させる必要があり、応じて、このメイン制御回路ＭＣＫにおけるロウ系制御信号発生回路のレイアウトを変更する必要がある。このため、メイン制御回路ＭＣＫをバンク構成に応じて再設計する必要がある。また、この再設計時において信号線の負荷が変化した場合、その信号間のスキュー調整などを行なうための再設計が必要となる。したがって、バンク構成に変化に対して容易に対応することができないという問題が生じる。また、バンクの数が増加した場合、ロウ系制御信号発生回路の数も増加し、応じてロウ系制御信号を伝達する信号線の数も増加し、配線領域の増大および回路占有面積の増大が生じ、チップサイズが増大するという問題が生じる。
【００４８】
ロウ系制御信号発生回路は、それぞれ、クロック信号に同期して、所定のシーケンスでロウ系制御信号を生成している。クロック信号が高速のクロック信号の場合、内部で生成される制御信号のパルス幅は、クロック信号のサイクル時間により決定される。内部制御信号は、パルス信号として生成される場合には、Ｈレベル期間とＬレベル期間とを有する。正確な波形のパルス信号を生成するためには、このパルス信号のＨレベル期間とＬレベル期間とを確保する必要がある。
【００４９】
メイン制御信号を先の図２９に示すようにバスドライブ回路で各ローカル制御回路に転送する場合、メイン制御信号の立上り時間および立下り時間が、バスドライバの動作特性とバスの負荷容量とにより決定される。従って、メイン制御信号の立上りと立下りとを利用して、ローカル制御信号を生成する場合、メイン制御信号のパルス幅に対する制約条件により、ローカル制御回路において生成するローカル制御信号の活性化タイミングが決定され、高速で内部動作を行うことができなくなる可能性がある。したがって、高速のクロック信号に従って、内部動作を行うことができなくなり、高速のクロック信号に同期してデータアクセスを行うことができなくなるという問題が生じる。
【００５０】
それゆえこの発明の目的は、高速のクロック信号に同期して正確に動作することのできる半導体集積回路装置を提供することである。
【００５１】
この発明の他の目的は、高速クロック信号に同期して、信号間スキューの影響を受けることなく高速でメモリセルの選択動作を行なうことのできる半導体集積回路装置を提供することである。
【００５２】
この発明のさらに他の目的は、バンク構成の変更にも容易に対応して、高速クロック信号に従って正確に動作することのできる半導体集積回路装置を提供することである。
【００５３】
この発明のさらに他の目的は、正確に内部の複数のメモリセル選択動作制御信号を短い間隔で所定のシーケンスで活性／非活性化することのできる半導体集積回路装置を提供することである。
【００５４】
この発明のさらに他の目的は、メイン制御信号のパルス幅の制約を受けることなく正確にローカル制御信号を生成することのできる半導体集積回路装置を提供することである。
【００５５】
【課題を解決するための手段】
この発明の第１の観点に係る半導体集積回路装置は、外部からの動作モード指示信号に従って、互いに位相の異なる複数の制御信号を生成するメイン制御信号発生回路を含む。このメイン制御信号発生回路は、動作モード指示信号に従って、所定のシーケンスでメイン制御信号の複数組の１つを活性化する。これらの複数のメイン制御信号の組は、所定のシーケンスで選択される。
【００５６】
この発明の第１の観点に係る半導体集積回路装置は、さらに、メイン制御信号発生回路からのメイン制御信号に従ってローカル制御信号を生成するローカル制御信号発生回路を含む。このローカル制御信号発生回路は、互いに異なる組のメイン制御信号を受け、かつ互いに異なる組については、メイン制御信号の互いに異なる変化方向に応答してローカル制御信号を生成する。
【００５７】
好ましくは、メイン制御回路は、複数組のメイン制御信号の所定のメイン制御信号の活性化に応答して所定のシーケンスにおいて予め定められた異なる組のメイン制御信号を非活性化する。
【００５８】
好ましくは、各ローカル制御信号発生回路は、各組に含まれるメイン制御信号の対応のメイン制御信号を合成して、ローカル制御信号を生成する。
【００５９】
また、好ましくは、ローカル制御信号に従って動作モード指示信号が指定する動作を制御するためのローカル動作制御信号を生成するローカル動作制御回路がさらに設けられる。
【００６０】
好ましくは、このローカル動作制御信号の数は、ローカル制御信号の数以上である。
【００６１】
この発明の第２の観点に係る半導体集積回路装置は、それぞれが、指定された動作を活性化時実行する複数のローカル回路と、複数のローカル回路に対して共通に配置され、外部からの動作モード指示信号に従って、互いに位相の異なる複数の制御信号を生成するメイン制御信号発生回路とを含む。このメイン制御信号発生回路は、動作モード指示信号に従って所定のシーケンスでメイン制御信号の複数組を駆動する。
【００６２】
この発明の第２の観点に係る半導体集積回路装置は、さらに、各ローカル回路に対応して配置され、メイン制御信号発生回路からのメイン制御信号に従って対応のローカル回路に対するローカル動作制御信号を生成するローカル制御回路を含む。このローカル制御回路は、互いに位相の異なる組のメイン制御信号を受け、かつ互いに異なる組については、メイン制御信号の互いに異なる変化方向に応答してローカル制御信号を生成する。このメイン制御信号発生回路は、動作モード指示信号に従って、所定のシーケンスで、それぞれが、複数のメイン制御信号を含む複数組の１つを選択状態へ駆動する。
【００６３】
好ましくは、各ローカル制御回路は、複数のメイン制御信号に従って対応のローカル回路に対するローカル制御信号を生成するローカル制御信号発生回路と、このローカル制御信号発生回路からのローカル制御信号に従って、対応のローカル回路に対する動作制御信号を生成するローカル動作制御回路とを含む。
【００６４】
好ましくは、各ローカル回路に対応して配置され、外部からのアドレス信号に従って、対応のローカル回路が指定されたかを示すローカル回路選択信号を生成するローカルデコード回路が設けられる。各ローカル制御回路は、このローカル回路選択信号の活性化に応答して活性化されて、ローカル動作制御信号を生成する。
【００６５】
好ましくは、ローカル回路は、行列状に配列される複数のメモリセルを含む。ローカル動作制御信号は、これらの複数のメモリセルの選択動作に関連する動作を制御する。
【００６６】
また、好ましくは、各メイン制御回路は、複数組のメイン制御信号の所定のメイン制御信号の活性化に応答して所定のシーケンスにおいて予め定められた異なる組のメイン制御信号を非活性化する。
【００６７】
それぞれが複数のメイン制御信号を含む複数のメイン制御信号の組を、動作モード指示信号に従って各組単位で活性化し、これらのメイン制御信号の異なる組のメイン制御信号の変化に従ってローカル制御信号を生成することにより、各メイン制御信号のパルス幅を十分に確保して、メイン制御信号を生成して各ローカル制御回路へ転送することができる。すなわち、異なる組のメイン制御信号を利用することにより、各組においてメイン制御信号を高速で変化させる必要がなく、内部動作が、１つの組におけるメイン制御信号の変化速度により律速されることがなく、高速で内部でローカル制御信号を生成することができ、内部動作を高速化することができる。
【００６８】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。メモリブロックＭＢａ−ＭＢｎに対し、行系回路１５ａ−１５ｎが設けられる。これらの行系回路１５ａ−１５ｎの各々は、センスアンプ回路、ビット線分離回路、ビット線プリチャージ／イコライズ回路等を含む。すなわち、行系回路１５ａ−１５ｎの各々は、活性化時、対応のメモリブロックＭＢａ−ＭＢｎにおいて、行選択に関連する動作を実行し、非活性化時、対応のメモリブロックＭＢａ−ＭＢｎをプリチャージ状態に駆動する。
【００６９】
これらの行系回路１５ａ−１５ｎに対し、ローカル制御回路１０ａ−１０ｎが設けられる。これらのローカル制御回路１０ａ−１０ｎの各々は、図示しないブロック選択信号に従って活性化され、活性化時、対応の行系回路１５ａ−１５ｎに対し、ローカルロウ制御信号群ＲＳＥＬＧを生成する。これらのローカルロウ制御信号群ＳＥＬＧは、ｑ個のロウ制御信号を含む。ローカルロウ制御信号群ＲＳＥＬＧに含まれるロウ制御信号の詳細については、後に説明する。
【００７０】
これらのローカル制御回路１０ａ−１０ｎに対し、共通でメイン制御回路１が設けられる。メイン制御回路１は、行系コマンドＲＯＷＣＯＭが与えられると、複数の互いに位相の異なるメインロウ制御信号群ＭＲＣＫＬＧを生成して制御信号バス２上を介して伝達する。メインロウ制御信号群ＭＲＣＫＬＧは、複数組の制御構成のメイン制御信号の組ＭＲＳＧ０−ＭＲＳＧｐを含む。このメインロウ制御信号群ＭＲＣＫＬＧは、アドレス信号と独立な信号であり、行系コマンドＲＯＷＣＯＭが与えられるとメイン制御信号の組ＭＲＳＧ０−ＭＲＳＧｐの１つが選択されて、そこに含まれるメイン制御信号が所定のシーケンスで活性化される。このメイン制御信号の活性化に従って、別のメイン制御信号の組のメイン制御信号が非活性化される。
【００７１】
ローカル制御回路１０ａ−１０ｎにおいては、このメイン制御信号の複数組ＭＲＳＧ０−ＭＲＳＧｐにおいて所定の関係にあるメイン制御信号の組に従ってローカルロウ制御信号ＲＳＥＬＧを生成する。このローカルロウ制御信号の生成時において、異なるメイン制御信号の組の対応のメイン制御信号の立上りおよび立下りを利用する。１つのメイン制御信号の組においては、高速でメイン制御信号を変化させる必要がなく、メイン制御信号のパルス幅の制約を受けることなく、高速のクロック信号に従って、ローカルロウ制御信号を生成することができる。
【００７２】
また、これらのメイン制御信号群の組ＭＲＳＧ０−ＭＲＳＧｐを順次所定のシーケンスで選択して、そこに含まれるメイン制御信号を活性化する。これらのメイン制御信号はアドレス信号と独立の制御信号である。従って、バンク数増大時においても、メインロウ活性化信号発生回路の構成を何ら変更する必要がなく、バンク構成の変更に対し容易に対応することができる。
【００７３】
図２は、この発明に従う半導体記憶装置を含む半導体集積回路装置の構成を概略的に示す図である。図２において、半導体集積回路装置ＣＨにおいて、半導体記憶装置は、ロジック２０と同一半導体チップ上に集積化される。ロジック２０は、所定の処理を行ないかつこの半導体記憶装置にデータアクセスを行なう。
【００７４】
半導体記憶装置は、複数のメモリブロックＭＢａＷ−ＭＢｎＷおよびＭＢａＥ−ＭＢｎＥと、メモリブロックＭＢａＷ，ＭＢａＥ−ＭＢｎＷ，ＭＢｎＥにそれぞれ対応して設けられるローカル制御回路１０ａ−１０ｎと、ロジック２０からのコマンドＣＮＤおよびアドレス信号ＡＤＤを受け、ローカル制御回路１０ａ−１０ｎに対するメインロウ系制御信号を生成するメイン制御回路１と、メモリブロックＭＢａＷ−ＭＢｎＷに対応して設けられるデータパス１６Ｗと、メモリブロックＭＢａＥ−ＭＢｎＥに対して設けられるデータパス１６Ｅを含む。これらのデータパス１６Ｗおよび１６Ｅの各々は、データの入力バッファ、データの出力バッファ、内部書込データを生成するライトドライバおよび内部読出データを生成するプリアンプを含み、ロジック２０とデータの授受を行なう。
【００７５】
図２に示す半導体記憶装置自体の全体の配置は、図２４に示す半導体記憶装置の構成とほぼ同様である。しかしながら、このメイン制御回路１からローカル制御回路１０ａ−１０ｎに伝達されるロウ系制御信号の構成が異なり、またそれに応じて、ローカル制御回路１０ａ−１０ｎの構成も変更される。以下、具体的構成について説明する。
【００７６】
図３は、メイン制御回路およびローカル制御回路のロウ系制御回路部分を概略的に示す図である。図３において、メイン制御回路１は、ロジック２０からのクロック信号ＣＬＫを受けて内部クロック信号ＣＬＫ０を生成するクロック入力バッファ３０と、クロック入力バッファ３０からの内部クロック信号ＣＬＫ０に同期してロジックからのコマンドＣＭＤを取込みデコードしてロウアクティブ信号ＡＣＴおよびプリチャージ指示信号ＰＲＣを活性／非活性化するコマンドデコーダ３１と、クロック入力バッファ３１からの内部クロック信号ＣＬＫ０を受け、ローカル制御回路１０ａ−１０ｎへ内部クロック信号ＣＬＫ１を伝達するクロックドライバ３５と、内部クロック信号ＣＬＫ０に同期してアドレス信号ＡＤＤを取込み内部アドレス信号ＡＤＤＩＮを生成するアドレス入力バッファ３２と、コマンドデコーダ３１からのロウアクティブ信号ＡＣＴを受け、３相のメインロウ活性化信号ＲＣＮＴＡＡ＜２：＞、ＲＣＮＴＡＢ＜２：０＞、およびＲＣＮＴＡＣ＜２：０＞の組を生成するメインロウ活性制御回路３３と、内部クロック信号ＣＬＫ０に同期してコマンドデコーダ３１からのプリチャージ指示信号ＰＲＣを受けて２相のメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞の組を生成するメインプリチャージ制御回路３４を含む。
【００７７】
メインロウ活性制御回路３３からの３相のメインロウ活性化信号ＲＣＮＰＡＡ、ＰＣＮＰＡＢおよびＰＣＮＰＡＣは３組生成される。すなわち、このメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞、ＲＣＮＴＡＢ＜２：０＞、およびＲＣＮＴＡＣ＜２：０＞が、ロウアクティブ信号ＡＣＴに従って１組が活性化される。
【００７８】
同様、メインプリチャージ制御回路３４からのメインプリチャージ活性化信号は、２ＲＣＮＴＰＡ＜１：０＞、およびＲＣＮＴＰＢ＜１：０＞が準備され、コマンドデコーダ３１からのプリチャージ指示信号ＰＲＣに従って１組のメインプリチャージ活性化信号ＲＣＮＴＰＡ＜ｉ＞およびＲＣＮＴＰＢ＜ｉ＞が所定のシーケンスで活性／非活性化される。これらのアドレス入力バッファ３２、メインロウ活性制御回路３３およびメインプリチャージ制御回路３５の各々は、それぞれの出力信号に対しドライブ回路を有している。これらのドライブ回路３５は、すべて同一構成（同一トランジスタサイズ）を有し、同一の駆動力で対応の信号をローカル制御回路１０ａ−１０ｎに伝達する。
【００７９】
ローカル制御回路１０ａ−１０ｎの各々は同一構成を有しており、図３においては、ローカル制御回路１０ｉの概略的内部構成を代表的に示す。
【００８０】
ローカル制御回路１０ｉは、内部クロック信号ＣＬＫ１を受けるクロック入力回路３７ａと、内部アドレス信号ＡＤＤＩＮを受けるアドレス入力回路３７ｂと、メインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞を受ける入力回路３７ｂと、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜２：０＞およびＲＣＮＴＰＢ＜２：０＞を受ける入力回路３７ｅと、アドレス入力回路３７ｃからのブロックアドレス信号を受けてデコードするブロックアドレスデコーダ４０と、内部アドレス信号ＡＤＤＩＮとブロックアドレスデコーダ４０からのブロック選択信号とクロック入力回路３７ａからの内部クロック信号と入力回路３７ｄおよび３７ｅの出力信号とに従ってロウ系制御信号ＢＬＩ、ＢＬＥＱ、ＳＯＮ、ＳＯＰおよびＲＸＴとワード線選択信号Ａｄｄを生成するロウ系ローカル制御回路４１を含む。
【００８１】
入力回路３７ａ−３７ｅは同一構成を有するバッファ回路を含み、同一の入力負荷（入力インピーダンス）を有する。したがって、メイン制御回路１のドライバ３５ａ−３５ｅの駆動負荷はすべて同じとなり、メイン制御回路１からローカル制御回路へ伝達される各信号の配線負荷を、各メモリブロックに対して同じとすることができ、応じて各メモリブロックに対して、信号間のスキューを同一とすることができる。
【００８２】
メモリブロックＭＢｉは、ローカル制御回路１０ｉに対して設けられる。メモリブロックＭＢｉの行系回路１５ｉとして、ワード線ドライバ１５ｉａと、センスアンプ１５ｉｂと、ビット線負荷回路１５ｉｃが設けられる。ワード線ドライバ１５ｉａは、ロウ系ローカル制御回路４１からのワード線選択信号Ａｄｄとワード線駆動タイミング信号ＲＸＴとに従ってメモリブロックＩＢｉのアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動する。
【００８３】
ビット線分離回路１５ｉｃは、このメモリブロックＩＢｉのビット線対に対応して設けられるビット線分離ゲートを含み、ビット線分離指示信号ＢＬＩがＬレベルのときにセンスアンプ１５ｉｂとメモリブロックＭＢｉとを切離す。
【００８４】
センスアンプ１５ｉｂには、各ビット線対に対応して設けられるセンスアンプ回路と、各ビット線対に対して設けられるビット線プリチャージ／イコライズ回路が設けられる。ビット線イコライズ指示信号ＢＬＥＱはビット線イコライズ／プリチャージ回路へ与えられ、各ビット線対を中間電圧レベルにプリチャージしかつイコライズする。センスアンプ活性化信号ＳＯＮおよびＳＯＰにより、センスアンプ１５ｉｂに含まれるセンスアンプ回路が活性／非活性化される。
【００８５】
次に、この図３に示すメイン制御回路およびローカル制御回路の動作を、図４に示す信号波形図を参照して説明する。
【００８６】
メイン制御回路１において、コマンドデコーダ３１は、内部クロック信号ＣＬＫ０の立上がりエッジで外部のロジックからのコマンドＣＭＤを取込み、取込んだコマンドが指定する動作モードを指示する信号を生成する。コマンドＣＭＤが行選択を指示するロウアクティブコマンドの場合、コマンドデコーダ３１は、ロウアクティブ信号ＡＣＴを活性化する。このロウアクティブ信号ＡＣＴは、ロジックからのデコード後の動作モード指示信号であっても良い。
【００８７】
メインロウ活性制御回路３３は、このロウアクティブ信号ＡＣＴに応答して、３組のメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞のうち、１組のメインロウ活性化信号を順次活性化する。図４において、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞が順次活性化されるシーケンスを一例として示す。この１組のメインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞が所定のシーケンスで順次活性化されると、次いで、このメインロウ活性制御回路３３は、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞の立上がりに応答して、それまでＨレベルにあった別の組のメインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞を順次非活性化する（Ｌレベルに立下げる）。
【００８８】
したがって、ロウアクティブコマンドが与えられた場合、１組の３相メインロウ活性化信号が、順次、その電圧レベルがＬレベルからＨレベルに立上がり（活性化され）、一方、この選択された１組のメインロウ活性化信号がすべて活性化されると、別の組の先に選択状態にあった３相メインロウ活性化信号を順次Ｌレベルに立下げる（非活性化する）。これらのメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞は共通に、ローカル制御回路１０ａ−１０ｎへ与えられる。従って、１組のメインロウ活性化信号のＨレベル期間が、アクティブコマンドの２回印加されるサイクルとなり、また、Ｌレベル期間が、連続して印加されるアクティブコマンドのクロックサイクル期間となり、高速クロック信号を用いても、余裕を持って、メインロウ活性化信号を生成することができる。
【００８９】
ローカル制御回路１０ｉにおいて、アドレス信号に含まれるブロックアドレスをブロックアドレスデコーダ４０がデコードし、そのデコード結果を示すブロック選択信号（ブロックヒット信号）を生成する。このブロック選択信号が活性状態のときには、対応のローカル回路、すなわちメモリブロックが選択されており、ロウ系ローカル制御回路４１が動作し、メインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞の１組の立上がりおよび別の組のメインロウ活性化信号の立下がりに応答して、ローカルロウ系制御信号を順次活性化する。すなわち、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞の立上がりに応答してロウアドレスデコードイネーブル信号ＲＡＤＥが活性化され、ロウアドレス信号ＡＤＤＩＮのデコード動作が行なわれる。また、ビット線分離指示信号ＢＬＩがＨレベルとなると、この選択メモリブロックと対をなすメモリブロックがセンスアンプ帯から分離される。
【００９０】
次に、メインロウ活性化信号ＲＣＮＴＡＢ＜１＞の立上がりに応答してビット線イコライズ指示信号ＢＬＥＱがＬレベルに立下がり、ビット線のイコライズ／プリチャージ動作が選択メモリブロックにおいて停止する。
【００９１】
対でメインロウ活性化信号ＲＣＮＴＡＣ＜１＞の立上がりに応答してワード線駆動タイミング信号ＲＸＰが活性化される。このワード線駆動タイミング信号ＲＸＰに従って、ワード線ドライバ１５ｉａ（図３参照）で活性化され、ドライバデコードイネーブル信号ＲＡＤＥの活性化に応答してデコードされて生成されたワード線選択信号Ａｂｂに従って、アドレス指定されたワード線が選択状態へ駆動される。
【００９２】
次いで、このメインロウ活性化信号ＲＣＮＴＡＣ＜１＞が立上がると、メインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞がそれぞれ順次、ＨレベルからＬレベルに立下がる。メインロウ活性化信号ＲＣＮＴＡＢ＜０＞の立下がりに応答して、センスアンプ活性化信号ＳＯＮがＨレベルに立上がり、またメインロウ活性化信号ＲＣＮＴＡＣ＜０＞の立下がりに応答してセンスアンプ活性化信号ＳＯＰがＬレベルに立下がる。応じて、センスアンプ１５ｉｂが活性化され、選択ワード線に接続されるメモリセルデータの検知、増幅およびラッチが行なわれる。これらのロウ系制御信号ＲＡＤＥ、ＢＬＩ、ＲＸＴ、ＢＬＥＱ、ＳＯＮおよびＳＯＰは、次に行選択終了を指示するプリチャージコマンドが与えられるまでその状態を維持する。
【００９３】
プリチャージ指示信号ＰＲＣが与えられたときには、２相のメインプリチャージ制御信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞に従って初期化が行なわれる。図４においては、メインロウ活性化信号ＲＣＮＴＡＡ、ＲＣＮＴＡＣに関連する動作を示しており、このプリチャージに関連するメインプリチャージ指示信号ＲＣＮＴＰＡおよびＲＣＮＴＰＢは示していない（図面を簡略化するため）。
【００９４】
ロウ系ローカル制御回路において、３相メイン制御信号の位相を組合せてロウ系回路が必要なより多くのローカルロウ系動作制御信号を発生することができる。
【００９５】
メインロウ活性化信号の別の組のメイン制御信号の立上がりエッジおよび立下がりエッジを利用して、ロウ系制御信号を変化させることにより、以下の利点が得られる。
【００９６】
図５は、１組のメインロウ系制御信号を用いた場合の動作を示す信号波形図である。図５に示す動作シーケンスにおいては、１組のメインロウ活性化信号ＲＣＮＴＡＡ−ＲＣＮＴＡＣおよびメインプリチャージ活性化信号ＲＣＮＴＰＡおよびＲＣＮＴＰＢが用いられる。メインロウ活性化信号ＲＣＮＴＡＡの立上がりエッジおよび立下がりエッジをトリガとして、ローカルロウ系制御信号の活性／非活性化が行なわれ、またメインプリチャージ活性化信号ＲＣＮＴＰＡおよびＲＣＮＴＰＢの立上がりエッジおよび立下がりエッジを利用して、これらのローカルロウ制御信号の初期化が行なわれている。
【００９７】
図５においては、たとえば、メインロウ活性化信号ＲＣＮＴＡＡの立上がりに応答して、ロウアドレスデコードイネーブル信号ＲＡＤＥおよびビット線分離指示信号ＢＬＩがＨレベルに立上がる。メインロウ活性化信号ＲＣＮＴＡＢの立上がりエッジに応答して、ビット線イコライズ指示信号ＢＬＥＱが、Ｌレベルに立下がる。次いで、このメインロウ活性化信号ＲＣＮＴＡＢの立下がりに応答してセンスアンプ活性化信号ＳＯＮがＨレベルに立上り、活性化される。
【００９８】
また、メインロウ活性化信号ＲＣＮＴＡＣの立上がりに応答してワード線駆動タイミング信号ＲＸＰがＨレベルに立上がり、また、メインロウ活性化信号ＲＣＮＴＡＣの立下がりに応答して、センスアンプ活性化信号ＳＯＰがＬレベルに立下がり、Ｐセンスアンプ（ＰチャネルＭＯＳトランジスタで構成されるセンスアンプ回路部分）が活性化される。
【００９９】
また、プリチャージ指示信号ＰＲＣが活性化されたときには、プリチャージ活性化信号ＲＣＮＴＰＢの立上がりに応答してロウアドレスデコードイネーブル信号ＲＡＤＥおよびワード線駆動タイミング信号ＲＸＴがＬレベルに立下がる。次いで、メインプリチャージ活性化信号ＲＣＮＴＰＡが、プリチャージ活性化信号ＲＣＮＴＰＢの立上がりに応答して立下がり、応じて、ビット線分離指示信号ＢＬＩがＬレベルに立下がり、ビット線イコライズ指示信号ＢＬＥＱがＨレベルに立下がる。次いで、センスアンプ活性化信号ＳＯＮがＬレベル、センスアンプ活性化信号ＳＯＰがＨレベルにそれぞれ駆動される。
【０１００】
このように、１組のメイン制御信号を用いた場合、たとえば、メインロウ活性化信号ＲＣＮＴＡＢの立上がりに応答してビット線イコライズ動作が完了し、続いてこのメインロウ活性化信号ＲＣＮＴＡＢの立下がりに応答してセンスアンプ活性化信号ＳＯＮが活性化される。したがって、内部でビット線プリチャージ動作が完了してからセンスアンプ（Ｎセンスアンプ：ＮチャネルＭＯＳトランジスタで構成されるセンスアンプ）が活性化されてセンス動作が行なわれるまでの時間Ｔは、メインロウ活性化信号ＲＣＮＴＡＢのＨレベルの期間により決定される。この時間Ｔは、メインロウ活性化信号ＲＣＮＴＡＢの立上がり時間ｔｒおよび立下がり時間ｔｆにより、その最小値が決定される。
【０１０１】
入力回路３７ｄの初段にインバータが配置されており、このインバータの入力論理しきい値が、たとえばＶＤＤ／２であると仮定すると、このインバータの出力信号は、その入力論理しきい値を入力信号が超えた場合に変化するため、図６に示すように、その期間Ｔは、（ｔｒ＋ｔｆ）／２よりも短くすることができない。この立上がり時間ｔｒおよびｔｆは、回路構成およびバスの負荷により定められ、一定時間以上短くすることはできない。このような最小時間でパルス信号を変化させる場合、Ｈレベル期間を確保することができず、正確にパルス信号を生成することができない。パルス信号を正確に生成するためには、Ｈレベル期間およびＬレベル期間を確保して、変化させる必要がある。したがって、メイン制御信号の立上りおよび立下りを両者を利用する場合、メイン制御信号のパルル幅の制約により、時間Ｔを短くすることができず、高速のクロック信号に同期して、内部で行の選択および非選択を行うことが困難となる可能性がある。
【０１０２】
しかしながら、複数の組のメイン制御信号を利用することにより、各組においてはメイン制御信号は、緩やかに変化させるだけで良く、十分にパルス幅を確保することができ、メイン制御信号のパルス幅の制約を受けることなく、ローカルロウ系制御信号を変化させることができる。
【０１０３】
すなわち、異なる組のメイン制御信号を利用し、かつそれぞれの組の異なるエッジを利用することにより、これらのローカルロウ制御信号の発生に対しては十分なメイン制御信号のパルス幅を確保することができる。また、異なる制御信号の立上がりエッジおよび立下がりエッジを利用しており、これらの各組においてメイン制御信号を極めて短時間で順次変化させても、各組においては、メイン制御信号は一方方向に変化しているだけであり、Ｈレベル期間およびＬレベル期間を十分に、各メイン制御信号に対して確保することができ、メイン制御信号のエッジに従って、ローカルロウ系制御信号を所望の状態へ駆動することができる。
【０１０４】
特に、３組以上のメイン制御信号を用いれば、これらのメインロウ系制御信号（メインロウ活性化信号およびメインプリチャージ活性化信号）のＨレベル期間およびＬレベル期間は、アクティブコマンドが各クロックサイクルごとに印加されても、１クロックサイクル期間以上確保することができ、安定に、正確な波形を有するメインロウ系活性化信号を生成することができ、安定に、ローカルロウ系制御信号をこのエッジをトリガとして変化させて、高速動作を保証することができる。
【０１０５】
１例として、図６に示すように、１つのメインロウ活性化信号ＲＣＮＴＡＢを用いた場合、センス動作開始までの時間Ｔの最小時間Ｔｍｉｎは、メインロウ活性化信号ＲＣＮＴＡＢの立上がり時間ｔｒおよび立下がり時間ｔｆで決定される。しかしながらこの図６に示すように、メインロウ活性化信号ＲＣＮＴＡＢを立上げすぐに立下げた場合、信号波形が不安定となり、正確な動作を補償することができない。また、メインロウ活性化信号ＲＣＮＴＡＢを立上げた後に、すぐに立下げるためのタイミング制御が極めて困難となる。しかしながら、図７に示すように、異なる組のメインロウ活性化信号ＲＣＮＴＡＢ＜１：０＞を用いそれぞれの立上がりエッジおよび立下がりエッジを利用することにより、それぞれのメインロウ活性化信号ＲＣＮＴＡＢ＜１：０＞のＨレベル期間およびＬレベル期間を十分に確保して、これらの立上がりエッジおよび立下がりエッジの間の時間Ｔを所望の値に設定することができる。これにより、正確に、内部動作を保証することができる。また、図７に示す時間Ｔの最小値は、メイン制御回路内部における遅延回路の遅延時間で調整することができ、配線遅延を考慮する必要がなく、正確に、この時間Ｔを設定することができる。
【０１０６】
図８は、図３に示すメインロウ活性制御回路３３の構成を概略的に示す図である。図８において、メインロウ活性制御回路３３は、クロック信号ＣＬＫ（ＣＬＫ０）の立上がりに応答してアクティブコマンド（アクティブ指示信号）ＡＣＴをカウントするＡＣＴカウンタ９０と、このＡＣＴカウンタ９０のカウント値ＡＣＮ＜２：０＞に応答して選択的にイネーブルされ、イネーブル時、クロック信号ＣＬＫとアクティブ指示信号ＡＣＴに従ってメインロウ系制御信号ＲＣＮＴＡＡ＜２＞−ＲＣＮＴＡＣ＜２＞、ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞、およびＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞を生成するメインロウ活性化信号発生回路ＧＥＮ２−ＧＮＥ０を含む。
【０１０７】
これらのメインロウ活性化信号発生回路ＧＥＮ２−ＧＮＥ０は、所定のシーケンスで、１つのメインロウ活性化信号発生回路の発生するメインロウ活性化信号の活性化時、前段のメインロウ活性化信号発生回路をリセットする。図８においては、メインロウ活性化信号発生回路ＧＥＮ−ＧＥＮ０が、それぞれ前段のメインロウ活性化信号発生回路ＧＥＮ１、ＧＥＮ０、およびＧＥＮ２を非活性化するシーケンスを一例として示す。
【０１０８】
ＡＣＴカウンタ９０は、クロック信号ＣＬＫ（ＣＬＫ０）の立上がり時に、アクティブ指示信号ＡＣＴが与えられると、そのカウントビットＡＣＮ＜２：０＞を更新する。メインロウ活性化信号発生回路ＧＥＮ２−ＧＥＮ０は、それぞれ、カウントビットＡＣＮ＜２＞−ＡＣＮ＜０＞に従ってイネーブルされ、クロック信号ＣＬＫ（ＣＬＫ０）およびアクティブ指示信号ＡＣＴに従って、対応のメインロウ活性化信号を所定のシーケンスで活性化する。
【０１０９】
図９は、図８に示すメインロウ活性制御回路３３の動作を示す図である。図９においては、外部から直接ロウアクティブコマンドＡＣＴが与えられる。すなわち、この構成においては、図３に示すコマンドデコーダ３１は設けられていない。ロジックが、アレイ活性化指示信号のコマンドをデコードして、アクティブ指示信号ＡＣＴをコマンドＣＭＤとして与える。以下、このアクティブ指示信号をロウアクティブコマンドＡＣＴとして説明する。
【０１１０】
時刻Ｔ１においてロウアクティブコマンドＡＣＴが与えられると、まず１組のメインロウ活性化信号発生回路が活性化される。図９においては、メインロウ活性化信号発生回路ＧＥＮ０が活性化され、メインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞が順次活性化される（Ｈレベルに立上げられる）。
【０１１１】
一方、メインロウ活性化信号ＲＣＮＴＡＣ＜０＞がＨレベルに立上がると、活性状態のメインロウ活性化信号発生回路ＧＥＮ２の出力するメインロウ活性化信号ＲＣＮＴＡＡ＜２＞−ＲＣＮＴＡＣ＜２＞が順次非活性化される。
【０１１２】
メインロウ活性化信号ＲＣＮＴＡＡ＜０＞が活性状態の間、時刻Ｔ２において再び別のバンクに対するロウアクティブコマンドＡＣＴが与えられる。ロウアクティブコマンドＡＣＴに従ってＡＣＴカウンタ９０がカウント動作を行ない、別のメインロウ活性化信号発生回路ＧＥＮ１が活性化される。このメインロウ活性化信号発生回路ＧＥＮ１が、時刻Ｔ２に与えられたロウアクティブコマンドＡＣＴに従って、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞を順次活性化する。
【０１１３】
メインロウ活性化信号ＲＣＮＴＡＣ＜１＞が活性化されると、活性状態のメインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞が順次非活性化される。
【０１１４】
時刻Ｔ３において、再びロウアクティブコマンドＡＣＴが与えられると、さらに別のメインロウ活性化信号発生回路ＧＥＮ２が活性化される。この時刻Ｔ３におけるロウアクティブコマンドＡＣＴに従って、メインロウ活性化信号ＲＣＮＴＡＡ＜２＞−ＲＣＮＴＡＣ＜２＞が順次活性化される。メインロウ活性化信号ＲＣＮＴＡＣ＜２＞が活性化されると、メインロウ活性化信号発生回路ＧＥＮ１がリセットされ、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞が順次非活性化される。
【０１１５】
時刻Ｔ４に再びロウアクティブコマンドＡＣＴが与えられた場合、既に、スタンバイ状態に復帰した最初のメインロウ活性化信号発生回路ＧＥＮ０が活性化され、この時刻Ｔ４におけるロウアクティブコマンドＡＣＴに従ってメインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞が順次活性化される。
【０１１６】
各クロックサイクルにおいて、活性化されるメインロウ活性化信号の組の各メインロウ活性化信号の立上がりエッジと別の組のメインロウ活性化信号の立下がりエッジを利用して、内部動作制御信号を生成する。これらのメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞は、最小限、次のクロックサイクルにおいてアクティブコマンドＡＣＴが与えられるまでＨレベル期間を維持する。
【０１１７】
したがって、このメインロウ活性化信号発生回路として、３組のメインロウ活性化信号発生回路を設けることにより、メインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞のそれぞれのＨレベル期間およびＬレベル期間は、クロック信号ＣＬＫ（ＣＬＫ０）の１クロックサイクル期間以上に保持することができる。
【０１１８】
各メインロウ活性化信号は、緩やかに変化させることができ、内部のローカルロウ活性化信号は、別の組のメインロウ活性化信号の立上りエッジおよび立下りエッジを利用しており、これらのエッジ間の時間を適当に調整することにより、ビット線イコライズからセンス動作開始までの時間を短縮することができる。
【０１１９】
これらのメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞は、バンクアドレスと独立な信号であり、単にロウアクティブコマンドＡＣＴが与えられると活性化されるだけである。したがって、バンク数が変更されても、このメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２の構成を何ら変更する必要がなく、バンク構成の変更に対しても容易に対応することができる。
【０１２０】
また、各クロックサイクルにおいてメインロウ活性化信号の立上がりエッジおよび立下がりエッジを利用しており、正確に、これらのメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞−ＲＣＮＴＡＣ＜２：０＞の立上がりエッジおよび立下がりエッジに同期して内部動作タイミングを決定することができる。
【０１２１】
図１０（Ａ）は、図８に示すＡＣＴカウンタ９０の構成を概略的に示す図である。図１０（Ａ）において、ＡＣＴカウンタ９０は、ロウアクティブコマンド（アクティブ指示信号）ＡＣＴとクロック信号ＣＬＫ（ＣＬＫ０）を受けるＡＮＤ回路９１ｃおよび９１ｅと、ＡＮＤ回路９１ｃの出力信号に応答して入力Ｄに与えられた信号をラッチするラッチ９２ａと、ＡＮＤ回路９１ｅの出力信号に応答して入力Ｄに与えられた信号をラッチするラッチ９２ｂと、クロック信号ＣＬＫに応答してラッチ９２ａおよび９２ｂの出力Ｑからの信号をラッチするラッチ９３ａおよび９３ｂと、ラッチ９３ａの出力Ｑからの信号を受けるインバータ９１ａと、ラッチ９３ｂの出力Ｑからの信号とインバータ９１ａの出力信号とを受けてラッチ９２ａの入力Ｄへ与えるＡＮＤ回路９１ｂと、ラッチ９３ａおよび９３ｂの出力Ｑからの信号を受けて、その出力信号をラッチ９２ｂの入力Ｄへ与えるＮＯＲ回路９１ｄを含む。
【０１２２】
ラッチ９２ａおよび９２ｂは、入力Ｄに与えられる信号がＨレベルのとき、入力Ｄに与えられる信号を取込み、かつこの入力Ｄに与えられる信号がＬレベルとなるとラッチ状態となる。これらのラッチ９２ａおよび９２ｂは、また、リセット信号ＲＳＴに応答して、その出力Ｑの信号がＬレベルにリセットされる。ラッチ９３ａおよび９３ｂは、クロック信号ＣＬＫがＬレベルのときに、この入力Ｄに与えられる信号を取込み、クロック信号ＣＬＫがＨレベルとなるとラッチ状態となる。
【０１２３】
ＡＣＴカウンタ９０は、さらに、ラッチ９３ａの出力Ｑからの信号を受けるインバータ９１ｆと、ラッチ９３ｂの出力Ｑからの信号を受けるインバータ９１ｇと、ラッチ９３ａの出力Ｑからの信号とインバータ９１ｇの出力信号とを受けてカウントビットＡＣＴ＜２＞を生成するＡＮＤ回路９１ｈと、インバータ９１ｆの出力信号とラッチ９３ｂの出力Ｑからの信号とを受けてカウントビットＡＣＮ＜１＞を生成するＡＮＤ回路９１ｉと、インバータ９１ｆおよび９１ｇの出力信号を受けて、カウントビットＡＣＮ＜０＞を生成するＡＮＤ回路９１ｊを含む。
【０１２４】
このＡＣＴカウンタ９０は、２ビットのカウンタであり、ラッチ９２ｂおよび９３ｂが下位ビットのカウント値を算出し、ラッチ９２ａおよび９３ａが、上位ビットのカウント値を算出する。インバータ９１ｆおよび９１ｇとＡＮＤ回路９１ｈ−９１ｊにより、これらのカウントビットをデコードするデコード回路が構成される。
【０１２５】
図１０（Ｂ）は、図１０（Ａ）に示すラッチ９２ａおよび９２ｂの構成の１例を示す図である。図１０（Ｂ）においては、これらのラッチ９２ａおよび９２ｂは同一構成を有するため、１つのラッチ９２を代表的に示す。
【０１２６】
図１０（Ｂ）において、ラッチ９２は、入力Ｅに与えられる信号を受けるインバータ９５ａと、インバータ９５ａの信号と入力Ｅの信号とに従って入力Ｄに与えられた信号を通過させるトランスミッションゲート９５ｂと、トランスミッションゲート９５ｂから転送された信号をラッチするインバータラッチ９５ｃと、インバータラッチ９５ｃのラッチ信号を反転して出力Ｑから出力するインバータ９５ｅと、インバータラッチ９５ｃのラッチ信号をリセット信号ＲＳＴに従ってリセットするトランジスタ９５ｄを含む。
【０１２７】
図１０（Ｂ）においては、リセットトランジスタ９５ｄが、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、リセット信号ＲＳＴがＨレベルとなると、このインバータラッチ９５ｃの入力ノードを接地電位レベルに保持し、応じて出力Ｑからの信号をＬレベルに設定する。
【０１２８】
図１０（Ｃ）は、図１０（Ａ）に示すラッチ９３ａおよび９３ｂの構成の一例を示す図である。これらのラッチ９３ａおよび９３ｂは、同一構成を有するため、図１０（Ｃ）においては、１つのラッチ９３を代表的に示す。
【０１２９】
図１０（Ｃ）において、ラッチ９３は、入力Ｅ＿Ｂに与えられる信号を反転するインバータ９６ａと、入力Ｅ＿Ｂの信号とインバータ９６ａの出力信号とに従って入力Ｄに与えられた信号を通過させるトランスミッションゲート９６ｂと、トランスミッションゲート９６ｂにより伝達された信号をラッチするインバータラッチ９６ｃと、インバータラッチ９６ｃのラッチ信号を反転して出力Ｑに与えるインバータ９６ｄを含む。
【０１３０】
この図１０（Ｃ）に示すラッチ９３には、リセット機能は設けられていない。前段のラッチ９２ａおよび９２ｂがリセット機能を有しており、クロック信号ＣＬＫに同期してこれらのラッチ９３ａおよび９３ｂのラッチ信号も、前段のラッチ９２ａおよび９２ｂの初期データに従って初期状態にリセットされる。次に、図１０（Ａ）−図１０（Ｃ）に示すＡＣＴカウンタ９０の動作について簡単に説明する。
【０１３１】
初期状態においては、リセット信号ＲＳＴにより、ラッチ９２ａおよび９２ｂがリセットされ、その出力Ｑからの信号はＬレベルである。クロック信号ＣＬＫがＬレベルとなると、ラッチ９３ａおよび９３ｂが、これらのラッチ９２ａおよび９２ｂの出力信号を取込みラッチするため、またラッチ９３ａおよび９３ｂの出力信号もＬレベルである。したがって、初期状態においては、インバータ９１ｆおよび９１ｇの出力信号がＨレベルとなり、応じてＡＮＤ回路９１ｊからのカウントビットＡＣＮ＜０＞がＨレベルであり、残りのカウントビットＡＣＮ＜２：０＞はともにＬレベルである。
【０１３２】
ロウアクティブコマンドＡＣＴが与えられない間は、ＡＮＤ回路９１ｃおよび９１ｅはＬレベルの信号を出力する。したがって、ラッチ９２ａおよび９２ｂは、図１０（Ｂ）に示すトランスミッションゲート９５ｂが非導通状態であり、ラッチ状態を維持する。したがって、このＡＣＴカウンタ９０は、アクティブコマンドＡＣＴが与えられるまでリセット状態を維持する。またこのとき、ＮＯＲ回路９１ｄの出力信号はＨレベルであり、ＡＮＤ回路９１ｂの出力信号はＬレベルである。
【０１３３】
ロウアクティブコマンドＡＣＴが与えられると、クロック信号ＣＬＫの立上がりに同期してＡＮＤ回路９１ｃおよび９１ｅの出力信号がＨレベルとなり、ラッチ９２ａがＡＮＤ回路９１ｂの出力信号を取込み、その出力ＱからＬレベルの信号を出力する。一方、ラッチ９２ｂは、ＡＮＤ回路９１ｅの出力信号の立上がりに応答してＮＯＲ回路９１ｄからのＨレベルの信号を取込み、Ｈレベルの信号を出力する。クロック信号ＣＬＫがＨレベルの間、ラッチ９３ａおよび９３ｂはラッチ状態にある。したがって、この場合、ロウアクティブコマンドＡＣＴが与えられると、図９に示すメインロウ活性化信号発生回路ＧＥＮ０がイネーブル状態にあり、このロウアクティブコマンドＡＣＴに従ってメインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞を生成する。
【０１３４】
クロック信号ＣＬＫがＬレベルとなると、図１０（Ｃ）に示すトランスミッションゲート９６ｂが導通状態となり、ラッチ９２ａおよび９２ｂの出力信号を取込み、その出力９から取込んだ信号を出力する。応じて、ラッチ９３ｂの出力信号がＨレベルとなり、一方、ラッチ９３ａの出力信号はＬレベルを維持する。
【０１３５】
ラッチ９３ａおよび９３ｂの出力信号の変化に応答して、インバータ９１ａの出力信号がＬレベルに立下がる。インバータ９１ｆの出力信号はＨレベルである。したがって、ＡＮＤ回路９１ｉからのカウントビットＡＣＮ＜１＞がＨレベルに立上がり、一方、カウントビットＡＣＮ＜０＞はＬレベルに立下がる。また、ラッチ９３ｂの出力信号がＨレベルとなると、ＮＯＲ回路９１ｄの出力信号はＬレベルとなり、また、ＡＮＤ回路９１ｂの出力信号がＨレベルとなる。
【０１３６】
続いて再びロウアクティブコマンドＡＣＴが与えられると、ラッチ９２ｂは、ＮＯＲ回路９１ｄの出力するＬレベルの信号を取込んで出力する。一方、ラッチ９２ａが、ＡＮＤ回路９１ｂからのＨレベルの信号を取込み出力する。したがって、次のクロック信号ＣＬＫがＬレベルに立下がると、ラッチ９３ａからＨレベルの信号が出力され、一方、ラッチ９３ｂからはＬレベルの信号が出力される。したがって、インバータ９１ｄの出力信号がＨレベル、インバータ９１ｆの出力信号がＬレベルとなり、カウントビットＡＣＮ＜１＞がＬレベルとなり、一方、ＡＮＤ回路９１ｈからのカウントビットＡＣＮ＜２＞がＨレベルとなる。
【０１３７】
ラッチ９３ａの出力信号がＨレベルとなると、インバータ９１ａの出力信号がＬレベルとなり、応じて、ＡＮＤ回路９１ｂの出力信号がＬレベルに立下がる。一方、ＮＯＲ回路９１ｄは、ラッチ９３ａの出力信号がＬレベルの信号を出力する。
【０１３８】
再びロウアクティブコマンドＡＣＴが与えられると、ラッチ９２ｂがＬレベルの信号を取込みラッチし、ラッチ９３ｂがクロック信号ＣＬＫの立下がりに同期してスルー状態となり、ラッチ９２ｂからのＬレベルの信号を出力する。同様、ラッチ９２ａがクロック信号ＣＬＫの立上がりに同期してＡＮＤ回路９１ｂからのＬレベルの信号を取込みラッチし、続いてクロック信号ＣＬＫの立下がりに応答してラッチ９３ａがラッチ９２ａからの信号を取込み出力する。したがって、ラッチ９３ａおよび９３ｂの出力信号がともにＬレベルとなり、カウントビットＡＣＮ＜０＞がＨレベルとなり、一方、カウントビットＡＣＮ＜２＞がＬレベルとなる。
【０１３９】
ＡＣＴカウンタ９０を用いることにより、いわゆる３進カウンタが形成され、ロウアクティブコマンドＡＣＴが３回与えられるごとにカウントビットＡＣＮ＜０＞がＨレベルとなり、図９に示すメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２を、順次活性化することができる。
【０１４０】
図１１は、図８に示すメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２の構成の一例を示す図である。これらのメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２は、同一構成を有するため、各回路において対応する部分には同一参照番号を付す。これらのメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２は、メインロウ活性制御回路３３に含まれるため、それらの構成要素に対しては参照番号３３を主として用いる。
【０１４１】
図１１において、メインロウ活性化信号発生回路ＧＥＮ０は、ロウアクティブコマンド（またはロウアクティブ信号）ＡＣＴと内部クロック信号ＣＬＫ（ＣＬＫ０）とカウントビットＡＣＮ＜０＞とを受けるＮＡＮＤ回路３３ａと、ＮＡＮＤ回路３３ａの出力信号がＬレベルのときにセットされて第１の出力に活性状態（Ｈレベル）の信号を出力するセット／リセットフリップフロップ３３ｂと、セット／リセットフリップフロップ３３ｂの第１の出力の信号を反転するインバータ３３ｃと、インバータ３３ｃの出力信号を受けてメインロウ活性化信号ＲＣＮＴＡＡ＜０＞を生成するドライバ３５ｃａと、インバータ３３ｃの出力信号を時間τ１遅延する遅延回路３３ｄと、遅延回路３３ｄの出力信号がＬレベルのときにリセットされて第１の出力の信号をＨレベルに駆動するセット／リセットフリップフロップ３３ｅと、セット／リセットフリップフロップ３３ｅの第１の出力の信号を反転するインバータ３３ｆと、インバータ３３ｆの出力信号を反転してメインロウ活性化信号ＲＣＮＴＡＢ＜０＞を生成するドライバ３５ｃｂと、インバータ３３ｆの出力信号を時間τ２遅延する遅延回路３３ｇと、遅延回路３３ｇの出力信号がＬレベルのときにセットされて第１の出力にＨレベルの信号を出力するセット／リセットフリップフロップ３３ｈと、セット／リセットフリップフロップ３３ｈの第１の出力の信号を反転するインバータ３３ｉと、インバータ３３ｉの出力信号を反転してメインロウ活性化信号ＲＣＮＴＡＣ＜０＞を生成するドライバ３５ｃｃを含む。
【０１４２】
遅延回路３３ｄおよび３３ｇにより、メインロウ活性化信号ＲＣＮＴＡＡ＜０＞が活性化されてから時間τ１経過後に、メインロウ活性化信号ＲＣＮＴＡＢ＜０＞が活性化される。続いて、時間τ２経過後に、メインロウ活性化信号ＲＣＮＴＡＣ＜０＞が活性化される。ロウアクティブコマンド（ロウアクティブ指示信号）ＡＣＴの活性化に応答して、それぞれ立上がりの位相の異なるメインロウ制御信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞を生成する。ドライバ３５ｃａ−３５ｃｂは同一の駆動能力を有する。
【０１４３】
メインロウ活性化信号発生回路ＧＥＮ０は、さらに、インバータ３３ｉの出力信号を時間τ３遅延してメインロウ活性化信号発生回路ＧＥＮ２へリセット信号として与える遅延回路３３ｊとが設けられる。この遅延回路３３ｊの出力信号に従ってメインロウ活性化信号発生回路ＧＥＮ２に設けられたセット／リセットフリップフロップ３３ｂがリセットされる。
【０１４４】
メインロウ活性化信号発生回路ＧＥＮ０のセット／リセットフリップフロップ３３ｂに対しては、リセット信号ＲＳＴ＿Ｂとメインロウ活性化信号発生回路ＧＥＮ１の最終段の遅延回路３３ｊの出力信号とが与えられる。したがって、このメインロウ活性化信号発生回路ＧＥＮ０は、リセット信号ＲＳＴ＿Ｂが与えられるかまたはメインロウ活性化信号ＲＣＮＴＡＣ＜１＞がＨレベルへ駆動されてから所定時間経過後に、リセットされる。
【０１４５】
メインロウ活性化信号発生回路ＧＥＮ０は、さらに、セット／リセットフリップフロップ３３ｂの第２の出力の信号を反転するインバータ３３ｋと、インバータ３３ｋの出力信号を時間τ４遅延してセット／リセットフリップフロップ３３ｅをリセットする遅延回路３３ｌと、セット／リセットフリップフロップ３３ｅの第２の出力の信号を反転するインバータ３３ｍと、インバータ３３ｍの出力信号を時間τ５遅延する遅延回路３３ｎを含む。
【０１４６】
遅延回路３３ｎの出力信号がＬレベルとなると、セット／リセットフリップフロップ３３ｈがリセットされる。リセット信号ＲＳＴ＿Ｂは、たとえばシステムリセット信号であり、電源投入時またはシステムリセット時に、このリセット信号ＲＳＴ＿ＢはＬレベルに設定される。遅延回路３３ｌにより、セット／リセットフリップフロップ３３ｂがリセットされ、メインロウ活性化信号ＲＣＮＴＡＡ＜０＞がＬレベルに駆動されてから時間τ４経過後に、メインロウ活性化信号ＲＣＮＴＡＢ＜０＞が非活性化される（Ｌレベルに駆動される）。また、遅延回路３３ｎにより、メインロウ活性化信号ＲＣＮＴＡＢ＜０＞の非活性化から時間τ５経過後に、セット／リセットフリップフロップ３３ｈがリセットされて、メインロウ活性化信号ＲＣＮＴＡＣ＜０＞が非活性化される。
【０１４７】
メインロウ活性化信号発生回路ＧＥＮ１は、メインロウ活性化信号発生回路ＧＥＮ０とその構成は同じである。ＮＡＮＤ回路３３ａに、カウントビットＡＣＮ＜１＞が与えられる。またセット／リセットフリップフロップ３３ｂが、リセット信号として、メインロウ活性化信号発生回路ＧＥＮ２の最終段の遅延回路３３ｊの出力信号が与えられる。このメインロウ活性化信号発生回路ＧＥＮ１から、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞が発生される。
【０１４８】
メインロウ活性化信号発生回路ＧＥＮ２は、メインロウ活性化信号ＧＥＮ０およびＧＥＮ１と同一構成を有し、初段のＮＡＮＤ回路３３ａに対しカウントビットＡＣＮ＜２＞が与えられる。またセット／リセットフリップフロップ３３ｂのリセット信号としてメインロウ活性化信号発生回路ＧＥＮ０の最終段の遅延回路３３ｊの出力信号およびシステムリセット信号ＲＳＴ＿Ｂが与えられる。メインロウ活性化信号発生回路ＧＥＮ２から、メインロウ活性化信号ＲＣＮＴＡＡ＜２＞−ＲＣＮＴＡＣ＜２＞が所定にシーケンスで生成される。
【０１４９】
これらのメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２は、同一構成を有し、また内部の遅延回路の遅延時間も同じである。したがって、メインロウ活性化信号ＲＣＮＴＡＡ＜０＞−ＲＣＮＴＡＣ＜０＞の組、メインロウ活性化信号ＲＣＮＴＡＡ＜１＞−ＲＣＮＴＡＣ＜１＞の組、およびメインロウ活性化信号ＲＣＮＴＡＡ＜２＞−ＲＣＮＴＡＣ＜２＞の組それぞれにおいては、同じ位相関係でメインロウ活性化信号ＲＣＮＴＡＡ−ＲＣＮＴＡＣが生成される。
【０１５０】
なお、最終段の遅延回路３３ｊは、活性状態のメインロウ活性化信号を非活性化するために設けられている。したがって、遅延回路３３ｊは特に設けられなくてもよい。
【０１５１】
図１１に示すメインロウ活性化信号発生回路ＧＥＮ０−ＧＥＮ２を利用することにより、図９に示すメインロウ活性化信号発生シーケンスを実現することができる。
【０１５２】
図１２は、選択バンクをプリチャージ状態へ復帰させるためのメインプリチャージ活性化信号を生成するメインプリチャージ制御回路３４の構成を概略的に示す図である。図１２において、メインプリチャージ制御回路３４は、クロック信号ＣＬＫ（ＣＬＫ０）の立上がりに応答してプリチャージ指示信号（プリチャージコマンド）ＰＲＣをカウントするＰＲＣカウンタ９８と、ＰＲＣカウンタ９８のカウントビットＰＣＮ＜０＞がＨレベルのときにイネーブルされ、クロック信号ＣＬＫおよびプリチャージ指示信号ＰＲＣに従ってメインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞およびＲＣＮＴＰＢ＜０＞を生成するメインプリチャージ活性化信号発生回路ＰＧＥＮ０と、ＰＲＣカウンタ９８からのカウントビットＰＣＮ＜１＞がＨレベルのときにイネーブルされ、プリチャージ指示信号ＰＲＣとクロック信号ＣＬＫとに応答してメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１＞およびＲＣＮＴＰＢ＜１＞を生成するメインプリチャージ活性化信号発生回路ＰＧＥＮ１を含む。
【０１５３】
ＰＲＣカウンタ９８は、２ビットのカウント値ＰＣＮ＜１：０＞を生成する。メインプリチャージ活性化信号発生回路ＰＧＥＮ０は、メインプリチャージ活性化信号ＰＣＮＴＰＢ＜１＞の活性化に応答してリセットされ、またメインプリチャージ活性化信号発生回路ＰＧＥＮ１は、メインプリチャージ活性化信号ＰＣＮＴＰＢ＜０＞の活性化に応答してリセットされる。これらのメインプリチャージ活性化信号発生回路ＰＧＥＮ０およびＰＧＥＮ１は、図１１に示すメインロウ活性化信号発生回路ＧＥＮ０およびＧＥＮ１と同様の構成を有する。３相のメインロウ活性化信号に代えて２相のメインプリチャージ活性化信号が用いられる。
【０１５４】
図１３は、図１２に示すＰＲＣカウンタ９８の構成を概略的に示す図である。図１３において、ＰＲＣカウンタ９８は、プリチャージコマンド（プリチャージ指示信号）ＰＲＣとクロック信号ＣＬＫを受けるＡＮＤ回路９９と、ＡＮＤ回路９９の出力信号を入力Ｅに受けるラッチ９２ｃと、入力Ｅ＿Ｂに与えられるクロック信号ＣＬＫに従ってラッチ９２ｃの出力信号を取込んでカウントビットＰＣＮ＜１＞を生成するラッチ９３ｃと、ラッチ９３ｃの出力信号ＰＣＮ＜１＞を反転してカウントビットＰＣＮ＜０＞を生成するインバータ回路１００を含む。インバータ回路１００の出力信号は、またラッチ９２ｃの入力Ｄにフィードバックされる。
【０１５５】
ラッチ９２ｃは、また、リセット信号ＲＳＴに従って出力信号がＬレベルにリセットされる。これらのラッチ９２ｃおよび９３ｃは、図１０（Ｂ）および図１０（Ｃ）に示すラッチ９２および９３それぞれと同一構成を有する。ラッチ９３ｃに含まれる出力段のインバータ回路９６ｄ（図１０（Ｃ）参照）とインバータ回路１００の駆動能力を等しくする。これにより、ローカル制御回路に対するカウントビットＰＣＮ＜１：０＞の信号伝搬遅延を同じに設定する。
【０１５６】
この図１３に示すＰＲＣカウンタにおいては、初期状態時においては、ラッチ９２ｃの出力信号はＬレベルであり、応じてラッチ９３ｃの出力信号もＬレベルである。したがって、カウントビットＰＣＮ＜０＞がＨレベルとなり、カウントビットＰＣＮ＜１＞はＬレベルである。プリチャージコマンドＰＲＣが与えられるまでこの状態を維持する。次に、この図１４を参照して図１３に示すＰＲＣカウンタの動作について説明する。以下の説明においても、コマンドが、ロジックにおいてデコードされて動作モード指示信号として与えられる場合を１例として示す。半導体記憶装置において、プリチャージコマンドがデコードされてプリチャージ指示信号ＰＲＣが生成されても良い。
【０１５７】
初期状態においては、リセット信号ＲＳＴによりＰＲＣカウンタ９８がリセットされ、カウントビットＰＣＮ＜０＞がＨレベル、カウントビットＰＣＮ＜１＞がＬレベルである。
【０１５８】
時刻Ｔ１０においてプリチャージコマンドＰＲＣが与えられると、ラッチ９２ｃがクロック信号ＣＬＫの立上がりに同期して、カウントビットＰＣＮ＜０＞を取込み、その出力信号ＩＰＮをＨレベルに立上げる。クロック信号ＣＬＫがＬレベルとなると、ラッチ９３ｃがラッチ９２ｃの出力信号ＩＰＮを取込み、その出力信号すなわちカウントビットＰＣＮ＜１＞をＨレベルに立上げ、応じてカウントビットＰＣＮ＜０＞はＬレベルとなる。
【０１５９】
時刻Ｔ１１においてプリチャージコマンドＰＲＣが再び与えられると、ラッチ９２ｃが、ＬレベルのカウントビットＰＣＮ＜０＞を取込み、その出力信号ＩＰＮがＬレベルとなる。クロック信号ＣＬＫがＬレベルとなると、ラッチ９３ｃがラッチ９２ｃのＬレベルの出力信号ＩＰＮを取込み、カウントビットＰＣＮ＜１＞をＬレベルに設定する。
【０１６０】
時刻Ｔ１２において再びプリチャージコマンドＰＲＣが与えられると、ラッチ９２ｃの出力信号ＩＰＮがＨレベルに立上がり、クロック信号ＣＬＫの立下がりに応答して、カウントビットＰＣＮ＜０＞およびＰＣＮ＜１＞の状態が変化する。
【０１６１】
したがって、この図１３に示すＰＲＣカウンタにおいては、プリチャージコマンドＰＲＣが与えられるごとにクロック信号ＣＬＫの立下がりに同期してカウントビットＰＣＮ＜０＞およびＰＣＮ＜１＞が交互にＨレベルに駆動され、応じて、図１２に示すメインプリチャージ活性化信号発生回路ＰＧＥＮ０およびＰＧＥＮ１が交互に活性化される。
【０１６２】
このメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞は、プリチャージコマンドＰＲＣが与えられると所定のシーケンスで活性化され、バンクアドレスには何ら結合されていない。したがって、バンク拡張時にも、同一構成を用いて、メインプリチャージ活性化信号発生回路の構成を何ら変更することは要求されない。
【０１６３】
また、メインプリチャージ活性化信号発生回路ＰＧＥＮ０およびＰＧＥＮ１は、一方が活性化されると他方が非活性化される。これらのメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞は、それぞれ、活性化期間を、連続してプリチャージコマンドＰＲＣが印加される間の期間とすることができ、十分なパルス幅を有することができる。ローカルのプリチャージ制御信号を、これらのメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞立上りエッジおよび立下りエッジを利用して生成することにより、確実にローカルプリチャージ制御信号を、メインフプリチャージ活性化信号のパルス幅の制約を受けることなく生成することができる。
【０１６４】
図１５は、プリチャージコマンドＰＲＣ印加時のローカルロウ系制御信号の初期状態への復帰シーケンスを示す図である。以下、図１５を参照して、ローカルロウ制御信号の初期化シーケンスについて簡単に説明する。
【０１６５】
図１５においては、先のプリチャージコマンド印加により、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞およびＲＣＮＴＰＢ＜０＞がＨレベルを維持し、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１＞およびＲＣＮＴＰＢ＜１＞がＬレベルを維持する状態を示す。
【０１６６】
この状態においては、ＰＲＣカウンタ９８のカウントビットＰＣＮ＜０＞に従って、メインプリチャージ活性化信号発生回路ＰＧＥＮ０が、このプリチャージコマンドにより活性化され、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞およびＲＣＮＴＰＢ＜０＞をＨレベルに立上げる。次いで、クロック信号ＣＬＫの立下がりに応答して、ＰＲＣカウンタ９８のカウントビットＰＣＮ＜１＞がＨレベルとなり、メインプリチャージ活性化信号発生回路ＰＧＥＮ１がイネーブルされる。従って、次にプリチャージコマンドが印加されるとプリチャージ活性化信号発生か回路ＰＧＥＮ１が、活性化されてメインプリチャージ活性化信号を生成する。
【０１６７】
時刻Ｔ２１においてロウアクティブコマンドＡＣＴが与えられ、ローカルロウ制御信号が所定のシーケンスで活性／非活性化される。このロウアクティブコマンドＡＣＴが与えられても、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞の状態は変化しない。
【０１６８】
時刻Ｔ２２においてプリチャージコマンドＰＲＣが与えられると、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１＞およびＲＣＮＴＰＢ＜１＞が所定のシーケンスでＨレベルに立上がる。このとき、また、メインプリチャージ活性化信号ＲＣＮＴＰＢ＜１＞の活性化に従って、メインプリチャージ制御信号発生回路ＰＧＥＮ０がリセットされ、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞およびＲＣＮＴＰＢ＜０＞が、順時非活性化される。
【０１６９】
メインプリチャージ活性化信号ＲＣＮＴＰＢ＜１＞の立上がりに応答して、ロウアドレスデコードイネーブル信号ＲＡＤＥおよびワード線駆動タイミング信号ＲＸＴをＨレベルに立上げる。続いて、プリチャージ活性化信号ＲＣＮＴＰＡ＜０＞の立下がりに応答してビット線分離指示信号ＢＬＩをＬレベルに立下げ、またビット線イコライズ指示信号ＢＬＥＱをＨレベルに立上げる。また、このメインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞の立下がりに応答して、センスアンプ活性化信号ＳＯＮをＬレベルに立下げ、またセンスアンプ活性化信号ＳＯＰをＨレベルに立上げる。
【０１７０】
メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞において、立上がりエッジおよび立下がりエッジをそれぞれ１つずつ利用して、ローカルロウ系制御信号を初期状態へ復帰させている。したがって、これらのメインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞のＬレベルへの駆動が、プリチャージコマンドＰＲＣの印加されたクロックサイクル内で完了している場合においては、十分に、高速のクロック信号に対応して、時刻Ｔ２２の次のクロックサイクルで再びプリチャージコマンドＰＲＣが与えられても、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞をＨレベルに駆動して、プリチャージ動作を行なうことができる。メインプリチャージ活性化信号ＲＣＮＴＰＢ＜１：０＞の立上がりと、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞の立下がりを用いて、プリチャージ動作を行なっている。しかしながら、メインプリチャージ活性化信号として、１相の信号を利用し、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１＞の立上がりエッジとメインプリチャージ活性化信号ＲＣＮＴＰＡ＜０＞の立下がりエッジを用いてプリチャージ動作が行なわれてもよい。
【０１７１】
また、メインプリチャージ制御信号発生回路としてＰＧＥＮ０−ＰＧＥＮ２の３組が用いられ、メインロウ活性化信号ＲＣＮＴＲＡ−ＲＣＮＴＲＣと同様に、３組のメインプリチャージ活性化信号ＲＣＮＴＰＡ＜２：０＞およびＲＣＮＴＰＢ＜２：０＞が用いられてもよい。この場合には、メインプリチャージ活性化信号ＲＣＮＴＰＡのＬレベル期間を、最低、クロック信号ＣＬＫの１クロックサイクル以上を確保することができる。
【０１７２】
図１６は、ローカル制御回路に含まれるロウ系ローカル制御回路４１の構成を概略的に示す図である。この図１６において、ロウ系ローカル制御回路４１は、メインロウ活性化信号ＲＣＮＴＲＡ＜２：０＞−ＲＣＮＴＲＣ＜２：０＞とカウントビットＡＣＮ＜２：０＞とに従って内部ロウ制御信号ＡＣＴＡ、ＡＣＴＢおよびＡＣＴＣを生成するアクティブ系入力部１００と、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞およびプリチャージカウントビットＰＣＮ＜１：０＞に従って内部プリチャージ制御信号ＰＲＣＡおよびＰＲＣＢを生成するプリチャージ系入力部１１０を含む。
【０１７３】
これらのアクティブ系入力部１００およびおよびプリチャージ系入力部１１０は、図３に示すブロックアドレスデコーダ４０からのブロック選択信号ＢＨＴＡに従って選択的に活性化される。
【０１７４】
アクティブ系入力部１００は、メインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞を受ける入力回路１０１ａと、メインロウ活性化信号ＲＣＮＴＡＢ＜２：０＞を並列に受ける入力回路１０１ｂと、メインロウ活性化信号ＲＣＮＴＡＣ＜２：０＞を並列に受ける入力回路１０１ｃと、カウントビットＡＣＮ＜２：０＞をそれぞれ受ける入力インバータバッファ回路１０２ａ−１０２ｃと、これらの入力インバータバッファ回路１０２ａ−１０２ｃの出力信号をラッチしてラッチカウントビットＬＡＮ＜２：０＞を生成するラッチ１０４ａ−１０４ｃと、入力回路１０１ａ−１０１ｃそれぞれに対応して設けられるローカルパルス発生回路１０５ａ−１０５ｃを含む。
【０１７５】
これらのローカルパルス発生回路１０５ａ−１０５ｃは、その構成は後に示すが、ラッチ回路１０４ａ−１０４ｃそれぞれに対応して設けられるトライステートインバータバッファの２組を含み、ラッチカウントビットＬＡＮ＜２：０＞に従って対応の入力回路１０１ａ−１０１ｃからのメインロウ系制御信号をバッファ処理し、かつ２組のバッファロウ系制御信号を生成する。
【０１７６】
アクティブ系入力部１００は、さらに、ブロック選択信号ＢＨＴＡの活性化時、ローカルパルス発生回路１０５ａの出力信号をバッファ処理してかつラッチして内部ロウ制御信号ＡＣＴＡを生成するローカル入力バッファ回路１６０ａと、内部ロウ制御信号ＡＣＴＡの活性化に応答してイネーブルされ、ローカルパルス発生回路１０５ｂの出力信号に従って内部ロウ制御信号ＡＣＴＢを生成するローカル入力バッファ回路１６０ｂと、内部ロウ制御信号ＡＣＴＢの活性化時イネーブルされ、ローカルパルス発生回路１０５ｃの出力信号をバッファ処理してかつラッチして内部ロウ制御信号ＡＣＴＣを生成するローカル入力バッファ回路１６０ｃと、内部ロウ制御信号ＡＣＴＡおよびＡＣＴＣを受けてラッチ１０４ａ−１０４ｃに対するラッチ制御信号を生成するＯＲ回路１０７を含む。
【０１７７】
入力回路１０１ａ−１０１ｃの各々は、対応の３ビットのメインロウ活性化信号それぞれに対応して設けられる３ビットのインバータ回路を含み、対応のメインロウ活性化信号を反転してそれぞれ次段のローカルパルス発生回路１０５ａ−１０５ｃへ与える。
【０１７８】
ラッチ１０４ａ−１０４ｃは、先の図１０（Ｃ）に示すラッチ９３と同様の構成を備え、ＯＲ回路１０７の出力信号がＬレベルのときにスルー状態となり、ＯＲ回路１０７の出力信号がＨレベルのときにラッチ状態となる。ローカルパルス発生回路１０５ａ−１０５ｃは、それぞれ、互いに関連付けられる２組のメインロウ活性化信号を生成する。ローカル入力バッファ回路１６０ａ−１６０ｃにおいては、これらの対応のメインロウ活性化信号のＮＡＮＤ処理を行なって、内部ロウ制御信号ＡＣＴＡ−ＡＣＴＣを生成する。これにより、ローカル入力バッファ回路１６０ａ−１６０ｃにおいては、対応のメインロウ活性化信号を、１つのクロックサイクル内において、立上げかつ立下げることができる。
【０１７９】
図１７は、図１６に示すローカルパルス発生回路１０５ｃおよびローカル入力バッファ回路１６０ｃの構成を示す図である。入力バッファ回路１０１ｃにおいては、メインプリチャージ活性化信号ＲＣＮＴＡＣ＜０＞−ＲＣＮＴＡＣ＜２＞それぞれに対応して、インバータバッファ２００ａ−２００ｃが設けられる。ローカルパルス発生回路１０５ｃは、このインバータバッファ２００ａ−２００ｃそれぞれに対応して設けられ、ラッチカウントビットＬＡＮ＜０＞−ＬＡＮ＜２＞のときにイネーブルされるトライステートインバータバッファ２０２ａ−２０２ｃと、インバータバッファ２００ａ−２００ｃ、これらのトライステートインバータバッファ２０２ａ−２０２ｃと並列に設けられるトライステートインバータバッファ２０２ｂ−２０２ｆを含む。トライステートインバータバッファ２０２ａ−２０２ｃは、それぞれインバータバッファ２００ａ−２００ｃを介して与えられるメインロウ活性化信号ＲＣＮＴＡＣ＜０＞−ＲＣＮＴＡＣ＜２＞を受ける。一方、トライステートインバータバッファ２０２ｄは、ラッチカウントビットＬＡＮ＜０＞がＨレベルのときにイネーブルされ、インバータバッファ２０２ｃからのメインロウ活性化信号ＲＣＮＴＡＣ＜２＞を反転して出力する。トライステートインバータバッファ２０２ｅは、ラッチカウントビットＬＡＮ＜１＞がＨレベルのときにイネーブルされ、インバータバッファ２００ａからの反転メインロウ活性化信号ＲＣＮＴＡＣ＜０＞を反転して出力する。トライステートインバータバッファ２０２ｆは、ラッチカウントビットＬＡＮ＜２＞がＨレベルのときにイネーブルされ、インバータバッファ２００ｂを介して与えられるメインロウ活性化信号ＲＣＮＴＡＣ＜１＞を反転して出力する。
【０１８０】
トライステートインバータバッファ２０２ａ−２０２ｃの出力は共通に結合され、またトライステートインバータバッファ２０２ｄ−２０２ｆの出力は共通に結合される。
【０１８１】
したがって、このローカルパルス発生回路１０５ｃにおいては、ラッチカウントビットＬＡＮ＜０＞がＨレベルとなった場合にはトライステートインバータバッファ２０２ａおよび２０２ｄがイネーブルされ、メインロウ活性化信号ＲＣＮＴＡＣ＜０＞およびＲＣＮＴＡＣ＜２＞が選択されて、次段のローカル入力バッファ回路１６０ｃへ与えられる。ラッチカウントビットＬＡＮ＜１＞がＨレベルのときには、トライステートインバータバッファ２０２ｂおよび２０２ｅがイネーブルされ、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞およびＲＣＮＴＡＣ＜０＞が選択されて、次段のローカル入力バッファ回路１６０ｃへ与えられる。
【０１８２】
ラッチカウントビットＬＡＮ＜２＞がＨレベルのときには、トライステートインバータバッファ２０２ｃおよび２０２ｆがイネーブルされ、メインロウ活性化信号ＲＣＮＴＡＣ＜２＞およびＲＣＮＴＡＣ＜１＞が選択されて次段のローカル入力バッファ回路１５０ｃへ与えられる。
【０１８３】
ローカル入力バッファ回路１６０ｃは、ノード２０３と電源ノードの間に接続されかつそのゲートにトライステートインバータバッファ２０２ａ−２０２ｃの出力信号を受けるＰチャネルＭＯＳトランジスタＱ１と、電源ノードとノード２０３の間に接続され、かつそのゲートにトライステートインバータバッファ２０２ｄ−２０２ｆの出力信号を受けるＰチャネルＭＯＳトランジスタＱ２と、ノード２０３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱ３−Ｑ５を含む。ＭＯＳトランジスタＱ３のゲートは、トライステートインバータバッファ２０２ａ−２０２ｃの出力に結合される。ＭＯＳトランジスタＱ４のゲートは、トライステートインバータバッファ２０２ｄ−２０２ｆの出力に結合される。ＭＯＳトランジスタＱ５のゲートへは、前段のローカル入力バッファ回路１６０ｂの出力する内部ロウ制御信号ＡＣＴＢが与えられる。
【０１８４】
ローカル入力バッファ回路１６０ｃは、さらに、ノード２０３の信号を反転しかつラッチしてローカルロウ制御信号ＡＣＴＣを生成するインバータラッチ２０５を含む。
【０１８５】
このローカル入力バッファ回路１６０ｃに、前段のローカル入力バッファ回路１６０ｄの出力する内部ロウ制御信号ＡＣＴＢを与えることにより、確実に、所定のシーケンスで内部ロウ制御信号ＡＣＴＡ−ＡＣＴＣを活性化する。次に、この図１７に示すローカルパルス発生回路１０５ｃおよびローカル入力バッファ回路１６０ｃの動作について、図１８に示すタイミング図を参照して簡単に説明する。
【０１８６】
今、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞がＨレベルに立上がる状態を考える。この場合、ラッチカウントビットＬＡＮ＜１＞がＨレベルとなり、トライステートインバータバッファ２０２ｂおよび２０２ｅがイネーブルされる。したがって、ローカルパルス発生回路１０５ｃにおいては、このメインロウ活性化信号ＲＣＮＴＡＣ＜１＞およびＲＣＮＴＡＣ＜０＞が選択されて、ローカル入力バッファ回路１６０ｃへ与えられる。メインロウ活性化信号ＲＣＮＴＡＣ＜０＞は、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞がＨレベルに立上がってから所定時間経過後にＬレベルに立下がる。したがって、入力バッファ回路１６０ｃにおいては、このＭＯＳトランジスタＱ１およびＱ２がともにオフ状態となり、ＭＯＳトランジスタＱ３およびＱ４がともにオン状態となったときに、内部ロウ制御信号ＡＣＴＣがＨレベルに立上がる。メインロウ活性化信号ＲＣＮＴＡＣ＜０＞がＬレベルに立下がると、内部ロウ制御信号ＡＣＴＣは、Ｌレベルに立下がる。
【０１８７】
メインロウ活性化信号ＲＣＮＴＡＣ＜２＞がＨレベルに立上がると、所定時間経過後に、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞がＬレベルに立下がる。この動作時においては、ラッチカウントビットＬＡＮ＜２＞はＨレベルであり、トライステートインバータバッファ２０２ｃおよび２０２ｆにより、メインロウ活性化信号ＲＣＮＴＡＣ＜１＞およびＲＣＮＴＡＣ＜２＞が選択され、ローカル入力バッファ回路１６０ｃへ与えられる。したがって、この場合においても、ローカル入力バッファ回路１６０ｃにおいて、ＭＯＳトランジスタＱ３およびＱ４が、これらのメインロウ活性化信号ＲＣＮＴＡＣ＜２：１＞がともにＨレベルの期間オン状態となり、内部ロウ制御信号ＡＣＴＣがＨレベルとなる。
【０１８８】
メインロウ活性化信号ＲＣＮＴＡＣ＜０＞がＨレベルに立上がると、所定時間経過後に、メインロウ活性化信号ＲＣＮＴＡＣ＜２＞がＬレベルに立下がる。したがって、この場合には、トライステートインバータバッファ２０２ａおよび２０２ｂがラッチカウントビットＬＡＮ＜０＞によりイネーブルされ、メインロウ活性化信号ＲＣＮＴＡＣ＜０＞およびＲＣＮＴＡＣ＜２＞が選択されてローカル入力バッファ１６０ｃへ与えられる。したがって、この場合においても、内部ロウ制御信号ＡＣＴＣが、所定期間Ｈレベルとなる。
【０１８９】
したがって、メインロウ活性化信号ＲＣＮＴＡＣ＜２：０＞が、それぞれ、長いＨレベル期間およびＬレベル期間を有する場合においても、ローカルロウ制御回路４１において、１つのクロックサイクルに内において立上がりエッジおよび立下がりエッジを有する内部ロウ制御信号ＡＣＴＣを生成することにより、正確に、各サイクルにおいて、指定された動作モードに応じた状態に対応のローカル回路を設定することができる。このローカルロウ制御回路４１において、入力回路１０１ｃからローカル入力バッファ回路１６０ｃまでの配線距離が短く、波形の鈍りおよび伝搬遅延は小さく、内部ロウ制御信号のパルス幅についての制約はメインのロウ活性化信号に比べて少なく、正確な波形を有する内部ロウ制御信号ＡＣＴＣを生成することができる。
【０１９０】
再び図１６に戻って、ロウ系ローカル制御回路４１は、さらに、ラッチ回路１６６と、ローカルロウ制御信号ＡＣＴＣに従って、このラッチ１６６の出力信号ＡＣＴＬＡＴをＨレベルに設定するＮチャネルＭＯＳトランジスタ１６５と、プリチャージ系入力部１１０からの内部プリチャージ制御信号ＰＲＣＡおよびＰＲＣＢに従ってインバータラッチ１６６のラッチ信号の論理レベルを変更する信号を生成する論理回路１６８と、この論理回路１６８の出力信号とリセット信号ＲＳＴ＿Ｂに従ってインバータラッチ１６６のラッチ信号の論理レベルをリセットするリセット回路１６７と、インバータラッチ１６６のラッチ信号ＡＣＴＬＡＴを反転して補のラッチ信号ＡＣＴＬＡＴを生成するインバータ１０９を含む。
【０１９１】
論理回路１６８は、内部プリチャージ制御信号ＰＲＣＡがＬレベルでありかつ内部プリチャージ制御信号ＰＲＣＢがＨレベルとなると、リセット回路１６７を活性化し、インバータラッチ１６６のラッチ信号ＡＣＴＬＡＴをＬレベルに設定する。インバータ１０９は、このインバータラッチ１６６のラッチ信号ＡＣＴＬＡＴを反転して、ローカル入力バッファ回路１６０ａへ与える。このインバータ１０９の出力信号ＺＡＣＴＬＡＴがＬレベルのときには、ローカル入力バッファ回路１６０ａはその出力信号ＡＣＴＡの状態を変更せずラッチ状態を維持する。これにより、後に詳細に説明するように、選択メモリブロックにおけるワード線多重選択を防止する。
【０１９２】
このプリチャージ系入力部１１０も、アクティブ系入力部１００と同様の構成を有し、内部プリチャージ制御信号ＰＲＣＡおよびＰＲＣＢそれぞれに対し、ローカルパルス発生回路およびローカル入力バッファ回路が設けられる。ブロックデコーダからのブロックヒット信号（ブロック選択信号）ＢＨＴＡに従って、選択メモリブロックに対して設けられたローカル制御回路において、ロウアクティブ動作またはプリチャージ動作が実行される。
【０１９３】
図１９は、図１６に示すローカル入力バッファ１６０ａおよび１６０ｂの構成を示す図である。図１９において、ローカル入力バッファ回路１６０ａは、電源ノードとノード２１０ａの間に並列に接続され、それぞれのゲートにローカルパルス発生回路１０５ａの出力信号が与えられるＰチャネルＭＯＳトランジスタＱ１０およびＱ１１と、ノード２１０ａと接地ノードの間に直列に接続されるＭＯＳトランジスタＱ１２−Ｑ１５と、ノード２１０ａの信号を反転しかつラッチして内部ロウ制御信号ＡＣＴＡを生成するインバータラッチ２１２ａを含む。
【０１９４】
ＭＯＳトランジスタＱ１２は、ＭＯＳトランジスタＱ１０のゲートに接続され、ＭＯＳトランジスタＱ１３のゲートは、ＭＯＳトランジスタＱ１１のゲートに接続される。ＭＯＳトランジスタＱ１４のゲートへは、ブロックヒット信号ＢＨＴＡが与えられ、ＭＯＳトランジスタＱ１５のゲートへは、図１６に示すインバータ１０９からの反転ラッチ信号ＺＡＣＴＬＡＴが与えられる。
【０１９５】
ローカル入力バッファ回路１６０ｂは、電源ノードとノード２１０ｂの間に並列に接続されたそれぞれのゲートにローカルパルス発生回路１０５ｂの出力信号を受けるＰチャネルＭＯＳトランジスタＱ２０およびＱ２１と、ノード２１０ｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＱ２２−Ｑ２４と、ノード２１０ｂの信号を反転しかつラッチして、内部ロウ制御信号ＡＣＴＢを生成するインバータラッチ２１２ｂを含む。
【０１９６】
ローカル入力バッファ回路１６０ａにおいて、対応のメモリブロックが選択されて行が選択状態に維持されている場合には、プリチャージコマンドが与えられるまで、ラッチ回路１６６にラッチされたラッチロウ活性化信号ＡＣＴＬＡＴはＨレベルであり、インバータ１０９の出力信号ＺＡＣＴＬＡＴはＬレベルである。したがって、ローカル入力バッファ回路１６０ａにおいては、その入力段のＭＯＳトランジスタＱ１０−Ｑ１５により構成される入力バッファは、対応のローカルパルス発生回路１０５ａの出力信号の論理レベルにかかわらずＨレベルの信号を出力し、応じて内部ロウ制御信号ＡＣＴＡはＬレベルに維持される。したがって、対応のメモリブロックが選択状態のときに仮にブロックヒット信号ＢＨＴＡが活性状態へ駆動されても、このメモリブロックは再び活性されることはない。これにより、メモリブロックにおけるワード線の多重選択を防止し、回路誤動作を防止する。
【０１９７】
図１６に示すラッチ１０４ａ−１０４ｃは、図１０（Ｃ）に示すラッチ９３と同様の構成を備える。したがって、ＯＲ回路１０７の出力信号が内部ロウ制御信号ＡＣＴＡの活性化に従ってＨレベルとなると、これらのラッチ１０４ａ−１０４ｃはラッチ状態となり、カウントビットＡＣＮ＜２：０＞の値が変化しても、内部のラッチカウントビットＬＡＮ＜２：０＞の値は変化しない。これらのラッチカウントビットＬＡＮ＜２：０＞に従って、ローカルパルス発生回路１０５ａ−１０５ｃのそれぞれにおいて、メインロウ活性化信号の選択が行なわれる。
【０１９８】
したがって、ラッチ１０４ａ−１０４ｃはラッチ状態となっているときにカウントビットＡＣＮ＜２：０＞のカウント値が変化しても、正確に最初のメインロウ活性化信号ＲＣＮＴＡＡ＜２：０＞に続いて活性化されるメインロウ活性化信号ＲＣＮＴＡＢ＜２：０＞およびＲＣＮＴＡＣ＜２：０＞が、このアクティブ系入力部１００に取込まれて内部ロウ制御信号ＡＣＴＢおよびＡＣＴＣを生成することができる。これにより、ロウアクティブコマンドＡＣＴが高速で連続して与えられる場合においても、正確にアドレス指定されたメモリブロックにおいて行選択動作を行なうことができる。
【０１９９】
内部ロウ制御信号ＡＣＴＣがＬレベルとなると、そのときには内部ロウ制御信号ＡＣＴＡはＬレベルに立下がっており、ＯＲ回路１０７の出力信号がＬレベルとなり、ラッチ１０４ａ−１０４ｃはカウントビットＡＣＮ＜２：０＞を取込むことができる。すなわち、内部ロウ制御信号ＡＣＴＡ−ＡＣＴＣがすべて活性状態となりかつすべて非活性状態となった後に新たなカウントビットを取込むことができる。
【０２００】
なお、入力バッファ回路１６０ａ−１６０ｃにおいてインバータラッチ２１２ａ、２１２ｂおよび２０５が設けられているのは、入力段の内部出力ノードがハイインピーダンス状態（ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタが共にオフ状態となる）場合においても、内部制御信号がフローティング状態となるのを防止するためである。たとえば、メインロウ活性化信号ＲＣＮＴＡＢがＨレベルのときに、内部ロウ制御信号ＡＣＴＡがＬレベルとなった状態のときにこのようなフローティング状態が生じる。
【０２０１】
図２０は、ロウ系ローカル制御回路４１のローカルロウ制御信号発生部の構成を示す図である。図２０において、ローカルロウ制御信号発生部は、内部ロウ制御信号ＡＣＴＢを受けるインバータ２６３と、内部ロウ制御信号ＡＣＴＣを受けるインバータ２６４と、図１６に示すインバータラッチ１６６のラッチ活性化信号ＡＣＴＬＡＴと内部ロウ制御信号ＡＣＴＡとを受け、ロウアドレスデコードイネーブル信号ＲＡＤＥを生成する複合ゲート２６２と、内部ロウ制御信号ＡＣＴＡとラッチ信号ＡＣＴＬＡＴを受けるＯＲ回路２６９と、ラッチ信号ＡＣＴＬＡＴと内部ロウ制御信号ＡＣＴＢを受けてビット線イコライズ指示信号ＢＬＥＱを生成するＮＯＲ回路７０と、インバータ２６３の出力信号とラッチ信号ＡＣＴＬＡＴとを受けてセンスアンプ活性化信号ＳＯＮを生成するＡＮＤ回路２７１と、インバータ２６４の出力信号とラッチ信号ＡＣＴＬＡＴとを受けてセンスアンプ活性化信号ＳＯＰを生成するＮＡＮＤ回路２７２と、内部ロウ制御信号ＡＣＴＣとラッチ信号ＡＣＴＬＡＴとを受けるＯＲ回路２７３と、内部プリチャージ制御信号ＰＲＣＢを受けるインバータ２７８と、インバータ２７８の出力信号とＯＲ回路２７３の出力信号とを受けてワード線駆動タイミング信号ＲＸＴを生成するＡＮＤ回路７３とを含む。
【０２０２】
図１６に示すインバータラッチ１６６のラッチ信号ＡＣＴＬＡＴは、内部ロウ制御信号ＡＣＴＣがＨレベルの活性状態となるとＨレベルの活性状態へ駆動され、次にメインプリチャージ活性化信号ＲＣＮＴＰＡが与えられて内部プリチャージ制御信号ＰＲＣＡがＬレベルとなるまでＨレベルの活性状態を維持する。したがって、ロウアクティブコマンドが与えられると、内部ロウ制御信号ＡＣＴＡ−ＡＣＴＣがワンショットパルスで駆動された後においても、ラッチ信号ＡＣＴＬＡＴに従って内部のロウ系制御信号は活性状態を維持する。
【０２０３】
なお、この図２０に示す構成において、ＮＯＲ回路２７０からビット線イコライズ指示信号ＢＬＥＱが生成されている。この構成は、対応のメモリブロックにおいてビット線イコライズ／プリチャージ回路が設けられており、ビット線プリチャージ／イコライズ回路がシェアード構成とされていない構成に対応する。ビット線プリチャージ／イコライズ回路がシェアードセンスアンプ帯に配置されている場合には、このビット線イコライズ指示信号ＢＬＥＱは、対応のメモリブロックとセンスアンプ帯を共有するメモリブロックからのビット線イコライズ指示信号と結合されて対応のセンスアンプ帯内のビット線プリチャージ／イコライズ回路へ与えられる。
【０２０４】
複合ゲート２６２は、内部ロウ制御信号ＡＣＴＡおよびラッチ信号ＡＣＴＬＡＴの一方がＨレベルであり、かつインバータ２７８の出力信号がＨレベルのときにロウアドレスデコードイネーブル信号ＲＡＤＥをＨレベルに維持する。したがって、プリチャージコマンドが与えられ、内部プリチャージ制御信号ＰＲＣＢがＨレベルに立上がるまで、この複合ゲート６２からのロウアドレスデコードイネーブル信号ＲＡＤＥはＨレベルを維持する。
【０２０５】
ロウ系ローカル制御回路４１は、さらに、入力バッファ回路を介して与えらるクロック信号ＣＬＫ１に同期して、バッファ回路を介して与えられるＸアドレスをラッチするラッチ２６１と、ロウアドレスデコードイネーブル信号ＲＡＤＥの活性化に応答してラッチ回路６１によりラッチされたワード線アドレスをデコードしてワード線選択信号Ａｄｄを生成するＸアドレスデコーダ（ワード線アドレスデコーダ）２６３と、ＯＲ回路２６９からの出力信号に従ってビット線分離指示信号ＢＬＩを駆動するＢＬＩドライバ２７５を含む。このＢＬＩドライバ２７５へは、高電圧Ｖｐｐが一方動作電源電圧として与えられる。
【０２０６】
使用されるシェアードセンスアンプ構成に応じて、ビット線分離指示信号ＢＬＩの論理レベルが異なる。ビット線プリチャージ／イコライズ回路がメモリブロックそれぞれに設けられ、スタンバイ状態時においては、メモリブロックの各ビット線がセンスアンプ回路から分離されている場合には、選択メモリブロックがセンスアンプ回路に接続される。また、これに代えて、スタンバイ状態時において、すべてのメモリブロックが対応のセンスアンプに接続され、行選択時選択メモリブロックと対をなす非選択メモリブロックがセンスアンプと切離される場合には、このビット線分離指示信号ＢＬＩは、対応のメモリブロックとセンスアンプを共有するメモリブロックのビット線分離回路へ与えられる。このビット線分離指示信号ＢＬＩの論理レベルは、したがって、メモリアレイの構成に応じて適当に定められる。
【０２０７】
ワード線ドライバ（Ｗドライバ）１５ｉａへは、ＡＮＤ回路２７６からのワード線駆動タイミング信号ＲＸＴが与えられる。このワード線ドライバ１５ｉａは、Ｘアドレスデコーダ２６３からのワード線選択信号Ａｄｄに従って、対応のワード線を選択状態へ駆動する。
【０２０８】
次に、この図２０に示すローカルロウ制御信号発生部の動作について、図２１を参照して簡単に説明する。
【０２０９】
ブロックヒット信号ＢＨＴＡに従って、対応のメモリブロックが選択された状態を考える。この場合、メインロウ活性化信号ＲＣＬＴＡＡ−ＲＣＬＴＡＣに従って、図１６に示すローカル入力バッファ回路１６０ａ−１６０ｃは、順次内部ロウ制御信号ＡＣＴＡ−ＡＣＴＣを所定期間Ｈレベルへ駆動する。内部ロウ制御信号ＡＣＴＡがＨレベルとなると、複合ゲート２６２により、ロウアドレスデコードイネーブル信号ＲＡＤＥがＨレベルの活性状態となり、ラッチ２６１により内部クロック信号ＣＬＫ１に同期してラッチされたワード線アドレスＸＡＤがデコードされ、ワード線選択信号Ａｄｄが活性化される。
【０２１０】
内部ロウ制御信号ＡＣＴＡがＨレベルに立上がると、ローカル入力バッファ回路１６０ｂがイネーブルされ、内部ロウ制御信号ＡＣＴＢが所定期間Ｈレベルとなる。この内部ロウ制御信号ＡＣＴＢがＨレベルとなると、ビット線イコライズ指示信号ＢＬＥＱがＬレベルとなり、対応のメモリブロックのビット線のプリチャージ／イコライズ動作が完了する。また、内部ロウ制御信号ＡＣＴＡがＨレベルとなると、ＯＲ回路２６９の出力信号がＨレベルとなり、応じてＢＬＩドライバ２７５が、ビット線分離指示信号ＢＬＩを、そのアレイ構成に応じてＨレベルまたはＬレベルに駆動する。
【０２１１】
内部ロウ制御信号ＡＣＴＢがＨレベルに駆動されると、続いて、内部ロウ制御信号ＡＣＴＣがＨレベルに駆動される（ローカル入力バッファ回路１６０ｃがイネーブルされる）。この内部ロウ制御信号ＡＣＴＣがＨレベルへ駆動されると、図１６に示すインバータラッチ１６６によりラッチされたラッチ信号ＡＣＴＬＡＴがＨレベルに駆動される。ロウ系動作時においては、プリチャージ制御信号ＰＲＣＢはＬレベルであり、インバータ２７８の出力信号はＨレベルである。したがって、内部ロウ制御信号ＡＣＴＣがＨレベルとなり、ＯＲ回路２７３の出力信号またＨレベルとなると、ＡＮＤ回路２７６により、ワード線駆動タイミング信号ＲＸＴがＨレベルへ駆動され、ＷＬドライバ１５ｉａが、Ｘアドレスデコーダ２６３からのワード線選択信号Ａｄｄに従ってワード線ＷＬを選択状態へ駆動する。
【０２１２】
ラッチ信号ＡＣＴＬＡＴがＨレベルのときに、内部ロウ制御信号ＡＣＴＢがＬレベルとなると、ＡＮＤ回路２７１からのセンスアンプ活性化信号ＳＯＮがＨレベルの活性状態へ駆動され、センスアンプ回路のＮセンスアンプが動作する。次いで、内部ロウ制御信号ＡＣＴＣがＬレベルに立下がると、インバータ回路２６４の出力信号がＨレベルとなり、ＮＡＮＤ回路２７２からのセンスアンプ活性化信号ＳＯＰがＬレベルに立下がる。
【０２１３】
以降、この状態が、ラッチ信号ＡＣＴＬＡＴがＨレベルの間維持される。
プリチャージコマンドＰＲＣが与えられ、ブロックヒット信号ＢＨＴＡがＨレベルとなると、図１６に示すプリチャージ系入力部１１０において、メインプリチャージ活性化信号ＲＣＮＴＰＡ＜１：０＞およびＲＣＮＴＰＢ＜１：０＞に従って、内部プリチャージ制御信号ＰＲＣＡがＨレベルに駆動される。内部プリチャージ制御信号ＰＲＣＡがＨレベルとなると、次いで、メインプリチャージ活性化信号ＲＣＮＴＰＢ＜１：０＞に従って内部プリチャージ制御信号ＰＲＣＢがＨレベルに立上がる。
【０２１４】
この内部プリチャージ制御信号ＰＲＣＢがＨレベルとなると、図２０に示すインバータ２７８の出力信号がＬレベルとなり、ＡＮＤ回路２７６からのワード線駆動タイミング信号ＲＸＴがＬレベルとなり、また複合ゲート２６２からのロウアドレスデコードイネーブル信号ＲＡＤＥがＬレベルの非活性状態となり、選択ワード線が非選択状態へ駆動される。続いて、内部プリチャージ制御信号ＰＲＣＡがＬレベルに立下がると、図１６の論理回路１６８の出力信号がＬレベルとなり、応じてラッチ信号ＡＣＴＬＡＴがＬレベルとなる。ラッチ信号ＡＣＴＬＡＴがＬレベルとなると、ロウ系制御信号ＢＬＩ、ＢＬＥＱ、ＳＯＮおよびＳＯＰが、それぞれ非活性状態へ駆動され、メモリブロックがスタンバイ状態へ駆動される。
【０２１５】
内部プリチャージ制御信号ＰＲＣＡは、ブロックヒット信号ＢＨＴがＬレベルとなり、かつメインプリチャージ制御信号ＲＣＮＴＰＡ＜１：０＞の一方がＬレベルとなるとＬレベルに駆動される。また、内部プリチャージ制御信号ＰＲＣＢは、メインプリチャージ活性化信号ＲＣＮＴＰＢ＜１：０＞の一方がＬレベルとなるとＬレベルに駆動される。したがって、これらの内部プリチャージ制御信号ＰＲＣＡおよびＰＲＣＢも、図１７に示す回路と同様の構成を用いて生成され、パルス状の波形を有する。
【０２１６】
上述のように、複数組のメイン制御信号を用い、異なる組の立上がりエッジおよび立下がりエッジをそれぞれ用いて内部ロウ制御信号を生成することにより、メイン制御信号を長い配線長にわたって伝達する場合においても、正確な波形を有する内部ロウ制御信号を生成することができ、クロックサイクル時間が短くなった場合においても、安定に内部制御信号を生成して高速動作を行なうことができる。
【０２１７】
［実施の形態２］
図２２は、この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。図２２において、クロック信号ＣＬＫに従って、複数組のタイミング制御信号ＳＧＡ＜ｋ：０＞−ＳＧＮ＜ｋ：０＞を生成するタイミング制御信号発生回路３００と、タイミング制御信号ＳＧＡ＜ｋ：０＞−ＳＧＮ＜ｋ：０＞に従って内部動作タイミングを規定する内部動作制御信号ＯＰＴａ−ＯＰＴｍを生成するパルス合成回路３１０が設けられる。タイミング制御信号発生回路３００は、カウンタと、複数組の遅延回路を含み、カウンタの出力カウント値に従って１つの遅延回路が活性化されて、クロック信号ＣＬＫを遅延してタイミング制御信号を生成する。
【０２１８】
パルス合成回路３１０は、これらのタイミング制御信号ＳＧＡ＜ｋ：０＞−ＳＧＮ＜ｋ：０＞の組において所定のシーケンスで隣接するタイミング制御信号の組の立上がりエッジおよび立下がりエッジに従ってタイミング制御信号ＯＰＴａ−ＯＰＴｍを生成する。したがって、パルス合成回路３１０としては、先の図１１に示すメイン制御信号ＥＮ０−ＥＮ２と同様の構成が設けられる。
【０２１９】
この図２２に示す内部動作制御信号発生部を利用することにより、図２３に示すように、タイミング制御信号ＳＧＩ＜ｉ＞およびＳＧＪ＜ｉ＞の立上りエッジおよび立下がりエッジに従って内部動作制御信号ＯＰＴｈおよびＯＰＴｊを生成することができる。したがって、これらのタイミング制御信号ＳＧＩ＜ｉ＞およびＳＧＪ＜ｉ＞のパルス幅（Ｈレベル期間およびＬレベル期間）を十分に確保して、低速で変化させて、短い間隔で変化する動作タイミング制御信号ＯＰＴｈおよびＯＰＴｊを生成することができる。
【０２２０】
内部動作制御信号ＯＰＴｈは、図２３において破線で示すように、タイミング制御信号ＳＧＩ＜ｉ＞およびＳＧＴ＜ｊ＞のＮＡＮＤ演算により生成されても良い。この動作タイミング制御信号ＯＰＴｈの駆動信号線の負荷が小さい場合に、正確に高速で変化するパルス信号を生成することができる。
【０２２１】
したがって、一般に、クロック信号ＣＬＫに同期して動作する半導体装置において内部タイミングを、クロック信号ＣＬＫに従って決定する場合、高速クロック信号ＣＬＫを用いても、正確に、複数の内部動作制御信号を生成することができる。
【０２２２】
なお、実施の形態１において、ロウ系回路の動作に対する制御信号を発生する部分の構成を示している。しかしながら、コラム系の回路、すなわち列選択およびデータの書込／読出を行なう回路に対して、コラム系動作制御信号を生成する場合においても、同様に本発明の構成を適用することができる。
【０２２３】
【発明の効果】
以上のように、この発明に従えば、複数組のメイン制御信号を利用し、１つの組のメイン制御信号の立上がりエッジと別の組のメイン制御信号の立下がりエッジとを利用して内部制御信号を生成しており、高速動作時においても、正確なパルス波形を有するメイン制御信号を用いて内部制御信号を生成することができ、高速で内部制御信号に従って内部動作を行うことができる。
【０２２４】
すなわち、外部からの動作モード指示信号に従って互いに位相の異なる複数の制御信号を生成し、この複数の制御信号の組を所定のシーケンスで１つの組を活性し、このメイン制御信号の組の互いに異なる組のメイン制御信号のそれぞれの異なるエッジに同期してこの制御信号を生成しており、メイン制御信号を低速で変化させて、高速で正確に変化するローカル制御信号を生成することができる。これにより、メイン制御信号のパルス幅の制約を受けることなく内部回路を高速動作をさせることができる。
【０２２５】
また、各組のメイン制御信号の所定のメイン制御信号の活性化に従って所定のシーケンスにおいて予め定められた異なる組のメイン制御信号を非活性化することにより、正確に、１つの組のメイン制御信号の活性化に従って別の組のメインの制御信号を非活性化し、これらの活性化エッジおよび非活性化エッジを用いてローカル制御信号を容易に生成することができる。
【０２２６】
また、ローカル制御信号に従って動作モード指示信号が指定する動作を制御するローカル動作制御信号を生成することにより、正確に、内部動作制御信号を生成することができる。
【０２２７】
また、ローカル動作制御信号の数を、ローカル制御信号の数よりも多くすることにより、ローカル制御回路の入力部の構成を簡略化することができる。
【０２２８】
また、複数のローカル回路に共通にメイン制御信号発生回路を設け、このメイン制御信号発生回路から複数組のメイン制御信号を各組を所定のシーケンスで生成し、各ローカル回路に対応して配置されるローカル制御回路においてこのメイン制御信号の異なる組のメイン制御信号の異なるエッジに従ってローカル制御信号を生成することにより、メイン制御信号を低速で変化させて、高速で変化するローカル制御信号を生成することができる。
【０２２９】
また、ローカル制御回路を、複数のメイン制御信号に従って対応のローカル回路に対するローカル制御信号を生成し、これらのこのローカル制御信号に従って対応のローカル回路に対するローカル動作制御信号を生成することにより、正確に、ローカル回路に対し動作制御信号を生成することができる。また、各ローカル回路に対する入力信号の負荷を同一とすることができ、アレイ構成変更時においても、容易に対応することができる。
【０２３０】
また、このローカル回路を、ローカルアドレス信号に従ってローカルデコード回路からの信号に従って選択的に活性化することにより、各ローカル回路を個々に駆動することができる。
【０２３１】
また、ローカル回路が複数のメモリセルを含む場合、メモリセル選択動作を高速にかつ正確に行なうことができる。
【０２３２】
また、メイン制御回路において、メイン制御信号の所定のメイン制御信号の活性化に応答して予め定められた異なる組のメイン制御信号を非活性化することにより、容易に、異なる組のメイン制御信号の異なる変化を利用することができる。
【図面の簡単な説明】
【図１】この発明に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図３】この発明の実施の形態１に従う半導体集積回路装置の要部の構成をより具体的に示す図である。
【図４】図３に示す回路の動作を示すタイミング図である。
【図５】１組のメイン制御信号を用いた際の図３に示す回路の動作を示す図である。
【図６】図５に示すメインロウ活性化信号の最小パルス幅を示す図である。
【図７】この発明の実施の形態１に従うメインロウ活性化信号の位相関係を示す図である。
【図８】図３に示すメイン制御信号発生回路の構成を概略的に示す図である。
【図９】図８に示すメイン制御信号発生回路の動作を示すタイミング図である。
【図１０】（Ａ）−（Ｃ）は、図８に示すＡＣＴカウンタの構成を示す図である。
【図１１】図８に示すメインロウ活性化信号発生回路の構成を示す図である。
【図１２】図３に示すメインプリチャージ制御回路の構成を概略的に示す図である。
【図１３】図１２に示すＰＲＣカウンタの構成を概略的に示す図である。
【図１４】図１３に示すＰＲＣカウンタの動作を示すタイミング図である。
【図１５】図３に示す回路のプリチャージ時の動作を示すタイミング図である。
【図１６】図３に示すロウ系ローカル制御回路の要部の構成を概略的に示す図である。
【図１７】図１６に示すローカルパルス発生回路およびローカル入力バッファ回路の構成の一例を示す図である。
【図１８】図１７に示す回路の動作を示すタイミング図である。
【図１９】図１６に示す残りのローカルパルス発生回路およびローカル入力バッファ回路の構成を示す図である。
【図２０】図３に示すロウ系ローカル制御回路のローカルの制御信号発生部の構成を示す図である。
【図２１】図２０に示すローカルロウ制御信号発生部の動作を示すタイミング図である。
【図２２】この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。
【図２３】図２２に示す回路の動作を示すタイミング図である。
【図２４】従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２５】図２４に示すサブメモリアレイの構成を概略的に示す図である。
【図２６】図２４に示す半導体記憶装置の構成をより具体的に示す図である。
【図２７】ローカル制御回路に含まれる入力バッファの構成の一例を示す図である。
【図２８】図２７に示す入力バッファの動作を示すタイミング図である。
【図２９】図２６に示す内部配線の負荷を概略的に示す図である。
【図３０】図２９に示す内部配線の信号伝達特性を示す図である。
【図３１】従来の半導体集積回路装置の他の構成を概略的に示す図である。
【符号の説明】
１　メイン制御回路、１０ａ−１０ｎ　ローカル制御回路、１５ａ−１５ｎ　行系回路、ＭＢａ−ＭＢｎ，ＭＢｎＷ−ＭＢｎＷ，ＭＢａＥ，ＭＢｎＥ　メモリブロック、３２　内部アドレス発生回路、３３　メインロウアクティブ制御回路、３４　メインプリチャージ制御回路、４０　ブロックアドレスデコーダ、４１ロウ系ローカル制御回路、ＧＥＮ０−ＧＥＮ２　ロウ活性化信号発生回路、９０　ＡＣＴカウンタ、９８　ＰＲＣカウンタ、ＰＧＥＮ０，ＰＧＥＮ１　メインプリチャージ活性化信号発生回路、１００　ローカルロウアクティブ系回路、１０５ａ−１０５ｃ　ローカルパルス発生回路、１６０ａ−１６０ｃ　ローカル入力バッファ回路、１１０　プリチャージ系入力部、２０２ａ−２０２ｆ　トライステートインバータバッファ、Ｑ１−Ｑ５，Ｑ１０−Ｑ１５，Ｑ２０−Ｑ２４　ＭＯＳトランジスタ、２０５，２１２ａ，２１２ｂ　インバータラッチ、２６３，２６４，２７８　インバータ回路、２６９，２７３　ＯＲ回路、２７０　ＮＯＲ回路、２７２　ＮＡＮＤ回路、２７６　ＡＮＤ回路、２６２　複合ゲート、２６３　Ｘアドレスデコーダ、２７５　ＢＬＩドライバ、１５ｉａ　ＷＬドライバ。

Claims (9)

1. 外部からの動作モード指示信号に従って、互いに位相の異なる複数のメイン制御信号を生成するメイン制御信号発生回路を備え、前記メイン制御信号発生回路は、前記動作モード指示信号に従って、それぞれが前記複数のメイン制御信号を含む複数のメイン制御信号の組の１つを、活性化し、かつ前記複数のメイン制御信号の組は、所定のシーケンスで選択され、
   前記メイン制御信号発生回路からのメイン制御信号に従ってローカル制御信号を生成するローカル制御信号発生回路を備え、前記ローカル制御信号発生回路は、互いに異なる組のメイン制御信号を受け、前記互いに異なる組については、メイン制御信号の互いに異なる変化方向に応答して前記ローカル制御信号を生成する、半導体集積回路装置。
2. 各前記メイン制御信号発生回路は、前記複数組のメイン制御信号の所定のメイン制御信号の活性化に応答して所定のシーケンスにおいて予め定められた異なる組のメイン制御信号を非活性化する、請求項１記載の半導体集積回路装置。
3. 前記ローカル制御信号に従って前記動作モード指示信号が指定する動作を制御するためのローカル動作制御信号を生成するローカル動作制御回路をさらに備える、請求項１記載の半導体集積回路装置。
4. 前記ローカル動作制御信号の数は、前記ローカル制御信号の数以上である、請求項３記載の半導体集積回路装置。
5. それぞれが、指定された動作を活性化時実行する複数のローカル回路、
   前記複数のローカル回路に対して共通に配置され、外部からの動作モード指示信号に従って、互いに位相の異なる複数の制御信号を生成するメイン制御信号発生回路を備え、前記メイン制御信号発生回路は、前記動作モード指示信号に従って所定のシーケンスでそれぞれが前記複数のメイン制御信号を含む複数組の１つを選択状態へ駆動し、
   各前記ローカル回路に対応して配置され、前記メイン制御信号発生回路からのメイン制御信号に従って対応のローカル回路に対するローカル動作制御信号を生成する複数のローカル制御回路を備え、各前記ローカル制御回路は、互いに異なる組のメイン制御信号を受け、前記互いに異なる組については、メイン制御信号の互いに異なる変化方向に応答して前記ローカル動作制御信号を生成する、半導体集積回路装置。
6. 各前記ローカル制御回路は、
   前記複数のメイン制御信号に従って、対応のローカル回路に対するローカル制御信号を生成するローカル制御信号発生回路と、
   前記ローカル制御信号に従って、対応のローカル回路に対する動作制御信号を生成するローカル動作制御信号発生回路を備える、請求項５記載の半導体集積回路装置。
7. 各前記ローカル回路に対応して配置され、外部からのアドレス信号に従って、対応のローカル回路が指定されたかを示すローカル回路選択信号を生成する複数のローカルデコード回路をさらに備え、各前記ローカル制御回路は、前記ローカル回路選択信号の活性化に応答して活性化されて前記ローカル動作制御信号を生成する、請求項５記載の半導体集積回路装置。
8. 前記ローカル回路は、行列状に配列される複数のメモリセルを含み、前記ローカル動作制御信号は、前記複数のメモリセルの選択動作に関連する動作を制御する、請求項６記載の半導体集積回路装置。
9. 前記メイン制御回路は、前記複数組のメイン制御信号の所定のメイン制御信号の活性化に応答して所定のシーケンスにおいて予め定められた異なる組のメイン制御信号を非活性化する、請求項５記載の半導体集積回路装置。

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