CN1453793A - 具有测试模式的半导体存储器及应用它的存储系统 - Google Patents

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Abstract

本SSR SDRAM备有根据第1指令(CMDA)、第2指令(CMDB)、测试模式进入设置指令(TMESA)、第3指令(CMDC)以及测试模式寄存器设置指令(TMRSA)与时钟信号(CLK)的上升沿同步地被连续地输入而把测试模式进入信号(TMODE)置为“H”电平的测试模式进入信号发生电路。从而，不使用高电压(SVIH)就可以进入测试模式，所以即使在编入注册DIMM的情况下也可以进入测试模式。

Description

具有测试模式的半导体存储器及应用它的存储系统
[背景技术描述]
[发明领域]
本发明涉及半导体存储器及应用该存储器的存储系统，更特定地说，涉及能与时钟信号同步取入多个外部信号的半导体存储器及应用它的存储系统。
[现有技术]
迄今，DRAM、SDRAM(同步DRAM)、DDR(双数据速率)DRAM等半导体存储器，为使在卖方一侧进行的产品测试有效而方便，所以设置了测试模式。
图43是表示那样的DDR、SDRAM主要部位的方框图。在图43中，该DDR、SDRAM备有测试模式进入电路301及泽码电路302。测试模式进入电路301在给出测试模式进入设置指令TMES的同时，随着比外部电源电压VCC高很多的高电压SVIH(超VIH)被提供给规定的外部引脚(例如存储体选择信号BA1用引脚)，测试模式进入信号TMODE变为激活电平的“H”电平。
译码电路302随着测试模式进入信号TMODE成为“H”电平而被激活，在给出测试模式寄存器置位指令TMRS的同时，随着测试模式设置数据TMSD(地址信号A0～A6)被给出，根据测试模式设置数据MSD，选择x+1个(其中，x是大于零的整数)测试模式信号TM0～TMx中的任一个测试模式信号(例如TMx)，把所选择的信号TMx置为激活电平的“H”电平。由此，SDRAM被设定为与被置为“H”电平的测试模式信号TMx对应的测试模式。
这样，使用比外部电源电压高很多的高电压SVIH进入测试模式，是为了防止普通用户进入测试模式。
然而，对于使用了高电压SVIH的测试模式进入方法，即使以分立器件可进入测试模式，而在注册DIMM(双列存储器组件)等组件中组入多个器件的场合，也无法进入测试模式。
即，如图44所示，注册DIMM包括一个寄存器303和多个DDRSDRAM304。外部控制信号CNT和外部地址信号ADD通过寄存器303并行输入到多个DDR SDRAM304中。因而，即使在被包括在地址信号ADD中的存储体选择信号BA0用的外部引脚上施加高电压SVIH，因为有寄存器303所以无法把高电压SVIH提供给SDRAM304，无法进入测试模式。
[发明概述]
由于以上缘故，本发明的主要目的在于，提供即使在通过寄存器输入外部信号的场合也能进入测试模式的半导体存储器以及应用这种存储器的存储系统。
在本发明的半导体存储器中，设置有根据取入了的多个外部信号的逻辑电平的组合，输出多个指令信号中的任一个指令信号的译码器；以及随着来自译码器的多个指令信号按照预定的顺序被输出，输出用于进入测试模式的测试模式进入信号的第1信号发生电路。因此，不使用高电压也可以进入测试模式，所以，即使在通过寄存器给出外部信号的场合，也可以进入测试模式。并且，因为仅在以预定的顺序输入多个指令信号的场合进入测试模式，所以，在普通用户的使用中错误地进入测试模式的概率很低。
并且，在本发明的存储系统中，上述半导体存储器被设置多个。多个外部信号中的外部数据信号之外的信号共同地被提供给多个半导体存储器，外部数据信号则分别地被提供给多个半导体存储器中的每个。在这种情况下，能使多个半导体存储器的工作时序一致。
[附图的简单说明]
图1是表示本发明的实施例1的DDR SDRAM的整体结构的方框图。
图2是表示图1所示的外部信号的逻辑电平的组合与指令的关系的图。
图3是图1所示的DDR SDRAM的状态转移图。
图4是表示图1所示的DDR SDRAM的读出工作的时序图。
图5是表示图1所示的DDR SDRAM的写入工作的时序图。
图6是表示被包括在图1所示的DDR SDRAM中的测试模式进入信号发生电路的结构的电路方框图。
图7是表示图6所示的闩锁电路11的结构的电路图。
图8是表示图7所示的闩锁电路的工作的时序图。
图9是表示图6所示的闩锁电路22的结构的电路图。
图10是表示图6所示的测试模式进入信号发生电路的工作的时序图。
图11是表示图6所示的测试模式进入信号发生电路的工作的另一时序图。
图12是表示包含在图1所示的DDR SDRAM中的译码电路的结构的方框图。
图13是表示图6所示的NON-SVIH测试模式使用判断电路的结构的方框图。
图14是表示图13所示的NON-SVIH测试模式使用判断电路的工作的时序图。
图15是表示包含在本发明实施例2的DDR SDRAM中的测试模式进入信号发生电路的结构的电路方框图。
图16是表示用于生成图15所示的信号ZADD7H的闩锁电路的结构的电路图。
图17是表示图16所示的闩锁电路的工作的时序图。
图18是表示用于生成图15所示的信号ZBA1H的信号发生电路的结构的电路方框图。
图19是表示用于生成图15所示的信号BA0SD的信号发生电路的结构的电路图。
图20是表示图15所示的闩锁电路的结构的电路图。
图21是表示图15所示的NON-SVIH测试模式使用判断电路的结构的电路方框图。
图22是表示图21所示的NON-SVIH测试模式使用判断电路的工作的时间图。
图23是表示图21所示的闩锁电路的结构的电路图。
图24是表示图15所示的测试模式进入信号发生电路的工作的时序图。
图25是表示本发明实施例3的注册DIMM的结构的方框图。
图26是表示被包含在图25所示的DDR SDRAM中的信号发生电路的结构的电路方框图。
图27是表示图26所示的信号发生电路的工作的时序图。
图28是表示图25所示的注册DIMM的工作的时序图。
图29是表示被包含在本发明实施例4的注册DIMM的DDR SDRAM中的熔丝电路的结构的电路图。
图30是表示用于生成图29所示的信号LOAD、ZLOAD的信号发生电路的结构的电路方框图。
图31是用于说明图29所示的熔丝电路的工作的电路图。
图32是表示图31所示的熔丝电路的工作的时序图。
图33是表示本实施例4的注册DIMM的工作的时序图。
图34是表示被包含在本实施例4中的注册DIMM中的DDR SDRAM的主要部分的方框图。
图35是表示图34所示的冗余行译码器的主要部分的方框图。
图36是表示图34所示的冗余列译码器的主要部分的方框图。
图37是表示本发明的实施例5的存储系统的主要部分的电路方框图。
图38是为用于说明图37所示的存储系统的工作的时序图。
图39是表示本发明的实施例5的变例的电路方框图。
图40是用于说明发明的本实施例5的特征的电路方框图。
图41是表示被包含在本发明的实施例6的注册DIMM中的DDRSDRAM的主要部分的电路方框图。
图42是表示本发明的实施例6的变例的电路方框图。
图43是表示现有的DDR SDRAM的主要部分的方框图。
图44是用于说明图43所示的DDR SDRAM的问题的方框图。
[发明的实施例]
[实施例1]
图1是表示本发明的实施例1的DDR SDRAM的整体结构的方框图。在图1中，该DDR SDRAM备有时钟缓冲器1、控制信号缓冲器2、地址缓冲器3、模式寄存器4、控制电路5、四个存储器阵列6～9(存储体#0～#3)以及IO缓冲器10。
时钟缓冲器1被外部控制信号CKE激活，并使外部时钟信号CLK、/CLK传递给控制信号缓冲器2、地址缓冲器3及控制电路5。控制信号缓冲器2与来自时钟缓冲器1的外部时钟信号CLK、/CLK同步，闩锁外部控制信号/CS、/RAS、/CAS、/WE、DQM，并提供给控制电路5。地址缓冲器3与来自时钟缓冲器1的外部时钟信号CLK、/CLK同步，闩锁外部地址信号A0～Am(其中，m是大于0的整数)及存储体选择信号BA0、BA1，提供给控制电路5。
模式寄存器4存储由外部地址信号A0～Am等指示的模式，输出与该模式对应的内部指令信号。存储器阵列6～9每个都排列成行列状，各自含有存储1位数据的多个存储单元。多个存储单元已预先按每组n+1个(其中，n为大于1的整数)被编组。
控制电路5按照来自时钟缓冲器1、控制信号缓冲器2、地址缓冲器3及模式寄存器4的信号，生成多种内部信号，控制整个SDRAM。控制电路5在写入工作及读出工作时，根据存储体选择信号BA0、BA1选择4个存储器阵列6～9中的任一个存储器阵列，根据地址信号A0～Am选择该存储器阵列中的n+1个存储单元。被选择的n+1个存储单元被激活并被连接到IO缓冲器10上。
IO缓冲器10在写入工作时把与外部数据选通脉冲信号DQS同步输入的数据信号D0～Dn提供给所选择的n+1个存储单元，读出工作时把n+1个存储单元的读出数据信号Q0～Qn与数据选通脉冲信号DQS一起输出到外部。
下面，说明该DDR SDRAM的工作。图2是指令真值表，图3是状态转移图。在图2中，在该DDR SDRAM中可以根据控制信号/RAS、/CAS、/WE…、存储体选择信号BA0、BA1、以及地址信号A0～Am的逻辑电平的组合，给出各种指令。并且，如图3所示，DDR SDRAM响应于被给予的指令并从某种状态(模式)转移到其他状态。例如，DDR SDRAM在非激活状态时如被给予激活指令ACT则变为行激活状态，在行激活状态时如被给予读指令READ则变为读状态，在行激活状态时如被给予写指令WRITE则变为写状态。
另外，图2的指令真值表及图3的状态转移图是用户用的，后述的卖方用的测试模式进入设置指令等在图2及图3中未示出。
图4是表示DDR SDRAM的读出工作的时序图。图4示出了连续读出4位数据信号(每一个数据输入输出端)的工作。连续读出的数据信号的位数称为脉冲串长度，可以根据模式寄存器4加以变更。
在SDRAM中，在时钟信号CLK的上升沿取入外部控制信号/RAS、/CAS、…及地址信号A0～Am等。地址信号A0～Am，含有时分多路传输的行地址信号X＝RA0～RAm和列地址信号Y＝CA0～CAm。在时刻t0的时钟信号CLK的上升沿，激活指令ACT(/RAS＝L，/CAS＝H，/WL＝H)被输入，这时的地址信号A0～Am作为行地址信号X被取入。
接着，在时刻t2的时钟信号CLK的上升沿，读指令READ(/RAS＝H，/CAS＝L，/WE＝H)被给出，这时的地址信号A0～Am作为列地址信号Y被取入。根据所取入的行地址信号X及列地址信号Y在SDRAM内实施行及列的选择工作。信号/RAS下降到“L”电平以后经过规定的时钟周期(对于图4为3.5时钟周期)后，输出最初的读出数据信号q0。以后，数据信号q1～q3响应于时钟信号CLK和/CLK的交叉点而依次输出。因为可能实现数据传输的高速化，所以数据选通脉冲信号DQS以与输出数据信号q0～q3相同的相位输出。向存储单元的再写入(预充电)响应于在时刻t3的预充电指令PRE(/RAS＝L，/CAS＝H，/WE＝L)而进行。
图5是表示DDR SDRAM写入工作的时序图。在写入工作时，行地址信号X的取入与数据读出时相同。即，在某时刻t0的时钟信号CLK的上升沿，激活指令ACT(/RAS＝L，/CAS＝H，/WE＝H)被输入，当时的地址信号A0～Am作为行地址信号X被取入。然后，在时刻t2的时钟信号CLK的上升沿，写指令WRITE(/RAS＝H，/CAS＝L，/WE＝L)被输入，与列地址信号Y被取入的同时，当时给出的数据信号d0作为最初的写入数据信号被取入。响应于该写指令WRITE在SDRAM内部执行行及列选择工作。与数据选通脉冲信号DQS同步地依次取入写入数据信号d1～d3，并依次写入存储单元。向存储单元的再写入(预充电)响应于在时刻t3的预充电指令PRE(/RAS＝L，/CAS＝H，/WE＝L)而进行。
以下，说明成为该DDR SDRAM的特征的测试模式设定方法。图6是表示该DDR SDRAM的测试模式进入信号发生电路的结构的电路方框图。在该DDR SDRAM中，使用了高电压SVIH的测试模式进入和不使用高电压SVIH的测试模式进入两者都成为可能。在图6中，该测试模式进入信号发生电路备有闩锁电路11～13，SVIH检波电路14，NON-SVIH测试模式使用判断电路15，NAND门16、17，反相器18、19，OR门20、21，以及闩锁电路22。
闩锁电路11～13是响应于时钟信号CLK的上升沿，分别取入模式寄存器置位信号φMRS、存储体选择信号BA0以及地址信号A0的电平，并把所取入的信号电平只保持一个时钟周期并输出的电路。
也就是说，如图7所示，闩锁电路11含有反相器23～27、钟控反相器28及NOR门29。信号φMRS通过钟控反相器28输入到NOR门29的一个输入节点。信号CLKT在被输入到钟控反相器28的控制节点的同时，通过反相器23输入到钟控反相器28的反向控制节点。信号ZTMRST通过反相器24被输入到NOR门29的另一个输入节点。反相器25被连接在NOR门29的输出节点与一个输入节点之间。NOR门29的输出信号被反相器26、27延迟，成为闩锁电路11的输出信号MRSH。
如图8所示，信号CLKT是响应于时钟信号CLK的上升沿，只在规定的时间成为“L”电平的信号ZCLKF的反转信号。信号φMRS是响应于模式寄存器置位指令MRS(/RAS＝L，/CAS＝L，/WE＝L)，成为“H”电平的信号。信号ZTMRST是通常时为“H”电平，只在复位时被置为“L”电平的信号。
在初始状态，信号MRSH被复位为“L”电平，信号ZTMRS被置为“H”电平。信号CLKT为“H”电平的期间，钟控反相器28被激活，信号φMRS被钟控反相器28、NOR门29、及反相器26、27延迟成为信号MRSH。如果信号CLKL从“H”电平下降为“L”电平，则钟控反相器28被去激活，信号MRSH的电平被NOR门29及反相器25～27保持并被输出。因而，如图8所示，如果信号φMRS与信号CLKT同步地被置为“H”电平，则信号MRSH在一个时钟周期被置为“H”电平。闩锁电路12、13与闩锁电路11为同样的结构。
闩锁电路11～13的输出信号MRSH、BA1H、ADD7H被输入到NAND门16，NAND门16的输出信号被反相器18反转，成为信号SVDENE。OR门20接受信号8VDENE和NON-SVIH测试模式使用判断电路15的输出信号TMDIMM，该输出信号被输入到NAND门的一个输入节点。
SVIH检波电路14在信号SVDENE为“H”电平的期间被激活，根据基准电位VREF检测存储体选择信号BA1的电平是否超过高电位SVIH，输出对应于检测结果的电平的信号BA0S。信号BA0S在信号BA1的电平比SVIH高的情况下成为“H”电平，在信号BA1的电平比SVI H低的情况下成为“L”电平。信号BA0S被输入到OR门的一个输入节点。
NON-SVIH测试模式使用判断电路15，随着含有被连续输入的多个指令的测试模式设置指令TMCMD的被输入，把信号TMDIMM置为“H”电平。关于NON-SVIH测试模式使用判断电路15，后面将要详述。信号TMDIMM被输入到OR门21的另一个输入节点。OR门21的输出信号被输入到NAND门17的另一个输入节点。NAND门17的输出信号被反相器19反转而成为信号TMOP。信号TMOP被供给闩锁电路22。
如图9所示，闩锁电路22含有反相器31、32及NAND门33～35，NAND门34、35构成触发器36。复位信号RES通过反相器31被输入到NAND门32的一个输入节点及触发器36的复位端36a。反相器19的输出信号TMOP被输入到NAND门33的另一个输入节点，NAND门33的输出信号被输入到触发器36的置位端36b。出现在触发器36的反转输出端36c的信号被反相器31反转而成为测试模式进入信号TMODE。
如果复位信号RES被置为“H”电平，则触发器36被复位，信号TMODE被复位为“L”电平。通常时复位信号RES被置为“L”电平。信号TMOP一旦上升为“H”电平，触发器36即被置位，信号TMODE被置为“H”电平。
图10是表示使用高电压SVIH的测试模式进入方法的时序图。在图10，在时钟信号CLK的某上升沿，与测试模式进入设置指令TMES(/RAS＝L，/CAS＝L，/WE＝L，A7＝H，BA0＝H)被输入的同时，存储体选择信号BA1被置为高电位SVIH。由此，信号MRSH、BAIH、ADD7H在一个时钟周期被置为“H”电平，信号SVDENE被置为“H”电平，SVIH检波电路14被激活，SVIH检波电路14的输出信号BA0S上升为“H”电平。信号SVDENE、BA0S均被置为“H”电平，所以信号TMOP上升为“H”电平，测试模式进入信号TMODE上升为“H”电平。
图11是表示使用了高电压SVIH的测试模式进入方法的另一时序图。在图11，在时钟信号CLK的某上升沿(时刻t0)，与测试模式进入设置指令TMES被输入的同时，存储体选择信号BA1被置为高电位SVIH，测试模式进入信号TMODE上升为“H”电平。测试模式进入信号TMODE一旦上升为“H”电平，图12的译码电路37即被激活。
然后，在时钟信号CLK的另一上升沿(时刻t3)，测试模式寄存器设置指令TMRS(/RAS＝L，/CAS＝L，/WE＝L，/A7＝H，BA0＝L)被输入，与存储体选择信号BA1被置为高电位SVIH的同时，按照地址信号A0～A6输入规定的测试模式设置数据TMSD。图12的译码电路37根据测试模式设置数据TMSD(A0～A6)，把k+1个(其中，k为大于0的整数)测试模式信号TM0～TMk中的任一测试模式信号(例如TMk)置为激活电平的“H”电平。由此，DDR SDRAM被设定为对应于测试模式信号TMk的测试模式。
下面，说明不使用高电压SVIH的测试模式进入方法。如图13所示，NON-SVIH测试模式使用判断电路15含有译码电路40～45及移位器46～49。译码电路40响应于第1指令CMDA，在规定的时间把信号φA置为“H”电平。移位器46与时钟信号CLK同步工作，使信号φA延迟一个时钟周期并提供给移位器47。
译码电路41响应于第2指令CMDB，在规定的时间将信号φB置为“H”电平。移位器47与时钟信号CLK同步工作，在来自移位器46的信号φA′为“H”电平的期间取入信号φB，使所取入的信号φB延迟一个时钟周期并提供给移位器48。
译码电路42响应于测试模式进入设置指令TMESA，在规定的时间将信号φE置为“H”电平。移位器48与时钟信号CLK同步工作，在来自移位器47的信号φB′为“H”电平的期间取入信号φE，使所取入的信号φE延迟一个时钟周期并提供给移位器49。
译码电路43响应于第3指令CMDC，在规定的时间对信号φC置为“H”电平。移位器49与时钟信号CLK同步工作，在来自移位器48的信号φE′为“H”电平的期间取入信号φC，使所取入的信号φC延迟一个时钟周期并提供给译码电路44。
译码电路44在来自移位器49的信号φC′为“H”电平的期间取入地址信号A0～A6(测试模式设置数据NMSD)，在所取入的地址信号A0～A6的电平是预定的组合(例如A0＝A3＝A4＝H，A1＝A5＝A6＝L)的情况下把信号φD置为“H”电平。
译码电路45在来自译码电路44的信号φD为“H”电平的情况下被激活，响应于测试模式寄存器设置指令TMRSA，把信号TMDIMM置为“H”电平。
因而，5个指令CMDA、CMDB、TMESA、CMDC、TMRSA隔一个时钟周期被输入，并且，在指令TMRSA的输入时，在规定的地址信号A0～A6被输入的情况下，信号TMDIMM被置为“H”电平。这里，指令CMDA、CMDB、TMESA、CMDC、TMRSA的各指令根据信号/RAS、/CAS、/WE、A7、BA0等的逻辑电平组合输入，指令CMDA、CMDB、TMESA、CMDC、TMRSA被输入的顺序并不是被表示为如图3所示的状态转移图，而是按未被用户使用的顺序来确定的。
图14是表示不使用高电压SVIH的测试模式进入方法的时序图。在时钟信号CLK的某上升沿(时刻t0)，第1指令CMDA被输入，在时钟信号CLK的下一个上升沿(时刻t1)，第2指令CMDB被输入。在时钟信号CLK的再下一个上升沿(时刻t2)，测试模式进入设置指令TMESA(/RAS＝L、/CAS＝L、/WE＝L、A7＝H、BA0＝H)被输入。
接下来，在时钟信号CLK的再下一个上升沿(时刻t3)，第3指令CMDC被输入，在再下一个上升沿(时刻t4)，在测试模式寄存器设置指令TMESA(/RAS＝L、/CAS＝L、/WE＝L、A7＝＝H、BA0＝H)被输入的同时，测试模式设置数据NTMSD被输入，信号TMDIMM、TMODE上升为“H”电平。然后，在时钟信号CLK的再下一个上升沿(时刻t5)，在测试模式寄存器设置指令TMRSB被输入的同时，测试模式设置数据TMSD被输入。测试模式信号TM0～TMk中的任一测试模式信号(例如TM0)被图12的译码电路37置为激活电平的“H”电平。
在该实施例1中，随着5个指令CMDA、CMDB、TMESA、CMDC、TMRSA隔一个时钟周期被输入而输出测试模式进入信号TMODE，因而，不施加高电压SVIH也可以进入测试模式，所以，即使在组入注册DIMM的情况下也可以进入测试模式。因此，即使在注册DIMM的状态下也能进行使用测试模式的加速试验、调试等，从而可以力求提高制品评价分析的效率。
并且，5个指令CMDA、CMDB、TMESA、CMDC、TMRSA只在按该顺序在隔一个时钟周期被输入的情况下才输出测试模式进入信号TMODE，所以在一般用户的使用中也不会错误地进入测试模式。
[实施例2]
图15是表示按照本发明的实施例2的DDR SDRAM的主要部分的电路方框图。在图15，该MDDR SDRAM备有NON-SVIH测试模式使用判断电路51，闩锁电路52，SVIH检波电路53、54，反相器55～57，NAND门58，NOR门59、60，AND门61～63，以及OR门64。
信号φMRS被输入到NAND门58的一个输入节点。信号ZADD7H通过反相器55被输入到NAND门58的另一输入节点。NAND门58的输出信号被输入到NOR门59的一个输入节点。在信号ZBA1H被输入到NOR门59的另一输入节点的同时，输入到AND门61的另一输入节点。NOR门59输出信号SET，AND门61输出信号SET2。
信号φMRS是响应于模式寄存器设置指令MRS(/RAS＝L、/CAS＝L、/WE＝L)，成为“H”电平的信号。信号ZADD7H如图16所示，由闩锁电路65生成。闩锁电路65是从图7的闩锁电路11除去反相器27后的电路。地址信号A7被输入到钟控反相器28，信号ADD7H从反相器26被输出。
如图17所示，信号CLKT响应于时钟信号CLK的上升沿，在规定的时间成为“L”电平的信号ZCLKF的反转信号。信号ZTMRST是在通常时为“H”电平，只在复位时被置为“L”电平的信号。
在初始状态，信号ZADD7H被复位为“H”电平，信号ZTMRST被置为“H”电平。在信号CLKT为“H”电平的期间，钟控反相器28被激活，信号A7被钟控反相器28、NOR门29及反相器26反转成为信号ZADD7H。如果信号CLKL从“H”电平下降为“L”电平，则钟控反相器28被去激活，信号ZADD7H的电平被NOR门29及反相器25、26保持并被输出。因而，如图17所示，如果信号A7与信号CLKT同步地被置为“H”电平，则信号ZADD7H在一个时钟周期被置为“L”电平。
如图18所示，信号ZBA1H由反相器71、AND门72及含有闩锁电路73的信号发生电路70生成。SVIH检波电路54的输出信号BA1S通过反相器71被输入到AND门72的一个节点。存储体选择信号BA0被输入到AND门72的另一输入节点。AND门72的输出信号BA1ENT被给予闩锁电路73，闩锁电路73的输出信号成为信号ZBA1H。从而，在信号BA1S、BA0与时钟信号CLK的上升沿同步地分别被置为“L”电平及“H”电平的情况下，信号ZBA1H成为“L”电平。
因此，信号SET响应于测试模式进入设置指令TMESA(/RAS＝L、/CAS＝L、/WE＝L、A7＝H、BA0＝H)，成为“H”电平，信号SET2响应于测试模式寄存器置位指令TMRSA(/RAS＝L、/CAS＝L、/WE＝L、A7＝H、BA0＝L)，成为“H”电平。
回到图15，NON-SVIH测试模式使用判断电路51是响应于不使用高电压SVIH的测试模式设定指令而把信号TMDIMM置为“H”电平的电路。关于NON-SVIH测试模式使用判断电路51，将在后面详述。AND门62接受信号TMDIMM、DIMMENT2。信号DIMMENT2是在NON-SVIH测试模式使用判断电路51内生成的信号。NOR门60接受AND门62的输出信号及信号SET。NOR门60的输出信号通过反相器57被输入到AND门63的一个输入节点及OR门64的一个输入节点。信号BA0SD被输入到AND门63的另一输入节点。
如图19所示，信号BA0SD由反相器76、NOR门77及含有OR门78的信号发生电路75生成。NON-SVIH测试模式使用判断电路51的输出信号TMDIMM被输入到OR门78的一个输入节点。SVIH检波电路53的输出信号BA0S通过反相器76被输入到NOR门77的一个输入节点。SVIT检波电路54的输出信号BA1S被输入到NOR门77的另一输入节点。NOR门77的输出信号被输入到OR门78的另一输入节点。OR门78的输出信号成为信号BA0SD。所以，信号BA0SD在NON-SVIH测试模式使用判断电路51的输出信号TMDIMM成为“H”电平的情况下，或者SVIH检波电路53、54的输出信号BA0S、BA1S分别成为“H”电平及“L”电平的情况下，成为“H”电平。
AND门63的输出信号TMOP被输入到闩锁电路52。如图20所示，闩锁电路52是与图9所示的闩锁电路22同样的结构。反相器32的输出信号成为测试模式进入信号TMODE，从触发器36的输出端36d输出信号φb。
若复位信号RES被置为“H”电平，则触发器36被复位，信号TMODE、φb均被置为“L”电平。通常时复位信号RES被置为“L”电平。信号TMOP若上升为“H”电平，则触发器36被置位，信号TMODE、φb均上升为“H”电平。
回到图15，信号φb被输入到OR门64的另一输入节点。OR门64的输出信号SVDENE被输入到SVIH检波电路53、54。SVIH检波电路53在信号SVDENE为“H”电平的情况下被激活，在存储体选择信号BA1比高电位SVIH低的情况下把信号BA0S置为“L”电平，在信号BA1比高电位SVIH高的情况下把信号BA0S置为“H”电平。SVIH检波电路54在信号SVDENE为“H”电平的情况下被激活，在存储体选择信号BA0比高电位SVIH低的情况下把信号BA1S置为“L”电平，在信号BA0比高电位SVIH高的情况下把信号BA1S置为“H”电平。
下面，说明使用了高电压SVIH的测试模式进入方法。测试模式进入设置指令TMESA(/RAS＝L，/CAS＝L，/WE＝L，A7＝H，BA0＝H)若被输入，则信号SET成为“H”电平，信号φa、SVDENE成为“H”电平，SVIH检波电路53、54被激活。在SVIH检波电路53、54被激活的期间，若存储体选择信号BA1、BA0分别被置为高电位SVIH及“H”电平，则SVIH检波电路53、54的输出信号BA0S、BA1S分别成为“H”电平及“L”电平，信号BA0SD被置为“H”电平。由此，AND门63的输出信号TMOP成为“H”电平，测试模式进入信号TMODE上升为“H”电平。并且，信号φb也上升为“H”电平，测试模式进入置位指令TMESA的输入停止以后信号SVDENE也成为“H”电平，SVIH检波电路53、54被保持为激活状态。
下面，说明不使用高电压SVIH的测试模式进入方法。图21是表示NON-SVIH测试模式使用判断电路51的结构的电路方框图。在图21，该NON-SVIH测试模式使用判断电路51含有译码电路81～84、AND门85～88、移位器89～92及闩锁电路93。
译码电路81响应于第1指令CMDA，把信号φA置为“H”电平。译码电路82响应于第2指令CMDB，把信号φB置为“H”电平。AND门85响应于测试模式进入设置指令TMESA，把信号φE置为“H”电平。译码电路83响应于第3指令CMDC，把信号φC置为“H”电平。
移位器89与时钟信号CLK同步工作，把译码电路81的输出信号φA延迟4个时钟周期，生成信号φA′。移位器90与时钟信号CLK同步工作，使译码电路82的输出信号φB延迟三个时钟周期，生成φB′。移位器91与时钟信号CLK同步工作，使AND门85的输出信号φE延迟二个时钟周期，生成信号φE′。移位器92与时钟信号CLK同步工作，使译码电路83的输出信号φC延迟一个时钟周期，生成信号φC′。信号φA′、φB′、φE′、φC′被输入到AND门86。AND门86的输出信号成为信号DIMMENT。
如图22所示，若信号φA、φB、φE、φC与时钟信号CLK的第1次～第4次上升沿同步地分别被置为“H”电平，则信号φA′、φB′、φE′、φC′与时钟信号CLK的第5次的上升沿同步地均成为“H”电平，信号DIMMENT上升为“H”电平。
回到图21，译码电路84响应于测试模式设置数据NTMSD(地址信号A0～A7)，把φD置为“H”电平。信号φD被输入到AND门87的另一输入节点。AND门88接受AND门87的输出信号及信号SET2，其输出信号DIMMENT2被提供给闩锁电路93。
如图23所示，闩锁电路93是与图9所示的闩锁电路22同样的结构。信号DIMMENT2被输入到NAND门32的另一输入节点，反相器31的输出信号成为信号TMDIMM。复位信号RES若被置为“H”电平，则触发器36被复位，信号TMDIMM被复位为“L”电平。通常时复位信号RES被置为“L”电平。信号DIMMENT2若上升为“H”电平，则触发器36被置位，信号TMDIMM上升为“H”电平。
信号SET2响应于测试模式寄存器设置指令TMRSA，成为“H”电平。从而，在信号DIMMENT为“H”电平的期间，只在测试模式设置指令TMRSA及测试模式设置数据NTMSD被输入的情况下，信号DIMMENT2、TMDIMM才上升为“H”电平。信号DIMMENT2、TMDIMM若被置为“H”电平，则图15的AND门62的输出信号成为“H”电平，信号φa成为“H”电平。并且，图19的OR门78的输出信号BA0SD也成为“H”电平，图15的AND门63的输出信号TMOP成为“H”电平。从而，测试模式进入信号TMODE成为“H”电平。
图24是表示不使用高电压SVIH的测试模式设定方法的时序图。在图24，第1指令CMDA、第2指令CMDB、测试模式进入设置指令TMESA、第3指令CMDC、测试模式寄存器设置指令TMRSA与时钟信号CLK的第1次至第5次的上升沿同步地分别被输入。
测试模式进入设置指令TMESA(/RAS＝L、/CAS＝L、/WE＝L、BA0＝H、A7＝H)若被输入，则信号φMRS成为“H”电平，信号ZADD7H、ZBAH成为“L”电平，信号SET、φa成为“H”电平。测试模式寄存器设置指令TMRSA(/RAS＝L、/CAS＝L、/WE＝L、BA0＝H、A7＝H)及测试模式设置数据NTMSD若被输入，则信号φMRS、ZBA1H成为“H”电平，信号ZADD7H成为“L”电平，信号SET2成为“H”电平。信号SET2若成为“H”电平，则信号DIMMENT2、TMDIMM、BA0SD、TMOP依次上升为“H”电平，测试模式进入信号TMODE上升为“H”电平。
然后，测试模式寄存器设置指令TMRSB及测试模式设置数据TMSD若被输入，则根据图12所示的译码电路37，多个测试模式信号TM0～TMk中的所希望的测试模式信号(例如TM0)上升为激活电平的“H”电平。
在DDR SDRAM的测试结束以后的场合，若输入自动刷新指令REFA，则复位信号RES上升为“H”电平，信号TMDIMM、BA0SD、SVDENE、TMODE被复位为“L”电平。
在本实施例2中，也能得到与实施例1同样的效果。
[实施例3]
图25是表示根据本发明的实施例3的注册DIMM的结构的方框图。在图25，该注册DIMM备有8个DDR SDRAM100～107和寄存器108。
在DDR SDRAM100～107中的每一个上，装载有在实施例1、2中所示的不使用高电压SVIH的测试模式设定电路。并且，DDR SDRAM100～107中的每一个都具有8个数据输入输出端I/O0～I/O7。因而，该DIMM能够同时输入/输出8×8＝64个数据信号。
寄存器108与时钟信号CLK同步地取入外部控制信号CNT(/CS、/RAS、/CAS、/WE＝L、…)及外部地址信号ADD(A0～Am、B0、B1)，并把所取入的控制信号CNT及地址信号ADD并列地提供给8个SDRAM100～107。
图26是表示设置于SDRAM100中的信号发生电路110的结构的电路方框图。在图26，该信号发生电路110含有AND门111、112及闩锁电路113。AND门111接受从外部给予的数据信号D0～D7。AND门112接受AND门111的输出信号φ111及测试模式信号SDE(例如TM0)。测试模式信号SDE是用实施例1、2所示的不使用高电压SVIH的测试模式设定方法生成的信号。闩锁电路113是与图9所示的闩锁电路22相同的结构，随着复位信号RES被置为“H”电平而把信号EN0复位为“L”电平，随着AND门112的输出信号被置为“H”电平而把信号EN0上升为激活电平的“H”电平。
图27是表示图26所示的信号发生电路110的工作的时序图。在图27，若采取不使用高电压SVIH的测试模式设定方法使测试模式信号SDE上升为“H”电平，把对应于SDRAM100的数据信号D0～D7均置为“H”电平，则AND门111的输出信号φ111上升为“H”电平，在闩锁电路113中信号EN0上升为“H”电平。信号EN0一旦被置“H”电平，SDRAM100即变成选择状态。信号发生电路110也被设置在其他的SDRAM101～107的每一个中。SDRAM101～107的信号发生电路110分别生成信号EN1～EN7。SDRAM101～107随着信号EN1～EN7分别被置为“H”电平而变为选择状态。
图28是表示不使用在该DIMM中的高电压SVIH的测试模式设定方法的时序图。在图28，第1指令CMDA、第2指令CMDB、测试模式进入设置指令TMESA、第3指令CMDC、以及测试模式寄存器设置指令TMRSA与时钟信号CLK的第1次～第5次的上升沿(时刻t0～t4)同步地分别被输入，测试模式进入信号TMODE上升为“H”电平。
测试模式寄存器设置指令TMRSB与用于设定特定的器件选择测试模式的测试模式设置数据TMSD一起与时钟信号CLK的第6次的上升沿(时刻t5)同步地被输入，测试模式信号SDE上升为“H”电平。
然后，与时钟信号CLK的第8次上升沿(时刻t7)同步地，对应于所希望的SDRAM(例如100)的数据信号(这种情况下为D0～D7)被置为“H”电平，同时其他的数据信号D8～D63被置为“L”电平，只有信号EN0～EN7中的信号EN0上升为“H”电平。因此，只有SDRAM100～107中的SDRAM100成为选择状态。
在本实施例3中，在注册DIMM所包含的多个SDRAM100～107中选择所希望的SDRAM(例如100)，只在该SDRAM100中可以执行测试模式。
另外，不用说，即使是从图25所示的注册DIMM除去寄存器108后的结构的存储系统也能得到同样的效果。
[实施例4]
在本实施例4中，说明采取不使用高电压SVIH的测试模式进入方法在安装在DIMM中的8个SDRAM100～107中选择所希望的SDRAM(例如100)，并对该SDRAM100的有缺陷地址编程的方法。有缺陷地址根据多个熔丝中的每一个是否被熔断而被编程。
图29是表示设置在SDRAM100～107的每一个中的熔丝电路115的结构的电路图。该熔丝电路115是存储表示有缺陷地址的多个地址信号中的1个地址信号的电路。在SDRAM100～107的每一个中至少设置了1组用于存储多个地址信号的多个熔丝电路。在图29中，该熔丝电路115包含高电压施加端T120，寄存器120，NAND门121，P沟道MOS晶体管122、123，熔丝124，N沟道MOS晶体管125，钟控反相器126、127，以及反相器128。
寄存器120保持并输出从外部给予的对应的地址信号VI。NAND门121接受用于熔断熔丝124的测试模式信号TM0、激活信号EN0、熔断信号φBL以及寄存器120的输出信号VI。P沟道MOS晶体管122被连接在高电压施加端子T120与节点N123之间，该节点接受NAND门121的输出信号。熔丝124及N沟道MOS晶体管125被串联连接在节点N123与接地电位GND线之间，N沟道MOS晶体管125的栅极接受信号SE。
在熔断SDRAM100的熔丝124的场合，在把信号TM0、φEN0、VI置为“H”电平的同时，把信号φSE置为“H”电平而使N沟道MOS晶体管125导通。然后，对端子T120施加高电压VH，把熔断信号φBL置为“H”电平而使P沟道MOS晶体管导通，流过熔丝124的过电流把熔丝124熔断。
而且，P沟道MOS晶体管123被连接在电源电位VCC线与节点N123之间，其栅极接受信号φL。钟控反相器126及反相器128被串联连接在节点N123与输出节点N128之间。钟控反相器127与反相器128反向并联连接。钟控反相器126随着信号LOAD、ZLOAD分别被置为“H”电平及“L”电平而被激活，钟控反相器127随着信号LOAD、ZLOAD分别被置为“L”电平及“H”电平而被激活。反相器126～128构成闩锁电路。
图30是表示用于生成信号LOAD、ZLOAD的信号发生电路130的结构的电路方框图。在图30，该信号发生电路130含有缓冲电路131、延迟电路132、NOR门133及反相器134～136。信号RAL通过缓冲电路131输入到NOR门133的1个输入节点，同时通过缓冲电路131及延迟电路132输入到NOR门133的另一输入节点。NOR门133的输出信号被反相器134反转而成为信号LOAD，同时被反相器135、136延迟成为信号ZLOAD。信号RAL是与行有关的激活信号，是随着外部控制信号/RAS成为“L”电平而在规定时间成为“H”电平的信号。
在初始状态，信号RAL被置为“L”电平，信号LOAD、ZLOAD分别成为“L”电平及“H”电平。信号RAL一旦从“L”电平上升为“H”电平，信号LOAD、ZLOAD即分别成为“H”电平及“L”电平。在延迟电路132的输出信号成为“H”电平的状态下信号RAL一旦从“H”电平下降为“L”电平，经过延迟电路132的延迟时间后，延迟电路132的输出信号即成为“L”电平，信号LOAD、ZLOAD分别成为“L”电平及“H”电平。从而，信号LOAD成为使信号RAL的下降沿延迟后得到的信号。
图31是表示图29所示的信号发生电路115中只与熔丝信息的装载有关的部分的电路图。在装载熔丝信息时，熔断信号φBL被固定为“L”电平则P沟道MOS晶体管122成为非导通，信号φSE被固定为“H”电平则N沟道MOS晶体管125导通。从而，在图31的电路中高电压施加端子T120、P沟道MOS晶体管122，及N沟道MOS晶体管135被去除。
图32是表示图31所示电路的工作的时序图。在图32，在某一时刻，信号RAL若从“L”电平上升为“H”电平，则信号φL下降为“L”电平，P沟道MOS晶体管122导通，同时信号LOAD上升为“H”电平，钟控反相器126被激活。
在熔丝124被熔断的情况下，节点N123被充电到“H”电平，输出信号VO上升为“H”电平。在熔丝124未被熔断的情况下，节点N123仍为“L”电平而不变化，输出信号VO也仍为“L”电平而不变化。信号RAL一旦从“H”电平下降为“L”电平，则信号LOAD也从“H”电平下降到“L”电平，钟控反相器126被去激活，同时钟控反相器127被激活，信号V4的电平被反相器127、128闩锁。
图33是表示采用不使用高电压SVIH的测试模式设定方法，选择被包含在DIMM中的8个SDRAM100～107中的所希望的SDRAM(例如100)，对所选择的SDRAM100中的有缺陷地址编程的方法的时序图。
在图33中，第1指令CMDA、第2指令CMDB、测试模式进入设置指令TMESA、第3指令CMDC以及测试模式寄存器设置指令TMRSA分别与时钟信号CLK的第1次～第5次上升沿同步地分别被提供，测试模式进入信号TMODE上升为“H”电平。然后测试模式寄存器设置指令TMRSB与时钟信号CLK的第6次的上升沿同步地被输入，进入熔断模式。测试模式设置数据NTMSD、TMSD的每一个含有地址信号A4～A12。
在信号A0与时钟信号CLK的第8次的上升沿同步地上升为“H”电平，同时对应于有缺陷存储单元的存储体选择信号BA0、BA1以及行地址信号X(A4～A12)被输入。因此，对应于有缺陷存储单元的存储体选择信号BA0、BA1及行地址信号X被保持于14个寄存器120中。信号A1与时钟信号CLK的第11次的上升沿同步地上升为“H”电平，同时对应于有缺陷存储单元的列地址信号Y(A4～A12)被输入，并把数据信号D0～D7置为“H”电平。因此，对应于有缺陷存储单元的列地址信号Y被保持于12个寄存器120，同时对应于数据信号D0～D7的SDRAM100被选择。
然后，地址信号A2与时钟信号CLK的第13次及第14次的上升沿同步地上升为“H”电平而使多个熔丝124的每一个被有选择地熔断，被输入的存储体选择信号BA0、BA1及地址信号X、Y被编程。熔断信号φBL根据信号A2生成。若自动刷新指令REFA与时钟信号CLK的第16次的的上升沿同步地被输入，则各寄存器120被复位。
图34是表示该SDRAM100的主要部分的方框图。在图34中，该SDRAM100备有存储器阵列6、IO缓冲器10、行译码器141、冗余行译码器(RRD)142、列译码器143、冗余列译码器(RCD)144，以及读出放大器+输入输出控制电路145。
存储器阵列6含有配置在多个行多个列上的多个存储单元MC，分别对应于多个行设置的多条字线WL，分别对应于多个列设置的多个位线对BLP。多条字线WL中至少一条字线WL作为备用字线SWL使用。多个位线对BLP被预先编组为8个组。多个位线对组中至少1个位线对组作为备用位线对组使用。
行译码器141按照行地址信号RA选择多条字线WL中的任意字线WL，把被选择的字线WL上升为选择电平的“H”电平，从而使对应于该字线WL的多个存储单元MC激活。
如图35所示，冗余行译码器142含有对应于各备用字线SWL设置的i个(其中，i为自然数)熔丝电路150.1～150.i、一致/不一致检测电路151及字驱动器152。熔丝电路150.1～150.i把被预先编程的有缺陷行地址信号提供给一致/不一致检测电路151。一致/不一致检测电路151根据来自外部的行地址信号RA和来自熔丝电路150.1～150.i的有缺陷行地址信号相互一致而使击中信号φHR上升为“H”电平。击中信号φHR一旦上升为“H”电平，行译码器141就被去激活而使全部字线WL被固定为非选择电平的“L”电平，与此同时，字线驱动器152使备用字线SWL上升为选择电平的“H”电平。因此，有缺陷存储单元行被备用存储单元行置换。
列译码器143按照列地址信号CA选择多条列选择线CSL中的任一列选择线CSL，把被选择的列选择线CSL上升为选择电平的“H”电平。列选择线CSL对应于各位线对组设置，备用列选择线CSL对应于各备用位线对组设置。
如图36所示，冗余列译码器144含有对应于各备用列选择线SCSL设置的j个(其中，j为自然数)熔丝电路153.1～153.j、一致/不一致检测电路154及CSL驱动器155。熔丝电路153.1～153.j把已被预先编程的有缺陷列地址信号提供给一致/不一致检测电路154。一致/不一致检测电路154根据来自外部的列地址信号CA和来自熔丝电路153.1～153.j的有缺陷列地址信号相互一致而使击中信号φHC上升为“H”电平。击中信号φHC一旦上升为“H”电平，列译码器143就被去激活而使全部列选择线CSL被固定为非选择电平的“L”电平，与此同时，CSL驱动器155使备用列选择线SCSL上升为选择电平的“H”电平。
回到图34，读出放大器+输入输出控制电路145在把各位线对BLP间产生的电位差放大为电源电压VCC的同时，使对应于被置为选择电平的“H”电平的列选择线CSL或者SCSL的8个位线对BLP或者SBLP与IO缓冲器10连接。IO缓冲器10通过被列译码器143或144选择的8个位线对BLP或者SBLP，把从外部给予的写入数据信号D0～D7写入到被行译码器141或142激活了的8个存储单元MC。并且，IO缓冲器10，把从被行译码器141或142激活了的8个存储单元MC读出的，通过被列译码器143或144选择的8个位线对BLP或SBLP而给予的8个读出数据信号Q0～Q7输出到外部。
在本实施例4中，选择被包含在注册DIMM中的多个SDRAM100～107内的所希望的SDRAM(例如100)，只在该SDRAM才可以对应该置换的有缺陷地址编程。
[实施例5]
图37是表示按照本发明的实施例5的存储系统的结构的电路方框图。在图37，在该存储系统中，被包含在寄存器DIMM中的SDRAM160的输出节点N161通过数据线DL及电阻元件182被连接到存储器控制器183的输入缓冲器184。该存储系统采用了作为高速接口的SSTL接口。
如图38所示，在SSTL接口中终端电位Vtt被给予数据线DL，相对于基准电位VR＝Vtt＝1.25V，信号电平VIH及VIL被规定为VR±0.2V。在该SSTL接口中，SDRAM160的输出缓冲器161的上拉能力及下拉能力的每种能力都可加以调节。这是为了抑制要取得与母板的阻抗的匹配而引起的瞬变。并且，也是为了使数据线DL的电位从VIL上升到VIH的速度与数据线DL的电位从VIH下降到VIL的速度一致。
即，SDRAM160备有输出缓冲器161、调谐电路178、179及终端用的电阻元件180、181，输出缓冲器161含有P沟道MOS晶体管162～165、N沟道MOS晶体管166～169、反相器170、NAND门171～173、缓冲器174以及AND门175～177。P沟道MOS晶体管162～165被并联连接在电源电位VCC线与输出节点N161之间，N沟道MOS晶体管166～169被并联连接在输出节点N161与接地电位GND线之间。
内部读出数据信号RD通过反相器170在被输入到P沟道MOS晶体管162的栅极的同时也被输入到NAND门171～173的一个输入节点。调谐电路178的输出信号φ171～φ173分别被输入到NAND门171～173的另一输入节点。NAND门171～173的输出信号分别被输入到P沟道MOS晶体管163～165的栅极。内部读出数据信号RD的互补信号ZRD通过缓冲器174在被输入到N沟道MOS晶体管166的栅极的同时，也被输入到AND门175～177的一个输入节点。调谐电路179的输出信号φ175～φ177，分别被输入到AND门175～177的另一输入节点。AND门175～177的输出信号分别被输入到N沟道MOS晶体管167～169的栅极。
调谐电路178含有3个熔丝电路。熔丝电路有与图29所示的熔丝电路115同样的结构。但是，测试模式信号TM0，被置换为用于进行输出缓冲器161的调谐的测试模式信号TM1。熔丝电路的熔丝用在实施例4说明的方法熔断。3个熔丝电路分别输出信号φ171～φ173。在3个信号φ171～173均被置为“H”电平的情况下，NAND门171～173对于信号RD分别作为反相器工作。信号RD一旦上升为“H”电平，4个P沟道MOS晶体管162～165即导通，上拉能力变为最大。
在信号φ171～φ173内只有1个信号(例如φ171)被置为“H”电平、同时其他的信号(该情况下是φ172、φ173)被置为“L”电平的情况下，NAND门171作为反相器工作，NAND门172、173的输出信号被固定为“H”电平。信号RD一旦上升为“H”电平，2个P沟道MOS晶体管162、163即导通，上拉能力变为中等水平。3个信号φ171～173均被置为“L”电平的情况下，NAND门171～173的输出信号均被固定为“H”电平。信号RD若上升为“H”电平，则只有1个P沟道MOS晶体管162导通，上拉能力变为最小。
调谐电路179含有与调谐电路178同样的3个熔丝电路。熔丝电路的熔丝用在实施例4中说明的方法熔断。3个熔丝电路分别输出信号φ175～177。在3个输出信号φ175～177均被置为“H”电平的情况下，AND门175～177对于信号ZRD分别作为缓冲器工作。信号ZRD一旦上升为“H”电平，4个N沟道MOS晶体管166～169即导通，下拉能力变为最大。
在只有信号φ175～φ177内的1个信号(例如φ175)被置为“H”电平的同时，其他信号(该情况下是φ176、φ177)被置为“L”电平的情况下，AND门175作为缓冲器工作，AND门176、177的输出信号被固定为“L”电平。信号ZRD一旦上升为“H”电平，2个N沟道MOS晶体管166、167即导通，下拉能力变为中等水平。在3个信号φ175～φ177均被置为“L”电平的情况下，AND门175～177的输出信号均被固定为“L”电平。信号ZRD一旦上升为“H”电平，则只有1个N沟道MOS晶体管166导通，下拉能力变为最小。信号φ171～φ173、φ175～φ177的每一个是置为“H”电平还是置为“L”电平，预先由另外的测试决定。
电阻元件180被连接在电源电位VCC线与输出节点N161之间，电阻元件181被连接在输出节点N161与接地电位GND线之间。电阻元件180和181具有相同的电阻值，在输出缓冲器161的MOS晶体管162～169均变为非导通的情况下，节点N161的电位Vtt成为VCC/2。存储器控制器183的输入缓冲器184将数据线DL的电位与基准电位VR比较，生成与比较结果对应的电平Q′的信号。
在本实施例5中，选择包含在寄存器DIMM内的多个SDRAM中的所希望的SDRAM，可以只在该SDRAM中把输出缓冲器161的上拉能力及下拉能力设定为适当的值。
另外，如图39所示，也可以从图37的SDRAM160中除去终端用电阻元件180、181。在这种情况下，可使芯片面积缩小相当于电阻元件180、181的部分。
并且，在现有的SDRAM185中，如图40所示，未设置调谐电路178、179及终端用电阻元件180、181，不用说，输出缓冲器186的上拉能力及下拉能力是被固定了的。
[实施例6]
图41是表示含有按照本发明的实施例6的注册DIMM的DDRSDRAM190的结构的电路方框图。在图41中，该DDR SDRAM190是把图37的SDRAM160的终端用电阻元件180、181置换为可变电阻电路191，并添加了调谐电路207、208后的结构。可变电阻电路191含有电阻元件192～197、P沟道MOS晶体管201～203以及N沟道MOS晶体管204～206。电阻元件192～194的一个端子被一起连接在电源电位VCC线上，电阻元件195～197的一个端子被一起连接在接地电位GND线上。电阻元件192～194具有互不相同的电阻值，电阻元件195～197具有互不相同的电阻值。P沟道MOS晶体管201～203分别被连接在电阻元件192～194的另一端子与输出节点N161之间，它们的栅极分别接受调谐电路207的输出信号φ201～φ203。N沟道MOS晶体管204～206分别被连接在电阻元件195～197的另一端子与输出节点N161之间，它们的栅极分别接受调谐电路208的输出信号φ204～φ206。
调谐电路207含有3个熔丝电路。熔丝电路有与图29示出的熔丝电路115相同的结构。但是，测试模式信号TM0被置换为用于进行可变电阻电路191的电阻值的调谐的测试模式信号TM2。熔丝电路的熔丝用在实施例4中说明的方法熔断。3个熔丝电路分别输出信号φ201～φ203。3个信号φ201～φ203内只有根据预先测试而被选择的1个信号(例如φ202)被置为“H”电平，电阻元件193被连接在电源电位VCC线与输出节点N161之间。
调谐电路208与调谐电路207同样含有3个熔丝电路。熔丝电路的熔丝用在实施例4中说明的方法熔断。3个熔丝电路分别输出信号φ204～φ206。3个信号φ204～φ206内只有根据预先测试而被选择的1个信号(例如φ205)被置为“H”电平，电阻元件196被连接在接地电位GND线与输出节点N161之间。
在本实施例6中，选择被包含在注册DIMM中的多个SDRAM内的所希望的SDRAM，可以把该SDRAM的终端用可变电阻电路191的电阻值设定为适当的值。
另外，如图42所示，从图41的SDRAM190中除去调谐电路178、179，也可以用上拉能力及下拉能力被固定了的图40的输出缓冲器186置换输出缓冲器161，这种情况下芯片面积可以做小。
应该认为在本次展示的实施例的所有方面都是例示性的而不是限制性的。本发明的范围并非用上述说明，而是由权利要求范围示出，意在包括在与权利要求范围均等的意义上和范围内的全部变更。

Claims (10)

1.一种半导体存储器，它是与时钟信号同步地取入多个外部信号的半导体存储器，其特征在于，还备有：
根据所取入的多个外部信号的逻辑电平的组合，输出多个指令信号中的某个指令信号的译码器；以及
根据从上述译码器中按预定的顺序输出上述多个指令信号，输出用于进入测试模式的测试模式进入信号的第1信号发生电路。
2.如权利要求1所述半导体存储器，其特征在于：
上述第1信号发生电路根据上述多个指令信号以预定的顺序和时序被输出而输出上述测试模式进入信号。
3.如权利要求1所述半导体存储器，其特征在于：
上述预定的顺序是与上述多个指令信号在通常工作时被输出的顺序不同的顺序。
4.如权利要求1所述半导体存储器，其特征在于，还备有：
随着来自上述第1信号发生电路的上述测试模式进入信号被输出而被激活的，根据所取入的多个外部信号的逻辑电平的组合，输出用于执行互不相同的测试模式的多个测试模式信号中的某个测试模式信号的第2信号发生电路。
5.如权利要求4所述半导体存储器，其特征在于：
还备有根据被包含在所取入的多个外部信号中的外部数据信号具有预定的逻辑电平而输出激活信号的第3信号发生电路，
只在从上述第2信号发生电路输出测试模式信号、并从上述第3信号发生电路输出激活信号的情况下，在上述半导体存储器中，测试模式才可能被执行。
6.如权利要求1所述半导体存储器，其特征在于，还备有：
固有的地址信号预先分别地被分配的多个存储单元；
用于置换上述多个存储单元中的有缺陷存储单元的备用存储单元；
用于存储上述有缺陷存储单元的地址信号的存储电路；
在测试模式时被激活，按照上述多个外部信号把上述有缺陷存储单元的地址信号写入上述存储电路的写入电路；
判断被包含在上述多个外部信号中的外部地址信号与被存储在上述存储电路中的地址信号是否一致，在一致的情况下选择上述备用存储单元，在不一致的情况下选择对应于外部地址信号的存储单元的选择电路；以及
根据上述选择电路所选择的存储单元及备用存储单元的进行数据信号的写入/读出的写入/读出电路。
7.如权利要求1所述半导体存储器，其特征在于，还备有：
响应于内部信号而输出外部信号的电流驱动能力可以调整的输出缓冲器；以及
测试模式时被激活的，按照上述多个外部信号调整上述输出缓冲器的电流驱动能力的调谐电路。
8.如权利要求1所述半导体存储器，其特征在于，还备有：
以信号端子为终端的可变电阻电路，及
测试模式时被激活的，按照多个外部信号调整上述可变电阻电路的电阻值的调整电路。
9.一种存储系统，它备有权利要求1所述的多个半导体存储器，其特征在于：
上述多个外部信号中的外部数据信号以外的信号共同地被提供给上述多个半导体存储器，
外部数据信号逐一被提供给上述多个半导体存储器中的每一个。
10.如权利要求9所述半导体存储器，其特征在于：
还备有与上述时钟信号同步地取入上述多个外部信号中的外部数据信号以外的信号，并把所取入的信号输出的寄存器。
上述半导体存储器与上述时钟信号同步地取入上述寄存器的输出信号。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071729B2 (en) * 2002-11-18 2006-07-04 Infineon Technologies Ag Dual-purpose shift register
KR100569585B1 (ko) * 2003-12-05 2006-04-10 주식회사 하이닉스반도체 내부 전원 드라이버 제어 회로
JP4213605B2 (ja) * 2004-02-26 2009-01-21 東芝エルエスアイシステムサポート株式会社 動作モード設定回路
US20050289287A1 (en) * 2004-06-11 2005-12-29 Seung-Man Shin Method and apparatus for interfacing between test system and embedded memory on test mode setting operation
KR100724626B1 (ko) * 2005-08-29 2007-06-04 주식회사 하이닉스반도체 테스트 모드 제어 회로
JP2008009991A (ja) 2006-06-29 2008-01-17 Hynix Semiconductor Inc テスト用デュアルインラインメモリモジュール及びそのテストシステム
KR100879747B1 (ko) 2006-06-30 2009-01-21 주식회사 하이닉스반도체 데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치
KR100897602B1 (ko) * 2007-02-16 2009-05-14 삼성전자주식회사 다수의 메모리부들을 포함하는 반도체 장치 및 상기 반도체 장치를 테스트하는 방법
KR100864624B1 (ko) * 2007-03-31 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100906999B1 (ko) 2007-06-11 2009-07-08 주식회사 하이닉스반도체 메모리 모듈 및 메모리 시스템
KR100907929B1 (ko) 2007-06-26 2009-07-16 주식회사 하이닉스반도체 반도체 칩의 푸르브 테스트장치 및 테스트방법
JP2010192031A (ja) * 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
KR102031147B1 (ko) * 2013-04-04 2019-10-14 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
JP6352089B2 (ja) * 2014-07-17 2018-07-04 ラピスセミコンダクタ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821239B2 (ja) * 1988-11-16 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびそのテスト方法
JP2778199B2 (ja) * 1990-04-27 1998-07-23 日本電気株式会社 内部降圧回路
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
JPH1116395A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 半導体記憶装置
KR100267781B1 (ko) 1998-03-04 2000-10-16 김영환 테스트 모드를 셋업하기 위한 반도체 소자
US6005814A (en) * 1998-04-03 1999-12-21 Cypress Semiconductor Corporation Test mode entrance through clocked addresses
US20020053694A1 (en) * 1998-06-10 2002-05-09 Sutcliffe Victor C. Method of forming a memory cell with self-aligned contacts
JP2001076500A (ja) * 1999-06-28 2001-03-23 Mitsubishi Electric Corp 半導体記憶装置
JP2001319500A (ja) * 2000-05-10 2001-11-16 Mitsubishi Electric Corp 半導体集積回路装置
JP2002093197A (ja) * 2000-09-07 2002-03-29 Toshiba Microelectronics Corp 半導体集積回路のテスト回路

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