KR100569585B1 - 내부 전원 드라이버 제어 회로 - Google Patents

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Abstract

본 발명은 내부 전원 드라이버 제어 회로에 관한 것으로, 다수의 인에이블 신호에 각각 응답하여 인에이블되거나 또는 디세이블되고, 각각은, 인에이블될 때 내부 전압을 출력하는 다수의 드라이버; 및 퓨즈를 포함하고, 테스트 모드 진입 신호에 응답하여 테스트 모드 또는 노말 모드로 동작하고, 테스트 모드로 동작할 때, 다수의 어드레스 신호에 응답하여, 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 다수의 인에이블 신호를 출력하고, 노말 모드로 동작할 때, 다수의 어드레스 신호에 상관없이, 퓨즈의 커팅 여부에 따라 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 다수의 인에이블 신호를 출력하는 제어부로 이루어져, 테스트 모드를 사용하여 드라이버 제어 신호를 선택함으로써 드라이버 사이즈를 변경할 수 있으며, 퓨즈를 이용하여 내부 전압을 결정할 수 있는 내부 전원 드라이버 제어 회로가 제시된다.
내부 전원 드라이버, 제어 회로, 테스트 모드, 퓨즈

Description

내부 전원 드라이버 제어 회로{Circuit for controlling an internal voltage driver}
도 1은 종래의 내부 전원 드라이버 제어 회로의 블럭도.
도 2는 본 발명의 일 실시 예에 따른 내부 전원 드라이버 제어 회로의 블럭도.
도 3은 도 2에 도시된 디폴트 퓨즈 박스의 일 예를 나타낸 회로도.
도 4는 도 2에 도시된 퓨즈 박스의 일 예를 나타낸 회로도.
<도면의 주요 부분에 대한 부호의 설명>
201 : 디폴트 퓨즈 박스 202 내지 204 : 퓨즈 박스
205 내지 208 : NAND 게이트 I201 내지 I204 : 인버터
209 내지 212 : NOR 게이트 213 내지 216 : 드라이버
본 발명은 내부 전원 드라이버 제어 회로에 관한 것으로, 특히 테스트 모드를 사용하여 드라이버 제어 신호를 선택함으로써 드라이버 사이즈를 변경할 수 있으며, 퓨즈를 포함한 퓨즈 블럭을 이용하여 인에이블 신호를 생성하고 최적의 사이즈가 선택되면 퓨즈를 커팅하여 최종적인 드라이버 사이즈를 결정할 수 있는 내부 전원 드라이버 제어 회로에 관한 것이다.
도 1은 종래의 내부 전원 드라이버 제어 회로를 나타낸 블럭도로서, 다수의 드라이버(101 내지 104)가 로우 레벨의 인에이블 신호(/en)에 따라 구동되어 내부 전압(internal voltage)를 출력한다. 그런데, 인에이블 신호(/en)는 스위치(SW1 내지 SW4)의 동작에 의해 선택된 드라이버(101 내지 104)에만 입력되는데, 예를들어 제 1 내지 제 3 드라이버(101 내지 103)는 제 1 내지 제 3 스위치(SW1 내지 SW3)에 의해 로우 레벨의 인에이블 신호(/en)이 입력되어 구동되지만, 제 4 드라이버(104)는 제 4 스위치(SW4)에 의해 하이 레벨의 외부 전원(Vext)이 인가되어 구동되지 않는다.
그런데, 상기와 같은 종래의 내부 전원 드라이버 제어 회로는 스위치를 이용하여 인에이블 신호의 입력을 조절함으로써 드라이버 사이즈를 조절하기 때문에 외부 명령을 이용하여 드라이버 사이즈를 조절할 수 있는 방법은 없다. 따라서, FIB(Focused Ion Beam)을 이용하여 직접 회로를 수정하여 드라이버 사이즈를 변경한 후 다시 테스트하는 방법을 통해 최적의 드라이버 사이즈를 찾을 수 밖에 없다.
그러나, 이러한 방법은 개발 시간이 길어질 뿐만 아니라 디바이스에 최적의 전류를 공급함으로써 안정적인 내부 전압을 얻는데 매우 비능률적이라고 할 수 있다.
본 발명의 목적은 테스트 모드를 사용하여 드라이버 제어 신호를 선택함으로써 드라이버 사이즈를 변경할 수 있어 상기의 문제점을 해결할 수 있는 내부 전원 드라이버 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 퓨즈를 포함한 퓨즈 블럭을 이용하여 인에이블 신호를 생성하고, 최적의 사이즈가 선택되면 퓨즈를 커팅하여 최종적인 드라이버 사이즈를 결정함으로써 상기의 문제점을 해결할 수 있는 내부 전원 드라이버 제어 회로를 제공하는데 있다.
본 발명의 일 실시 예에 따른 내부 전원 드라이버 제어 회로는 다수의 드라이버와 제어부를 포함한다. 다수의 드라이버는 다수의 인에이블 신호에 각각 응답하여 인에이블되거나 또는 디세이블된다. 다수의 드라이버 각각은, 인에이블될 때 내부 전압을 출력한다. 바람직하게, 인에이블되는 드라이버의 수가 증가할 때, 다수의 드라이버에 의해 공급되는 전류량이 증가하고, 인에이블되는 드라이버의 수가 감소할 때, 다수의 드라이버에 의해 공급되는 전류량이 감소한다. 제어부는 퓨즈를 포함하고, 테스트 모드 진입 신호에 응답하여 테스트 모드 또는 노말 모드로 동작하고, 테스트 모드로 동작할 때, 다수의 어드레스 신호에 응답하여, 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 다수의 인에이블 신호를 출력하고, 노말 모드로 동작할 때, 다수의 어드레스 신호에 상관없이, 퓨즈의 커팅 여부에 따라 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 다수의 인에이블 신호를 출력한다.
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또한, 본 발명의 다른 실시 예에 따른 내부 전원 드라이버 제어 회로는 디폴트 퓨즈 박스, 다수의 퓨즈 박스, 다수의 NAND 게이트, 다수의 NOR 게이트, 및 다수의 드라이버를 포함한다. 디폴트 퓨즈 박스는 제1 퓨즈를 포함하고, 테스트 모드 진입 신호에 응답하여, 테스트 모드 또는 노말 모드로 동작하고, 테스트 모드로 동작할 때 제1 퓨즈의 커팅 여부에 상관없이 제 1 출력 신호를 제1 로직 레벨로 출력하고, 노말 모드로 동작할 때 제1 퓨즈의 커팅 여부에 따라 제 1 출력 신호를 제1 로직 레벨 또는 제2 로직 레벨로 출력한다. 다수의 퓨즈 박스는 제2 퓨즈들을 각각 포함하고, 테스트 모드 진입 신호에 응답하여, 테스트 모드 또는 노말 모드로 동작하고, 테스트 모드로 동작할 때, 다수의 어드레스 신호에 각각 응답하여, 제 2 출력 신호들을 제1 또는 제2 로직 레벨로 각각 출력하고, 노말 모드로 동작할 때 다수의 어드레스 신호에 상관없이 제2 퓨즈들의 커팅 여부에 따라 제2 출력 신호들을 제1 또는 제2 로직 레벨로 각각 출력한다. 다수의 NAND 게이트는 드라이버 인에이블 신호에 동기하여, 제1 출력 신호와 제2 출력 신호들을 각각 수신하여 출력한다. 다수의 NOR 게이트는 다수의 NAND 게이트로부터 각각 수신되는 제1 출력 신호와 제2 출력 신호들을 각각 반전시켜 출력하는 다수의 인버터; 다수의 인버터의 출력 신호들을 코딩하고, 그 코딩 결과에 따라 다수의 인에이블 신호를 생성하여 출력한다. 다수의 드라이버는 다수의 인에이블 신호에 각각 응답하여 인에이블되거나 또는 디세이블된다. 다수의 드라이버 각각은, 인에이블될 때 내부 전압을 출력하는 다수의 드라이버를 포함한다. 바람직하게, 제1 로직 레벨과 제2 로직 레벨은 서로 상반된다. 바람직하게, 인에이블되는 드라이버의 수가 증가할 때, 다수의 드라이버에 의해 공급되는 전류량이 증가하고, 인에이블되는 드라이버의 수가 감소할 때, 다수의 드라이버에 의해 공급되는 전류량이 감소한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 내부 전원 드라이버 제어 회로의 구성을 나타낸 블럭도로서, 본 발명에 따른 내부 전원 드라이버 제어 회로는 테스트 모드를 사용하여 드라이버 제어 신호를 선택함으로써 드라이버 사이즈를 변경할 수 있으며, 최적의 사이즈가 선택되면 퓨즈를 커팅하여 최종적인 드라이버 사이즈를 결정하게 되는데,그 구성을 설명하면 다음과 같다.
디폴트 퓨즈 박스(201)는 퓨즈를 포함하며, 테스트 모든 진입 신호(Test_Entry)에 따라 소정의 출력 신호(f1)를 출력하고, 퓨즈의 커팅에 따라 출력 신호(f1)를 조절할 수 있다. 다수의 퓨즈 박스(202 내지 204)는 각각 퓨즈를 포함하며, 테스트 모드 진입 신호(Test_Entry)와 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)의 조합에 따라 출력 신호(f2 내지 f4)를 조절하고, 퓨즈의 커팅에 따라 출력 신호(f2 내지 f4)를 조절할 수 있다. 예를들어, 제 1 퓨즈 박스(202)는 퓨즈를 포함하며, 테스트 모드 진입 신호(Test_Entry), 제 1 어드레스 신호(add<0>) 및 제 2 어드레스 바 신호(/add<1>)에 따라 소정의 출력 신호(f2)를 출력하는데, 퓨즈의 커팅에 따라 출력 신호(f2)를 조절할 수 있다. 제 2 퓨즈 박스(203)는 퓨즈를 포함하며, 테스트 모드 진입 신호(Test_Entry), 제 1 어드레스 바 신호(/add<0>) 및 제 2 어드레스 신호(add<1>)에 따라 소정의 출력 신호(f3)를 출력하는데, 퓨즈의 커팅에 따라 출력 신호(f3)를 조절할 수 있다. 제 3 퓨즈 박스(204)는 퓨즈를 포함하며, 테스트 모드 진입 신호(Test_Entry), 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)에 따라 소정의 출력 신호(f4)를 출력하고, 퓨즈의 커팅에 따라 출력 신호(f4)를 조절할 수 있다.
제 1 NAND 게이트(205)는 디폴트 퓨즈 박스(201)의 출력 신호(f1)와 드라이버 인에이블 신호(driver_enable)를 입력하여 소정의 신호를 출력하고, 제 1 인버터(I201)는 제 1 NAND 게이트(205)의 출력 신호를 반전시킨다. 제 2 NAND 게이트(206)는 제 1 퓨즈 박스(202)의 출력 신호(f2)와 드라이버 인에이블 신호(driver_enable)를 입력하여 소정의 신호를 출력하고, 제 2 인버터(I202)는 제 2 NAND 게이트(206)의 출력 신호를 반전시킨다. 제 3 NAND 게이트(207)는 제 2 퓨즈 박스(203)의 출력 신호(f3)와 드라이버 인에이블 신호(driver_enable)를 입력하여 소정의 신호를 출력하고, 제 3 인버터(I203)는 제 3 NAND 게이트(207)의 출력 신호를 반전시킨다. 제 4 NAND 게이트(208)는 제 3 퓨즈 박스(204)의 출력 신호(f4)와 드라이버 인에이블 신호(driver_enable)를 입력하여 소정의 신호를 출력하고, 제 4 인버터(I204)는 제 4 NAND 게이트(208)의 출력 신호를 반전시킨다.
제 1 NOR 게이트(209)는 제 1, 제 2 및 제 4 인버터(I201, I202 및 I204)의 출력 신호를 입력하여 제 1 인에이블 바 신호(/en1)를 출력한다. 제 2 NOR 게이트(210)는 제 1 및 제 4 인버터(I201 및 I204)의 출력 신호를 입력하여 제 2 인에이블 바 신호(/en2)를 출력한다. 제 3 NOR 게이트(211)는 제 1, 제 3 및 제 4 인버터(I201, I203 및 I204)의 출력 신호를 입력하여 제 3 인에이블 바 신호(/en3) 를 출력한다. 제 4 NOR 게이트(212)는 제 3 및 제 4 인버터(I203 및 I204)의 출력 신호를 입력하여 제 4 인에이블 바 신호(/en4)를 출력한다. 여기서, 제 1 내지 제 4 인에이블 바 신호(/en1 내지 /en4)는 로우 인에이블 신호이다.
제 1 드라이버(213)는 제 1 인에이블 바 신호(/en1)에 따라 구동되어 내부 전압을 출력한다. 제 2 드라이버(214)는 제 2 인에이블 바 신호(/en2)에 따라 구동되어 내부 전압을 출력한다. 제 3 드라이버(215)는 제 3 인에이블 바 신호(/en3)에 따라 구동되어 내부 전압을 출력한다. 제 4 드라이버(216)는 제 4 인에이블 바 신호(/en4)에 따라 구동되어 내부 전압을 출력한다.
상술한 바와 같은 본 발명에 따른 내부 전원 드라이버 제어 회로의 구동 방법을 설명하면 다음과 같다.
노멀 모드 동작의 경우 테스트 모드 진입 신호(Test_Entry)는 로우 상태로 입력된다. 따라서, 디폴트 퓨즈 박스(201)는 하이 상태의 출력 신호(f1)를 출력하고, 제 1 내지 제 3 퓨즈 박스(202 내지 204)는 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)에 관계없이 로우 상태의 출력 신호(f2 내지 f4)를 각각 출력한다. 이때, 내부 전원 제어 신호인 드라이버 인에이블 신호(driver_enable)가 하이 상태로 인가되면, 제 1 NAND 게이트(205)는 하이 상태의 디폴트 퓨즈 박스(201)의 출력 신호(f1)와 하이 상태의 드라이버 인에이블 신호(driver_enable)를 입력하여 로우 상태의 신호를 출력하고, 제 1 인버터(I201)에 의해 하이 상태로 반전된다. 그리고, 제 2 내지 제 4 NAND 게이트(206 내지 208)는 각각 로우 상태의 제 1 내지 제 3 퓨즈 박스(202 내지 204)의 출력 신호(f2 내지 f4)과 하이 상태의 드라이버 인에이블 신호(driver_enable)를 입력하여 하이 상태의 신호를 출력하고, 제 2 내지 제 4 인버터(I202 내지 I204)에 의해 로우 상태로 반전된다. 한편, 제 1 내지 제 4 인버터(I201 내지 I204)의 출력 신호는 제 1 내지 제 4 NOR 게이트(209 내지 212)에 조합되어 입력된다. 따라서, 제 1 내지 제 3 NOR 게이트(209 내지 211)는 로우 상태의 제 1 내지 제 3 인에이블 신호(/en1 내지 /en3)를 출력하고, 제 4 NOR 게이트(212)는 하이 상태의 제 4 인에이블 신호(/en4)를 출력한다. 이에 따라 제 1 내지 제 3 드라이버(213 내지 215)가 인에이블되어 내부 전압(internal voltage)를 출력하게 되고, 제 4 드라이버(216)는 디스에이블되어 내부 전압(internal voltage)를 출력하지 못하게 된다.
테스트 모드로 동작하면 테스트 모드 진입 신호(Test_Entry)는 하이 상태로 인가되고, 어드레스 신호(add<0> 및 add<1>)의 조합에 따라 원하는 드라이버만 인에이블된다. 이때, 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)가 하이 상태로 인가될 경우 디폴트 퓨즈 박스(201), 제 1 및 제 2 퓨즈 박스(202 및 203)는 로우 상태의 출력 신호(f1, f2 및 f3)를 출력하고, 제 3 퓨즈 박스(204)는 하이 상태의 출력 신호(f4)를 출력한다. 그리고, 드라이버 인에이블 신호(driver_enable)가 하이 상태로 인가되면 제 1 내지 제 3 NAND 게이트(205 내지 207)는 하이 상태의 신호를 출력하고, 제 4 NAND 게이트(208)는 로우 상태의 신호를 출력한다. 제 1 내지 제 3 NAND 게이트(205 내지 207)의 출력 신호는 제 1 내지 제 3 인버터(I201 내지 I203)를 통해 로우 상태로 반전되고, 제 4 NAND 게이트(208)의 출력 신호는 제 4 인버터(I204)에 의해 하이 상태로 반전된다. 그리고, 제 1 내지 제 4 인버터(I201 내지 I204)의 출력 신호는 제 1 내지 제 4 NOR 게이트(209 내지 212)에 조합되어 입력된다. 따라서, 제 1 내지 4 NOR 게이트(209 내지 212)는 로우 상태의 제 1 내지 제 4 인에이블 신호(/en1 내지 /en4)를 출력한다. 이에 따라 제 1 내지 4 드라이버(213 내지 216)가 모두 인에이블되어 내부 전압(internal voltage)를 출력하게 된다. 그 결과, 제 1 내지 4 드라이버(213 내지 216)에 의해 공급되는 전류량이 최대로 된다.
한편, 테스트 모드로 동작하여 테스트 모드 진입 신호(Test_Entry)는 하이 상태로 인가되고, 제 1 어드레스 신호(add<0>)가 하이 상태로 인가되며 제 2 어드레스 신호(add<1>)가 로우 상태로 인가될 경우 디폴트 퓨즈 박스(201), 제 2 및 제 3 퓨즈 박스(203 및 204)는 로우 상태의 출력 신호(f1, f3 및 f4)를 출력하고, 제 1 퓨즈 박스(202)는 하이 상태의 출력 신호(f2)를 출력한다. 그리고, 드라이버 인에이블 신호(driver_enable)가 하이 상태로 인가되면 제 1, 제 3 및 제 4 NAND 게이트(205, 207 및 208)는 하이 상태의 신호를 출력하고, 제 2 NAND 게이트(206)는 로우 상태의 신호를 출력한다. 제 1, 제 3 및 제 4 NAND 게이트(205, 207 및 208)의 출력 신호는 제 1, 제 3 및 제 4 인버터(I201, I203 및 I204)를 통해 로우 상태로 반전되고, 제 2 NAND 게이트(206)의 출력 신호는 제 2 인버터(I202)에 의해 하이 상태로 반전된다. 그리고, 제 1 내지 제 4 인버터(I201 내지 I204)의 출력 신호는 제 1 내지 제 4 NOR 게이트(209 내지 212)에 조합되어 입력된다. 따라서, 제 2 NOR 게이트(210)만이 로우 상태의 제 2 인에이블 신호(/en2)를 출력한다. 이에 따라 제 2 드라이버(214)만이 인에이블되어 내부 전압(internal voltage)을 출력하게 된다. 그 결과, 제 1 내지 4 드라이버(213 내지 216)에 의해 공급되는 전류량이 최소로 된다.
상기와 같이 어드레스 신호의 레벨을 변경하여 드라이버 사이즈를 변경하면서 내부 전원을 직접 모니터링하게 되면, 최적의 내부 전압을 결정할 수 있게 된다. 일단 최적의 내부 전압이 결정되면 이때 구동되는 드라이버의 퓨즈를 커팅하여 최종 설정을 마무리하게 된다. 한편, 초기 설정치를 변경하고자 한다면 디폴트 퓨즈 박스(201)의 퓨즈를 컷팅하고 나머지 퓨즈 박스(202 내지 204)중 하나를 커팅하면 된다. 예를들어 2개의 드라이버만을 활성화시키기 위해서는 디폴트 퓨즈 박스(201)의 퓨즈를 커팅하여 출력 신호(f1)를 로우 상태로 만들고, 제 2 퓨즈 박스(203)의 퓨즈를 커팅하여 출력 신호(f3)를 하이 상태로 만든다. 한편, 드라이버의 사이즈를 좀더 세분화하여 조정하기 위해서는 어드레스의 개수를 늘리면 된다.
그리고, 도 3 및 도 4를 이용하여 본 발명에 따른 내부 전원 드라이버 제어 회로를 구성하는 디폴트 퓨즈 박스(201) 및 퓨즈 박스(202 내지 204)의 구성 및 구동 방법에 대해 설명하기로 한다.
도 3은 도 2에 도시된 구성하는 디폴트 퓨즈 박스의 회로도로서, 그 구성을 설명하면 다음과 같다.
제 1 인버터(I301)는 테스트 진입 신호(Test_Entry)를 반전시키고, 제 2 인버터(I302)는 제 1 인버터(I301)의 출력 신호를 반전시킨다. 레벨 쉬프터(301)는 제 1 인버터(I301)의 출력 신호에 따라 외부 전원(Vext) 또는 접지 전원(Vss)을 출력한다. 레벨 쉬프터(301)는 외부 전원(Vext)과 제 1 노드(Q301) 사이에 접속되어 제 2 노드(Q302)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P301), 제 1 노드(Q301)와 접지 단자(Vss) 사이에 접속되어 제 1 인버터(I301)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N301), 외부 전원(Vext)과 제 2 노드(Q302) 사이에 접속되어 제 1 노드(Q301)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P302), 제 2 노드(Q302)와 접지 단자(Vss) 사이에 접속되어 제 2 인버터(I302)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N302)로 구성된다. 한편, 제 1 노드(Q301)의 전위는 레벨 쉬프터(301)의 출력이 된다. 제 3 인버터(I303)는 상기 레벨 쉬프터(301)의 출력 신호를 반전시킨다. NAND 게이트(302)는 제 3 인버터(I303)의 출력 신호와 파워업 신호(pwrup)를 입력하여 제 3 노드(Q303)의 전위를 결정한다. 여기서, 파워업 신호(pwrup)는 초기값을 설정하도록 하는 파워업 역할을 하는 신호로서, 전원이 초기에 상승하는 동안에 접지 전위를 유지하며, 디바이스의 외부 전원(Vext)이 일정 전압에 도달하면 외부 전원과 동일한 전위를 유지하게 된다. 제 3 노드(Q303)의 전위에 의해 제 3 PMOS 트랜지스터(P303) 및 제 3 NMOS 트랜지스터(N303)가 선택적으로 구동되어 제 4 노드(Q304)의 전위가 결정된다. 제 3 PMOS 트랜지스터(P303)는 외부 전원(Vext)과 제 4 노드(Q304) 사이에 퓨즈(F301)와 직렬로 접속되고, 제 3 NMOS 트랜지스터(N303)는 제 4 노드(Q304)와 접지 단자(Vss) 사이에 접속된다. 제 4 노드(Q304)의 전위는 제 4 인버터(I304) 및 제 5 인버터(I305)를 통해 출력 단자(f1)로 출력된다. 한편, 제 4 인버터(I304)의 출력 신호에 의해 제 4 노드(Q304)와 접지 단자(Vss) 사이에 접속된 제 4 NMOS 트랜지스터(N304)가 구동된다.
상기한 바와 같이 구성되는 본 발명에 따른 디폴트 퓨즈 박스의 구동 방법을 설명하면 다음과 같다.
노멀(normal) 동작의 경우 테스트 진입 신호(Test_Entry)는 로우 상태로 인가된다. 로우 상태로 인가된 테스트 진입 신호(Test_Entry)는 제 1 인버터(I301)에 의해 하이 상태로 반전되고, 제 2 인버터(I302)를 통해 로우 상태로 반전된다. 레벨 쉬프터(301)는 하이 상태의 제 1 인버터(I301)의 출력 신호 및 로우 상태의 제 2 인버터(I302)의 출력 신호에 따라 로우 상태의 신호를 출력한다. 로우 상태로 출력된 레벨 쉬프터(301)의 출력 신호는 제 3 인버터(I303)에 의해 하이 상태로 반전된다. 하이 상태의 제 3 인버터(I303)의 출력 신호와 파워업 신호(pwrup)는 NAND 게이트(302)에 입력되고, NAND 게이트(302)는 로우 상태의 신호를 출력하여 제 3 노드(Q303)는 로우 상태가 된다. 로우 상태의 제 3 노드(Q303)의 전위에 의해 제 3 PMOS 트랜지스터(P303)는 턴온되고, 제 3 NMOS 트랜지스터(N303)는 턴오프된다. 따라서, 제 4 노드(Q304)는 하이 상태를 유지하게 되고, 하이 상태의 제 4 노드(Q304)의 출력 신호는 제 4 및 제 5 인버터(I304 및 I305)를 통해 출력 단자(f1)로 출력된다. 한편, 제 4 인버터(I304)는 하이 상태의 제 4 노드(Q304)의 전위를 로우 상태로 반전시키므로 제 4 NMOS 트랜지스터(N304)는 턴오프된다.
한편, 테스트 모드(test mode)의 경우 테스트 진입 신호(Test_Entry)는 하이 상태로 인가된다. 하이 상태로 인가된 테스트 진입 신호(Test_Entry)는 제 1 인버터(I301)에 의해 로우 상태로 반전되고, 제 2 인버터(I302)를 통해 하이 상태로 반전된다. 레벨 쉬프터(301)는 로우 상태의 제 1 인버터(I301)의 출력 신호 및 하이 상태의 제 2 인버터(I302)의 출력 신호에 따라 하이 상태의 신호를 출력한다. 하이 상태로 출력된 레벨 쉬프터(301)의 출력 신호는 제 3 인버터(I303)에 의해 로우 상태로 반전된다. 로우 상태의 제 3 인버터(I303)의 출력 신호와 파워업 신호(pwrup)는 NAND 게이트(302)에 입력되고, NAND 게이트(302)는 하이 상태의 신호를 출력하여 제 3 노드(Q303)는 하이 상태가 된다. 하이 상태의 제 3 노드(Q303)의 전위에 의해 제 3 PMOS 트랜지스터(P303)는 턴오프되고, 제 3 NMOS 트랜지스터(N303)는 턴온된다. 따라서, 제 4 노드(Q304)는 로우 상태를 유지하게 되고, 로우 상태의 제 4 노드(Q304)의 출력 신호는 제 4 및 제 5 인버터(I304 및 I305)를 통해 출력 단자(f1)로 출력된다. 한편, 제 4 인버터(I304)는 로우 상태의 제 4 노드(Q304)의 전위를 하이 상태로 반전시키므로 제 4 NMOS 트랜지스터(N304)는 턴온되고, 턴온된 제 4 NMOS 트랜지스터(N304)에 의해 제 4 노드(Q304)는 로우 상태를 유지하게 된다.
그런데, 퓨즈(F301)를 커팅(cutting)하면 출력 단자(f1)는 로우 상태를 유지하게 된다.
도 4는 도 2에 도시된 퓨즈 박스의 회로도로서, 제3 퓨즈 박스(204)의 구성이 도시된다. 제 1 퓨즈 박스(202) 및 제 2 퓨즈 박스(203) 각각의 구성은 제 4 퓨즈 박스(204)와 유사하므로, 이들에 대한 상세한 설명은 생략된다.
제 1 NAND 게이트(401)는 테스트 진입 신호(Test_Entry), 제 1 어드레스 신호(add<0>) 및 제 2 어드레스 신호(add<1>)를 입력한다. 제 1 인버터(I401)는 제 1 NAND 게이트(401)의 출력 신호를 반전시킨다. 레벨 쉬프터(402)는 제 1 NAND 게이트(402)의 출력 신호에 따라 외부 전원(Vext) 또는 접지 전원(Vss)을 출력한다. 레벨 쉬프터(402)는 외부 전원(Vext)과 제 1 노드(Q401) 사이에 접속되어 제 2 노드(Q402)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P401), 제 1 노드(Q401)와 접지 단자(Vss) 사이에 접속되어 제 1 NAND 게이트(401)의 출력 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N401), 외부 전원(Vext)과 제 2 노드(Q402) 사이에 접속되어 제 1 노드(Q401)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P402), 제 2 노드(Q402)와 접지 단자(Vss) 사이에 접속되어 제 1 인버터(I401)의 출력 신호에 따라 구동되는 제 2 NMOS 트랜지스터(N402)로 구성된다. 한편, 제 1 노드(Q401)의 전위는 레벨 쉬프터(402)의 출력이 된다. 제 2 인버터(I402)는 레벨 쉬프트(402)의 출력 신호를 반전시킨다. 제 2 NAND 게이트(403)는 제 2 인버터(I402)의 출력 신호와 파워업 신호(pwrup)를 입력하여 제 3 노드(Q403)의 전위를 결정한다. 여기서, 파워업 신호(pwrup)는 초기값을 설정하도록 하는 파워업 역할을 하는 신호로서, 전원이 초기에 상승하는 동안에 접지 전위를 유지하며, 디바이스의 외부 전원(Vext)이 일정 전압에 도달하면 외부 전원과 동일한 전위를 유지하게 된다. 제 3 노드(Q403)의 전위에 의해 제 3 PMOS 트랜지스터(P403) 및 제 3 NMOS 트랜지스터(N403)가 선택적으로 구동되어 제 4 노드(Q404)의 전위가 결정된다. 제 3 PMOS 트랜지스터(P403)는 외부 전원(Vext)과 제 4 노드(Q404) 사이에 퓨즈(F401)와 직렬로 접속되고, 제 3 NMOS 트랜지스터(N403)는 제 4 노드(Q404)와 접지 단자(Vss) 사이에 접속된다. 제 4 노드(Q404)의 전위는 제 3 인버터(I403)를 통해 반전되어 출력 단자(f4)로 출력된다. 한편, 출력 단자(f4)의 전위에 의해 제 4 노드(Q404)와 접지 단자(Vss) 사이에 접속된 제 4 NMOS 트랜지스터(N404)가 구동된다.
상기한 바와 같이 구성되는 본 발명에 따른 퓨즈 박스의 구동 방법을 설명하면 다음과 같다.
노멀(normal) 동작의 경우 테스트 진입 신호(Test_Entry)는 로우 상태로 인가된다. 로우 상태로 인가된 테스트 진입 신호(Test_Entry)는 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)과 함께 제 1 NAND 게이트(401)에 입력되고, 제 1 NAND 게이트(401)는 하이 상태의 신호를 출력한다. 하이 상태의 제 1 NAND 게이트(401)의 출력 신호는 제 1 인버터(I401)를 통해 로우 상태로 반전된다. 레벨 쉬프터(401)는 하이 상태의 제 1 NAND 게이트(401)의 출력 신호 및 로우 상태의 제 1 인버터(I401)의 출력 신호에 따라 로우 상태의 신호를 출력한다. 로우 상태로 출력된 레벨 쉬프터(401)의 출력 신호는 제 2 인버터(I402)에 의해 하이 상태로 반전된다. 하이 상태의 제 2 인버터(I402)의 출력 신호와 파워업 신호(pwrup)는 제 2 NAND 게이트(403)에 입력되고, 제 2 NAND 게이트(403)는 로우 상태의 신호를 출력하여 제 3 노드(Q403)는 로우 상태가 된다. 로우 상태의 제 3 노드(Q403)의 전위에 의해 제 3 PMOS 트랜지스터(P403)는 턴온되고, 제 3 NMOS 트랜지스터(N403)는 턴오프된다. 따라서, 제 4 노드(Q404)는 하이 상태를 유지하게 되고, 하이 상태의 제 4 노드(Q404)의 출력 신호는 제 3 인버터(I403)를 통해 로우 상태로 반전되어 출력 단자(f4)로 출력된다. 한편, 출력 단자(f4)는 로우 상태이므로 제 4 NMOS 트랜지스터(N404)는 턴오프된다.
한편, 테스트 모드(test mode)의 경우 테스트 진입 신호(Test_Entry)는 하이 상태로 인가된다. 하이 상태로 인가된 테스트 진입 신호(Test_Entry)는 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)와 함께 제 1 NAND 게이트(401)에 입력된다. 제 1 NAND 게이트(401)는 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)에 의해 출력 신호가 결정되는데, 제 1 및 제 2 어드레스 신호(add<0> 및 add<1>)이 하이 상태로 인가될 경우를 가정하면 로우 상태의 신호를 출력한다. 로우 상태의 제 1 NAND 게이트(401)의 출력 신호는 제 1 인버터(I401)를 통해 하이 상태로 반전된다. 레벨 쉬프터(402)는 로우 상태의 제 1 NAND 게이트(401)의 출력 신호 및 하이 상태의 제 1 인버터(I401)의 출력 신호에 따라 하이 상태의 신호를 출력한다. 하이 상태의 레벨 쉬프터(402)의 출력 신호는 제 2 인버터(I402)에 의해 로우 상태로 반전된다. 로우 상태의 제 2 인버터(I402)의 출력 신호와 파워업 신호(pwrup)는 제 2 NAND 게이트(403)에 입력되고, 제 2 NAND 게이트(403)는 하이 상태의 신호를 출력하여 제 3 노드(Q403)는 하이 상태가 된다. 하이 상태의 제 3 노드(Q403)의 전위에 의해 제 3 PMOS 트랜지스터(P403)는 턴오프되고, 제 3 NMOS 트랜지스터(N403)는 턴온된다. 따라서, 제 4 노드(Q404)는 로우 상태를 유지하게 되고, 로우 상태의 제 4 노드(Q404)의 출력 신호는 제 3 인버터(I403)를 통해 하이 상태로 반전되어 출력 단자(f4)는 하이 상태가 된다. 그리고, 하이 상태의 출력 단자(f4)의 전위에 의해 제 4 NMOS 트랜지스터(N404)는 턴온되고, 턴온된 제 4 NMOS 트랜지스터(N404)에 의해 제 4 노드(Q404)는 로우 상태를 유지하게 된다. 그런데, 출력 단자(f4)의 전위는 제 1 및 제 2 어드레스(add<0> 및 add<1>)가 적어도 하나 이상 로우 상태로 인가되면 로우 상태를 유지하게 된다.
한편, 퓨즈(F401)를 커팅(cutting)하면 출력 단자(f4)는 하이 상태를 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 종래에는 FIB를 통해서만 전압 드라이버의 사이즈 조절이 가능하였으나, 본 발명에서는 테스트 모드를 이용하여 조절이 가능하기 때문에 불량 분석에 효율성을 가져오므로 개발 기간을 단축할 수 있다. 그리고, 테스트 모드 진입을 통해 사이즈 조절이 가능하므로 오실로스코프를 이용하면 실시간으로 사이즈를 조절해가면서 최적의 안정된 전압 레벨을 유지할 수 있는 전압 드라이버 사이즈를 추출할 수 있다. 또한, 드라이버 사이즈를 변경하기 위해 마스크를 변경할 필요없이 퓨즈를 이용하면 되기 때문에 개발 비용을 줄일 수 있다.

Claims (9)

  1. 다수의 인에이블 신호에 각각 응답하여 인에이블되거나 또는 디세이블되고, 각각은, 인에이블될 때 내부 전압을 출력하는 다수의 드라이버; 및
    퓨즈를 포함하고, 테스트 모드 진입 신호에 응답하여 테스트 모드 또는 노말 모드로 동작하고, 상기 테스트 모드로 동작할 때, 다수의 어드레스 신호에 응답하여, 상기 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 상기 다수의 인에이블 신호를 출력하고, 상기 노말 모드로 동작할 때, 상기 다수의 어드레스 신호에 상관없이, 상기 퓨즈의 커팅 여부에 따라 상기 다수의 드라이버 중 일부 또는 전체가 선택적으로 인에이블되도록 상기 다수의 인에이블 신호를 출력하는 제어부를 포함하고,
    상기 인에이블되는 드라이버의 수가 증가할 때, 상기 다수의 드라이버에 의해 공급되는 전류량이 증가하고, 상기 인에이블되는 드라이버의 수가 감소할 때, 상기 다수의 드라이버에 의해 공급되는 전류량이 감소하는 내부 전원 드라이버 제어 회로.
  2. 제 1 항에 있어서,
    상기 퓨즈는 제1 퓨즈와 제2 퓨즈들을 포함하고,
    상기 제어부는,
    상기 제1 퓨즈를 포함하고, 상기 테스트 모드 진입 신호에 응답하여, 상기 테스트 모드 또는 상기 노말 모드로 동작하고, 상기 테스트 모드로 동작할 때 상기 제1 퓨즈의 커팅 여부에 상관없이 제 1 출력 신호를 제1 로직 레벨로 출력하고, 상기 노말 모드로 동작할 때 상기 제1 퓨즈의 커팅 여부에 따라 상기 제 1 출력 신호를 상기 제1 로직 레벨 또는 제2 로직 레벨로 출력하는 디폴트 퓨즈 박스;
    상기 제2 퓨즈들을 각각 포함하고, 상기 테스트 모드 진입 신호에 응답하여, 상기 테스트 모드 또는 상기 노말 모드로 동작하고, 상기 테스트 모드로 동작할 때, 상기 다수의 어드레스 신호에 각각 응답하여, 제 2 출력 신호들을 상기 제1 또는 제2 로직 레벨로 각각 출력하고, 상기 노말 모드로 동작할 때 상기 다수의 어드레스 신호에 상관없이 상기 제2 퓨즈들의 커팅 여부에 따라 상기 제2 출력 신호들을 상기 제1 또는 제2 로직 레벨로 각각 출력하는 다수의 퓨즈 박스;
    드라이버 인에이블 신호에 동기하여, 상기 제1 출력 신호와 상기 제2 출력 신호들을 각각 수신하여 출력하는 다수의 논리 회로; 및
    상기 다수의 논리 회로로부터 각각 수신되는 상기 제1 출력 신호와 상기 제2 출력 신호들을 코딩하고, 그 코딩 결과에 따라 상기 다수의 인에이블 신호를 생성하여 출력하는 코딩 회로를 포함하고,
    상기 제1 로직 레벨과 상기 제2 로직 레벨은 서로 상반되는 내부 전원 드라이버 제어 회로.
  3. 제 2 항에 있어서, 상기 디폴트 퓨즈 박스는,
    상기 테스트 모드 진입 신호의 반전된 신호에 응답하여, 제3 출력 신호를 상기 제1 또는 제2 로직 레벨로 출력하는 레벨 쉬프터;
    파워업 신호에 동기하여, 상기 제3 출력 신호를 반전시켜 출력하는 NAND 게이트;
    상기 NAND 게이트의 출력 신호에 응답하여, 제4 출력 신호를 상기 제1 또는 제2 로직 레벨로 제 1 노드에 출력하는 드라이버; 및
    상기 제 4 출력 신호가 상기 제1 로직 레벨일 때, 상기 제4 출력 신호를 래치하고, 그 래치된 신호를 상기 제 1 출력 신호로서 출력하는 래치를 포함하는 내부 전원 드라이버 제어 회로.
  4. 제 3 항에 있어서, 상기 드라이버는,
    상기 제1 노드에 연결되고, 상기 NAND 게이트의 출력 신호에 응답하여, 턴 온 또는 오프되는 풀업 트랜지스터;
    전원 단자와 상기 풀업 트랜지스터 사이에 연결되고, 커팅 여부에 따라 전원 전압을 상기 풀업 트랜지스터에 공급하거나 또는 차단하는 퓨즈; 및
    상기 제 1 노드와 접지 단자 사이에 접속되며, 상기 NAND 게이트의 출력 신호에 응답하여, 턴 온 또는 오프되는 풀다운 트랜지스터를 포함하는 내부 전원 드라이버 제어 회로.
  5. 제 2 항에 있어서, 상기 다수의 퓨즈 박스 각각은,
    상기 테스트 모드 진입 신호와 상기 다수의 어드레스 신호에 응답하여, 제3 출력 신호를 상기 제1 또는 제2 로직 레벨로 출력하는 제 1 NAND 게이트;
    상기 제 3 출력 신호에 응답하여, 제4 출력 신호를 상기 제1 또는 제2 로직 레벨로 출력하는 레벨 쉬프터;
    파워업 신호에 동기하여, 상기 제4 출력 신호를 반전시켜 출력하는 제 2 NAND 게이트;
    상기 제 2 NAND 게이트의 출력 신호에 응답하여, 제5 출력 신호를 상기 제1 또는 제2 로직 레벨로 제 1 노드에 출력하는 드라이버; 및
    상기 제 5 출력 신호가 상기 제1 로직 레벨일 때, 상기 제 5 출력 신호를 래치하고, 그 래치된 신호를 상기 제2 출력 신호들 중 하나로서 출력하는 래치를 포함하는 내부 전원 드라이버 제어 회로.
  6. 제 5 항에 있어서, 상기 드라이버는,
    상기 제1 노드에 연결되고, 상기 제 2 NAND 게이트의 출력 신호에 응답하여, 턴 온 또는 오프되는 풀업 트랜지스터;
    전원 단자와 상기 풀업 트랜지스터 사이에 연결되고, 커팅 여부에 따라 전원 전압을 상기 풀업 트랜지스터에 공급하거나 또는 차단하는 퓨즈; 및
    상기 제 1 노드와 접지 단자 사이에 접속되며, 상기 제 2 NAND 게이트의 출력 신호에 응답하여, 턴 온 또는 오프되는 풀다운 트랜지스터를 포함하는 내부 전원 드라이버 제어 회로.
  7. 제 2 항에 있어서, 상기 다수의 논리 회로 각각은 NAND 게이트인 내부 전원 드라이버 제어 회로.
  8. 제 2 항에 있어서, 상기 코딩 회로는 다수의 NOR 게이트를 포함하는 내부 전원 드라이버 제어 회로.
  9. 제1 퓨즈를 포함하고, 상기 테스트 모드 진입 신호에 응답하여, 상기 테스트 모드 또는 상기 노말 모드로 동작하고, 상기 테스트 모드로 동작할 때 상기 제1 퓨즈의 커팅 여부에 상관없이 제 1 출력 신호를 제1 로직 레벨로 출력하고, 상기 노말 모드로 동작할 때 상기 제1 퓨즈의 커팅 여부에 따라 상기 제 1 출력 신호를 상기 제1 로직 레벨 또는 제2 로직 레벨로 출력하는 디폴트 퓨즈 박스;
    제2 퓨즈들을 각각 포함하고, 상기 테스트 모드 진입 신호에 응답하여, 상기 테스트 모드 또는 상기 노말 모드로 동작하고, 상기 테스트 모드로 동작할 때, 상기 다수의 어드레스 신호에 각각 응답하여, 제 2 출력 신호들을 상기 제1 또는 제2 로직 레벨로 각각 출력하고, 상기 노말 모드로 동작할 때 상기 다수의 어드레스 신호에 상관없이 상기 제2 퓨즈들의 커팅 여부에 따라 상기 제2 출력 신호들을 상기 제1 또는 제2 로직 레벨로 각각 출력하는 다수의 퓨즈 박스;
    드라이버 인에이블 신호에 동기하여, 상기 제1 출력 신호와 상기 제2 출력 신호들을 각각 수신하여 출력하는 다수의 NAND 게이트;
    상기 다수의 NAND 게이트로부터 각각 수신되는 상기 제1 출력 신호와 상기 제2 출력 신호들을 각각 반전시켜 출력하는 다수의 인버터;
    상기 다수의 인버터의 출력 신호들을 코딩하고, 그 코딩 결과에 따라 상기 다수의 인에이블 신호를 생성하여 출력하는 다수의 NOR 게이트; 및
    상기 다수의 인에이블 신호에 각각 응답하여 인에이블되거나 또는 디세이블되고, 각각은, 인에이블될 때 내부 전압을 출력하는 다수의 드라이버를 포함하고,
    상기 제1 로직 레벨과 상기 제2 로직 레벨은 서로 상반되고,
    상기 인에이블되는 드라이버의 수가 증가할 때, 상기 다수의 드라이버에 의해 공급되는 전류량이 증가하고, 상기 인에이블되는 드라이버의 수가 감소할 때, 상기 다수의 드라이버에 의해 공급되는 전류량이 감소하는 내부 전원 드라이버 제어 회로.
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