JP5122389B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置、及びオフセット電圧調整方法に関し、特に、ヒューズの切断・接続状態による電圧・電流の調整値をヒューズ切断前に確認できる半導体装置、及びヒューズの切断前に、差動増幅器のオフセット電圧の調整値を確認できるオフセット電圧調整方法に関する。
近年、自動車において電子部品の割合が増加しており、ＥＣＵ（Ｅｌｅｃｔｒｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）だけでなくＰＣＵ（Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）の開発が進んでいる。ＰＣＵに搭載されるＩＣの役割は、大きな電流で駆動する負荷部品（例えばヘッドランプなどのランプやドアやサイドミラーのスライドに使われているモーター）の制御であり、大電流を高い精度で制御する必要がある。
このような大電流を高い精度で制御するシステムにおいて使われるオペアンプは、オフセット電圧を低くすることが重要である。一般に、オペアンプのオフセット電圧は素子の製造ばらつきが原因で発生するため、大きな面積を使用してレイアウトするとオフセット電圧は低減できる。しかし、小型化を指向しオペアンプも含めた様々な回路を１チップに搭載することが要求されるＩＣでは、オペアンプに使用できる面積には制限があり、オフセット電圧を十分に小さく出来ないことがある。そこで、発生したオフセット電圧を調整するために、調整用の素子をあらかじめ搭載しておき、発生したオフセット電圧に応じて調整用の素子の接続・切断状態をヒューズの切断によって変化させ、オフセット電圧を調整する。
又、オフセット電圧の調整を高精度に行う場合、素子の製造バラツキによって設計どおりにヒューズを切断しても所望の調整値が得られないことがある。そのため、ヒューズを切断する前に、ヒューズ切断後の回路と等価な内部状態を実現し、調整値を把握できることは有用である。
以下、ヒューズの切断前にヒューズ切断後の出力値を確認できる従来技術を説明する。
特開２００６−３４４７９３号公報に記載の半導体装置では、ヒューズ切断用の端子（以下、切断用端子と称す）とは別のテスト端子に電圧を印加することで、ヒューズ切断後の回路と等価な内部状態を実現している（特許文献１参照）。調整値に高い精度が求められるシステムでは、素子のばらつきによって切断するべきヒューズが設計値と異なる場合がある。従って、ヒューズの切断・接続の任意の組み合わせによる回路の内部状態を、ヒューズ切断前に把握できることは、高精度の調整が求められるシステムにおいて重要である。
テスト端子を追加せずにヒューズ切断後の回路と等価な内部状態を実現する方法が、特開２００４−２５３６７６号公報に記載されている（特許文献２参照）。図１を参照して、特許文献２に記載の半導体装置は、外部から電圧Ｖ１が印加される端子１０１に一端が接続されたヒューズ１０２と、ゲート及びソースが出力端子１０４及びＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）１０５を介して接地されたＮチャネル型ＭＯＳトランジスタＭＮ１００とを備える。ここで、ヒューズ１０２とＮチャネル型ＭＯＳトランジスタＭＮ１００のドレインは、切断用端子１０３に接続されている。ヒューズ１０２が切断された場合、Ｎチャネル型ＭＯＳトランジスタＭＮ１００のソースから流れる電流Ｉ０は０Ａとなる。ヒューズを切断せずに、ヒューズが切断された場合と等価な状態とするため、所定の電圧Ｖ２を切断用端子１０３に印加し、かつ切断用端子１０３側に電流を引き出す。これにより電流Ｉ０は０Ａとなり、ヒューズ切断状態と等価な内部状態が実現される。又、切断用端子１０３はヒューズ切断時に使用する端子であるため、特許文献１のようにテスト端子を追加する必要が無い。この方式では、トリミングの調整値（ＬＥＤ１０５を流れる電流）を調整前に把握することができ、また端子の追加が必要ない。
特開２００６−３４４７９３号公報 特開２００４−２５３６７６号公報
特許文献１に記載の半導体装置は、ヒューズ切断後の内部状況実現するためにテスト端子を追加する必要があり、回路面積が増大してしまう。一方、特許文献２に記載の半導体装置では、テスト端子を追加することなく、切断用端子を用いてヒューズ切断後の内部状態を実現することができる。
しかし、特許文献２に記載の半導体装置は、ヒューズ切断後の内部状態を実現する際、切断用端子に電圧を印加すると同時にその端子から電流を引き出す必要がある。切断用端子１０３から引き出す電流値は、テスタで設定されるため、一定値となり得る。一方、素子（Ｎチャネル型ＭＯＳトランジスタＭＮ１００）の電流駆動力（トランジスタが流せる電流量）は、製造ばらつきによって一定にはならず、上述の電流値Ｉ０＝０Ａという所望の設定を実現できない可能性がある。素子のばらつきに応じて端子から電流値Ｉ０を変更するためには、素子の電流駆動力をあらかじめ測定し、テスト対象の回路毎に電流値Ｉ０を変える必要がある。これは、テスト時間の増加を招く。又、調整するＬＥＤ１０５の電流値が小さい場合、テスタによって引き出される電流値は非常に高い精度が要求される。
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明による半導体記憶装置（１）は、少なくとも１つのヒューズ回路（１１）を具備する。ヒューズ回路（１１）は、ヒューズ（Ｆ１１）と、電流源（ＭＮＤ１１）と、第１トランジスタ（ＭＰ１１又はＭＮ６１）とを備える。ヒューズ（Ｆ１１）の一端は、第１電源（ＶＣＣ又はＧＮＤ）に接続され、他端は切断用端子（ＦＳ１１）に接続される。電流源（ＭＮＤ１１）は、第２電源（ＧＮＤ又はＶＣＣ）と出力端子（Ｓ１１）との間に接続される。第１トランジスタ（ＭＰ１１又はＭＮ６１）は、電流源（ＭＮＤ１１）と切断用端子（Ｓ１１）との間に接続される。第１トランジスタ（ＭＰ１１又はＭＮ６１）のゲートは第２電源（ＧＮＤ又はＶＣＣ）に接続され、基板は第１電源（ＶＣＣ又はＧＮＤ）に接続される。第１トランジスタ（ＭＰ１１又はＭＮ６１）は、切断用端子（ＦＳ１１）から供給される電圧に応じて第１電源（ＶＣＣ又はＧＮＤ）と出力端子（Ｓ１１）との間の接続を電気的に切断する。この場合、出力端子（Ｓ１１）の電圧が第２電源（ＧＮＤ又はＶＣＣ）と同電位となる。これにより、ヒューズ（Ｆ１１）が切断された時の出力端子（Ｓ１１）の電圧を、ヒューズ（Ｆ１１）を切断する前に実現することができる。
又、本発明による半導体装置（１）は、複数のヒューズ回路（１１〜１４）の出力端子（Ｓ１１〜Ｓ１４）から供給される出力電圧に応じて差動増幅器（３０）のオフセット電圧を調整するオフセット調整回路部（２０）を更に具備することが好ましい。
本発明によれば、ヒューズの切断状況によって出力が変化する半導体装置において、ヒューズの切断前にヒューズ切断後の出力を精度良く実現できる。
又、差動増幅器におけるオフセット電圧の調整を精度良く行うことができる。
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、差動増幅器３０のオフセット電圧を調整するヒューズ回路部１０及びオフセット調整回路部２０を一例に本発明による半導体装置１の実施の形態を説明する。ここでは、４ビットの調整用信号（ＦＳ１１〜ＦＳ１４）によるトリミングによってオフセット電圧を調整する半導体装置について説明する。
１．第１の実施の形態
（構成）
図２は、本発明による半導体装置１の第１の実施の形態における構成を示す回路図である。図２を参照して、本発明による半導体装置１は、ヒューズ回路部１０とオフセット調整回路部２０と差動増幅器３０とを具備する。
ヒューズ回路部１０は、複数のヒューズ信号Ｆ１１〜Ｆ１４が入力される複数のヒューズ回路１１〜１４を備える。複数のヒューズ回路１１〜１４は、入力される複数のヒューズ信号Ｆ１１〜Ｆ１４の信号レベルに応じてヒューズＦ１１〜Ｆ１４の切断状況を模擬し、オフセット電圧を調整するためのスイッチ制御信号Ｓ１１〜Ｓ１４を出力する。
ヒューズ回路１１〜１３は、それぞれ第１ヒューズ回路として、オフセット調整電圧値（オフセット調整電圧の絶対値）を決定するためのスイッチ制御信号Ｓ１１〜Ｓ１３を出力する。ヒューズ回路１４は、第２ヒューズ回路としてオフセット調整電圧の符号を決定するためのスイッチ制御信号Ｓ１４を出力する。ヒューズ回路１１〜１４の構成の詳細は後述する。
オフセット調整回路部２０は、４ビットの調整用信号ＦＳ１１〜ＦＳ１４によるトリミング結果に応じて、差動増幅器３０のオフセット電圧を調整する。オフセット調整回路部２０は、スイッチ制御信号Ｓ１１〜Ｓ１４に応じて制御されるスイッチング動作によって定電流源回路２２から差動増幅器３０へ出力される電流値を決定する。オフセット調整回路部２０は、複数の第１スイッチ（Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３）を有するスイッチ回路２１と、複数の定電流源Ｉ２１〜Ｉ２３を有する定電流源回路２２と、相補信号生成回路２３と、２つのスイッチ（Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ、ＭＮ４０Ｂ）を有するスイッチ回路２４とを備える。オフセット調整回路部２０は、スイッチ制御信号Ｓ１１〜Ｓ１４に応じて制御されるスイッチング動作によって定電流源回路２２から差動増幅器３０へ出力される電流値を決定する。
Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３のゲートは、対応するヒューズ回路１１〜１３の出力端子Ｓ１１〜Ｓ１３に接続され、ソースは、対応する定電流源Ｉ２１〜Ｉ２３に接続され、ドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ及びＭＮ４０Ｂのそれぞれのソースに共通接続される。定電流源Ｉ２１〜Ｉ２３は、それぞれゲートにバイアス電圧ＢＩＡＳ１が供給され、ソースが接地端子ＧＮＤに共通接続されるＮチャネル型ＭＯＳトランジスタを備える。定電流源Ｉ２１〜Ｉ２３は、２の累乗に比例した数のトランジスタを備えることが好ましく、本実施の形態では、定電流源Ｉ２１は１つ、定電流源Ｉ２は２つ、定電流源Ｉ３は４つのトランジスタを備える。これにより、オフセット電圧を２進数で調整でき、制御が容易となる。定電流源Ｉ２１〜Ｉ２３のそれぞれに設けられたトランジスタのドレインは、対応するＮチャネル型ＭＯＳトランジスタＭＮ２１〜２３のソースに接続される。例えば、定電流源Ｉ２１内のトランジスタのドレインはＮチャネル型ＭＯＳトランジスタＭＮ２１のソースに接続し、定電流源Ｉ２２内の２つのトランジスタのドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ２２のソースに接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３は、ゲートに入力されるスイッチ制御信号Ｓ１１〜Ｓ１３に応じて、定電流源Ｉ２１〜Ｉ２３から出力された電流を選択的にＮチャネル型ＭＯＳトランジスタＭＮトランジスタ４０Ａ及び４０Ｂに出力する。
相補信号生成回路２３は、相補型インバータを構成するＰチャネル型ＭＯＳトランジスタＭＰ３０及びＭＮ３０とを備える。相補信号生成回路２３は、ヒューズ回路１４から出力されるスイッチ制御信号Ｓ１４を入力とし、スイッチ制御信号Ｓ１４をＮチャネル型ＭＯＳトランジスタＭＮ４０Ａのゲートに出力し、スイッチ制御信号の反転信号であるスイッチ制御信号Ｓ１４ＢをＮチャネル型ＭＯＳトランジスタＭＮ４０Ｂのゲートに出力する。
Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ及びＭＮ４０Ｂのそれぞれは、ゲートに入力されるスイッチ制御信号Ｓ１４及びＳ１４Ｂに応じたスイッチング動作によって複数のＮチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３から差動増幅器３０に出力される電流を制御する。一方、差動増幅器３０は、Ｎチャネル型ＭＯＳトランジスタＭＮ３１とＮチャネル型ＭＯＳトランジスタＭＮ３２とから構成される差動対３１と、差動対３１とノードＮ３１及びＮ３２を介して接続されるカレントミラー回路３２を備える。ここで、カレントミラー回路はＰチャネル型ＭＯＳトランジスタＭＰ３１及びＭＰ３２によって構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ３１は、ノードＮ３１を介してＮチャネル型ＭＯＳトランジスタＭＮ３１に接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ３２はノードＮ３２を介してＮチャネル型ＭＯＳトランジスタＭＮ３２に接続される。又、差動増幅器３０は、ソース及び基板が接地され、ドレインが差動対３１に接続されるＮチャネル型ＭＯＳトランジスタＭＮ３３を備える。Ｎチャネル型ＭＯＳトランジスタＭＮ３３は、ゲートにバイアス電圧ＢＩＡＳ２が供給され、定電流源として機能する。
Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａは、スイッチ制御信号Ｓ１４に応じて定電流源回路２２とノードＮ３２との間の接続を制御する。又、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂは、スイッチ制御信号Ｓ１４Ｂに応じて定電流源回路２２とノードＮ３１との間の接続を制御する。このため、スイッチ制御信号Ｓ１４がハイレベル（電源ＶＣＣと電圧）のとき、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａはオン状態、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂはオフ状態となり、定電流源回路２２からの出力電流はノードＮ３２に入力される。又、スイッチ制御信号Ｓ１４がローレベル（ＧＮＤ電位）のとき、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａはオフ状態、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂはオン状態となり、定電流源回路２２からの出力電流は、ノードＮ３１に入力される。このように、差動増幅器３０の電流経路となるノードＮ３１又はノードＮ３２のいずれか一方へ、オフセット電圧を調整するための電流が分岐され、差動増幅器３０の左右の電流源（差動対）のアンバランスは低減される。
出力段回路は、出力端子ＯＵＴを介して接続されたＰチャネル型ＭＯＳトランジスタＭＰ３４と、Ｎチャネル型ＭＯＳトランジスタＭＮ３４を備える。ノードＮ３２は、ソースが電源ＶＣＣに接続されたＰチャネル型ＭＯＳトランジスタＭＰ３４のゲートに接続される。ＮＭＯＳトランジスタＭＮ３４のソースは、接地電源ＧＮＤに接続され、ゲートにはバイアス電圧ＢＩＡＳ２が供給される。
差動増幅器３０のオフセット電圧は、差動増幅器３０の電流源（差動対）を構成するＮチャネル型ＭＯＳトランジスタＭＮ３１及びＭＮ３２の電流値、すなわちノードＮ３１、Ｎ３２における電流値のずれによって生じる。本発明では、このようなオフセット電圧の原因である電流値のずれを、オフセット調整回路部２０内の定電流源回路２２からの出力電流によって調整する。オフセット調整回路部２０から差動増幅器３０に出力される出力電流の大きさは、ヒューズ回路部１０からのスイッチ制御信号Ｓ１１〜Ｓ１３の信号レベルによって設定される。又、オフセット調整電圧の符号（極性）は、スイッチ制御信号Ｓ１４の信号レベルによって設定される。このため、ヒューズＦ１１〜Ｆ１４の切断／接続状態を適切に選択し、調整することでオフセット電圧を所望の値まで低減することができる。
次に、図３を参照して第１の実施の形態におけるヒューズ回路１１〜１４の構成の詳細を説明する。ヒューズ回路１１〜１４の構成は同様であるので、ここでは、ヒューズ回路１１の構成のみを詳細に説明し、他の説明は省略する。
図３を参照して、第１の実施の形態におけるヒューズ回路１１は、一端が第１電源（ここでは電源ＶＣＣ）に接続され、他端が切断用端子ＦＳ１１に接続されたヒューズＦ１１と、エンハンスメント型のＰチャネル型ＭＯＳトランジスタＭＰ１１（第１トランジスタ）と、デプレッション型のＮチャネル型ＭＯＳトランジスタＭＮＤ１１（第２トランジスタ）とを具備する。Ｎチャネル型ＭＯＳトランジスタＭＮＤ１１のソース、ゲート、及び基板は第２電源（ここでは接地電源ＧＮＤ）に接続され、ドレインが出力端子Ｓ１１に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ１１は、Ｎチャネル型ＭＯＳトランジスタＭＮＤ１１のドレインと切断用端子ＦＳ１１との間に接続される。詳細には、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のソースは切断用端子ＦＳ１１及びヒューズＦ１１の他端に接続され、ドレインは出力端子Ｓ１１及びＭＮＤ１１のドレインに接続される。又、Ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートは接地電位ＧＮＤに接続され、基板は電源ＶＣＣに接続される。
例えば、２０Ｖ程度の電圧で切断するようなヒューズＦ１１が用いられている場合、切断用端子ＦＳ１１にＶＣＣ−２０Ｖ程度の電圧が印加されるとヒューズＦ１１は切断される。ヒューズＦ１１が切断されると、電流経路が遮断されるため、エンハンスメント型のＰチャネル型ＭＯＳトランジスタＭＰ１１はオフ状態となり、デプレッション型のＮチャネル型ＭＯＳトランジスタＭＮＤ１１のドレイン端子、すなわち出力端子Ｓ１１はＧＮＤ電位となる。一方、ヒューズＦ１１が接続状態では、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がオン状態となる。ここで、Ｐチャネル型ＭＯＳトランジスタＭＰ１１の電流駆動能力をＮチャネル型ＭＯＳトランジスタＭＮＤ１１の電流駆動能力より大きく設計すれば、ヒューズＦ１１が接続状態において出力端子Ｓ１１の電圧は電源ＶＣＣと同レベルとなる。
又、ヒューズＦ１１の切断状態を、ヒューズＦ１１を切断せずに実現するには、Ｐチャネル型ＭＯＳトランジスタＭＰ１１をオフ状態とし、Ｎチャネル型ＭＯＳトランジスタＭＮＤ１１への電流経路を遮断すればよい。例えば、バックゲート効果が働いているＰチャネル型ＭＯＳトランジスタＭＰ１１の閾値電圧が３Ｖ程度である場合、切断用端子ＦＳ１１に電源電圧ＶＣＣ−３Ｖ程度の電圧が印加されると、Ｐチャネル型ＭＯＳトランジスタＭＰ１１はオフ状態となる。すると、ヒューズＦ１１を切断したのと等価な内部状態が実現され、出力端子Ｓ１１はＧＮＤ電位となる。すなわち、切断用端子ＦＳ１１にＰチャネル型ＭＯＳトランジスタＭＰ１１がオフとなる電圧を印加することで、ヒューズの切断時と等価な内部回路状態を実現することができる。尚、ここでは、電流源として機能するＮチャネル型ＭＯＳトランジスタＭＮＤ１１としてデプレッション型トランジスタを用いたが、電流源になりうる素子であれば良く、複数のエンハンスメントトランジスタで構成した電流源や、抵抗単体での置き換えも可能である。
以上のような構成により、ヒューズ回路１１〜１４は、切断用端子ＦＳ１１〜ＦＳ１４に印加される電圧の組み合せに応じて、ヒューズ切断前にヒューズの切断／状態の任意の組み合わせを実現する。これにより、ヒューズ回路１１〜１４は、ヒューズ切断前に、ヒューズ切断後と等価な回路内部状態を実現し、ヒューズ切断後と同じ信号レベルのスイッチ制御信号を出力することができる。
（オフセット電圧調整方法概要）
次に、オフセット電圧調整方法の概要を説明する。設計段階においてヒューズＦ１１〜Ｆ１４を接続又は切断してオフセット電圧を調整した場合、素子の製造バラツキによって所望の調整値が得られない場合がある。このため高精度の調整を実施する場合、ヒューズを切断する前にヒューズの切断後の値を測定する必要がある。ここで、本発明による半導体装置１では、ヒューズＦ１１〜Ｆ１４を切断する前に、切断用端子ＦＳ１１〜ＦＳ１４に所定の大きさに設定された電圧を印加することで、ヒューズを切断することなく切断後と等価な回路内部の状態を実現する。これにより、精度の高いオフセット電圧の調整が実現できる。
ここで、オフセット調整回路部２０の動作の詳細を説明する。Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ及びＭＮ４０Ｂは、スイッチ制御信号Ｓ１１〜Ｓ１３、Ｓ１４及びＳ１４Ｂをゲートの入力信号として受け、スイッチの役割を果たす。Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３は、信号レベルがローレベルのスイッチ制御信号Ｓ１１〜Ｓ１３が入力されるとオフ状態となり（ヒューズＦ１１〜Ｆ１３が切断状態又は切断状態と等価な状態）、Ｎチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３と接地電源ＧＮＤの間に接続されている定電流源Ｉ２１〜Ｉ２３との経路が遮断される。遮断された経路へは差動増幅器３０からの電流が分岐されないため、オフセット電圧の調整に寄与しない。一方、信号レベルがハイレベルのスイッチ制御信号Ｓ１１〜Ｓ１３が入力されるとＮチャネル型ＭＯＳトランジスタＭＮ２１〜ＭＮ２３はオン状態となり（ヒューズＦ１１〜Ｆ１３が接続状態）であれば、差動増幅器３０のオフセット電圧の調整に寄与する。
本実施の形態では、電流駆動力が異なる３つの定電流源Ｉ２１〜Ｉ２３が用意され、それらの駆動力の比はＩ１：Ｉ２：Ｉ３＝１：２：４に設定されている。３つの電流源の動作状態を組み合わせることにより、図４に示したパターン１〜８もしくは、パターン９〜１６の各８通りの調整値を実現できる。Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ，Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂは、スイッチ制御信号Ｓ１４、及びその論理が反転したスイッチ制御信号Ｓ１４Ｂを受け、差動増幅器３０のノードＮ３１、Ｎ３２とオフセット調整回路部２０との電流経路におけるスイッチの役割を果たす。Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａ及びＮチャネル型ＭＯＳトランジスタＭＮ４０Ｂは、いずれか一方だけがオン状態となるため、差動増幅器３０のノードＮ３１、Ｎ３２のいずれか一方の電流経路から電流が分岐される。本実施の形態では、ローレベルのスイッチ制御信号Ｓ１４が入力されると、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａがオフ、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂがオンとなり、ノードＮ３１の電流経路からオフセット電圧調整分の電流がオフセット調整回路部２０に分岐され、オフセット電圧はマイナス側（パターン１〜８）に調整される。一方、ハイレベルのスイッチ制御信号Ｓ１４が入力されると、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ａがオン、Ｎチャネル型ＭＯＳトランジスタＭＮ４０Ｂがオフとなり、ノードＮ３２の電流経路からオフセット電圧調整分の電流がオフセット調整回路部２０に分岐され、オフセット電圧がプラス側（パターン９〜１６）に調整される。このようにして、ヒューズＦ１１〜Ｆ１４の接続・切断状態、又は、切断用端子ＦＳ１１〜ＦＳ１４への入力電圧に応じたスイッチ制御信号Ｓ１１〜Ｓ１４に基づくオフセット調整回路２０の動作によって、図４に示したようにオフセット電圧が調整される。
スイッチ信号Ｓ１１〜Ｓ１４の信号レベルは、ヒューズＦ１１〜Ｆ１４の接続／切断に応じて決定する。又、本発明によれば、所定の電圧が切断用端子ＦＳ１１〜ＦＳ１４に印加されることで、ヒューズＦ１１〜Ｆ１４の切断状態と同じ信号レベルのスイッチ信号Ｓ１１〜Ｓ１４が出力される。すなわち、切断用端子ＦＳ１１〜ＦＳ１４に印加する電圧の組み合せを適切に設定することで、図４に示す１６パターンにオフセット電圧を調整することができる。
以下に、オフセット調整方法の具体例を説明する。ここでは、図４に示す調整パターンを有する半導体装置１についてその調整方法を説明する。
先ず、ヒューズＦ１１からＦ１４を全て接続した状態において差動増幅器３０のオフセット電圧を測定する（ステップＳ１）。ここでは、−３ｍＶのオフセット電圧が測定されたものとする。次にオフセット電圧を０Ｖにするようにヒューズ回路部１０の接続／切断パターン（内部回路状態）を決定する（ステップＳ２）。この場合、オフセット電圧を−３ｍＶ調整する必要があるため、図４を参照して、選択するべきヒューズの接続／切断パターンとして“４”（ヒューズＦ１１、Ｆ１２は接続、ヒューズＦ１３、Ｆ１４）が選択される。
次に、ステップＳ２において決定された接続／切断パターンとなるよう切断用端子ＦＳ１１〜ＦＳ１４に印加される電圧値が設定され、ヒューズを切断しないオフセット調整が行われる（ステップＳ３）。ここではパターン“４”となるように設定された電圧が切断用端子ＦＳ１１〜ＦＳ１４に印加され、オフセット調整が行われる。詳細には、ヒューズＦ１１、Ｆ１２の接続状態維持のため、切断用端子ＦＳ１１、ＦＳ１２に電圧は印加されず、ヒューズＦ１３、Ｆ１４の切断状態を実現するために切断用端子ＦＳ１３、ＦＳ１４にはＶＣＣ−３Ｖが印加される。これにより、ヒューズＦ１３、Ｆ１４を切断せずに、ヒューズ回路１３及び１４からのスイッチ制御信号Ｓ１３、Ｓ１４の信号レベルはローレベルとなり、パターン“４”に対応する調整電圧によってオフセット調整を行うことができる。
この状態でのオフセット電圧を測定し、これが所望のオフセット電圧の範囲内（例えば±０．５ｍＶ以内）であるかどうかを判定する（ステップＳ４）。ここで、測定したオフセット電圧が、所望のオフセット電圧の範囲内に収まっている場合、実際にヒューズＦ１３、Ｆ１４を切断する（ステップＳ４Ｙｅｓ、Ｓ５）。すなわち、切断用端子ＦＳ１３、 ＦＳ１４にＶＣＣ−２０Ｖの電圧を印加してヒューズＦ１３、Ｆ１４を切断し、オフセット電圧の調整を終了する。
一方、ステップＳ４において得られたオフセット電圧が所望のオフセット電圧の範囲外である場合、再度、接続／切断パターンを設定して、オフセット電圧の調整及び判定を行う（ステップＳ４Ｎｏ、Ｓ６）。実際、素子の製造バラツキによって設計通りの調整値が得られない場合がある。例えば調整後のオフセット電圧が＋０．６ｍＶであった場合、前回行われたオフセット電圧の調整値は、−３ｍＶではなく−２．４ｍＶだったことになる。そこで、再度行われるオフセット調整では、マイナス方向に大きく調整可能な接続／切断パターン“５”に設定し、ヒューズを切断しないオフセット調整を実行する。ここでは、ヒューズＦ１３のみ接続状態のため切断用端子ＦＳ１３には電圧を印加せず、ヒューズＦ１１、Ｆ１２、Ｆ１４の切断状態を実現するためにセ切断用端子ＦＳ１１、ＦＳ１２、ＦＳ１４にＶＣＣ−３Ｖの電圧を印加して、オフセット電圧の測定及び判定を行う。
ステップＳ６において測定したオフセット電圧が、所望のオフセット電圧の範囲内に収まっている場合、本オフセット調整で用いられた接続／切断パターンに従ってヒューズの切断を行いオフセット電圧の調整を終了する（ステップＳ７）。一方、２回目のオフセット調整後に測定されたオフセット電圧の絶対値が、前回（１回目）のオフセット調整において得られたオフセット電圧の絶対値より大きい場合、前回のオフセット調整で用いられた接続／切断パターンに従ってヒューズを切断する（ステップＳ８）。例えば、ステップＳ６において測定されたオフセット電圧が所望のオフセット電圧の範囲内である−０．３ｍＶであったとすると、パターン“５”に従い、接続用端子ＦＳ１１、ＦＳ１２、ＦＳ１４にＶＣＣ−２０Ｖを印加してヒューズＦ１１、Ｆ１２、Ｆ１４を切断する。しかし、得られたオフセット電圧が−０．７ｍＶである場合、その絶対値０．７ｍＶは、ステップＳ４で得られた＋０．６ｍＶの絶対値０．６ｍＶより大きいため、パターン“４”に従い接続用端子ＦＳ１３、ＦＳ１４にＶＣＣ−２０Ｖを印加してヒューズＦ１３、Ｆ１４を切断する。
以上のように、本発明によれば、ヒューズの切断用端子に所定の電圧を印加することにより、ヒューズの切断後のオフセット電圧をヒューズを切断することなく実現できる。通常、素子の製造バラツキによって、設定されたオフセット電圧を得ることができないが、ヒューズを切断することなくオフセット電圧を変更できるため、オフセット調整を高い精度で行うことができる。又、本発明によれば、Ｐチャネル型ＭＯＳトランジスタＭＰ１１が、電流源となるＮチャネル型ＭＯＳトランジスタＭＮＤ１１へ電流経路を制御するスイッチの役割を果たしている。このため、Ｐチャネル型ＭＯＳトランジスタＭＰ１１をオフ状態にすることでＮチャネル型ＭＯＳトランジスタＭＮＤ１１への電流を遮断することが可能である。そのため従来技術のように切断用端子へ電流を引き出す必要がなく上述に記した問題は起こらない。又、切断用端子を用いてオフセット調整を行うため、オフセット調整用に新たな端子を設ける必要がない。このため、端子追加による回路面積の増大という問題は起こらない。
２．第２の実施の形態
第２の実施の形態における半導体装置１は、図２に示す半導体装置１におけるヒューズ回路１１〜１４に替えて、図５に示す構成のヒューズ回路１１〜１４を備える。第２の実施の形態におけるオフセット調整回路部２０及び差動増幅器３０の構成は第１の実施の形態と同じであるので説明を省略する。
（ヒューズ回路の構成）
図５を参照して第２の実施の形態におけるヒューズ回路１１〜１４の構成の詳細を説明する。ヒューズ回路１１〜１４の構成は同様であるので、ここではヒューズ回路１１の構成のみを詳細に説明し、他の説明は省略する。
図５を参照して、第２の実施の形態におけるヒューズ回路１１は、第１の実施の形態におけるヒューズ回路１１の構成に加えて、出力端子Ｓ１１と接地電源ＧＮＤとの間に接続されるＮチャネル型ＭＯＳトランジスタＭＮ５１（第３トランジスタ）と、電源ＶＣＣとＮチャネル型ＭＯＳトランジスタＭＮ５１のゲートとの間に接続されるＰチャネル型ＭＯＳトランジスタＭＰ５１（第４トランジスタ）と、電源ＧＮＤとＮチャネル型ＭＯＳトランジスタＭＮ５１のゲートとの間に接続されるデプレッション型のＮチャネル型ＭＯＳトランジスタＭＮＤ５１（第５トランジスタ）を備える。詳細には、Ｎチャネル型ＭＯＳトランジスタＭＮ５１のソース及び基板は接地電源ＧＮＤに接続され、ドレインは出力端子Ｓ１１に接続される。又、Ｎチャネル型ＭＯＳトランジスタＭＮ５１のドレインとＮチャネル型ＭＯＳトランジスタＭＮＤ１１のドレイン（Ｐチャネル型ＭＯＳトランジスタＭＰ１１のソース）との間に抵抗Ｒ１１（第１抵抗）が設けられることが好ましい。Ｐチャネル型ＭＯＳトランジスタＭＰ５１の閾値電圧は、ヒューズ１１が溶断される電圧より低いことが好ましい。Ｐチャネル型ＭＯＳトランジスタＭＰ５１のソース及び基板は電源ＶＣＣに接続され、ドレインは、Ｎチャネル型ＭＯＳトランジスタＭＮ５１のゲート及びＮチャネル型ＭＯＳトランジスタＭＮＤ５１のドレインに接続される。又、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲートは抵抗Ｒ２１（第２抵抗）を介して切断用端子ＦＳ１１に接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲートと電源ＶＣＣとの間には、逆方向接続されたダイオードＤ１１が設けられることが好ましい。ダイオードＤ１１及び抵抗Ｒ２１はヒューズが切断された時、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲートを保護する。Ｎチャネル型ＭＯＳトランジスタＭＮＤ５１のゲート、ソース及び基板は、接地電源ＧＮＤに接続され、ドレインはＮチャネル型ＭＯＳトランジスタＭＮ５１のゲート及びＰチャネル型ＭＯＳトランジスタＭＰ５１のドレインに接続される。
（ヒューズ回路の動作）
次に、第２の実施の形態におけるヒューズ回路１１の動作を説明する。例えば、Ｐチャネル型ＭＯＳトランジスタＭＰ５１の閾値電圧が１Ｖ程度である場合、切断用端子ＦＳ１１に、電源電圧ＶＣＣ−１Ｖ程度の電圧を印加すると、Ｐチャネル型ＭＯＳトランジスタＭＰ５１はオン状態となる。これにより、Ｎチャネル型ＭＯＳトランジスタＭＮＤ５１のドレイン電圧及びＮチャネル型ＭＯＳトランジスタＭＮ５１のゲート電圧は電源ＶＣＣレベルとなる。Ｎチャネル型ＭＯＳトランジスタＭＮ５１は、ゲート電圧がハイレベル（ＶＣＣレベル）となるため、オン状態となり、出力端子Ｓ１１の電圧をローレベル（ＧＮＤレベル）に引き下げる。以上のように、切断用端子ＦＳ１１に電源電圧ＶＣＣ−１Ｖ程度の電圧を印加することにより、ヒューズＦ１１を切断した時の出力端子Ｓ１１と同じ信号レベルにすることができる。
接続端子ＦＳ１１に電源電圧ＶＣＣ−１Ｖ程度の電圧を印加した場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１１がオン状態となる可能性がある。このような場合、抵抗Ｒ１１がなければ、Ｎチャネル型ＭＯＳトランジスタＭＮ５１が出力しようとする接地電位ＧＮＤとＮチャネル型ＭＯＳトランジスタＭＮＤ１１が出力しようとする電源電圧ＶＣＣによって、出力端子Ｓ１１の信号レベルは、電源電圧ＶＣＣと接地電位ＧＮＤの中間電圧となってしまう。本実施の形態では、Ｎチャネル型ＭＯＳトランジスタＭＮＤ１１のドレインとＮチャネル型ＭＯＳトランジスタＭＮ５１のドレインとの間に設けられた抵抗Ｒ１１によって、出力端子Ｓ１１に対する電源電圧ＶＣＣの入力を防止することができる。又、実際にヒューズが切断された時の動作は、第１の実施の形態と同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ１１及びＭＮＤ１１によって行われる。
ヒューズ回路に使用するヒューズによっては、切断用端子ＦＳ１１に印加される電圧が低電圧であってもダメージを受ける場合がある。しかし、第２の実施の形態では、Ｐチャネル型ＭＯＳトランジスタＭＰ５１の閾値電圧によって決まる電圧を印加することによってヒューズの切断時と等価な内部状態を実現することができる。このため、ヒューズに印加される電圧をより小さく設定することができる。
３．第３の実施の形態
第３の実施の形態における半導体装置１は、図２に示す半導体装置１におけるヒューズ回路１１〜１４に替えて、図６に示す構成のヒューズ回路１１〜１４を備える。第３の実施の形態におけるオフセット調整回路部２０及び差動増幅器３０の構成は、第１の実施の形態と同じであるので説明を省略する。
（ヒューズ回路の構成）
図６を参照して第３の実施の形態におけるヒューズ回路１１〜１４の構成の詳細を説明する。ヒューズ回路１１〜１４の構成は同様であるので、ここではヒューズ回路１１の構成のみを詳細に説明し、他の説明は省略する。
図６を参照して、第３の実施の形態におけるヒューズ回路１１は、第２の実施の形態におけるヒューズ回路１１の構成に加えて、Ｐチャネル型ＭＯＳトランジスタＭＰ５１のゲートとダイオードＤ１１との間に接続される抵抗Ｒ３１（第３抵抗）を更に備える。抵抗Ｒ３１の一端はＰチャネル型ＭＯＳトランジスタＭＰ５１のゲートに接続され、他端は、ダイオードＤ１１のアノード及び抵抗Ｒ２１の一端に接続される。第３の実施の形態におけるＰチャネル型ＭＯＳトランジスタＭＰ５１は、抵抗Ｒ３１を介して出力端子Ｓ１１に接続される。その他の構成は、第２の実施の形態と同様である。
（ヒューズ回路の動作）
次に、第３の実施の形態におけるヒューズ回路１１の動作を説明する。第３の実施の形態では、出力端子Ｓ１１がＰチャネル型ＭＯＳトランジスタＭＰ５１のゲートに接続されているため、ラッチ回路として機能する。詳細には、出力端子Ｓ１１の信号レベルに応じてＰチャネル型ＭＯＳトランジスタＭＰ５１のオン／オフ状態が決まり、これに応じてＮチャネル型ＭＯＳトランジスタＭＮ５１のオン／オフ状態が決まる。これにより、出力端子Ｓ１１の信号レベルは維持される。例えば、出力端子Ｓ１１がローレベルの場合、Ｐチャネル型ＭＯＳトランジスタＭＰ５１はオン状態となり、Ｎチャネル型ＭＯＳトランジスタＭＮ５１のゲートにハイレベルの電圧が供給され、Ｎチャネル型ＭＯＳトランジスタＭＮ５１はオン状態となる。これにより、出力端子はローレベル（ＧＮＤレベル）を維持することができる。このように、第３の実施の形態では、切断用端子ＦＳ１１に供給される信号レベルによって出力端末Ｓ１１の信号レベルが決まると、切断用端子ＦＳ１１に電圧を印加しなくても、出力端子Ｓ１１（スイッチ制御信号Ｓ１１）の信号レベルは維持される。従って、第３の実施の形態における半導体装置１によれば、接続端子ＦＳ１１に印加する信号はパルス状で良く、ヒューズＦ１１に電圧が印加される時間を短くすることができる。これによりヒューズへのダメージを更に小さくすることができる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１から第３の実施の形態では、電流源（Ｎチャネル型ＭＯＳトランジスタＭＮＤ１１）が接地電源ＧＮＤ側にあり、電流源とヒューズＦ１１の間にＰチャネル型トランジスタがある構成を示したがこれに限らない。図７に示すように、電流源を構成するＮチャネル型ＭＯＳトランジスタＭＮＤ６１が電源ＶＣＣ側にあり、接地電源ＧＮＤ側にあるヒューズＦ１１と電流源（Ｎチャネル型ＭＯＳトランジスタＭＮＤ６１）との間にＮチャネル型ＭＯＳトランジスタＭＮ６１を配置する回路構成でも所望の機能を実現できる。この場合、出力端子Ｓ１１から出力されるスイッチ制御信号Ｓ１１の信号レベルは、第１から第３の実施の形態とは逆になる。つまり、出力端子Ｓ１１は、ヒューズ切断時においてハイレベル（電源電圧ＶＣＣ）となり、ヒューズ接続時においてローレベル（接地電位ＧＮＤ）となる。又、ヒューズ切断時に切断用端子ＦＳ１１に印加される電圧値は、接地電位＋２０Ｖ程度となる。更に、接地電位ＧＮＤ＋３Ｖ程度（第１の実施の形態）又は接地電位ＧＮＤ＋１Ｖ程度（第２及び第３の実施の形態）の電圧が切断用端子ＦＳ１１に印加されると、Ｎチャネル型ＭＯＳトランジスタＭＮ６１がオフし、ヒューズを切断せずにヒューズ切断状態を実現できる。尚、Ｎチャネル型ＭＯＳトランジスタＭＰ６１の電流駆動能力をデプレッション型のＮチャネル型ＭＯＳトランジスタＭＮＤ１１の電流駆動能力より大きく設計すれば、ヒューズＦ１１の接続状態において出力端子Ｓ１１の電圧は接地電位ＧＮＤと同レベルとなる。
図１は、従来技術によるヒューズ回路の構成を示す回路図である。 図２は、本発明による半導体装置の第１の実施の形態における構成を示す回路図である。 図３は、本発明によるヒューズ回路の第１の実施の形態における構成を示す回路図である。 図４は、本発明に係るヒューズの接続／切断パターンとオフセット調整電圧の対応表である。 図５は、本発明によるヒューズ回路の第２の実施の形態における構成を示す回路図である。 図６は、本発明によるヒューズ回路の第３の実施の形態における構成を示す回路図である。 図７は、本発明によるヒューズ回路の第１から第３の実施の形態の変形例を示す回路図である。
符号の説明
１：半導体装置
１０：ヒューズ回路部
２０：オフセット調整回路部
３０：差動増幅器
１１〜１４：ヒューズ回路
２１、２４：スイッチ回路
２２：定電流源回路
２３：相補信号生成回路
Ｓ１１〜Ｓ１４：出力端子（スイッチ制御信号）
ＦＳ１１〜ＦＳ１４：切断用端子（調整用信号）
Ｆ１１〜Ｆ１４：ヒューズ
Ｉ２１〜Ｉ２３：定電流源
Ｎ３１、Ｎ３２：ノード
ＭＰ１１〜ＭＰ１４、ＭＰ３０〜ＭＰ３４、ＭＰ５１：Ｐチャネル型ＭＯＳトランジスタ
ＭＮＤ１１〜ＭＮＤ１４、ＭＮＤ５１、ＭＮＤ６１、ＭＮ２１〜ＭＮ２３、ＭＮ３０〜ＭＮ３４、ＭＮ４０Ａ、ＭＮ４０Ｂ、ＭＮ５１、ＭＮ６１：Ｎチャネル型ＭＯＳトランジスタ

Claims (11)

  1. スイッチ制御信号を生成する複数のヒューズ回路を備えるヒューズ回路部を具備し、
    前記複数のヒューズ回路の各々は、
    一端が第１電源に接続され、他端が切断用端子に接続されたヒューズと、
    第２電源と出力端子との間に接続される電流源と、
    前記出力端子と前記切断用端子との間に接続され、ゲートが前記第２電源に接続される第１トランジスタと、
    前記電流源は、ソース、及びゲートが前記第２電源に接続され、ドレインが前記第１トランジスタのドレインに接続される第２トランジスタを備え、
    前記出力端子と前記第２電源との間に接続される第３トランジスタと、
    前記第１電源と前記第３トランジスタのゲートとの間に接続され、ゲートが前記切断用端子に接続される第４トランジスタと、
    前記第２電源と前記第３トランジスタのゲートとの間に接続され、ゲートが前記第２電源に接続される第５トランジスタと、
    前記出力端子と、第１トランジスタのドレインと前記第２トランジスタのドレインとの間の接続点との間に接続される第１抵抗と
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ヒューズ回路は、
    前記第４トランジスタのゲートと前記切断用端子との間に接続される第２抵抗と、
    前記第４トランジスタのゲートと前記第１電源との間に接続されるダイオードと、
    を更に備える半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第４トランジスタのゲートは、第３抵抗を介して前記出力端子に接続される半導体装置。
  4. 請求項１から３いずれか１項に記載の半導体装置において、
    前記第１トランジスタは、Ｐチャネル型トランジスタであり、
    前記第１電源の電圧は、前記第２電源の電圧より高い
    半導体装置。
  5. 請求項１から３いずれか１項に記載の半導体装置において、
    前記第１トランジスタは、Ｎチャネル型トランジスタであり、
    前記第１電源の電圧は、前記第２電源の電圧より低い半導体装置。
  6. 請求項１から５いずれか１項に記載の半導体装置において、
    前記複数のヒューズ回路から供給されるスイッチ制御信号に応じて差動増幅器のオフセット電圧を調整するオフセット調整回路部を更に具備し、
    前記オフセット調整回路部は、
    それぞれ大きさの異なる電流を発生する複数の定電流源と、
    前記複数の定電流源に接続され、前記複数の定電流源から前記差動増幅器に出力される電流値を制御する複数の第１スイッチと、
    を備え、
    前記複数のヒューズ回路の出力端子は、前記複数の第１スイッチに接続され、
    前記複数の第１スイッチは、前記複数のヒューズ回路からの出力に応じて前記電流値を決定する
    半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記オフセット調整回路部は、
    前記差動増幅器において差動対を構成する２つのトランジスタのドレインに接続する２つの第２スイッチと、
    相補信号によって前記２つの第２スイッチを制御する相補信号生成回路と、
    を備え、
    前記ヒューズ回路部は、前記出力端子が前記相補信号生成回路に接続される他のヒューズ回路を備え、
    前記相補信号生成回路は、前記他のヒューズ回路の前記出力端子からの出力を正相信号とする前記相補信号を生成し、
    前記２つの第２スイッチは、前記相補信号に応じて前記複数の第１スイッチを介して出力される電流を、前記２つのドレインの一方に選択的に出力する
    半導体装置。
  8. 請求項１から５いずれか１項に記載の半導体装置において、
    前記複数のヒューズ回路から供給されるスイッチ制御信号に応じて差動増幅器のオフセット電圧を調整するオフセット調整回路部を更に具備し、
    前記差動増幅器は、差動対を形成する２つのトランジスタと、前記差動対に接続されるカレントミラー回路とを備え、
    前記差動対と前記カレントミラー回路との接続ノードに前記オフセット調整回路からの出力が接続される
    半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１トランジスタは、前記切断用端子から供給される所定の大きさの電圧に応じて前記第１電源と前記出力端子との間の接続を電気的に切断する半導体装置。
  10. 請求項１から３いずれか１項に記載の半導体装置において、
    前記複数のヒューズ回路のいずれも切断されていない状態において、前記ヒューズ回路部は、前記切断用端子に供給された調整用信号に基づいて前記スイッチ制御信号を生成する
    半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記複数のヒューズ回路は、前記切断用端子に供給された調整用信号に対応するヒューズ切断情報に基づいて選択的に切断される
    半導体装置。
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