KR19980026510A - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 연속적인 독출 동작시 입력되는 컬럼 어드레스의 제한을 없앰으로서 독출 동작시의 성능을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것으로서, 다수의 워드라인들과 상기 다수의 워드 라인들에 각각 접속된 다수의 메모리 셀들에 저장된 데이터를 상기 메모리 셀들과 접속된 다수의 비트라인들을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리 장치에 있어서, 상기 다수의 비트라인들중 미리 예정된 수의 제 1 그룹의 비트라인들과 나머지의 제 2 그룹의 비트라인들과 각각 접속되고 상기 제 1및 제 2 그룹의 비트라인들상의 독출 데이터를 저장하기 위한 제 1및 제 2 그룹 페이지 버퍼와; 데이터 독출 기간중 외부로부터 인가되는 독출 인에이블 신호와 소정의 컬럼 어드레스 신호들을 입력 받아, 이에 응답하여 상기 컬럼 어드레스 신호들을 카운트엎하는 컬럼 어드레스 카운터와; 상기 컬럼 어드레스 카운터로부터의 카운트엎된 컬럼 어드레스 신호들을 감지하여 다음 페이지 독출의 활성화를 위한 컬럼 어드레스 감지신호와 컬럼 종료 신호를 출력하는 컬럼 어드레스 감지회로와; 상기 컬럼 어드레스 카운터로부터 카운트엎되는 컬럼 어드레스 신호들을 입력받아, 이에 응답하여 상기 제 1및 제 2 그룹 페이지 버퍼에 저장된 데이터를 데이터 입출력 버퍼로 전송하기 위한 소정 신호들을 출력하는 컬럼 디코더와; 상기 컬럼 어드레스 감지회로로부터 출력된 컬럼 어드레스 감지신호및 컬럼 종료 신호와 외부로부터 인가되는 시작 어드레스 신호를 입력 받아, 이에 응답하여 상기 컬럼 시작 신호및 페이지 독출을 활성화하기 위한 독출 인에이블 신호를 출력하는 순차적 독출 제어회로와; 상기 순차적 독출 제어회로로부터 출력된 독출 인에이블 신호와 소정 독출 종료 신호 그리고 페이지 독출을 활성화시키는 어드레스 래치 인에이블 신호를 입력받아, 이에 응답하여 상하위 버퍼 제어신호및 독출 동작 신호를 출력하는 독출클럭 제어신호 발생회로와; 상기 독출클럭 제어신호 발생회로로부터 출력되는 상하위 버퍼 제어신호및 독출 동작 제어신호를 입력받아, 이에 응답하여 상기 비트 라인의 프리챠지 동작과 데이터의 저장동작및 상기 입출력 버로의 데이터 전송동작을 제어하기 위한 제어 신호들및 상기 독출 종료 신호를 출력하는 독출클럭회로와; 상기 컬럼 어드레스 감지회로와 독출클럭 제어회로로부터 각각 출력된 독출 동작 제어신호와 컬럼 종료 신호를 입력받아, 이에 응답하여 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 메모리 셀 어레이로부터 이에 대응되는 페이지 버퍼로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 외부로 출력하는데 소요되는 시간이 짧을 경우 상기 시작 컬럼 어드레스의 다음 페이지에 대한 페이지 독출 동작이 완료될 때까지 메모리 장치 외부로의 데이터 출력을 일시 중단시키기 위해 제 1 레벨의 상태출력신호를 출력하거나, 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 상기 메모리 셀 어레이로부터 상기 페이지 버퍼로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 출력하는데 소요되는 시간이 길 경우 연속적인 독출 동작및 데이터 출력이 이루어지도록 제 2 레벨의 상태출력신호를 출력하는 상태출력 제어신호 발생회로로 이루어졌다.

Description

불휘발성 반도체 메모리 장치(a non volatile semiconductor device)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 연속적인 데이터 독출 동작시 입력되는 컬럼 어드레스의 제한을 없앰으로서 독출 성능을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.

EEPROM은 고밀도로 집적되는 추세에 있고, 동시에 그 성능및 동작 속도 또한 향상되고 있다. 통상적으로, EEPROM은 플로팅 게이트, 제어게이트, 소오스및 드레인을 가지는 플로팅 게이트 트랜지스터를 메모리 셀로 사용하고 있다. 상기 메모리 셀들은 행과 열의 매트릭스 형으로 배열되고 동일행들에 배열된 메모리 셀들의 제어게이트들은 다수의 워드라인과 접속되어 있고 동일열들에 배열된 셀들의 드레인들은 다수의 비트라인들과 접속되어 있다. 상기 메모리 셀들, 다수의 워드라인들및 다수의 비트라인들은 메모리 셀 어레이를 구성한다. 이러한 EEPROM에서, 동작 속도를 향상하기 위하여 다수의 워드라인들중 하나의 선택된 워드라인과 접속된 메모리 셀들에 저장된 데이터를 상기 다수의 비트라인들을 통하여 일시에 독출을 한다. 이러한 독출 동작을 페이지 독출 동작이라 부른다. 상기 다수의 비트라인들상의 독출 데이터는 페이지 버퍼라 불리우는 데이터 래치들에 일시적으로 저장된다.

EEPROM은 메모리 용량을 증가시키기 위하여 낸드구조로된 메모리 셀들(이하 스트링이라 칭함)이 개발되어 왔다. 이러한 스트링을 선택하는 스트링 선택트랜지스터와 그라운드를 선택하는 그라운드 선택 트랜지스터 사이에 직렬로 연결된 복수개의 메모리 셀을 가진다. 복수개의 상기 스트링을 가지는 메모리 셀 어레이에서의 독출 동작시 어드레스의 입력후 입력된 어드레스에 의해 선택된 메모리 셀의 데이터를 판독하는 페이지 독출시간이 수 │Ls가 걸리기 때문에 메모리 셀 어레이중 하나의 로우 데이터(이하 페이지라 칭함)를 동시에 판독(이하 페이지 독출이라 칭함)하여 반도체 메모리 장치 내부에 존재하는 저장수단에 의해 래치부에 저장한다. 이후 외부의 연속적인 출력신호인 외부 독출 인에이블 신호에 의해 순차적으로 읽어내야 한다.

한편, 한 페이지에 대한 직접적인 접근동작이 완료되면, 다음 페이지의 어드레스 입력이 없더라도 칩 내부에서 자동적으로 다음 페이지에 대한 페이지 독출 동작으로 데이터를 래치시킨후 또 다시 외부의 연속적인 외부 독출 인에이블 신호에 의해 연속적인 데이터를 출력(이하 순차적 독출이라 칭함)함으로서 각 페이지의 어드레스 입력 동작을 제거할 수 있었다. 그러나, 상술한 바와같이 순차적 독출시 하나의 페이지에 대한 직접적인 독출 동작과 다음 페이지에 대한 직접적인 독출사이에는 다음 페이지에 대한 페이지 독출 시간이 필요하게 된다. 이러한 페이지 독출시간동안 외부의 출력신호가 대기상태로 유지되어야 하며, 이로 인하여 전체적인 데이터 출력시간 개선효과는 한계를 나타내며, 전체적인 시스템 수행능력이 저하되는 문제점이 있다. 이를 개선하기 위한 종래 불휘발성 반도체 메모리 장치의 동작 타이밍도가 도 1에 도시되어 있다. 도 1에 도시된 바와같이, 입력되는 어드레스는 항상 '00h - FFh' 사이의 어드레스가 입력되어 순차적이고 연속적인 데이터 출력이 이루어진다. 이에 관한 동작 설명은 '반도체 메모리 장치에서의 독출 방법및 장치, 출원 번호:P95-32483'에 상세히 기재되어 있기 때문에 여기서는 생략하기로 한다.

그러나, 종래 기술에 의한 불휘발성 반도체 메모리 장치의 연속적인 데이터 출력시 입력할 수 있는 컬럼 어드레스가 '00h - FFh' 사이로 제한되어 있다. 이로 인해, 독출하고자 하는 컬럼 어드레스가 선택된 페이지중 최상위 컬럼 어드레스(MSB column address)에 근접할 경우 상기한 제한 요인으로 인해 최하위 컬럼 어드레스(MLB column address)에 대한 불필요한 독출 동작이 선행되어야만 한다. 이로서, 실질적인 독출 성능(read performance) 향상의 저하 요인이 되며 정상 독출과는 다른 명령 세팅에 의해 불휘발성 반도체 메모리 장치를 제어해야하는 문제점도 생긴다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 연속적인 독출 동작시 입력되는 컬럼 어드레스의 제한을 없애기 위한 불휘발성 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 순차적인 독출 모드시 외부 타이밍도;

도 2는 본 발명에 따른 순차적인 독출 동작을 수행하기 위한 주변회로의 개략적인 블럭도;

도 3은 도 2에서 사용되는 메모리 셀 어레이와 페이지버퍼, 컬럼선택회로및 데이터 입출력버퍼를 보여주는 상세 회로도;

도 4는 도 2에서 사용되는 트라이스테이트 인버터를 나타낸 상세 회로도;

도 5는 도 2에서 사용되는 여러 제어신호들을 발생하기 위한 독출클럭제어회로의 개략적인 회로도;

도 6은 도 2에서 사용되는 여러 제어신호들을 발생하기 위한 독출클럭회로의 개략적인 회로도;

도 7은 도 2에서 사용되는 여러 제어신호들을 발생하기 위한 순차적 독출제어회로의 개략적인 회로도;

도 8은 본 발명에 따른 불휘발성 반도체 메모리 장치의 외부 신호 타이밍도;

도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 동작 타이밍도;

*도면의 주요 부분에 대한 부호 설명

1:메모리 셀 어레이2:독출클럭 제어회로

3:독출 클럭회로 4:순차적 독출제어회로

5:로우 어드레스 카운터 6:로우 프리디코더

7:로우 디코더 8:컬럼 어드레스 카운터

9:컬럼 디코더 10:데이터 입출력 버퍼

11:컬럼 어드레스 감지회로 12:페이지 버퍼

13:컬럼 선택회로 14:전류공급회로

15:입출력 패스부 16:독출동작 제어신호 발생회로

17:독출종료신호 발생회로 18:버퍼제어신호 발생회로

40:제어신호 발생회로 41:감지및 래치제어신호 발생회로

42:독출제어신호 발생회로 99:카운트엎및 페이지 독출신호 발생회로

100:컬럼 어드레스 리셋신호 발생회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 다수의 워드라인들과 상기 다수의 워드 라인들에 각각 접속된 다수의 메모리 셀들에 저장된 데이터를 상기 메모리 셀들과 접속된 다수의 비트라인들을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리 장치에 있어서, 상기 다수의 비트라인들중 미리 예정된 수의 제 1 그룹의 비트라인들과 나머지의 제 2 그룹의 비트라인들과 각각 접속되고 상기 제 1및 제 2 그룹의 비트라인들상의 독출 데이터를 저장하기 위한 제 1및 제 2 그룹 페이지 버퍼와; 데이터 독출 기간중 외부로부터 인가되는 독출 인에이블 신호와 소정의 컬럼 어드레스 신호들을 입력 받아, 이에 응답하여 상기 컬럼 어드레스 신호들을 카운트엎하는 컬럼 어드레스 카운터와; 상기 컬럼 어드레스 카운터로부터의 카운트엎된 컬럼 어드레스 신호들을 감지하여 다음 페이지 독출의 활성화를 위한 컬럼 어드레스 감지신호와 컬럼 종료 신호를 출력하는 컬럼 어드레스 감지회로와; 상기 컬럼 어드레스 카운터로부터 카운트엎되는 컬럼 어드레스 신호들을 입력받아, 이에 응답하여 상기 제 1및 제 2 그룹 페이지 버퍼에 저장된 데이터를 데이터 입출력 버퍼로 전송하기 위한 소정 신호들을 출력하는 컬럼 디코더와; 상기 컬럼 어드레스 감지회로로부터 출력된 컬럼 어드레스 감지신호및 컬럼 종료 신호와 외부로부터 인가되는 시작 어드레스 신호를 입력 받아, 이에 응답하여 상기 컬럼 시작 신호및 페이지 독출을 활성화하기 위한 독출 인에이블 신호를 출력하는 순차적 독출 제어회로와; 상기 순차적 독출 제어회로로부터 출력된 독출 인에이블 신호와 소정 독출 종료 신호 그리고 페이지 독출을 활성화시키는 어드레스 래치 인에이블 신호를 입력받아, 이에 응답하여 상하위 버퍼 제어신호및 독출 동작 신호를 출력하는 독출클럭 제어신호 발생회로와; 상기 독출클럭 제어신호 발생회로로부터 출력되는 상하위 버퍼 제어신호및 독출 동작 제어신호를 입력받아, 이에 응답하여 상기 비트 라인의 프리챠지 동작과 데이터의 저장동작및 상기 입출력 버로의 데이터 전송동작을 제어하기 위한 제어 신호들및 상기 독출 종료 신호를 출력하는 독출클럭회로와; 상기 컬럼 어드레스 감지회로와 독출클럭 제어회로로부터 각각 출력된 독출 동작 제어신호와 컬럼 종료 신호를 입력받아, 이에 응답하여 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 메모리 셀 어레이로부터 이에 대응되는 페이지 버퍼로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 외부로 출력하는데 소요되는 시간이 짧을 경우 상기 시작 컬럼 어드레스의 다음 페이지에 대한 페이지 독출 동작이 완료될 때까지 메모리 장치 외부로의 데이터 출력을 일시 중단시키기 위해 제 1 레벨의 상태출력신호를 출력하거나, 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 상기 메모리 셀 어레이로부터 상기 페이지 버퍼로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 출력하는데 소요되는 시간이 길 경우 연속적인 독출 동작및 데이터 출력이 이루어지도록 제 2 레벨의 상태출력신호를 출력하는 상태출력 제어신호 발생회로를 포함한다.

이와같은 장치에 의해서, 연속적인 독출 동작시 입력되는 컬럼 어드레스의 제한을 없앰으로서 불필요한 컬럼 어드레스에 대한 독출 동작을 수행하지 않고 독출하고자 하는 컬럼 어드레스의 데이터를 독출할 수 있다.

이하 본 발명에 따름 참조도면 도 2 내지 도 9에 의거하여 상세히 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다.

본 발명의 신규한 불휘발성 반도체 메모리 장치에 있어서, 도 2를 참조하면, 로우 어드레스 카운터 회로(5)는 순차적인 독출 동작시, 도면에는 도시되지 않았지만, 어드레스 버퍼(address buffer)로부터의 로우 어드레스 신호와 클럭발생회로로부터의 카운트 엎신호 XCNTup에 응답하여 어드레스를 카운트엎 한다. 로우 프리디코더(6)는 상기 로우 어드레스 카운터 회로(5)의 출력에 응답하여 로우 디코더(7)를 제어하는 신호를 발생한다. 컬럼 어드레스 카운터(8)및 순차적 독출 제어회로(4)는 외부의 독출 인에이블 신호에 의해 순차적인 데이터를 출력한다. 그리고, 독출클럭회로(3)및 독출클럭 제어신호 발생회로(2)는 페이지 독출 동작을 수행하며, 데이터 입출력 버퍼(10)는 데이터를 출력한다. 컬럼 어드레스 감지회로(11)는 상기 컬럼 어드레스 카운터(6)의 출력신호를 감지하여 페이지 독출의 활성화를 위한 신호를 발생한다. 메모리 셀 어레이(1)는 행과 열의 매트릭스 형태로 배열되어 있고, 로우 디코더(7)및 페이지버퍼(12) 그리고 상기 메모리 셀 어레이(1)를 제어하며 컬럼선택회로(13)는 컬럼 선택을 위한 신호를 출력한다. 그리고, 상태출력 제어신호 발생회로(20)는 상기 독출 클럭 제어신호 발생회로(20)로부터 출력된 독출 동작 신호 Rop와 상기 컬럼 어드레스 감지회로(11)로부터 출력된 컬럼 종료 신호 Fsay를 입력 받아, 이에 응답하여 반도체 메모리 장치가 어떤 동작중임을 나타내는 상태출력신호 R/를 출력한다.

여기서, 상기 상태출력 제어신호 발생회로(20)는 상기 컬럼 어드레스 감지회로(11)와 독출클럭 제어회로(2)로부터 각각 출력된 독출 동작 제어신호 Rop와 컬럼 종료 신호 Fsay를 입력받는다. 그리고, 상기 두 입력 신호 Rop, Fsay에 응답하여 입력된 시작 컬럼 어드레스가 '00h - FFh' 사이에 존재하는 경우에는 연속적인 독출 동작및 데이터 출력이 이루어진다. 반면 상기 입력된 시작 컬럼 어드레스가 '100h - 1FFh' 사이에 존재하는 경우 상기 어드레스에 해당되는 데이터를 메모리 셀 어레이(1)로부터 이에 대응되는 페이지 버퍼(12)로 전송하게 된다. 이후, 자동적으로 카운트 엎된 다음 페이지에 해당되는 페이지의 데이터를 상기 메모리 셀 어레이(1)로부터 이에 대응되는 페이지 버퍼(12)로 독출하게되며 이와 동시에 상기 시작 컬럼 어드레스의 데이터를 외부로 출력한다. 이때, 상기 입력된 컬럼 어드레스에 따라 상기 시작 컬럼 어드레스의 페이지에 해당되는 데이터를 외부로 출력하는데 소요되는 시간에 비해 다음 컬럼 어드레스의 페이지에 해당되는 데이터를 페이지 버퍼(12)로 독출하는데 소요되는 시간이 길경우와 짧을 경우가 발생한다. 만약, 전자의 경우에는 다음 시작 컬럼 어드레스의 페이지에 대한 페이지 독출 동작이 완료될 때까지 메모리 장치 외부로의 데이터 출력을 일시 중단시키기 위해 제 1 레벨의 상태출력신호 R/를 출력한다. 그리고, 후자의 경우에는 연속적이며 순차적인 데이터의 출력이 이루어지도록 제 2 레벨의 상태출력신호 R/를 출력한다.

도 3은 본 발명에 따른 데이터의 독출동작을 수행하기 위한 개략적인 회로도이다. 도면중 상기 메모리 셀 어레이(1)는 두개의 상하위 서브 메인 셀 어레이(1A, 1B)로 구성되는데 본 발명에서는 512바이트를 한 페이지로 구성하였다. 그러나, 1024바이트를 한 페이지로 구성할 수도 있다는 것은 이 분야의 숙련된 자에게 있어 명백한 것이다. 상하위 페이지 버퍼(12A, 12B)는 상기 메모리 셀 어레이(1)내의 비트라인들 BL0 - BL511과 각각 접속되어 데이터를 판독하는 센스앰프기능과 판독한 데이터를 일시적으로 저장하는 기능을 갖는다. 그리고, 전류공급회로(14)는 상기 상하위 페이지 버퍼(12A, 12B)로 구성된 페이지 버퍼(12)의 일측에 접속되어 메모리 셀의 데이터를 판독할 때 상기 비트라인들 BL0 - BL511에 공급되는 전류의 양을 조절하는 기능을 하는 전류미러로 구비되어 있다. 상하위 입출력 패스부(15A, 15B)는 상기 페이지 버퍼(12)의 출력단자에 접속되어 데이터의 입출력시 외부의 제어신호들 SPB, 1oReadL,, 1oReadH,를 인가받아 데이터 패스를 결정한다. 컬럼선택회로(13)는 상기 비트라인들 BL0 -BL511을 선택하기 위해 상기 입출력 패스부(15A, 15B)의 출력단자와 접속된 컬럼 선택 트랜지스터들 T9로 구성되어 있다. 그리고, 데이터 입출력버퍼(10)는 상기 컬럼 패스 트랜지스터들 T9과 각각 접속되어 데이터 입출력단자들 I/O을 통하여 입력하는 외부 데이터를 씨모오스(CMOS) 레벨의 데이터로 변환하고 래치한다. 이후, 래치 인에이블 신호 또는 데이터 출력 인에이블 신호에 응답하여 상기 래치된 데이터를 데이터 버스및 데이터 입출력단자들 I/O에 제공하는 작용을 한다.

상기 하위 서브 메모리 셀 어레이(1A)는 256개의 낸드 셀 유닛으로 구성된다. 각 낸드 셀 유닛은 제 1 선택트랜지스터 ST1의 소오스와 제 2 선택트랜지스터 ST2의 드레인 사이에 채널들이 직렬로 접속된 16개의 메모리 셀들 M0 - M15로 구성되어 있다. 각 낸드 셀 유닛의 상기 제 1 선택트랜지스터 ST1의 드레인은 저항접속을 통하여 대응 비트라인 BL에 접속된다. 상기 각 낸드 셀 유닛의 상기 제 2 선택트랜지스터 ST2의 소오스는 공통 소오스 라인 CSL에 접속된다. 동일행들에 배열된 제 1 선택트랜지스터들 ST1의 제어게이트들, 메모리 셀들 M0 - M15의 제어게이트들및 제 2 선택트랜지스터들 ST2의 제어게이트들은 제 1 선택라인 SSL, 워드라인들 WL0 - WL15및 제 2 선택라인 GSL과 각각 접속된다. 상기 하위 서브 메모리 셀 어레이(1A)에는 제 1 선택라인들 SSL, 제 2 선택라인들 GSL, 워드라인들 WL0 - WL15은 각각 도 2에 도시된 로우 디코더(7)와 접속된다. 상기 비트라인들 BL0 - BL511과 접속되는 상기 페이지 버퍼(12)는 도면중 비트라인 BL상의 고전압 전송을 방지하기 위한 D형 트랜지스터 T1의 게이트로 비트라인 제어신호 BLct1가 인가된다. 상기 트랜지스터 T1의 소오스는 독출동작중 상기 비트라인 BL상의 프리챠지 레벨을 설정하기 위한 N형 트랜지스터 T2의 드레인과 접속되고 상기 트랜지스터 T2의 게이트로 전원전압 Vcc가 인가된다.

상기 N형 트랜지스터 T2는 상기 트랜지스터 T1의 일단자와 노드 N1 사이에 소오스-드레인 채널이 연결되며, P형 트랜지스터 T3는 전원 전압과 데이터 감지라인 S0 사이에 소오스-드레인 채널이 연결되며, 전류공급회로(14)의 출력단에 게이트가 연결되어 있다. 그리고, N형 트랜지스터들 T4, T5은 각각 초기화 제어신호 1oDCB및 하위분리 제어신호 1oSBLL에 게이트가 연결되며 상기 노드 N1과 접지 전원 Vss 및 상기 노드 N1과 노드 N2 사이에 각각 소오스-드레인 채널이 연결되어 있다. 상기 노드 N2와 노드 N3 사이에 래치로 구성된 인버터들 G1, G2, G3이 구성되어 있다. 그리고, 상기 데이터 감지라인 S0과 하위버퍼 래치신호 1oLatchL에 각각 게이트가 연결된 N형 트랜지스터들 T6, T7은 상기 노드 N3과 상기 접지 전압 Vss 사이에 직렬로 소오스-드레인 채널이 연결되어 있다. N형 트랜지스터 T5의 게이트는 하위 분리 제어신호 1oSBLL에 응답하여 노오드들 N1, N3 사이를 분리하는 작용을 한다. N형 트랜지스터들 T4, T5은 상기 제어신호들 1oDCB, 1oSBLL에 응답하여 노오드 N3를 하이 레벨로 초기화하는 작용을 한다.

상기 전류미러형의 전류 공급회로(14)는 상기 P형 트랜지스터 T3와 접속되고 상기 비트라인 BL및 상기 데이터 감지라인 S0을 프리챠지하는 프리챠지 전류와 상기 비트라인들과 접속된 메모리 트랜지스터에 저장된 데이터를 감지하기 위한 감지 전류를 제공하는 작용을 한다. 상기 전류공급회로(14)는 전원공급전압 Vcc와 접지전압 Vss 사이에 P형 트랜지스터 T10의 소오스 드레인 통로와 병렬 접속된 P형 트랜지스터들 T11와 T12의 소오스 드레인 통로와 N형 트랜지스터들 T13, T14의 드레인 소오스 통로들이 직렬로 접속되어 있다. P형 트랜지스터들 T3, T12의 게이트들은 라인 Z0을 통하여 접속되어 있고 라인 Z0과 접지전원 Vss 사이에는 N형 트랜지스터 T15의 드레인 소오스통로가 접속되어 있다. N형 트랜지스터 T15와 P형 트랜지스터 T10의 게이트들은 프리챠지 제어신호 1oPRE와 접속된다. P형 트랜지스터 T12의 게이트와 드레인은 공통으로 접속되며 N형 트랜지스터 T13의 게이트는 기준전압 Vref이 접속된다. N형 트랜지스터 T14의 게이트는 센스앰프 활성화신호 1oSAE가 인가된다. 상기 트랜지스터 T14는 프리챠지 제어신호 1oPRE에 응답하여 라인 Z0를 접지전압 Vss로 풀다운시키고 이에 의해 P형 트랜지스터 T3는 온상태에 있기 때문에 비트라인 BL은 신속하게 프리챠지된다.

그후 라인 Z0는 센스앰프 활성화 신호 1oSAE에 응답하여 미리 예정된 전압 레벨로 되고 이에 의해 상기 P형 트린지스터 T3는 작게 온 상태로 되고 미소전류 Isense를 데이터 감지라인 S0상에 공급한다. 인버터들 G1, G2로 구성된 데이터 래치회로 G3에 저장된 데이터는 독출 제어신호 1oReadL에 응답하는 트라이스테이트 인버터 G4를 통하여 상기 컬럼선택회로(13)내의 컬럼 선택 트랜지스터 T9의 드레인으로 인가된다. 상기 트라이스테이트 인버터 G4의 입출력단자 사이에 N형 트랜지스터의 드레인 소오스통로가 직렬로 접속되고 이의 게이트는 제어신호 SPB와 접속된다. 도면의 설명중 상기 하나의 비트라인 BL0에 접속된 페이지 버퍼(12)와, 입출력 패스부(15)와, 컬럼선택회로(13)가 설명되었는데 나머지 비트라인들 BL1 - BL511도 동일한 회로로 구성된다. 그리고, 상기 상위 페이지버퍼(12B)와 상위 입출력 패스부(15B)는 상위 분리제어신호 1oSBLH에 응답하는 N형 트랜지스터 T5와, 상위버퍼래치신호 1oLatchH에 응답하는 N형 트랜지스터 T7와, 상위독출제어신호 1oReadH에 응답하는 트라이스테이트 인버터 G4를 가짐을 특징으로 한다.

도 4는 도 3에 도시된 트라이스테이트 인버터의 상세회로도이다. 상기 트라이스테이트 인버터 G4는 P형 트랜지스터들 T16, 17과 N형 트랜지스터들 T18, T19로 구성되며, 상기 P형 트랜지스터 T17의 게이트와 상기 N형 트랜지스터 T18의 게이트를 통하여 상보 독출 제어신호와 독출 제어 신호 1oRead가 각각 접속된다. 본 발명에 따른 독출 클럭 제어신호 발생회로(2), 독출 클럭회로(3) 그리고 순차적 독출제어회로(4)에 관한 상세 회로도는 도 5 내지 도 7에 도시된 바와같다. 상기 독출 클럭 제어신호 발생회로(2)는 페이지 동작중임을 나타내는 독출동작 제어신호 발생회로(16)와, 페이지 독출의 종료를 나타내는 독출종료신호 발생회로(17)와, 상기 접속된 페이지 버퍼(12)를 제어하기 위한 신호들을 발생하는 버퍼제어신호 발생회로(18)로 구성된다. 그리고, 상기 독출클럭회로(3)는 제어신호 발생회로(40)와 감지및 래치제어 신호 발생회로(41)와 독출제어신호 발생회로(42)로 구성되어 있다. 상기 순차적 독출제어회로(4)는 카운트엎및 페이지 독출신호 발생회로(99)와 컬럼 어드레스 리셋신호 발생회로(100)로 구성되어 있다. 도 8은 본 발명에 따른 불휘발성 반도체 메모리 장치의 외부 신호 타이밍도이며, 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 동작 타이밍도이다.

이하 본 발명에 따른 참조도면 도 2 내지 도 9에 의거하여 동작을 설명한다.

도 8에 도시된 바와같이, 시작 컬럼 어드레스(start column address)가 '00h - FFh'로부터 입력될 경우 종래와 동일하게 동작하지만, 상기 시작 컬럼 어드레스가 '100h - 1FFh'로부터 입력될 경우 다음과 같이 나눠져 동작하게 된다. 먼저, 시작 컬럼 어드레스를 n번째 어드레스라 하면 상기 n번째 어드레스에 해당하는 데이터를 도 3에 도시된 메모리 셀 어레이(2)로부터 독출하여 이에 대응되는 페이지 버퍼(12)로 전달하게 된다. 그리고, 상기 페이지 버퍼(12)에 전달된 데이터를 출력하는 동안 자동적으로 어드레스가 (n + 1)번째 어드레스로 카운트엎되어 이에 해당되는 데이터를 대응되는 페이지 버퍼(12)에 전달하게 된다. 만약, 상기 n번째 데이터를 출력한 후에도 (n + 1)번째 어드레스에 해당되는 데이터를 페이지 버퍼(12)로 전달하지 못했을 경우 상기 (n + 1)번째 데이터를 출력할 수 없게 된다. 이 때문에 종래에는 입력되는 시작 컬럼 어드레스를 '00h - FFh'로 제한하였지만 본 발명에서는 도 2에 도시된 상태출력 제어신호 발생회로(20)를 통해 n번째 데이터를 출력할 시간에 비해 (n + 1)번째 데이터를 페이지 버퍼(12)로 전달하기 위한 시간이 길경우 로우 레벨의 상태출력신호 R/를 출력하여 상기 (n + 1)번째 데이터가 완전히 전달될때까지 외부로의 데이터 출력을 일시 중단한다. 반면에 n번째 데이터를 출력할 시간에 비해 (n + 1)번째 데이터를 페이지 버퍼(12)로 전달하기 위한 시간이 짧을 경우, 상기 상태출력 제어신호 발생회로(20)를 통해 하이 레벨의 상태출력신호(R/)를 출력하여 순차적이고 연속적으로 데이터를 출력할 수 있다.

도 9에 도시된 동작 타이밍도에 의거하여 본 발명에 따른 실시예를 상세히 설명한다.

먼저 시간 M0 - M1 사이의 기간은 독출동작을 위한 명령을 입력하기 위한 기간이며, 반도체 메모리 장치의 내부에 존재하는 명령 레지스터로부터의 독출동작 모드임을 나타내는 상기 플래그 신호 SGSR가 로우 레벨에서 하이 레벨로 천이한다. 이어서, 시간 M1과 M2 사이의 기간은 컬럼 어드레스와 로우 어드레스를 입력하는 구간이다. 마지막 어드레스가 입력되면 메모리 셀에 대한 페이지 독출동작의 활성화 신호인 어드레스 래치 인에이블 신호가 하이 레벨에서 로우 레벨로 짧은 기간동안 토글링되며, 이에 의해 페이지 독출동작중임을 나타내는 독출동작신호 Rop가 로우 레벨에서 하이 레벨로 천이하게 된다. 이때 입력된 컬럼 어드레스가 100h - 1FFh이면 이를 나타내는 신호 Srdh가 로우 레벨에서 하이 레벨로 천이한다. 페이지 독출 동작중임을 나타내는 신호 Rop가 로우 레벨에서 하이 레벨로 천이되면 반도체 메모리 장치가 어떤 동작중임을 나타내는 상태 출력 신호 R/가 하이 레벨에서 로우 레벨로 천이된다.

따라서, 도 3에 도시된 비트라인들 BL0 - BL511을 D형 트랜지스터 T1의 차단전압레벨 이하로 유지시키는 비트라인 제어신호 BLctl가 하이 레벨에서 로우 레벨로 천이된다. 상기 비트라인들 BL0 - BL511을 방전및 도 3에 도시된 페이지 버퍼(12)를 설정하는 클럭신호들 1oSBLL, 1oSBLH, 1oDCB이 로우 레벨에서 하이 레벨로 일정기간동안 활성화된다. 이에 따라, 도 3의 N형 트랜지스터 T4, T5를 통해 모든 상기 비트라인들 BL0 - BL511이 그라운드 레벨로 방전되고, 상기 각 비트라인들 BL0 - BL511에 연결된 페이지 버퍼(12)가 모두 설정된다. 이때, 페이지 독출동작시 한 페이지를 구성하는 페이지 버퍼(12)중 상기 하위 메모리 셀 어레이(12A)를 선택하기 위한 어드레스에 의해 선택되는 비트라인들 BL0 - BL255에 접속된 하위페이지 버퍼(12A)와 상기 상위 메모리 셀 어레이(1B)를 선택하기 위한 어드레스에 의해 선택되는 비트라인들 BL256 - BL511에 접속된 상위페이지 버퍼(12B)의 활성화를 제어하는 상위버퍼 제어신호와 하위버퍼 제어신호는 모두 하이 레벨 상태로 유지된다. 상기 비트라인들의 방전및 상하위 페이지 버퍼들(12A, 12B)중 하나에 대한 설정이 종료되면, 프리챠지 제어신호 1oPRE및 센스앰프 활성화 신호 1oSAE가 로우 레벨에서 하이 레벨로 천이된다.

이로 인해, 상기 비트라인들 BL0 - BL511에 연결된 P형 트랜지스터 T3의 게이트에 인가되는 전압이 로우 레벨로 되어 다량의 전류가 상기 비트라인들 BL0 - BL511에 각각 인가된다. 따라서, 상기 비트라인들 BL0 - BL511은 D형 트랜지스터 T1의 차단전압레벨로 프리챠지되고, 데이터 감지라인들 S0 - S511은 전원전압레벨로 된다. 상기한 바와같이, 상기 비트라인들 BL0 - BL511의 프리챠지가 충분하게 수행된 후, 도 9에 도시된 바와같이, 비트라인 프리챠지신호 1oPRE가 하이 레벨에서 로우 레벨로 천이되어 비활성화상태가 된다. 이에 의해 상기 모든 비트라인들 BL0 - BL511에 연결된 P형 트랜지스터 T3의 게이트전압이 로우 레벨에서 일정한 전압레벨로 상승하게되어 미소전류 Isense만을 상기 비트라인들 BL0 - BL511에 공급하게 된다. 이때, 도 3에 도시된 전류공급회로(14)내의 N형 트랜지스터 T13의 게이트로 인가되는 기준전압 Vref은 항상 일정한 레벨로 유지된다. 이로서, 상기 차단전압레벨로 프리챠지된 비트라인들 BL0 - BL511은 상기 비트라인들 BL0 - BL511에 각각 연결되고 도 2에 도시된 로우 디코더(7)에 의해 선택된 메모리 셀의 데이터에 따라 상기 선택된 메모리 셀에 의해 그라운드 레벨로 빠져나가는 전류가 비트라인들 BL0 - BL511에 유입된 미소전류 Isense보다 클경우에는 그라운드 레벨로 되고, 작을 경우에는 차단전압레벨로 되어 각 데이터 감지라인 Si(i = 0 - 511)이 선택된 메모리 셀의 데이터에 따라 전원전압 또는 그라운드 레벨이 된다.

상기 선택된 메모리 셀의 데이터에 따라 각 데이터 감지라인 Si의 전압레벨이 결정되어지면, 판독된 데이터를 페이지 버퍼(12)로 저장시키는 하위및 상위버퍼 래치신호 1oLatchL, 1oLatchH가 로우 레벨에서 하이 레벨로 활성화된다. 그러면, 상기 선택된 메모리 셀의 데이터에 의해 상기 데이터 감지라인 SOi이 전원전압 레벨(오프 셀의 독출일 경우)인 페이지 버퍼(12)는 상기 N형 트랜지스터들 T6, T7이 모두 턴-온되어 있기 때문에 상기 페이지 버퍼(12)의 상태가 반전된다. 한편, 상기 데이터 감지라인 SOi이 그라운드 레벨(온 셀일 경우)인 상기 페이지 버퍼들(12)은, 상기 N형 트랜지스터 T7는 턴-온되었지만, 상기 엔모스 트랜지스터 T6가 턴-오프되어 있기 때문에 상기 페이지 버퍼(12)의 상태를 그대로 유지하게 된다. 이와같은 방법으로 판독된 메모리 셀의 데이터가 상기 페이지 버퍼(12)에 저장되면, 판독된 데이터를 페이지 버퍼(12)로 저장하기 위한 상기 하위및 상위버퍼 래치신호 1oLatchL, 1oLatchH와 센스앰프 활성화 신호 1oSAE가 하이 레벨에서 로우 레벨로 천이되어 비활성화된다.

상기 센스앰프 활성화 신호 1oSAE가 하이 레벨에서 로우 레벨로 천이함에 따라 상기 트라이스테이트 인버터 G4를 활성화시키기 위한 상하위 독출 제어신호들 1oReadL,, 1oReadH,을 활성화시키는 구동신호 1oRcyen가 로우 레벨에서 일정기간 하이 레벨로 활성화된다. 이에 의해, 상기 상하위 독출 제어신호들 1oReadL,, 1oReadH,이 활성화되어, 외부의 출력신호에 의한 페이지버퍼(12)의 데이터 출력이 가능하게 되며 메모리 셀에 대한 페이지 독출 동작이 1회 이상 수행되었음을 나타내는 카운트신호 Gsrst가 로우 레벨에서 하이 레벨로 천이한다. 페이지 독출시 상위 컬럼 어드레스 신호에 의해 선택되는 비트라인에 연결된 페이지버퍼(12)의 활성화를 제어하는 상위버퍼 제어신호가 하이 레벨에서 로우 레벨로 천이된다. 그리고, 페이지 독출 동작의 종료를 나타내는 독출종료신호 1oSfin가 로우 레벨에서 하이 레벨로 짧은 기간동안 활성화된다. 페이지 독출 동작의 종료신호 1oSfin가 토글되면 페이지 독출 동작중임을 나타내는 독출동작신호 Rop가 하이 레벨에서 로우 레벨로 천이되며, 비트라인 레벨을 디플리숀 트랜지스터 T1의 차단전압레벨 이하로 유지시키기 위한 신호 BLctl이 로우 레벨에서 하이 레벨로 천이된다.

반도체 메모리 장치가 어떤 동작중임을 나타내는 상태출력신호 R/가 로우 레벨에서 하이 레벨로 천이되어 외부의 출력 신호에 의한 데이터 출력이 가능해졌음을 표시한다. 또한 페이지 독출동작중임을 나타내는 독출동작신호 Rop가 하이 레벨에서 로우 레벨로 천이되면 쇼트펄스신호 Ropdis가 발생한다. 이에 의해, 시작 컬럼 어드레스가 100h - 1FFh임을 나타내는 신호 Srdh가 하이 레벨에서 로우 레벨로 천이된다. 한편, 로우 어드레스를 증가시키는 신호 XCNTup이 로우 레벨에서 일정기간동안 하이 레벨로 1회 토글되어 로우 어드레스를 증가시켜 다음 페이지(n + 1)(여기서, n은 양의 정수)가 선택되도록 한다. 이후, 페이지 독출의 또다른 활성화 신호 1oRen이 로우 레벨에서 하이 레벨로 토글되어 페이지 독출동작임을 나타내는 신호 Rop가 로우 레벨에서 하이 레벨로 다시 천이되며, (n + 1)번째 페이지에 대한 페이지 독출 동작을 수행한다. 상기 (n + 1)번째 페이지에 대한 페이지 독출 동작을 수행시 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 페이지 버퍼(1/2)의 활성화를 제어하는 신호가 로우 레벨이기 때문에 상위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 페이지 버퍼(1/2 페이지)는 (n + 1)번째 페이지에 대한 페이지 독출 동작에 의해 전혀 영향을 받지 않는다. 그리고, 하위 컬럼 어드레스에 의해 선택되는 비트라인에 연결된 페이지 버퍼(나머지 1/2 페이지)에만 판독된 (n + 1)번째 페이지의 데이터가 저장된다. 상기 상위및 하위 컬럼 어드레스에 의해 독출된 데이터의 저장 동작은 '반도체 메모리의 독출 방법및 장치, 출원번호 P95-32483'에 기재되어 있는 동작 설명과 동일하기 때문에 여기서는 생략한다.

이때, 반도체 메모리 장치가 어떤 동작중임을 나타내는 상태출력신호 R/는 하이 레벨로 유지된다. 한편, (n + 1)번째 페이지에 대한 페이지 독출동작이 수행되는 것과 동시에 반도체 메모리 장치가 어떤 동작중임을 나타내는 상태출력신호 R/가 하이 레벨로 유지되어 외부의 데이터 출력 신호에 의한 데이터 출력이 가능해졌음이 표시된다. 이에 따라, 외부의 데이터 출력 신호의 토글에 의해 컬럼 어드레스는 하나씩 증가되면서 연속적이며 순차적인 데이터의 출력이 가능하게된다. 그러나, 임의로 선택된 시작 컬럼 어드레스가 '100h - 1FFh' 사이에 존재할 경우 본 발명에 따라 다음과 같이 동작하게 된다. 임의로 선택된 시작 컬럼 어드레스의 데이터를 시작으로 연속적이며 순차적인 데이터의 출력이 수행되어 n번째 페이지의 마지막 데이터가 출력되기 전까지의 시간을 n번째 출력시간이라 하고, (n + 1)번째 페이지에 대한 페이지 독출 동작시의 시간을 (n + 1)번째 독출시간이라 하자. 만약, n번째 출력 시간이 (n + 1)번째 독출 시간에 비해 짧을 경우, 도 2에 도시된 상태출력 제어신호 발생회로(20)로부터 제 1 레벨의 상태출력신호 R/가 출력된다. 이로 인해, 상기 제 1 레벨의 상태출력신호 R/에 의해 외부의 데이터 출력 신호에 의한 데이터 출력이 불가능함을 표시하여 (n + 1)번째 페이지에 대한 페이지 독출 동작이 완료될 때까지 메모리 장치의 외부로의 데이터 출력을 일시 중단한다. 반면 (n + 1)번째 독출시간이 n번째 출력시간에 비해 충분히 길경우, 임의로 선택된 상위 컬럼(시작 컬럼)의 어드레스가 연속적이며 순차적인 데이터의 출력이 중단없이 수행된다. 이러한 동작에 의해 입력되는 시작 컬럼 어드레스의 제한을 제거할 수 있고 또한 독출 동작의 성능을 향상시킬 수 있다.

상술한 바와같이, 연속적인 데이터 독출 동작 모드에서 다음 페이지에 대한 페이지 독출 동작시 상태출력 제어신호 발생회로를 통해 상태출력신호를 입력된 시작 컬럼 어드레스에 따라 제어함으로서 연속적인 데이터 독출 동작시 발생한 컬럼 어드레스의 입력 제한을 제거할 수 있다. 이로서, 입력 어드레스의 제한 요인에 따른 불필요한 컬럼 어드레스에 대한 데이터 출력을 방지할 수 있기 때문에 연속적인 데이터 독출 동작시 독출 성능을 향상시킬 수 있다. 또한, 연속적인 데이터 독출 동작이 특별한 명령 세팅에 의해 수행되지 않고 독출 명령 세팅에 의해 수행될 수 있도록하여 반도체 메모리 장치를 제어하는 시스템의 오버헤드를 감소시켜 전체적인 메모리 장치의 성능을 향상시킬 수 있다.

Claims (1)

1. 다수의 워드라인들(BL0 - BL511)과 상기 다수의 워드 라인들(BL0 - BL511)에 각각 접속된 다수의 메모리 셀들(M0 - M16)에 저장된 데이터를 상기 메모리 셀들(M0 - M16)과 접속된 다수의 비트라인들(BL0 - BL511)을 통하여 일시에 독출하기 위한 불휘발성 반도체 메모리 장치에 있어서,

   상기 다수의 비트라인들(BL0 - BL511)중 미리 예정된 수의 제 1 그룹의 비트라인들(BL0 - BL255)과 나머지의 제 2 그룹의 비트라인들(BL256 - BL511)과 각각 접속되고 상기 제 1및 제 2 그룹의 비트라인들(BL0 - BL255, BL256 - BL511)상의 독출 데이터를 저장하기 위한 제 1및 제 2 그룹 페이지 버퍼(12A, 12B)와;

   데이터 독출 기간중 외부로부터 인가되는 독출 인에이블 신호()와 소정의 컬럼 어드레스 신호들(1oFsay)을 입력 받아, 이에 응답하여 상기 컬럼 어드레스 신호들(1oFsay)을 카운트엎하는 컬럼 어드레스 카운터(8)와;

   상기 컬럼 어드레스 카운터(8)로부터의 카운트엎된 컬럼 어드레스 신호들(1oFsay)을 감지하여 다음 페이지 독출의 활성화를 위한 컬럼 어드레스 감지신호(Hsay)와 컬럼 종료 신호(Fsay)를 출력하는 컬럼 어드레스 감지회로(11)와;

   상기 컬럼 어드레스 카운터(11)로부터 카운트엎되는 컬럼 어드레스 신호들(1oFsay)을 입력받아, 이에 응답하여 상기 제 1및 제 2 그룹 페이지 버퍼(12A, 12B)에 저장된 데이터를 데이터 입출력 버퍼(10)로 전송하기 위한 소정 신호들을 출력하는 컬럼 디코더(9)와;

   상기 컬럼 어드레스 감지회로(11)로부터 출력된 컬럼 어드레스 감지신호(Hsay)및 컬럼 종료 신호(Fsay)와 외부로부터 인가되는 n번째 시작 어드레스 신호(Srdh)를 입력 받아, 이에 응답하여 상기 컬럼 시작 신호(1oFsay)및 페이지 독출을 활성화하기 위한 독출 인에이블 신호(1oRen)를 출력하는 순차적 독출 제어회로(4)와;

   상기 순차적 독출 제어회로(4)로부터 출력된 독출 인에이블 신호(1oRen)와 소정 독출 종료 신호(1oSfin) 그리고 페이지 독출을 활성화시키는 어드레스 래치 인에이블 신호()를 입력받아, 이에 응답하여 상하위 버퍼 제어신호(,)및 독출 동작 신호(Rop)를 출력하는 독출클럭 제어신호 발생회로(2)와;

   상기 독출클럭 제어신호 발생회로(2)로부터 출력되는 상하위 버퍼 제어신호(,)및 독출 동작 제어신호(Rop)를 입력받아, 이에 응답하여 상기 비트 라인의 프리챠지 동작과 데이터의 저장동작및 상기 입출력 버퍼(10)로의 데이터 전송동작을 제어하기 위한 제어 신호들및 상기 독출 종료 신호(1oSfin)를 출력하는 독출클럭회로(3)와;

   상기 컬럼 어드레스 감지회로(11)와 독출클럭 제어회로(2)로부터 각각 출력된 독출 동작 제어신호(Rop)와 컬럼 종료 신호(Fsay)를 입력받아, 이에 응답하여 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 메모리 셀 어레이(1)로부터 이에 대응되는 페이지 버퍼(12)로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 외부로 출력하는데 소요되는 시간이 짧을 경우 상기 시작 컬럼 어드레스의 다음 페이지에 대한 페이지 독출 동작이 완료될 때까지 메모리 장치 외부로의 데이터 출력을 일시 중단시키기 위해 제 1 레벨의 상태출력신호(R/)를 출력하거나, 상기 시작 컬럼 어드레스의 다음 페이지에 해당되는 데이터를 상기 메모리 셀 어레이(1)로부터 상기 페이지 버퍼(12)로 독출하는데 소요되는 시간에 비해 상기 시작 컬럼 어드레스에 해당되는 페이지의 데이터를 출력하는데 소요되는 시간이 길 경우 연속적인 독출 동작및 데이터 출력이 이루어지도록 제 2 레벨의 상태출력신호(R/)를 출력하는 상태출력 제어신호 발생회로(20)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.