KR100496796B1

KR100496796B1 - 반도체메모리장치의어드레스카운팅제어회로

Info

Publication number: KR100496796B1
Application number: KR1019970077277A
Authority: KR
Inventors: 최기환; 손종창
Original assignee: 삼성전자주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2005-09-15
Also published as: KR19990057228A

Abstract

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 불 휘발성 반도체 메모리 장치의 어드레스 카운팅 제어 방법에 관한 것으로서, 복수 개의 대칭 섹터들과, 상기 섹터들과 구별되는 비대칭 섹터들로 나누어지는 메모리 셀 어레이를 포함하며, 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치에 있어서, 상기 비대칭 섹터들을 선택하기 위한 칼럼 어드레스 카운터와; 상기 카운터의 시작을 제어하기 위한 제 1 제어 회로와; 상기 카운터의 종료를 제어하기 위한 제 2 제어 회로를 포함한다.

Description

반도체 메모리 장치의 어드레스 카운팅 제어 회로{address counting control circuit of semiconductor memory device}

본 발명은 어드레스 카운터 제어 방법에 관한 것으로서, 더 구체적으로 순차적으로 프로그램, 프로그램 검증, 소거 검증 동작이 어드레스 카운터의 동작에 의해 순차적으로 진행하기 위한 어드레스 카운터 제어 방법에 관한 것이다.

일반적으로 노어형 플래쉬 메모리 장치(NOR type flash memory device)는 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치들과 비교할 때, 프로그램 및 읽기 동작에 있어서 속도가 월등히 빠르기 때문에 빠른 속도를 요구하는 사용자들로부터 많은 호응을 받고 있다. 도 1a는 일반적인 노어형 플래쉬 메모리 셀의 유니트의 구조가 도시되어 있다.

노어형 플래쉬 메모리 셀 유닛(unit)은 P형 기판위에 N형 소오스(source) 영역이 형성되어 있고, 소오스 영역으로부터 P타입 채널 영역을 사이에 두고, N타입 드레인(drain) 영역이 형성되어 있다. 상기의 P 타입 채널 영역 위에는 100Å 이하의 얇은 절연막에 의해 절연된 플로팅 게이트가 형성되어 있고, 상기의 플로팅 게이트 위에는 또 다른 절연막에 의해 절연된 콘트를 게이트 전극이 형성되어 있다. 도 1b는 플래쉬 메모리 셀의 문턱 전압 분포를 보여주는 도면으로 프로그램 셀은 6V~7V의 문턱 전압을 갖고, 소거셀은 1V~3V의 문턱 전압 분포를 갖는다.

노어형 반도체 메모리 장치에서는 소거와 프로그램 능력을 완만하게(flexible) 제어하기 위해 메모리 셀 어레이의 구조는 대칭적인 섹터들(Symmetric Sectors)와 비대칭적인 섹터들(Asymmetric Sectors)로 구성되어 있다. 상기 비대칭 섹터들은 하나의 대칭 섹터를 여러 섹터로 분리시켜 놓은 구조를 갖고 있기 때문에 각 비대칭 섹터들을 선택하기 위해서는 별도의 어드레스를 구비하지 않고도 로우 어드레스나 칼럼 어드레스의 상위 어드레스들을 코딩하여 비대칭 섹터들을 선택할 수 있다. 그러므로 각각의 비대칭 섹터들을 선택하기 위해서는 로우 어드레스나 칼럼 어드레스 카운터의 초기 어드레스와 말기 어드레스신호가 상호 다르기 때문에 카운터의 어드레스를 셋팅하기 위한 회로와 어드레스를 종료하기 위한 회로가 필요하게 되는 문제점이 발생하게 된다. 만일 비대칭 섹터를 선택하기 위해서 각각의 섹터만큼의 어드레스 카운터를 구비하게 되면 회로적으로 과부하를 초래하게 된다. 또한 대칭 섹터들과 비대칭 섹터들의 어드레스 카운팅 시점과 종료 시점을 동일하게 가져가면 각각의 동작 모드를 제어하는데 많은 어려움이 뒤따르게 된다.

따라서, 본 발명의 목적은 비대칭 섹터들을 위한 어드레스를 순차적으로 카운팅 할 수 있도록 어드레스 카운팅 제어 회로를 제공하기 위함이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 어드레스 카운팅 제어 회로는 복수 개의 대칭 섹터들과, 상기 섹터들과 구별되는 비대칭 섹터들로 나누어지는 메모리 셀 어레이를 포함하며, 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치에 있어서, 상기 비대칭 섹터들을 선택하기 위한 칼럼 어드레스 카운터와; 상기 카운터의 시작을 제어하기 위한 제 1 수단과; 상기 카운터의 종료를 제어하기 위한 제 2 수단을 포함한다.

바람직한 실시예에 있어서, 상기 각 비대칭 섹터들을 선택하기 위한 칼럼 어드레스 카운터는 외부로부터 인가되는 카운팅 신호에 응답하여 어드레스 카운터 펄스 신호를 발생한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 2내지 도 7에 의거하여 설명하면 다음과 같다.

도 2는 메모리 셀 어레이의 구성을 보여주는 블록도이다.

도 2를 참조하면, 메인 메모리 셀 어레이 구조는 15개의 노멀 섹터와 파라미터 섹터로 구성되어 있으며, 하나의 노멀 섹터들의 셀수는 64KB로 구성되어 있으며, 1024개의 워드 라인과 512개의 비트 라인으로 구성되어 있다. 파라미터 섹터는 4개(11,12,13,14)로 구성되며, 이중 Sector15(11)의 Cell 수는 32KB, Sector16(12)의 셀수는 8KB, Sector17(13)의 셀수는 8KB, Sector18(14)의 셀수는 16KB이다. 이는 다음과 같은 표에 잘 나타나 있다.

이하 소거 동작의 예를 들어 설명하면, 섹터의 셀이 온셀이라면 소거 동작시 오버 소거되는 것을 막기 위하여 프로그램 보다는 낮게 프리 프로그램 메카니즘을 수행한 다음 이에 대한 소거 검증을 실행한다. 그런 다음 셀들에 대해 소거 동작을 실행하여 모든 셀들이 소거 될 때까지 루프 카운터가 카운트 업된다. 그리고 오버 소거된 셀들을 정정하기 위해서는 포스트 프로그램이라는 메카니즘을 사용하여 소거 검증을 수행한다. 이는 프로그램, 프로그램 검증을 거친후에 소거된 셀들에 대한 검증이 순차적으로 이루어진다. 그러므로 어드레스 카운터에 의해 어드레스에 해당되는 워드 라인이나 비트 라인에 순차적으로 전압이 인가되어 동작이 진행된다. 따라서, 로우 어드레스 카운터, 칼럼 어드레스 카운터, 그리고 섹터 어드레스 카운터가 존재하며, 로우 어드레스는 노멀 섹터와 파라미터 섹터가 동일하기 때문에 어드레스 카운팅 시점과 종료 시점이 동일하므로 별도의 카운터 셋팅 시점이 존재하지 않아도 된다.

도 2를 참조하면, A12-A18의 섹터 어드레스가 인가되고, 노멀 섹터 A15-A18들과, 파라미터 섹터들은 A15-18까지는 1111로 어드레스를 코딩한다. 상기 파라미터 섹터를 선택하기 위해 섹터 어드레스 카운터를 모두 ″ H″ 로 설정하여 어드레스를 1111로 만든다. 유니트 섹터 어드레스 카운터는 칼럼 어드레스 카운터와 동일한 구조를 갖고 있으며, 칼럼 어드레스를 섹터 어드레스의 일부분으로 사용하는 경우에 칼럼 어드레스 카운트 업하여 마지막 칼럼 어드레스에 도달하면 로우 어드레스 카운터를 계속 카운트 업하여 동작을 진행시킨다. 그러므로 메인 칼럼 어드레스 A10∼A14중 A12∼A14가 비대칭 섹터를 선택하는데 사용된다.

도 3은 유니트 칼럼 어드레스 버퍼의 구성을 보여주는 회로도이다.

도 3을 참조하면, 카운터(2A)와 스트로브 신호(nACsrb, ACsrb)는 프리 프로그램 진행시 프로그램 동작이 패스되면 스트로브 신호(nACsrb, ACsrb)가 토글하여 카운팅 동작이 일어나고, 이에 해당되는 셀들을 프로그램하여 페일 발생시 루프 카운터가 동작하여 프로그램이 될 때까지 프로그램을 지속적으로 진행시킨다. 이때 스트로브 신호(nACsrb, ACsrb)는 페일이 발생한 어드레스에 해당되는 셀들을 계속 진행시키기 위해서 ″ L″ 을 유지한다. 상기 프로그램 횟수가 최대 루프에 도달할 때까지 셀들이 프로그램 되지 않았으면 스트로브 신호를 토글하여 다음 어드레스에 해당되는 셀들이 프로그램될 수 있도록 어드레스 카운터가 동작하게 된다. 칼럼 어드레스 버퍼는 카운터(2A), 펄스 발생 회로(2B), 그리고 어드레스 검출 회로(2C)를 포함하고 있으며, 상기 카운터는 2 비트의 카운터로서 PMOS트랜지스터에 의해 초기값이 ″ L″ 로 설정된다. 도 7의 제 1 구간(1)에서 nRSTac는 카운터를 셋팅하기 위하여 ″ L″ 에서 ″ H″ 로 천이하게 된다. 이때, NMOS 트랜지스터는 어드레스 카운팅이 일어나지 않도록 어드레스를 강제로 ″ H″ 로 유지시킨다. 익스클루시브 노어 게이트는 전단의 카운팅된 펄스와 다음의 어드레스 카운팅 펄스를 비교하여 동일한 값이면 ″ H″ 를 출력하고, 반대로 서로 다르면 ″ L″ 를 출력한다.

도 7은 어드레스 카운터의 동작 타이밍도이다.

이하 상기 어드레스 카운터의 동작을 도 2 및 도 7을 의거하여 설명하면 다음과 같다.

A10 어드레스는 초기에 nRSTac가 ″ L″ 로 설정되어 있기 때문에 제 1 노드(N1)는 ″ L″ 를 유지하게 되며, 그리고 nACsrb도 ″ L″ 이므로 PMOS 트랜지스터가 턴온되어 제 2 노드(N2) ″ H″ 로, Ai는 L가 된다. 이는 익스클루시브 노어 게이트로 인가되어 제 2 구간(2)에서의 두 입력(ACi1_1, ACi_1)을 조합한 ″ L″ 를 출력하며, 이때, nACsrb는 ″ L″ 이므로 PMOS 트랜지스터가 턴온되어 제 1 노드는 ″ L″ 이고, 제 3 구간에서 nACsrb가 ″ L″ 구간이므로 제 2 PMOS 트랜지스터가 턴온되어 제 2 노드는 ″ L″ 가 된다. 그러므로 ACi1_1, ACi_1는 각각 ″ L″ , ″ H″ 가 되어 익스 클루시브 노어 게이트의 두 입력으로 ACi1_1(L)와 Ai(H)를 인가받아 ″ H″ 가 되며, 제 1 PMOS 트랜지스터는 턴온되고 제 1 노드는 ″ H″ 가 된다. 계속해서, 제 2 PMOS트랜지스터도 턴온됨에 따라 제 2 노드와 Ai는 각각 ″ H″ 와 ″ L″ 가 된다. A11의 어드레스 카운팅을 보면 이전 상태(A10 카운팅 펄스)의 어드레스 카운터 펄스와 다음 상태(A11)의 어드레스 카운터가 펄스가 익스클루시브 노어 게이트에 인가된다. 그러므로 스트로브 신호에 의해 데이터가 순차적으로 전달됨에 따라 카운팅 동작이 이루어진다.

도 4는 어드레스 버퍼의 구성을 보여주는 회로도이다.

도 4를 참조하면, 비대칭 섹터의 카운팅 종료 시점을 검출하는 4A는 카운터의 출력 ACend가 인가되어 6A의 YACfin이라는 칼럼 어드레스 종료 플래그 신호를 발생하며, 이는 6B에 인가되어 스트로브 신호들을 비활성화 시킨다. 카운팅되는 첫 번째 어드레스 버퍼의 카운터는 비대칭 섹터들이 선택되더라도 계속 동작해야 하므로 setaci는 ″ L″ 을 유지한다. A10∼A14까지의 어드레스 카운팅 시점을 달리하기 위해서는 setac0∼4를 코딩해야 하며, 상기 코딩을 만드는 회로는 ACSET-GEN이며 이는 도 5에 도시되어 있다. 상기 setac0∼4를 코딩하기 위해서는 Y 어드레스 카운터를 초기화하는 신호 nRSTyac는 ″ L″ 에서 ″ H″ 로 천이해야 하며, 이로 인해 setacp가 ″ L″ 에서 ″ H″ 의 펄스 신호가 만들어지고, 섹터 어드레스가 인가되면 각각의 setac0∼4가 만들어 진다. 비대칭 섹터의 어드레스 카운팅 시점과 종료 시점을 선택하기 위한 결과가 상기 표에 상세하게 도시되어 있다.

도 7은 각 섹터의 칼럼 어드레스 카운팅 시점과 종료 시점을 보여주는 것으로서, SA15는 A14∼A10(00000)부터 (01111)까지를 카운팅하며, SA16은 A14∼A10(10000)부터 (10011)까지를 카운팅한다. 그리고 SA17은 A14∼A10(10100)부터 (10111)까지를 카운팅하며, SA18은 A14∼A10(11000)부터 (11111)까지를 카운팅하게 된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명은 어드레스 카운터에 의해 프로그램, 프로그램 검증, 그리고 소거 검증이 순차적으로 이루어지는 효과가 있다.

도 1a는 플래쉬 메모리 셀의 등가 회로도:

도 1b는 메모리 셀의 문턱 전압 레벨을 보여주는 분포도:

도 2는 메모리 셀 어레이의 구성을 보여주는 블록도:

도 3은 본 발명의 실시예에 따른 카운터의 구성을 보여주는 회로도:

도 4는 칼럼 어드레스 버퍼의 구성을 보여주는 회로도:

도 5는 카운터 제어 회로의 구성을 보여주는 회로도:

도 6은 카운터 제어 회로의 구성을 보여주는 회로도:

도 7은 파라미터 섹터들의 카운팅 동작 타이밍도:

*도면의 주요 부분에 대한 부호 설명

Claims

복수 개의 대칭 섹터들과, 상기 섹터들과 구별되는 비대칭 섹터들로 나누어지는 메모리 셀 어레이를 포함하며, 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치에 있어서,

상기 비대칭 섹터들을 선택하기 위한 칼럼 어드레스 카운터와;

상기 카운터의 시작을 제어하기 위한 제 1수단과;

상기 카운터의 종료를 제어하기 위한 제 2 수단을 포함하는 것을 특징으로 하는 어드레스 카운팅 제어 회로.
제 1 항에 있어서,

상기 각 비대칭 섹터들을 선택하기 위한 칼럼 어드레스 카운터는 외부로부터 인가되는 카운팅 신호에 응답하여 어드레스 카운터 펄스 신호를 발생하는 것을 특징으로 하는 어드레스 카운팅 제어 회로.