JPH0352044A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH0352044A JPH0352044A JP1187674A JP18767489A JPH0352044A JP H0352044 A JPH0352044 A JP H0352044A JP 1187674 A JP1187674 A JP 1187674A JP 18767489 A JP18767489 A JP 18767489A JP H0352044 A JPH0352044 A JP H0352044A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- cache memories
- cache
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は中央処理装置に間し、特に主記憶アクセスを高
速化するキャッシュメモリの接続方式を採用した中央処
理装置に関する． ［従来の技術］ 従来、この種の中央処理装置は第２図に示すように構成
されている．第２図において、１６は中央処理装置、１
０は中央処理装置部、工２は主記憶装置、１３はキャッ
シュメモリ、そして１８は仮想記憶管理ユニットである
． 第２図において、主記憶装置１２に対する中央処理装置
部１０からのメモリアクセスは、仮想アドレスバス１７
で示された仮想アドレスを仮想記憶管理ユニットｌ８に
より実アドレスに変換し実アドレスバス１９と内部バス
１ｌを介してキャシュメモリ１３にアクセスを行い、キ
ャッシュメモリ１３上にデータが存在すれば当該データ
を内部バスｌ１に乗せていた． しかし、キャッシュメモリ１３上にデータが存在しなけ
ればそのブロック置換アルゴリズムに従ってキャッシュ
メモリ１３に空ブロックを作り出し、外部バス１４を介
して主記憶装置１２から得られた１ブロックのデータを
空ブロック領域に書込むと同時に、内部バス１１にもデ
ータを乗せて中央処理装置部１０に返却していた． ［発明が解決しようとする課題コ 上述した従来の主記憶装置では、キャッシュメモリのブ
ロック置換アルゴリズムが単一であり、走行プログラム
の性質によっては他のブロック置換アルゴリズムを用い
たり、あるいはキャッシュメモリ自体を用いない方が性
能上望ましい場合がある．従って、単一アルゴリズムの
キヤ・ｙシュメモリでは、逆に性能の低下を招く危険性
があると云う欠点がある． 本発明の目的は、異なったブロック置換アルゴリズムを
有する複数のライトスルー方式のキャッシュメモリを備
え、そのキャッシュメモリを選択する識別子を仮想記憶
管理ユニットの管理単位であるページ単位に有してキャ
ッシュメモリを選択することにより上記欠点を除去し、
性能の低下を招くことがないように構成した中央処理装
置を提供することにある． ［課題を解決するための手段］ 本発明による中央記憶装置は、複数のキャッシュメモリ
と、中央処理装置部と、切替器と、そして、仮想記憶管
理ユニットとを具備して構成したものである． 複数のキャシュメモリは、それぞれ異なったブロック置
換アルゴリズムを有して、ライトスルー方式を採用した
ものである． 中央処理装置部は、複数のキャッシュメモリのひとつを
選択する識別子をページ単位に有するものである． 切替器は、識別子により一つのキャッシュメモリを選択
するためのものである． ［実施例］ 次に、本発明の中央記憶装置について図面を参照して説
明する． 第１図は、本発明による中央処理装置の一実施例を示す
ブロック図である． 第１図において、２０は中央処理装置、１は中央処理装
置部、４．５はそれぞれ第１および第ｎ（ｎ：正の整数
≧２）のキャッシュメモリ、３は主記憶装置、８は仮想
管理記憶ユニット２２の識別子部、そして、９は切替器
である． 主記憶装置３は中央処理装置部工から仮想アドレスバス
２１で示された仮想アドレスを仮想記憶管理ユニット２
２により実アドレスに変換し、実アドレスバス２３と内
部バス２とを介してアクセスされ、それぞれキャッシュ
メモリ４，５にアドレスが渡される．いずれかのキャッ
シュメモリ上に該当データが存在すれば、内部バス２を
介して当該データを中央処理装置部１に返す．該当デー
タが存在しなければ、主記憶装置３に対してブロック単
位のアクセスを行うと同時に、すべてのキャッシュメモ
リ４．５について各ブロック装置アルゴリズムに従って
ひとつの空きブロックを作り出す． 主記憶装置３へのアクセスで得られるデータ以外に、識
別子部８に格納されているキャッシュメモリ識別子の値
をもとにして、切替え器９によりキャッシュメモリ４．
５を選択し、指定されたキャッシュメモリの空きブロッ
クにデータを書込む．その後、内部バス２を介して中央
処理装置部１に主記憶アクセスで得られたデータを返す
．識別子部８のキャッシュメモリ識別子は、事前にプロ
グラム特性に応じて設定される． ［発明の効果］ 以上説明したように本発明は、ブロック置換アルゴリズ
ムの異なる複数個のキャッシュメモリを同時に用い、さ
らに中央処理装置部にブロック単位ごとの最適ブロック
置換アルゴリズムを示すキャッシュ識別子を付加するこ
とにより、複数種の動特性を有するプログラムであって
も、常に高いキャッシュメモリのブロック的中率が得ら
れるため、システム性能が向上できると云う効果がある
．
速化するキャッシュメモリの接続方式を採用した中央処
理装置に関する． ［従来の技術］ 従来、この種の中央処理装置は第２図に示すように構成
されている．第２図において、１６は中央処理装置、１
０は中央処理装置部、工２は主記憶装置、１３はキャッ
シュメモリ、そして１８は仮想記憶管理ユニットである
． 第２図において、主記憶装置１２に対する中央処理装置
部１０からのメモリアクセスは、仮想アドレスバス１７
で示された仮想アドレスを仮想記憶管理ユニットｌ８に
より実アドレスに変換し実アドレスバス１９と内部バス
１ｌを介してキャシュメモリ１３にアクセスを行い、キ
ャッシュメモリ１３上にデータが存在すれば当該データ
を内部バスｌ１に乗せていた． しかし、キャッシュメモリ１３上にデータが存在しなけ
ればそのブロック置換アルゴリズムに従ってキャッシュ
メモリ１３に空ブロックを作り出し、外部バス１４を介
して主記憶装置１２から得られた１ブロックのデータを
空ブロック領域に書込むと同時に、内部バス１１にもデ
ータを乗せて中央処理装置部１０に返却していた． ［発明が解決しようとする課題コ 上述した従来の主記憶装置では、キャッシュメモリのブ
ロック置換アルゴリズムが単一であり、走行プログラム
の性質によっては他のブロック置換アルゴリズムを用い
たり、あるいはキャッシュメモリ自体を用いない方が性
能上望ましい場合がある．従って、単一アルゴリズムの
キヤ・ｙシュメモリでは、逆に性能の低下を招く危険性
があると云う欠点がある． 本発明の目的は、異なったブロック置換アルゴリズムを
有する複数のライトスルー方式のキャッシュメモリを備
え、そのキャッシュメモリを選択する識別子を仮想記憶
管理ユニットの管理単位であるページ単位に有してキャ
ッシュメモリを選択することにより上記欠点を除去し、
性能の低下を招くことがないように構成した中央処理装
置を提供することにある． ［課題を解決するための手段］ 本発明による中央記憶装置は、複数のキャッシュメモリ
と、中央処理装置部と、切替器と、そして、仮想記憶管
理ユニットとを具備して構成したものである． 複数のキャシュメモリは、それぞれ異なったブロック置
換アルゴリズムを有して、ライトスルー方式を採用した
ものである． 中央処理装置部は、複数のキャッシュメモリのひとつを
選択する識別子をページ単位に有するものである． 切替器は、識別子により一つのキャッシュメモリを選択
するためのものである． ［実施例］ 次に、本発明の中央記憶装置について図面を参照して説
明する． 第１図は、本発明による中央処理装置の一実施例を示す
ブロック図である． 第１図において、２０は中央処理装置、１は中央処理装
置部、４．５はそれぞれ第１および第ｎ（ｎ：正の整数
≧２）のキャッシュメモリ、３は主記憶装置、８は仮想
管理記憶ユニット２２の識別子部、そして、９は切替器
である． 主記憶装置３は中央処理装置部工から仮想アドレスバス
２１で示された仮想アドレスを仮想記憶管理ユニット２
２により実アドレスに変換し、実アドレスバス２３と内
部バス２とを介してアクセスされ、それぞれキャッシュ
メモリ４，５にアドレスが渡される．いずれかのキャッ
シュメモリ上に該当データが存在すれば、内部バス２を
介して当該データを中央処理装置部１に返す．該当デー
タが存在しなければ、主記憶装置３に対してブロック単
位のアクセスを行うと同時に、すべてのキャッシュメモ
リ４．５について各ブロック装置アルゴリズムに従って
ひとつの空きブロックを作り出す． 主記憶装置３へのアクセスで得られるデータ以外に、識
別子部８に格納されているキャッシュメモリ識別子の値
をもとにして、切替え器９によりキャッシュメモリ４．
５を選択し、指定されたキャッシュメモリの空きブロッ
クにデータを書込む．その後、内部バス２を介して中央
処理装置部１に主記憶アクセスで得られたデータを返す
．識別子部８のキャッシュメモリ識別子は、事前にプロ
グラム特性に応じて設定される． ［発明の効果］ 以上説明したように本発明は、ブロック置換アルゴリズ
ムの異なる複数個のキャッシュメモリを同時に用い、さ
らに中央処理装置部にブロック単位ごとの最適ブロック
置換アルゴリズムを示すキャッシュ識別子を付加するこ
とにより、複数種の動特性を有するプログラムであって
も、常に高いキャッシュメモリのブロック的中率が得ら
れるため、システム性能が向上できると云う効果がある
．
第１図は、本発明による中央処理装置の一実施例を示す
ブロック図である， 第２図は、従来技術による中央処理装置の一例を示すブ
ロック図である． １．１０・・・中央処理装置部 ２．１ｌ・・・内部バス ３．１２・・・主記憶装置４
．５．１３・・・キャッシュメモリ ６．１４・・・内部バス ８・・・識別子 ９・・・切替器 ２０．１６・・・中央処理装置 ２１．１７・・・仮想アドレス ２２．１８・・・仮想記憶管理ユニット２３．１９・・
・実アドレスバス
ブロック図である， 第２図は、従来技術による中央処理装置の一例を示すブ
ロック図である． １．１０・・・中央処理装置部 ２．１ｌ・・・内部バス ３．１２・・・主記憶装置４
．５．１３・・・キャッシュメモリ ６．１４・・・内部バス ８・・・識別子 ９・・・切替器 ２０．１６・・・中央処理装置 ２１．１７・・・仮想アドレス ２２．１８・・・仮想記憶管理ユニット２３．１９・・
・実アドレスバス
Claims (1)
- それぞれ異なったブロック置換アルゴリズムを有してラ
イトスルー方式を採用した複数のキャッシュメモリと、
前記複数のキャッシュメモリの一つを選択する識別子を
ページ単位に有する仮想記憶管理ユニットと、そして、
前記識別子により前記一つのキャッシュメモリを選択す
るための切替器と、を具備して構成したことを特徴とす
る中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187674A JPH0352044A (ja) | 1989-07-20 | 1989-07-20 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1187674A JPH0352044A (ja) | 1989-07-20 | 1989-07-20 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352044A true JPH0352044A (ja) | 1991-03-06 |
Family
ID=16210166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187674A Pending JPH0352044A (ja) | 1989-07-20 | 1989-07-20 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352044A (ja) |
-
1989
- 1989-07-20 JP JP1187674A patent/JPH0352044A/ja active Pending
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