KR102218712B1 - 저장 장치의 어드레스 맵핑 방법 및 저장 장치의 데이터 독출 방법 - Google Patents

저장 장치의 어드레스 맵핑 방법 및 저장 장치의 데이터 독출 방법 Download PDF

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Abstract

저장 장치의 어드레스 맵핑 방법에서, 제1 타입의 메모리로 구현되는 제1 저장 영역에 상응하는 제1 물리 어드레스 및 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함하는 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록한다. 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 상응하는 제2 물리 어드레스 및 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함하는 제2 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록한다.

Description

저장 장치의 어드레스 맵핑 방법 및 저장 장치의 데이터 독출 방법{METHOD OF MAPPING ADDRESS IN STORAGE DEVICE AND METHOD OF READING DATA FROM STORAGE DEVICE}
본 발명은 저장 장치에 관한 것으로서, 더욱 상세하게는 저장 장치의 어드레스 맵핑 방법 및 저장 장치의 데이터 독출 방법에 관한 것이다.
최근에는 메모리 카드(Memory Card; MC) 또는 솔리드 스테이트 드라이브(solid state drive; SSD)와 같이 메모리 장치를 이용하는 데이터 저장 장치가 널리 사용되고 있다. 상기와 같은 데이터 저장 장치는 기계적인 구동부가 없어 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 상기와 같은 데이터 저장 장치는 비휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 상기 비휘발성 메모리는 데이터를 저장하는 저장 매체로서 이용될 수 있으며, 상기 휘발성 메모리는 데이터의 기입/독출 요청을 처리하는 버퍼, 즉 캐시로서 이용될 수 있다.
본 발명의 일 목적은 저장 장치 내에서 어드레스 맵핑을 효과적으로 수행하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 저장 장치로부터 데이터를 효과적으로 독출하는 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법에서는, 제1 타입의 메모리로 구현되는 제1 저장 영역에 상응하는 제1 물리 어드레스 및 상기 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함하는 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록한다. 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 상응하는 제2 물리 어드레스 및 상기 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함하는 제2 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록한다.
일 실시예에서, 상기 제1 물리 어드레스 및 상기 제2 물리 어드레스는 저장 영역을 식별하기 위한 플래그 비트를 각각 포함하며, 상기 제1 물리 어드레스의 플래그 비트는 상기 제2 물리 어드레스의 플래그 비트와 상이할 수 있다.
상기 제1 물리 어드레스의 플래그 비트는 상기 제1 물리 어드레스의 최상위 비트일 수 있다.
일 실시예에서, 상기 제1 물리 어드레스는 제1 범위에 포함되고, 상기 제2 물리 어드레스는 상기 제1 범위와 다른 제2 범위에 포함될 수 있다.
상기 제1 범위와 상기 제2 범위는 연속적일 수 있다.
일 실시예에서, 상기 제1 저장 영역은 적어도 하나의 휘발성 메모리를 포함하며, 상기 제2 저장 영역은 적어도 하나의 비휘발성 메모리를 포함할 수 있다.
상기 저장 장치는 외부 전원이 차단되더라도 상기 저장 장치에 전력을 공급하는 배터리를 포함할 수 있다.
일 실시예에서, 상기 제1 저장 영역은 데이터를 임시 저장하는 버퍼(buffer)로서 동작하며, 상기 제2 저장 영역은 상기 데이터를 저장하는 저장 매체(storage media)로서 동작할 수 있다.
일 실시예에서, 상기 제1 저장 영역은 액세스 빈도가 기준 빈도보다 높거나 같은 핫(hot) 데이터를 저장하며, 상기 제2 저장 영역은 액세스 빈도가 상기 기준 빈도보다 낮은 콜드(cold) 데이터를 저장할 수 있다.
상기 핫 데이터는 메타 데이터(meta data), 파일 할당 테이블(File Allocation Table; FAT) 또는 디렉토리 엔트리(Directory Entry; DE)를 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 타입들과 다른 제3 타입의 메모리로 구현되는 제3 저장 영역에 상응하는 제3 물리 어드레스 및 상기 제3 물리 어드레스에 상응하는 제3 논리 어드레스를 포함하는 제3 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하는 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 저장 장치의 데이터 독출 방법에서는, 외부의 호스트로부터 독출 커맨드 및 독출 어드레스를 수신한다. 제1 타입의 메모리로 구현되는 제1 저장 영역 및 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 대한 어드레스 맵핑 정보를 포함하는 어드레스 맵핑 테이블 및 상기 독출 어드레스에 기초하여, 상기 제1 저장 영역 및 상기 제2 저장 영역 중에서 독출하고자 하는 제1 데이터가 저장되어 있는 영역을 판단한다. 상기 판단 결과에 기초하여 상기 제1 저장 영역 또는 상기 제2 저장 영역으로부터 상기 제1 데이터를 독출한다.
일 실시예에서, 상기 독출 어드레스는 제1 논리 어드레스일 수 있다. 상기 제1 데이터가 저장되어 있는 영역을 판단하는데 있어서, 상기 어드레스 맵핑 테이블에 기초하여 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 포함되는 플래그 비트가 제1 값을 가지는 경우에 상기 제1 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단하며, 상기 플래그 비트가 상기 제1 값과 다른 제2 값을 가지는 경우에 상기 제1 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단할 수 있다.
일 실시예에서, 상기 독출 어드레스는 제1 논리 어드레스일 수 있다. 상기 제1 데이터가 저장되어 있는 영역을 판단하는데 있어서, 상기 어드레스 맵핑 테이블에 기초하여 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스가 제1 범위에 포함되는 경우에 상기 제1 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단하며, 상기 제1 물리 어드레스가 상기 제1 범위와 다른 제2 범위에 포함되는 경우에 상기 제1 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단할 수 있다.
일 실시예에서, 상기 저장 장치는 메모리 카드(Memory Card; MC) 또는 솔리드 스테이트 드라이브(Solid State Drive; SSD)일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법 및 저장 장치의 구동 방법에서는, 저장 장치에 포함되는 서로 다른 타입의 메모리들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행하며, 상기와 같은 하나의 어드레스 맵핑 테이블에 기초하여 데이터 독출 동작을 수행할 수 있다. 따라서, 저장 장치에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소될 수 있으며, 저장 장치가 향상된 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법을 나타내는 순서도이다.
도 2a 및 2b는 도 1의 방법에 따라 구동되는 저장 장치를 포함하는 컴퓨팅 시스템의 예들을 나타내는 블록도들이다.
도 3, 4, 5, 6, 7 및 8은 도 1의 저장 장치의 어드레스 맵핑 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법을 나타내는 순서도이다.
도 10은 도 9의 저장 장치의 어드레스 맵핑 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들에 따른 저장 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 12는 도 11의 제1 데이터가 저장되어 있는 영역을 판단하는 단계의 일 예를 나타내는 순서도이다.
도 13은 도 11의 제1 데이터가 저장되어 있는 영역을 판단하는 단계의 다른 예를 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 저장 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 15는 도 14의 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하는 단계의 일 예를 나타내는 순서도이다.
도 16은 도 14의 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하는 단계의 다른 예를 나타내는 순서도이다.
도 17은 본 발명의 실시예들에 따른 저장 장치가 메모리 카드에 응용된 예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 저장 장치가 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법을 나타내는 순서도이다.
도 1에 도시된 저장 장치의 어드레스 맵핑 방법은, 적어도 두 개의 저장 영역들을 포함하는 저장장치에 대하여 적용될 수 있다. 상기 적어도 두 개의 저장 영역들은 서로 다른 종류의 메모리들을 포함하여 구현될 수 있다. 상기 저장 장치의 구체적인 구조에 대해서는 도 2a 및 2b를 참조하여 후술하도록 한다.
도 1을 참조하면, 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법에서는, 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하고(단계 S110), 제2 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록한다(단계 S130). 상기 제1 어드레스 맵핑 정보는 제1 타입의 메모리로 구현되는 제1 저장 영역에 상응하는 제1 물리 어드레스 및 상기 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함한다. 상기 제2 어드레스 맵핑 정보는 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 상응하는 제2 물리 어드레스 및 상기 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함한다.
상술한 것처럼, 상기 제1 저장 영역과 상기 제2 저장 영역은 서로 다른 타입의 메모리들을 포함하여 구현된다. 일 실시예에서, 상기 제1 저장 영역은 적어도 하나의 휘발성 메모리를 포함하고, 상기 제2 저장 영역은 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 다른 실시예에서, 상기 제1 저장 영역은 상대적으로 빠른 동작 속도를 가지는 메모리를 포함하고, 상기 제2 저장 영역은 상대적으로 느린 동작 속도를 가지는 메모리를 포함할 수 있다.
일 실시예에서, 상기 저장 장치는 도 17에 도시된 메모리 카드(Memory Card; MC) 또는 도 18에 도시된 솔리드 스테이트 드라이브(solid state drive; SSD)와 같은 임의의 저장 장치일 수 있다. 예를 들어, 상기 메모리 카드는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MMC; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB(Universal Serial Bus) 카드, 스마트 카드(Smart Card) 또는 CF 카드(Compact Flash Card)와 같은 메모리 카드일 수 있다. 다른 예에서, 상기 솔리드 스테이트 드라이브는 PC(Personal Computer)향, 서버(server)향 또는 엔터프라이즈(Enterprise)향 솔리드 스테이트 드라이브일 수 있다.
본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법에서는, 서로 다른 타입(즉, 이종)의 메모리들에 대한 어드레스 맵핑 정보들을 하나의 어드레스 맵핑 테이블에 등록함으로써, 서로 다른 타입의 메모리들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 어드레스 맵핑 방법을 저장 장치에 적용하는 경우에, 저장 장치 내의 메모리에 액세스하기 위해 요구되는 오버헤드(overhead) 및 레이턴시(latency)가 감소될 수 있으며, 저장 장치가 향상된 성능을 가질 수 있다.
한편, 실시예에 따라서, 상기 저장 장치는 서로 다른 타입의 메모리들을 포함하여 구현되는 세 개 이상의 저장 영역들을 포함할 수 있다. 이 경우, 도 9를 참조하여 후술하는 바와 같이, 세 개 이상의 저장 영역들에 대한 어드레스 맵핑 정보들을 하나의 어드레스 맵핑 테이블에 등록하고, 세 개 이상의 저장 영역들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행할 수 있다.
도 2a 및 2b는 도 1의 방법에 따라 구동되는 저장 장치를 포함하는 컴퓨팅 시스템의 예들을 나타내는 블록도들이다.
도 2a를 참조하면, 컴퓨팅 시스템(100a)은 호스트(110) 및 저장 장치(200a)를 포함한다.
호스트(110)는 특정 계산들 및/또는 태스크들을 수행하는 것과 같이 다양한 컴퓨팅 기능들을 수행하거나 운영 체제(Operating System; OS) 및/또는 애플리케이션과 같은 다양한 응용 프로그램들을 실행할 수 있다. 도시하지는 않았으나, 호스트(110)는 프로세서, 메인 메모리 및 버스 등을 포함하여 구현될 수 있다.
일 실시예에서, 호스트(110)는 USB, MMC, PCI-E(Peripheral Component Interconnect-Express), SCSI(Small Computer System Interface), SAS(Serial-Attached SCSI), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통하여 저장 장치(200a)와 통신하도록 구성될 수 있다.
저장 장치(200a)는 컨트롤러(210), 제1 저장 영역(220) 및 제2 저장 영역(230)을 포함한다.
컨트롤러(210)는 호스트(110)로부터 커맨드를 수신하고, 상기 커맨드에 응답하여 저장 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 컨트롤러(210)는 호스트(110)의 요청에 따라서 제1 및 제2 저장 영역들(220, 230) 중 적어도 하나에 데이터를 기입하거나 제1 및 제2 저장 영역들(220, 230) 중 적어도 하나로부터 데이터를 독출할 수 있다. 다른 예에서, 컨트롤러(210)는 저장 장치(200a)의 성능 및/또는 특성에 대한 효율적인 관리를 위하여 필요한 일련의 내부 동작(예를 들어, 데이터 머지(merge), 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection) 등)을 제어할 수 있다. 도시하지는 않았으나, 컨트롤러(210)는 프로세서, 버퍼 메모리, 호스트 인터페이스, 메모리 인터페이스, ECC(Error Checking and Correction) 블록 및 버스 등을 포함하여 구현될 수 있다.
제1 및 제2 저장 영역들(220, 230)은 컨트롤러(210)의 제어에 따라 데이터를 저장할 수 있으며, 서로 다른 타입의 메모리로 구현될 수 있다. 예를 들어, 제1 저장 영역(220)은 제1 타입의 메모리로 구현되며, 제2 저장 영역(230)은 상기 제1 타입과 다른 제2 타입의 메모리로 구현될 수 있다.
일 실시예에서, 제1 저장 영역(220)은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 또는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)와 같은 적어도 하나의 휘발성 메모리를 포함하고, 제2 저장 영역(230)은 플래시 메모리(Flash Memory)와 같은 적어도 하나의 비휘발성 메모리를 포함할 수 있다.
다른 실시예에서, 제1 저장 영역(220)은 상변화 랜덤 액세스 메모리(Phase change Random Access Memory; PRAM), 강자성 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM), 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM) 또는 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory; FRAM)와 같은 상대적으로 빠른 동작 속도를 가지는 비휘발성 메모리를 포함하고, 제2 저장 영역(230)은 플래시 메모리와 같은 상대적으로 느린 동작 속도를 가지는 비휘발성 메모리를 포함할 수 있다.
상술한 것처럼, 제1 및 제2 저장 영역들(220, 230)이 서로 다른 타입의 메모리로 구현되는 경우에, 제1 및 제2 저장 영역들(220, 230)의 용도가 상이할 수 있다. 예를 들어, 제1 저장 영역(220)은 데이터를 임시 저장하는 버퍼(buffer)로서 동작하며, 제2 저장 영역(230)은 데이터를 저장하는 저장 매체(storage media)로서 동작할 수 있다. 다른 예에서, 제1 저장 영역(220)은 액세스 빈도가 상대적으로 높은, 즉 액세스 빈도가 기준 빈도보다 높거나 같은 핫(hot) 데이터를 저장하며, 제2 저장 영역(230)은 액세스 빈도가 상대적으로 낮은, 즉 액세스 빈도가 상기 기준 빈도보다 낮은 콜드(cold) 데이터를 저장할 수 있다. 상기 핫 데이터는 동적(dynamic) 데이터로 불릴 수도 있고, 상기 콜드 데이터는 정적(static) 데이터로 불릴 수도 있다.
컨트롤러(210)는 제1 및 제2 저장 영역들(220, 230)의 동작을 제어하기 위한 펌웨어 및/또는 소프트웨어를 구동하며, 본 발명의 실시예들에 따른 어드레스 맵핑 방법을 수행하기 위한 어드레스 맵핑 테이블(212)을 포함할 수 있다. 어드레스 맵핑 테이블(212)은 제1 저장 영역(220)에 대한 제1 어드레스 맵핑 정보 및 제2 저장 영역(230)에 대한 제2 어드레스 맵핑 정보를 동시에 가질 수 있다. 도 2a에서는 컨트롤러(210)가 어드레스 맵핑 테이블(212)을 포함하는 것으로 도시하였으나, 실제로 어드레스 맵핑 테이블(212)은 제1 및 제2 저장 영역들(220, 230) 중 적어도 하나에 저장될 수 있으며, 컨트롤러(210)는 제1 및 제2 저장 영역들(220, 230) 중 적어도 하나에 저장된 어드레스 맵핑 테이블(212)을 로딩(loading)하여 이용할 수 있다.
실시예에 따라서, 저장 장치(200a)는 페이지 맵핑 방법(page mapping method), 블록 맵핑 방법(block mapping method) 및 혼합 맵핑 방법(hybrid mapping method) 중 하나를 수행할 수 있다. 페이지 맵핑 방법은 페이지 단위로 맵핑 동작을 수행하기 위한 것이며, 논리 페이지 및 이에 대응하는 물리 페이지에 기초하여 동작할 수 있다. 블록 맵핑 방법은 블록 단위로 맵핑 동작을 수행하기 위한 것이며, 논리 블록 및 이에 대응하는 물리 블록에 기초하여 동작할 수 있다. 혼합 맵핑 방법은 페이지 맵핑 방법과 블록 맵핑 방법을 동시에 사용하는 방법일 수 있다.
도 2b를 참조하면, 컴퓨팅 시스템(100b)은 호스트(110) 및 저장 장치(200b)를 포함한다.
도 2b의 컴퓨팅 시스템(100b)은, 저장 장치(200b)가 배터리(280)를 더 포함하는 것을 제외하면 도 2a의 컴퓨팅 시스템(100a)과 실질적으로 동일할 수 있다. 다시 말하면, 도 2b의 호스트(110), 컨트롤러(210), 어드레스 맵핑 테이블(212), 제1 저장 영역(220) 및 제2 저장 영역(230)은 도 2a의 호스트(110), 컨트롤러(210), 어드레스 맵핑 테이블(212), 제1 저장 영역(220) 및 제2 저장 영역(230)과 각각 실질적으로 동일할 수 있다.
배터리(280)는 저장 장치(200b)에 전력을 공급하며, 특히 외부 전원이 차단되더라도 저장 장치(200b)에 전력을 공급할 수 있다. 저장 장치가 휘발성 메모리를 포함하는 경우에, 갑작스럽게 외부 전원이 차단되면 상기 휘발성 메모리에 저장된 데이터는 소실될 수 있으며, SPOR(Sudden Power-Off Recovery) 문제가 야기될 수 있다. 도 2b의 저장 장치(200b)는 배터리(280)를 포함하여 갑작스럽게 외부 전원이 차단되더라도 SPOR 문제가 발생하지 않을 수 있으며, 따라서 휘발성 메모리를 버퍼나 기입 캐시(write cache)로 사용하더라도 데이터가 소실되지 않을 수 있다.
한편, 도 2a 및 2b에서는 저장 장치가 서로 다른 타입의 메모리들로 구현되는 두 개의 저장 영역들(220, 230)을 포함하는 것으로 도시하였으나, 실시예에 따라서 저장 장치는 서로 다른 타입의 메모리들로 구현되는 세 개 이상의 저장 영역들을 포함할 수도 있다.
도 3, 4, 5, 6, 7 및 8은 도 1의 저장 장치의 어드레스 맵핑 방법을 설명하기 위한 도면들이다.
도시의 편의상, 도 3, 4, 5, 6, 7 및 8에서는 어드레스 맵핑 테이블, 제1 저장 영역 및 제2 저장 영역만을 도시하였으며, 페이지 맵핑 방법에 기초하여 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법을 설명하도록 한다.
도 3을 참조하면, 제1 저장 영역(220a)은 데이터를 임시 저장하는 버퍼로서 동작하며, 제2 저장 영역(230a)은 데이터를 저장하는 저장 매체로서 동작할 수 있다. 이 경우, 제1 저장 영역(220a)에 포함된 제1 메모리(예를 들어, DRAM, PRAM 또는 MRAM)는 제2 저장 영역(230a)에 포함된 제2 메모리(예를 들어, 플래시 메모리)보다 동작 속도가 빠를 수 있다. 제1 저장 영역(220a)은 제1 페이지(PGB1)와 같은 복수의 페이지들을 포함하고, 제2 저장 영역(230a)은 제2 페이지(PGS1)와 같은 복수의 페이지들을 포함할 수 있다.
어드레스 맵핑 테이블(212a)은 논리 어드레스들 및 상기 논리 어드레스들에 상응하는 물리 어드레스들을 포함하는 복수의 어드레스 맵핑 정보들을 포함할 수 있다. 구체적으로, 어드레스 맵핑 테이블(212a)은 제1 어드레스(ADDR1)에 대한 제1 어드레스 맵핑 정보와 제2 어드레스(ADDR2)에 대한 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 어드레스 맵핑 정보는 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0'과 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스인 '010'을 포함하며, 상기 제2 어드레스 맵핑 정보는 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1'과 상기 제2 논리 어드레스에 상응하는 제2 물리 어드레스인 '120'을 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220a)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230a)에 상응할 수 있다. 구체적으로, 상기 제1 물리 어드레스는 제1 저장 영역(220a)의 제1 페이지(PGB1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230a)의 제2 페이지(PGS1)에 상응할 수 있다.
한편, 상세하게 도시하지는 않았지만, 어드레스 맵핑 테이블(212a)은 제1 저장 영역(220a)과 관련된 복수의 제3 어드레스 맵핑 정보들 및 제2 저장 영역(230a)과 관련된 복수의 제4 어드레스 맵핑 정보들을 더 포함할 수 있다.
상기 제1 물리 어드레스 및 상기 제2 물리 어드레스는 저장 영역을 식별하기 위한 플래그 비트를 각각 포함할 수 있다. 예를 들어, 상기 제1 물리 어드레스는 제1 플래그 비트(FB1)를 포함하며, 상기 제2 물리 어드레스는 제2 플래그 비트(FB2)를 포함할 수 있다. 제1 플래그 비트(FB1)는 상기 제1 물리 어드레스의 최상위 비트(Most Significant Bit; MSB)일 수 있고, 제2 플래그 비트(FB2)는 상기 제2 물리 어드레스의 MSB일 수 있다.
제1 저장 영역(220a)에 상응하는 상기 제1 물리 어드레스의 제1 플래그 비트(FB1)는 제2 저장 영역(230a)에 상응하는 상기 제2 물리 어드레스의 제2 플래그 비트(FB2)와 상이한 값을 가질 수 있다. 예를 들어, 제1 플래그 비트(FB1)는 제1 값(예를 들어, '0')을 가지고, 제2 플래그 비트(FB2)는 상기 제1 값과 다른 제2 값(예를 들어, '1')을 가질 수 있다.
상술한 것처럼, 물리 어드레스에 포함되는 플래그 비트에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있다. 이 때, 데이터를 독출하고자 하는 경우에는, 도 11 및 12를 참조하여 후술하는 것처럼 독출 어드레스에 상응하는 플래그 비트의 값에 기초하여 데이터가 저장되어 있는 영역을 판단하고, 상기 판단 결과에 기초하여 데이터 독출 동작을 수행할 수 있다. 또한, 데이터를 기입하고자 하는 경우에는, 도 14 및 15를 참조하여 후술하는 것처럼 데이터 기입 동작을 수행한 이후에 데이터가 기입된 영역에 상응하는 물리 어드레스의 플래그 비트의 값을 설정하고, 기입 어드레스 및 상기 기입 어드레스에 상응하는 상기 물리 어드레스를 어드레스 맵핑 테이블에 업데이트할 수 있다.
이상, 플래그 비트가 물리 어드레스의 MSB인 경우에 기초하여 본 발명의 예를 설명하였으나, 실시예에 따라서 플래그 비트는 물리 어드레스의 최하위 비트(Least Significant Bit; LSB)일 수도 있고 물리 어드레스의 임의의 비트들 중 하나일 수도 있다. 또한, 플래그 비트가 물리 어드레스에 포함되는 경우에 기초하여 본 발명의 예를 설명하였으나, 실시예에 따라서 플래그 비트는 논리 어드레스에 포함될 수도 있다.
도 4를 참조하면, 제1 저장 영역(220b)은 DRAM, SRAM 등과 같은 적어도 하나의 휘발성 메모리를 포함하며, 제2 저장 영역(230b)은 플래시 메모리와 같은 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 제1 저장 영역(220b)은 제1 페이지(PGV1)와 같은 복수의 페이지들을 포함하고, 제2 저장 영역(230b)은 제2 페이지(PGN1)와 같은 복수의 페이지들을 포함할 수 있다.
일 실시예에서, 제2 저장 영역(230b)은 NAND 플래시 메모리 또는 NOR 플래시 메모리를 포함할 수 있다. 일 실시예에서, 상기 플래시 메모리의 메모리 셀들은 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다. 일 실시예에서, 상기 플래시 메모리의 메모리 셀들은 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell; MLC)들 또는 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들일 수 있다.
도 4의 어드레스 맵핑 테이블(212a)은 도 3의 어드레스 맵핑 테이블(212a)과 실질적으로 동일할 수 있다. 다시 말하면, 어드레스 맵핑 테이블(212a)은 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0' 및 제1 물리 어드레스인 '010'과 같은 제1 어드레스 맵핑 정보를 포함하며, 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1' 및 제2 물리 어드레스인 '120'과 같은 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220b)의 제1 페이지(PGV1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230b)의 제2 페이지(PGN1)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 저장 영역(220b)을 나타내기 위하여 제1 값을 가지는 제1 플래그 비트(FB1)를 포함하며, 상기 제2 물리 어드레스는 제2 저장 영역(230b)을 나타내기 위하여 제2 값을 가지는 제2 플래그 비트(FB2)를 포함할 수 있다. 플래그 비트들(FB1, FB2)에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있으며, 이에 따라 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다.
한편, 저장 장치가 휘발성 메모리를 포함하는 경우에, 도 2b에 도시된 것처럼 상기 저장 장치는 배터리를 더 포함할 수 있다. 이 경우, SPOR 문제가 발생하지 않을 수 있으며, 상기 휘발성 메모리에 저장된 데이터가 소실되지 않을 수 있다.
도 5를 참조하면, 제1 저장 영역(220c)은 액세스 빈도가 기준 빈도보다 높거나 같은 핫 데이터를 저장하며, 제2 저장 영역(230c)은 액세스 빈도가 상기 기준 빈도보다 낮은 콜드 데이터를 저장할 수 있다. 제1 저장 영역(220c)은 제1 페이지(PGH1)와 같은 복수의 페이지들을 포함하고, 제2 저장 영역(230c)은 제2 페이지(PGC1)와 같은 복수의 페이지들을 포함할 수 있다.
일 실시예에서, 상기 핫 데이터는 메타 데이터(meta data), 파일 할당 테이블(File Allocation Table; FAT) 또는 디렉토리 엔트리(Directory Entry; DE)를 포함할 수 있다. 일 실시예에서, 상기 핫 데이터는 사용자(user)에 의해 설정되는 사용자 핫 데이터를 더 포함할 수 있다.
도 5의 어드레스 맵핑 테이블(212a)은 도 3의 어드레스 맵핑 테이블(212a)과 실질적으로 동일할 수 있다. 다시 말하면, 어드레스 맵핑 테이블(212a)은 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0' 및 제1 물리 어드레스인 '010'과 같은 제1 어드레스 맵핑 정보를 포함하며, 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1' 및 제2 물리 어드레스인 '120'과 같은 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220c)의 제1 페이지(PGH1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230c)의 제2 페이지(PGC1)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 저장 영역(220c)을 나타내기 위한 제1 플래그 비트(FB1)를 포함하며, 상기 제2 물리 어드레스는 제2 저장 영역(230c)을 나타내기 위한 제2 플래그 비트(FB2)를 포함할 수 있다. 플래그 비트들(FB1, FB2)에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있으며, 이에 따라 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다.
도 6을 참조하면, 제1 저장 영역(220a) 및 제2 저장 영역(230a)은 도 3의 제1 저장 영역(220a) 및 제2 저장 영역(230a)과 각각 실질적으로 동일할 수 있다.
어드레스 맵핑 테이블(212b)은 논리 어드레스들 및 상기 논리 어드레스들에 상응하는 물리 어드레스들을 포함하는 복수의 어드레스 맵핑 정보들을 포함할 수 있다. 구체적으로, 어드레스 맵핑 테이블(212b)은 제1 어드레스(ADDR1)에 대한 제1 어드레스 맵핑 정보와 제2 어드레스(ADDR2)에 대한 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 어드레스 맵핑 정보는 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0'과 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스인 '0'을 포함하며, 상기 제2 어드레스 맵핑 정보는 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1'과 상기 제2 논리 어드레스에 상응하는 제2 물리 어드레스인 '1000'을 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220a)의 제1 페이지(PGB1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230a)의 제2 페이지(PGS1)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 범위(range)에 포함되고, 상기 제2 물리 어드레스는 상기 제1 범위와 다른 제2 범위에 포함될 수 있다. 이 경우, 상기 제1 범위와 상기 제2 범위는 연속적일 수 있다. 다시 말하면, 상기 제1 범위에 포함되는 최대 값과 상기 제2 범위에 포함되는 최소 값은 연속적으로 이어지는 값들일 수 있다. 예를 들어, 상기 제1 범위는 0 내지 999일 수 있고, 상기 제2 범위는 상기 제1 범위와 연속적으로 이어지는 1000 내지 9999일 수 있다.
상술한 것처럼, 물리 어드레스가 포함되는 범위에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있다. 이 때, 데이터를 독출하고자 하는 경우에는, 도 11 및 13을 참조하여 후술하는 것처럼 독출 어드레스에 상응하는 물리 어드레스의 범위에 기초하여 데이터가 저장되어 있는 영역을 판단하고, 상기 판단 결과에 기초하여 데이터 독출 동작을 수행할 수 있다. 또한, 데이터를 기입하고자 하는 경우에는, 도 14 및 16을 참조하여 후술하는 것처럼 데이터 기입 동작을 수행한 이후에 데이터가 기입된 영역에 상응하는 범위를 가지는 물리 어드레스를 획득하고, 기입 어드레스 및 상기 기입 어드레스에 상응하는 물리 어드레스를 어드레스 맵핑 테이블에 업데이트할 수 있다.
이상, 물리 어드레스와 관련된 상기 제1 범위 및 상기 제2 범위가 연속적인 경우에 기초하여 본 발명의 예를 설명하였으나, 실시예에 따라서 상기 제1 범위는 0 내지 500이고 상기 제2 범위는 1000 내지 5000인 것처럼 상기 제1 범위 및 상기 제2 범위는 불연속적일 수도 있다. 또한 물리 어드레스가 포함되는 범위를 기초로 저장 영역이 식별되는 경우에 기초하여 본 발명의 예를 설명하였으나, 실시예에 따라서 논리 어드레스가 포함되는 범위를 기초로 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수도 있다.
도 7을 참조하면, 제1 저장 영역(220b) 및 제2 저장 영역(230b)은 도 4의 제1 저장 영역(220b) 및 제2 저장 영역(230b)과 각각 실질적으로 동일할 수 있다.
도 7의 어드레스 맵핑 테이블(212b)은 도 6의 어드레스 맵핑 테이블(212b)과 실질적으로 동일할 수 있다. 다시 말하면, 어드레스 맵핑 테이블(212b)은 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0' 및 제1 물리 어드레스인 '0'과 같은 제1 어드레스 맵핑 정보를 포함하며, 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1' 및 제2 물리 어드레스인 '1000'과 같은 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220b)의 제1 페이지(PGV1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230b)의 제2 페이지(PGN1)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 저장 영역(220b)을 나타내기 위한 제1 범위에 포함되며, 상기 제2 물리 어드레스는 제2 저장 영역(230b)을 나타내기 위한 제2 범위에 포함될 수 있다. 물리 어드레스가 포함되는 범위에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있으며, 이에 따라 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다.
도 8을 참조하면, 제1 저장 영역(220c) 및 제2 저장 영역(230c)은 도 5의 제1 저장 영역(220c) 및 제2 저장 영역(230c)과 각각 실질적으로 동일할 수 있다.
도 8의 어드레스 맵핑 테이블(212b)은 도 6의 어드레스 맵핑 테이블(212b)과 실질적으로 동일할 수 있다. 다시 말하면, 어드레스 맵핑 테이블(212b)은 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0' 및 제1 물리 어드레스인 '0'과 같은 제1 어드레스 맵핑 정보를 포함하며, 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1' 및 제2 물리 어드레스인 '1000'과 같은 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220c)의 제1 페이지(PGH1)에 상응하며, 상기 제2 물리 어드레스는 제2 저장 영역(230c)의 제2 페이지(PGC1)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 저장 영역(220c)을 나타내기 위한 제1 범위에 포함되며, 상기 제2 물리 어드레스는 제2 저장 영역(230c)을 나타내기 위한 제2 범위에 포함될 수 있다. 물리 어드레스가 포함되는 범위에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있으며, 이에 따라 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다.
도 9는 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법을 나타내는 순서도이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법에서는, 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하고(단계 S110), 제2 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하며(단계 S130), 제3 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록한다(단계 S150). 상기 제1 어드레스 맵핑 정보는 제1 타입의 메모리로 구현되는 제1 저장 영역에 상응하는 제1 물리 어드레스 및 상기 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함한다. 상기 제2 어드레스 맵핑 정보는 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 상응하는 제2 물리 어드레스 및 상기 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함한다. 상기 제3 어드레스 맵핑 정보는 상기 제1 및 제2 타입들과 다른 제3 타입의 메모리로 구현되는 제3 저장 영역에 상응하는 제3 물리 어드레스 및 상기 제3 물리 어드레스에 상응하는 제3 논리 어드레스를 포함한다.
본 발명의 실시예들에 따른 저장 장치의 어드레스 맵핑 방법에서는, 세 개 이상의 서로 다른 타입의 메모리들에 대한 어드레스 맵핑 정보들을 하나의 어드레스 맵핑 테이블에 등록함으로써, 서로 다른 타입의 메모리들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행할 수 있다. 따라서, 저장 장치 내의 메모리에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소될 수 있으며, 저장 장치가 향상된 성능을 가질 수 있다.
도 10은 도 9의 저장 장치의 어드레스 맵핑 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 제1 저장 영역(220d)은 DRAM, SRAM 등과 같은 적어도 하나의 휘발성 메모리를 포함하고, 제2 저장 영역(230d)은 PRAM, MRAM 등과 같이 상대적으로 빠른 동작 속도를 가지는 적어도 하나의 비휘발성 메모리를 포함하며, 제3 저장 영역(240d)은 플래시 메모리와 같이 상대적으로 느린 동작 속도를 가지는 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 제1 저장 영역(220d)은 제1 페이지(PGV1)와 같은 복수의 페이지들을 포함하고, 제2 저장 영역(230d)은 제2 페이지(PGN1)와 같은 복수의 페이지들을 포함하며, 제3 저장 영역(240d)은 제3 페이지(PGN2)와 같은 복수의 페이지들을 포함할 수 있다. 다만, 제1 내지 제3 저장 영역들(220d, 230d, 240d)의 구조는 이에 한정되지 않으며, 실시예에 따라서 다양하게 변경될 수 있다.
어드레스 맵핑 테이블(212c)은 논리 어드레스들 및 상기 논리 어드레스들에 상응하는 물리 어드레스들을 포함하는 복수의 어드레스 맵핑 정보들을 포함할 수 있다. 구체적으로, 어드레스 맵핑 테이블(212c)은 제1 내지 제3 어드레스들(ADDR1, ADDR2, ADDR3)에 대한 제1 내지 제3 어드레스 맵핑 정보들을 포함할 수 있다. 상기 제1 어드레스 맵핑 정보는 제1 어드레스(ADDR1)에 상응하는 제1 논리 어드레스인 '0'과 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스인 '0'을 포함하고, 상기 제2 어드레스 맵핑 정보는 제2 어드레스(ADDR2)에 상응하는 제2 논리 어드레스인 '1'과 상기 제2 논리 어드레스에 상응하는 제2 물리 어드레스인 '1000'을 포함하며, 상기 제3 어드레스 맵핑 정보는 제3 어드레스(ADDR3)에 상응하는 제3 논리 어드레스인 '2'와 상기 제3 논리 어드레스에 상응하는 제3 물리 어드레스인 '10000'을 포함할 수 있다. 상기 제1 물리 어드레스는 제1 저장 영역(220d)의 제1 페이지(PGV1)에 상응하고, 상기 제2 물리 어드레스는 제2 저장 영역(230d)의 제2 페이지(PGN1)에 상응하며, 상기 제3 물리 어드레스는 제3 저장 영역(240d)의 제3 페이지(PGN2)에 상응할 수 있다.
상기 제1 물리 어드레스는 제1 범위에 포함되고, 상기 제2 물리 어드레스는 상기 제1 범위와 다른 제2 범위에 포함되며, 상기 제3 물리 어드레스는 상기 제1 및 제2 범위들과 다른 제3 범위에 포함될 수 있다. 예를 들어, 상기 제1 범위는 0 내지 999일 수 있고, 상기 제2 범위는 1000 내지 9999일 수 있으며, 상기 제3 범위는 10000 내지 99999일 수 있다. 상술한 것처럼, 물리 어드레스가 포함되는 범위에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수 있다.
실시예에 따라서, 논리 어드레스가 포함되는 범위에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수도 있다. 또한 실시예에 따라서, 도 3 내지 5를 참조하여 상술한 것처럼 플래그 비트에 기초하여 저장 영역이 식별되도록 어드레스 맵핑 동작을 수행할 수도 있으며, 이 때 상기 플래그 비트는 물리 어드레스 또는 논리 어드레스에 포함될 수 있다.
도 11은 본 발명의 실시예들에 따른 저장 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 저장 장치의 데이터 독출 방법에서는, 외부의 호스트로부터 독출 커맨드 및 독출 어드레스를 수신하고(단계 S210), 어드레스 맵핑 테이블 및 상기 독출 어드레스에 기초하여 제1 저장 영역 및 제2 저장 영역 중에서 독출하고자 하는 제1 데이터가 저장되어 있는 영역(예를 들어, 페이지)을 판단하며(단계 S230), 상기 판단 결과에 기초하여 상기 제1 저장 영역 또는 상기 제2 저장 영역으로부터 상기 제1 데이터를 독출한다(단계 S250).
상기 어드레스 맵핑 테이블은 제1 타입의 메모리로 구현되는 상기 제1 저장 영역 및 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 상기 제2 저장 영역에 대한 복수의 어드레스 맵핑 정보들을 포함한다. 예를 들어, 상기 어드레스 맵핑 테이블은 제1 어드레스 맵핑 정보 및 제2 어드레스 맵핑 정보를 포함할 수 있다. 상기 제1 어드레스 맵핑 정보는 상기 제1 저장 영역에 상응하는 제1 물리 어드레스 및 상기 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함할 수 있다. 상기 제2 어드레스 맵핑 정보는 상기 제2 저장 영역에 상응하는 제2 물리 어드레스 및 상기 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함할 수 있다. 상기 어드레스 맵핑 테이블은 도 1을 참조하여 상술한 어드레스 맵핑 방법에 따라 생성될 수 있다.
본 발명의 실시예들에 따른 저장 장치의 데이터 독출 방법에서는, 하나의 어드레스 맵핑 테이블을 이용하여 서로 다른 타입의 메모리들에 액세스할 수 있으며, 따라서 독출하고자 하는 데이터가 저장된 메모리에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소되고 저장 장치가 향상된 독출 성능을 가질 수 있다.
도 12는 도 11의 제1 데이터가 저장되어 있는 영역을 판단하는 단계의 일 예를 나타내는 순서도이다.
도 11 및 12를 참조하면, 상기 제1 데이터가 저장되어 있는 영역을 판단하는데 있어서, 상기 어드레스 맵핑 테이블에 기초하여 상기 독출 어드레스에 상응하는 제1 물리 어드레스를 획득할 수 있다(단계 S231). 예를 들어, 상기 독출 어드레스는 제1 논리 어드레스일 수 있으며, 상기 어드레스 맵핑 테이블에 포함된 어드레스 맵핑 정보에 기초하여 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스가 획득될 수 있다.
상기 제1 물리 어드레스에 포함되는 플래그 비트의 값에 기초하여 상기 제1 데이터가 저장되어 있는 영역(예를 들어, 페이지)을 판단할 수 있다(단계 S233). 도 3 내지 5를 참조하여 상술한 것처럼, 상기 플래그 비트는 저장 영역을 식별하기 위해 사용되며, 상기 제1 물리 어드레스의 MSB 또는 임의의 비트들 중 하나일 수 있다.
상기 플래그 비트가 제1 값을 가지는 경우에(단계 S233: 예), 상기 제1 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단할 수 있다(단계 S235). 이 경우, 도 11의 단계 S250에서는 상기 제1 저장 영역으로부터 상기 제1 데이터를 독출할 수 있다. 예를 들어, 상기 제1 값은 '0'일 수 있다.
상기 플래그 비트가 상기 제1 값과 다른 제2 값을 가지는 경우에(단계 S233: 아니오), 상기 제1 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단할 수 있다(단계 S237). 이 경우, 도 11의 단계 S250에서는 상기 제2 저장 영역으로부터 상기 제1 데이터를 독출할 수 있다. 예를 들어, 상기 제2 값은 '1'일 수 있다.
한편, 도 3 내지 5를 참조하여 상술한 것처럼, 상기 플래그 비트는 상기 제1 논리 어드레스에 포함될 수도 있다. 또한, 도 9를 참조하여 상술한 것처럼, 상기 저장 장치는 서로 다른 타입의 메모리들을 포함하여 구현되는 세 개 이상의 저장 영역들을 포함할 수 있으며, 이에 상응하도록 도 12의 순서도가 변경될 수도 있다.
도 13은 도 11의 제1 데이터가 저장되어 있는 영역을 판단하는 단계의 다른 예를 나타내는 순서도이다.
도 11 및 13을 참조하면, 상기 제1 데이터가 저장되어 있는 영역을 판단하는데 있어서, 상기 어드레스 맵핑 테이블에 기초하여 상기 독출 어드레스에 상응하는 제1 물리 어드레스를 획득할 수 있다(단계 S231). 도 13의 단계 S231은 도 12의 단계 S231과 실질적으로 동일할 수 있다.
상기 제1 물리 어드레스가 포함되는 범위에 기초하여 상기 제1 데이터가 저장되어 있는 영역(예를 들어, 페이지)을 판단할 수 있다(단계 S234). 도 6 내지 8을 참조하여 상술한 것처럼, 상기 제1 물리 어드레스는 연속적이거나 불연속적인 제1 범위 및 제2 범위 중 하나에 포함될 수 있다. 예를 들어, 상기 제1 범위는 0 내지 999일 수 있고, 상기 제2 범위는 1000 내지 9999일 수 있다.
상기 제1 물리 어드레스가 제1 범위에 포함되는 경우에(단계 S234: 예), 상기 제1 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단할 수 있다(단계 S235). 상기 제1 물리 어드레스가 상기 제1 범위와 다른 제2 범위에 포함되는 경우에(단계 S234: 아니오), 상기 제1 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단할 수 있다(단계 S237). 도 13의 단계 S235 및 S237은 도 12의 단계 S235 및 S237과 각각 실질적으로 동일할 수 있다.
한편, 도 6 내지 8을 참조하여 상술한 것처럼, 상기 제1 논리 어드레스가 포함되는 범위에 기초하여 상기 제1 데이터가 저장되어 있는 영역을 판단할 수도 있다. 또한, 도 9를 참조하여 상술한 것처럼, 상기 저장 장치는 서로 다른 타입의 메모리들을 포함하여 구현되는 세 개 이상의 저장 영역들을 포함할 수 있으며, 이에 상응하도록 도 13의 순서도가 변경될 수도 있다.
도 14는 본 발명의 실시예들에 따른 저장 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 저장 장치의 데이터 기입 방법에서는, 외부의 호스트로부터 기입 커맨드, 기입 어드레스 및 기입하고자 하는 제1 데이터를 수신하고(단계 S310), 제1 저장 영역 또는 제2 저장 영역에 상기 제1 데이터를 기입하며(단계 S330), 상기 제1 데이터의 기입과 관련된 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록한다(단계 S350).
상기 제1 저장 영역은 제1 타입의 메모리로 구현되며, 상기 제2 저장 영역은 상기 제1 타입과 다른 제2 타입의 메모리로 구현된다. 상기 어드레스 맵핑 테이블은 상기 제1 저장 영역 및 상기 제2 저장 영역에 대한 복수의 어드레스 맵핑 정보들을 포함한다. 상기 제1 어드레스 맵핑 정보는 상기 제1 데이터가 기입된 영역(예를 들어, 페이지)에 상응하는 제1 물리 어드레스 및 상기 기입 어드레스를 포함한다. 예를 들어, 상기 기입 어드레스는 제1 논리 어드레스일 수 있으며, 상기 제1 논리 어드레스는 상기 제1 물리 어드레스에 상응하는 논리 어드레스일 수 있다.
본 발명의 실시예들에 따른 저장 장치의 데이터 기입 방법에서는, 데이터 기입 동작 이후에 서로 다른 타입의 메모리들에 액세스하기 위한 정보를 하나의 어드레스 맵핑 테이블에 등록할 수 있으며, 따라서 메모리에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소되고 저장 장치가 향상된 성능을 가질 수 있다.
도 15는 도 14의 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하는 단계의 일 예를 나타내는 순서도이다.
도 14 및 15를 참조하면, 상기 제1 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하는데 있어서, 상기 제1 저장 영역 및 상기 제2 저장 영역 중에서 상기 제1 데이터가 기입된 영역(예를 들어, 페이지)을 판단할 수 있다(단계 S351).
상기 제1 데이터가 상기 제1 저장 영역에 기입된 것으로 판단된 경우에(단계 S351: 예), 상기 제1 저장 영역에 상응하는 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 포함되는 플래그 비트를 제1 값으로 설정할 수 있다(단계 S353). 상기 제1 데이터가 상기 제2 저장 영역에 기입된 것으로 판단된 경우에(단계 S351: 아니오), 상기 제2 저장 영역에 상응하는 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 포함되는 플래그 비트를 제2 값으로 설정할 수 있다(단계 S355). 도 3 내지 5를 참조하여 상술한 것처럼, 상기 플래그 비트는 저장 영역을 식별하기 위해 사용되며, 상기 제1 물리 어드레스의 MSB 또는 임의의 비트들 중 하나일 수 있다.
상기 획득된 제1 물리 어드레스와 상기 기입 어드레스가 매칭되도록 상기 어드레스 맵핑 테이블을 업데이트할 수 있다(단계 S357). 상기 기입 어드레스는 상기 제1 논리 어드레스이므로, 상기 어드레스 맵핑 테이블에 업데이트되는 상기 제1 어드레스 맵핑 정보는 상기 제1 논리 어드레스, 상기 제1 물리 어드레스 및 상기 단계 S353 또는 S355에서 설정된 상기 제1 물리 어드레스의 플래그 비트를 포함할 수 있다.
한편, 도 3 내지 5를 참조하여 상술한 것처럼, 상기 플래그 비트는 상기 제1 논리 어드레스에 포함될 수도 있다. 또한, 도 9를 참조하여 상술한 것처럼, 상기 저장 장치는 서로 다른 타입의 메모리들을 포함하여 구현되는 세 개 이상의 저장 영역들을 포함할 수 있으며, 이에 상응하도록 도 15의 순서도가 변경될 수도 있다.
도 16은 도 14의 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하는 단계의 다른 예를 나타내는 순서도이다.
도 14 및 16을 참조하면, 상기 제1 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하는데 있어서, 상기 제1 저장 영역 및 상기 제2 저장 영역 중에서 상기 제1 데이터가 기입된 영역(예를 들어, 페이지)을 판단할 수 있다(단계 S351). 도 16의 단계 S351은 도 15의 단계 S351과 실질적으로 동일할 수 있다.
상기 제1 데이터가 상기 제1 저장 영역에 기입된 것으로 판단된 경우에(단계 S351: 예), 상기 제1 저장 영역에 상응하고 제1 범위에 포함되는 제1 물리 어드레스를 획득할 수 있다(단계 S354). 상기 제1 데이터가 상기 제2 저장 영역에 기입된 것으로 판단된 경우에(단계 S351: 아니오), 상기 제2 저장 영역에 상응하고 제2 범위에 포함되는 제1 물리 어드레스를 획득할 수 있다(단계 S356). 도 6 내지 8을 참조하여 상술한 것처럼, 상기 제1 물리 어드레스는 연속적이거나 불연속적인 제1 범위 및 제2 범위 중 하나에 포함될 수 있다.
상기 제1 물리 어드레스와 상기 기입 어드레스가 매칭되도록 상기 어드레스 맵핑 테이블을 업데이트할 수 있다(단계 S357). 도 16의 단계 S357은 도 15의 단계 S357과 실질적으로 동일할 수 있다.
한편, 도 6 내지 8을 참조하여 상술한 것처럼, 상기 제1 데이터가 기입된 영역을 판단하여 상기 기입 어드레스에 상응하는 상기 제1 논리 어드레스의 범위를 조절할 수도 있다. 또한, 도 9를 참조하여 상술한 것처럼, 상기 저장 장치는 서로 다른 타입의 메모리들을 포함하여 구현되는 세 개 이상의 저장 영역들을 포함할 수 있으며, 이에 상응하도록 도 16의 순서도가 변경될 수도 있다.
도 17은 본 발명의 실시예들에 따른 저장 장치가 메모리 카드에 응용된 예를 나타내는 도면이다.
도 17을 참조하면, 메모리 카드(900)는 복수의 접속 핀들(910), 메모리 컨트롤러(920), 휘발성 메모리 장치(930) 및 복수의 비휘발성 메모리 장치들(940)을 포함한다.
호스트(미도시)와 메모리 카드(900) 사이의 신호들이 송수신되도록 복수의 접속 핀들(910)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(910)은 클럭 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(920)는, 상기 호스트로부터 데이터를 수신하고 상기 수신된 데이터를 휘발성 메모리 장치(930)를 경유하여 복수의 비휘발성 메모리 장치들(940)에 저장할 수 있으며, 복수의 비휘발성 메모리 장치들(940)로부터 출력된 데이터를 휘발성 메모리 장치(930)를 경유하여 상기 호스트에 제공할 수 있다.
메모리 카드(900)는 도 1 내지 10을 참조하여 상술한 어드레스 맵핑 방법, 도 11 내지 13을 참조하여 상술한 데이터 독출 방법 및/또는 도 14 내지 16을 참조하여 상술한 데이터 기입 방법에 따라 동작할 수 있다. 구체적으로, 메모리 카드(900)에 포함되는 서로 다른 타입의 메모리들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행하며, 상기와 같은 하나의 어드레스 맵핑 테이블에 기초하여 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다. 따라서, 메모리 카드(900)에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소될 수 있으며, 메모리 카드(900)가 향상된 성능을 가질 수 있다.
한편, 도 17에서는 메모리 카드(900)가 휘발성 메모리 장치(930) 및 복수의 비휘발성 메모리 장치들(940)을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 서로 다른 타입의 메모리들을 포함하여 구현되는 두 개 이상의 저장 영역들을 포함하는 메모리 카드에 대하여 본 발명의 실시예들이 적용될 수 있다.
실시예에 따라서, 메모리 카드(900)는 MMC, eMMC, 하이브리드 eMMC, SD 카드, 마이크로 SD 카드, 메모리 스틱, ID 카드, PCMCIA 카드, 칩 카드, USB 카드, 스마트 카드, CF 카드등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(900)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 18은 본 발명의 실시예들에 따른 저장 장치가 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 18을 참조하면, 솔리드 스테이트 드라이브(1000)는 메모리 컨트롤러(1010), 휘발성 메모리 장치(1020) 및 복수의 비휘발성 메모리 장치들(1030)을 포함한다.
메모리 컨트롤러(1010)는 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1030)에 저장할 수 있다. 휘발성 메모리 장치(1020)는 상기 호스트와 복수의 비휘발성 메모리 장치들(1030) 사이에서 교환되는 데이터를 일시 저장할 수 있다.
솔리드 스테이트 드라이브(1000)는 도 1 내지 10을 참조하여 상술한 어드레스 맵핑 방법, 도 11 내지 13을 참조하여 상술한 데이터 독출 방법 및/또는 도 14 내지 16을 참조하여 상술한 데이터 기입 방법에 따라 동작할 수 있다. 구체적으로, 솔리드 스테이트 드라이브(1000)에 포함되는 서로 다른 타입의 메모리들에 대한 어드레스 맵핑을 하나의 어드레스 맵핑 테이블을 이용하여 통합적으로 수행하며, 상기와 같은 하나의 어드레스 맵핑 테이블에 기초하여 데이터 독출 동작 및/또는 데이터 기입 동작을 수행할 수 있다. 따라서, 솔리드 스테이트 드라이브(1000)에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소될 수 있으며, 솔리드 스테이트 드라이브(1000)가 향상된 성능을 가질 수 있다.
한편, 도 18에서는 솔리드 스테이트 드라이브(1000)가 휘발성 메모리 장치(1020) 및 복수의 비휘발성 메모리 장치들(1030)을 포함하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 서로 다른 타입의 메모리들을 포함하여 구현되는 두 개 이상의 저장 영역들을 포함하는 솔리드 스테이트 드라이브에 대하여 본 발명의 실시예들이 적용될 수 있다.
실시예에 따라서, 솔리드 스테이트 드라이브(1000)는 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔 등과 같은 호스트에 장착될 수 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 메모리 장치(1120), 사용자 인터페이스(1130), 버스(1150) 및 저장 장치(1160)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1100)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1140)을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1110)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1150)를 통하여 메모리 장치(1120)에 연결될 수 있다. 예를 들어, 메모리 장치(1120)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(1110)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1110)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1130)를 제어할 수 있다. 모뎀(1140)은 외부 장치와 무선으로 데이터를 송수신할 수 있다.
저장 장치(1160)의 비휘발성 메모리 장치들(1190)에는 프로세서(1110)에 의해 처리된 데이터 또는 모뎀(1140)을 통하여 수신된 데이터 등이 메모리 컨트롤러(1170) 및 휘발성 메모리 장치(1180)를 통해 저장될 수 있다. 저장 장치(1160)는 본 발명의 실시예들에 따른 어드레스 맵핑 방법, 데이터 독출 방법 및/또는 데이터 기입 방법에 따라 동작함으로써, 저장 장치(1160)에 액세스하기 위해 요구되는 오버헤드 및 레이턴시가 감소되고 저장 장치(1160)가 향상된 성능을 가질 수 있다.
실시예에 따라서, 컴퓨팅 시스템(1100)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(1100)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 저장 장치와 이를 포함하는 임의의 장치 및 전자 기기에 적용될 수 있다. 특히, 본 발명은 메모리 카드, SSD, eMMC, 유니버설 플래시 스토리지, 하이브리드 유니버설 플래시 스토리지, 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 타입의 메모리로 구현되는 제1 저장 영역에 상응하는 제1 물리 어드레스 및 상기 제1 물리 어드레스에 상응하는 제1 논리 어드레스를 포함하는 제1 어드레스 맵핑 정보를 어드레스 맵핑 테이블에 등록하는 단계; 및
    상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 상응하는 제2 물리 어드레스 및 상기 제2 물리 어드레스에 상응하는 제2 논리 어드레스를 포함하는 제2 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하는 단계를 포함하고,
    상기 제1 저장 영역은 액세스 빈도가 기준 빈도보다 높거나 같은 제1 데이터를 저장하며, 상기 제2 저장 영역은 액세스 빈도가 상기 기준 빈도보다 낮은 제2 데이터를 저장하고,
    상기 제1 저장 영역은 적어도 하나의 휘발성 메모리를 포함하며, 상기 제2 저장 영역은 적어도 하나의 비휘발성 메모리를 포함하고, 하나의 상기 어드레스 맵핑 테이블을 이용하여 이종의 메모리들에 대한 통합 어드레스 맵핑을 수행하는 저장 장치의 어드레스 맵핑 방법.
  2. 제 1 항에 있어서,
    상기 제1 물리 어드레스 및 상기 제2 물리 어드레스는 저장 영역을 식별하기 위한 플래그 비트를 각각 포함하며, 상기 제1 물리 어드레스의 플래그 비트는 상기 제2 물리 어드레스의 플래그 비트와 상이한 것을 특징으로 하는 저장 장치의 어드레스 맵핑 방법.
  3. 제 1 항에 있어서,
    상기 제1 물리 어드레스는 제1 범위에 포함되고, 상기 제2 물리 어드레스는 상기 제1 범위와 다른 제2 범위에 포함되는 것을 특징으로 하는 저장 장치의 어드레스 맵핑 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 저장 영역은 데이터를 임시 저장하는 버퍼(buffer)로서 동작하며, 상기 제2 저장 영역은 상기 데이터를 저장하는 저장 매체(storage media)로서 동작하는 것을 특징으로 하는 저장 장치의 어드레스 맵핑 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 및 제2 타입들과 다른 제3 타입의 메모리로 구현되는 제3 저장 영역에 상응하는 제3 물리 어드레스 및 상기 제3 물리 어드레스에 상응하는 제3 논리 어드레스를 포함하는 제3 어드레스 맵핑 정보를 상기 어드레스 맵핑 테이블에 등록하는 단계를 더 포함하는 것을 특징으로 하는 저장 장치의 어드레스 맵핑 방법.
  8. 외부의 호스트로부터 독출 커맨드 및 독출 어드레스를 수신하는 단계;
    제1 타입의 메모리로 구현되는 제1 저장 영역 및 상기 제1 타입과 다른 제2 타입의 메모리로 구현되는 제2 저장 영역에 대한 어드레스 맵핑 정보를 포함하는 어드레스 맵핑 테이블 및 상기 독출 어드레스에 기초하여, 상기 제1 저장 영역 및 상기 제2 저장 영역 중에서 독출하고자 하는 데이터가 저장되어 있는 영역을 판단하는 단계; 및
    상기 판단 결과에 기초하여 상기 제1 저장 영역 또는 상기 제2 저장 영역으로부터 상기 독출하고자 하는 데이터를 독출하는 단계를 포함하고,
    상기 제1 저장 영역은 액세스 빈도가 기준 빈도보다 높거나 같은 제1 데이터를 저장하며, 상기 제2 저장 영역은 액세스 빈도가 상기 기준 빈도보다 낮은 제2 데이터를 저장하고,
    상기 제1 저장 영역은 적어도 하나의 휘발성 메모리를 포함하며, 상기 제2 저장 영역은 적어도 하나의 비휘발성 메모리를 포함하고, 하나의 상기 어드레스 맵핑 테이블을 이용하여 이종의 메모리들에 대한 통합 어드레스 맵핑을 수행하는 저장 장치의 데이터 독출 방법.
  9. 제 8 항에 있어서, 상기 독출 어드레스는 제1 논리 어드레스이며,
    상기 독출하고자 하는 데이터가 저장되어 있는 영역을 판단하는 단계는,
    상기 어드레스 맵핑 테이블에 기초하여 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스를 획득하는 단계;
    상기 제1 물리 어드레스에 포함되는 플래그 비트가 제1 값을 가지는 경우에, 상기 독출하고자 하는 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단하는 단계; 및
    상기 플래그 비트가 상기 제1 값과 다른 제2 값을 가지는 경우에, 상기 독출하고자 하는 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 저장 장치의 데이터 독출 방법.
  10. 제 8 항에 있어서, 상기 독출 어드레스는 제1 논리 어드레스이며,
    상기 독출하고자 하는 데이터가 저장되어 있는 영역을 판단하는 단계는,
    상기 어드레스 맵핑 테이블에 기초하여 상기 제1 논리 어드레스에 상응하는 제1 물리 어드레스를 획득하는 단계;
    상기 제1 물리 어드레스가 제1 범위에 포함되는 경우에, 상기 독출하고자 하는 데이터가 상기 제1 저장 영역에 저장되어 있는 것으로 판단하는 단계; 및
    상기 제1 물리 어드레스가 상기 제1 범위와 다른 제2 범위에 포함되는 경우에, 상기 독출하고자 하는 데이터가 상기 제2 저장 영역에 저장되어 있는 것으로 판단하는 단계를 포함하는 것을 특징으로 하는 저장 장치의 데이터 독출 방법.
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