JP2002358495A - Ｃｆ／ａｔａカード - Google Patents
Ｃｆ／ａｔａカードInfo
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0662—Virtualisation aspects
- G06F3/0664—Virtualisation aspects at device level, e.g. emulation of a storage device or system
Abstract
(57)【要約】
【課題】 ＣＦ/ＡＴＡカードに対してランダムアクセ
スをするには、別途ランダムアクセス可能な外部メモリ
を用意し、カードデータを外部メモリに転送し、その外
部メモリに対してアクセスする必要があった。 【解決手段】 ＣＦ／ＡＴＡカード３１へのアクセスモ
ードとして、コモンメモリ空間を有効にした特殊メモリ
空間アクセスモードなるモードを追加し、そのモードで
のコモンメネリ空間に、ランダムアクセス可能なメモリ
８を割り当て、前記モードの選択時には、ＣＦ／ＡＴＡ
カード３１に記憶のデータを前記メモリ８に転送した上
で、そのメモリ８上のデータに対し、ランダムアクセス
する。
スをするには、別途ランダムアクセス可能な外部メモリ
を用意し、カードデータを外部メモリに転送し、その外
部メモリに対してアクセスする必要があった。 【解決手段】 ＣＦ／ＡＴＡカード３１へのアクセスモ
ードとして、コモンメモリ空間を有効にした特殊メモリ
空間アクセスモードなるモードを追加し、そのモードで
のコモンメネリ空間に、ランダムアクセス可能なメモリ
８を割り当て、前記モードの選択時には、ＣＦ／ＡＴＡ
カード３１に記憶のデータを前記メモリ８に転送した上
で、そのメモリ８上のデータに対し、ランダムアクセス
する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリカード、
特にコンパクトフラッシュ（登録商標）カードおよびＡ
ＴＡカードに関するものである。
特にコンパクトフラッシュ（登録商標）カードおよびＡ
ＴＡカードに関するものである。
【０００２】
【従来の技術】現在、データストレージメディアとして
利用されているコンパクトフラッシュカードおよびカー
ドサイズのＡＴＡカード(以下 ＣＦ/ＡＴＡカードとす
る)のシステム概略図を図１に示す。１はホスト側ＣＰ
Ｕであり、プログラム等を実行する部分である。２はラ
ンダムアクセス可能な外部メモリであり、３がＣＦ/Ａ
ＴＡカードである。
利用されているコンパクトフラッシュカードおよびカー
ドサイズのＡＴＡカード(以下 ＣＦ/ＡＴＡカードとす
る)のシステム概略図を図１に示す。１はホスト側ＣＰ
Ｕであり、プログラム等を実行する部分である。２はラ
ンダムアクセス可能な外部メモリであり、３がＣＦ/Ａ
ＴＡカードである。
【０００３】ＣＰＵ１からこのＣＦ/ＡＴＡカード３へ
のアクセスには、表１に示すように、メモリマップドモ
ード、コンティギュアスＩ／Ｏモード、プライマリＩ／
Ｏモード、およびセコンダリィＩ／Ｏモードの４種類の
アクセスモードがあり、ＣＰＵ１は、接続されたＣＦ/
ＡＴＡカード３のメモリ構成などから、これらの４つの
アクセスモードの中から１つを自動的に選択する。イン
デックス０h〜３hを指定することにより各モードが選択
される。
のアクセスには、表１に示すように、メモリマップドモ
ード、コンティギュアスＩ／Ｏモード、プライマリＩ／
Ｏモード、およびセコンダリィＩ／Ｏモードの４種類の
アクセスモードがあり、ＣＰＵ１は、接続されたＣＦ/
ＡＴＡカード３のメモリ構成などから、これらの４つの
アクセスモードの中から１つを自動的に選択する。イン
デックス０h〜３hを指定することにより各モードが選択
される。
【０００４】
【表１】
【０００５】このＣＦ/ＡＴＡカード３への通常のデー
タアクセス(下記のアトリビュートメモリ空間へのアク
セス)は、ＡＴＡレジスタ(後述)に格納のデータレジス
タに基づき行われる。上述のアクセスモードの内の１つ
であるコンティギュアスＩ／ＯモードでのＡＴＡレジス
タのマッピングを表２に示す。
タアクセス(下記のアトリビュートメモリ空間へのアク
セス)は、ＡＴＡレジスタ(後述)に格納のデータレジス
タに基づき行われる。上述のアクセスモードの内の１つ
であるコンティギュアスＩ／ＯモードでのＡＴＡレジス
タのマッピングを表２に示す。
【０００６】
【表２】
【０００７】この表２中の例えば最上段のマッピング例
は、REG=0、CE2=0、CE1=0、A3=0、A2=0、A1=0で、IORD=
L、IOWR=OE=WE=Hのときは、読出し時のデータレジスタ
を、IOWR=L、IORD=OE=WE=Hのときは、書込み時のデータ
レジスタを、OE=L、IORD=IOWR=WE=Hのときは、読出し時
のアドリビュートメモリを、WE=L、IORD=IOWR=OE=Hのと
きは、書込み時のアドリビュートメモリを、それぞれマ
ッピングすることを示している。
は、REG=0、CE2=0、CE1=0、A3=0、A2=0、A1=0で、IORD=
L、IOWR=OE=WE=Hのときは、読出し時のデータレジスタ
を、IOWR=L、IORD=OE=WE=Hのときは、書込み時のデータ
レジスタを、OE=L、IORD=IOWR=WE=Hのときは、読出し時
のアドリビュートメモリを、WE=L、IORD=IOWR=OE=Hのと
きは、書込み時のアドリビュートメモリを、それぞれマ
ッピングすることを示している。
【０００８】このマッピングでは REG=0 のとき選択さ
れる“アトリビュートメモリ空間”と、REG=1 のとき選
択される“コモンメモリ空間”とが存在するが、この表
２でわかるように、コモンメモリ空間の指定は無効とな
っている。アトリビュートメモリとは、アトリビュート
メモリ空間におけるメモリ領域である。
れる“アトリビュートメモリ空間”と、REG=1 のとき選
択される“コモンメモリ空間”とが存在するが、この表
２でわかるように、コモンメモリ空間の指定は無効とな
っている。アトリビュートメモリとは、アトリビュート
メモリ空間におけるメモリ領域である。
【０００９】ホストのＣＰＵ１がＣＦ/ＡＴＡカード３
に格納のデータをアクセスする際の手順を次に示す。 ＣＰＵ１はセクタカウントレジスタに転送するセク
タ数をセットする。 ＣＰＵ１はセクタ番号レジスタ、シリンダ上位／下
位レジスタ、ドライブヘッドレジスタにアクセスする論
理セクタアドレスをセットする。シリンダ上位／下位レ
ジスタとは、１つのカードでメモリ領域が上位と下位の
シリンダに分割されている時にいずれか一方を指定する
ためのレジスタであり、ドライブヘッドレジスタとは、
複数のカードが接続されたときに、いずれのカードであ
るかを指定するためのレジスタである。 ＣＰＵ１はコマンドレジスタにセクタリードのコマ
ンドをセットする。 ＣＦ/ＡＴＡカードから同カード内のデータ読出しの
許可出力待ち。 データ読出許可の確認をすると、データレジスタを
介してデータをバイトまたはワード単位で５１２バイト
分、シリアルにリードしてメモリ２に格納する。 手順〜をでセットしたセクタ数分を繰返し、
これにて終了する。
に格納のデータをアクセスする際の手順を次に示す。 ＣＰＵ１はセクタカウントレジスタに転送するセク
タ数をセットする。 ＣＰＵ１はセクタ番号レジスタ、シリンダ上位／下
位レジスタ、ドライブヘッドレジスタにアクセスする論
理セクタアドレスをセットする。シリンダ上位／下位レ
ジスタとは、１つのカードでメモリ領域が上位と下位の
シリンダに分割されている時にいずれか一方を指定する
ためのレジスタであり、ドライブヘッドレジスタとは、
複数のカードが接続されたときに、いずれのカードであ
るかを指定するためのレジスタである。 ＣＰＵ１はコマンドレジスタにセクタリードのコマ
ンドをセットする。 ＣＦ/ＡＴＡカードから同カード内のデータ読出しの
許可出力待ち。 データ読出許可の確認をすると、データレジスタを
介してデータをバイトまたはワード単位で５１２バイト
分、シリアルにリードしてメモリ２に格納する。 手順〜をでセットしたセクタ数分を繰返し、
これにて終了する。
【００１０】このように従来のＣＦ/ＡＴＡカード３に
対するアクセスでは、データアクセスの単位がセクタ単
位(通常は５１２バイト)でありしかも、ＡＴＡレジスタ
を介したアクセスでないと行えないため、ＣＰＵ１はＣ
Ｆ/ＡＴＡカード３に格納したデータにランダムアクセ
スを行うことができない。
対するアクセスでは、データアクセスの単位がセクタ単
位(通常は５１２バイト)でありしかも、ＡＴＡレジスタ
を介したアクセスでないと行えないため、ＣＰＵ１はＣ
Ｆ/ＡＴＡカード３に格納したデータにランダムアクセ
スを行うことができない。
【００１１】そのためＣＦ/ＡＴＡカード３にプログラ
ムを格納したような場合、ホスト側ＣＰＵ１はＣＦ/Ａ
ＴＡカード３に格納のプログラムを外部のメモリ２に転
送し、その転送したデータに対してランダムアクセスす
ることにより、プログラムを実行している。ハードディ
スクへのデータアクセスもこれと全く同じ手順で行なっ
ている。ランダムアクセスとは、周知のごとく、３２ビ
ットもしくは６４ビット単位でデータが格納されたエリ
アのアドレスを直接指定することにより、そのデータを
パラレルで読み出すアクセス法である。
ムを格納したような場合、ホスト側ＣＰＵ１はＣＦ/Ａ
ＴＡカード３に格納のプログラムを外部のメモリ２に転
送し、その転送したデータに対してランダムアクセスす
ることにより、プログラムを実行している。ハードディ
スクへのデータアクセスもこれと全く同じ手順で行なっ
ている。ランダムアクセスとは、周知のごとく、３２ビ
ットもしくは６４ビット単位でデータが格納されたエリ
アのアドレスを直接指定することにより、そのデータを
パラレルで読み出すアクセス法である。
【００１２】
【発明が解決しようとする課題】このようにＣＦ/ＡＴ
Ａカード３に対してランダムアクセスができないため、
ＣＦ/ＡＴＡカード３にプログラム等のランダムアクセ
スが必要とされるデータを格納する場合、ＣＰＵ１は、
ＣＦ/ＡＴＡカード３以外に、別途ランダムアクセス可
能な外部メモリ２を用意し、ＣＦ/ＡＴＡカード３から
そのメモリ２にデータの転送を行ってから、外部メモリ
２上でプログラムを実行している。このためＣＦ/ＡＴ
Ａカード３の容量に応じたサイズの外部メモリを準備す
る必要があった。
Ａカード３に対してランダムアクセスができないため、
ＣＦ/ＡＴＡカード３にプログラム等のランダムアクセ
スが必要とされるデータを格納する場合、ＣＰＵ１は、
ＣＦ/ＡＴＡカード３以外に、別途ランダムアクセス可
能な外部メモリ２を用意し、ＣＦ/ＡＴＡカード３から
そのメモリ２にデータの転送を行ってから、外部メモリ
２上でプログラムを実行している。このためＣＦ/ＡＴ
Ａカード３の容量に応じたサイズの外部メモリを準備す
る必要があった。
【００１３】この発明は、コモンメモリ空間を有効にし
た特殊なアクセスモードを設定し、そのコモンメモリ空
間にランダムアクセス可能なメモリを割り当てること
で、そのメモリにランダムアクセス可能としたＣＦ/Ａ
ＴＡカードを提供することを目的とする。
た特殊なアクセスモードを設定し、そのコモンメモリ空
間にランダムアクセス可能なメモリを割り当てること
で、そのメモリにランダムアクセス可能としたＣＦ/Ａ
ＴＡカードを提供することを目的とする。
【００１４】
【課題を解決するための手段】ＣＦ/ＡＴＡカードへの
アクセスモードとして、コモンメモリ空間を有効にした
特殊メモリ空間アクセスモードなるモードを追加し、そ
のコモンメモリ空間に、ランダムアクセス可能なメモリ
を割り当て、前記モードの選択時には、ＣＦ/ＡＴＡカ
ードに記憶のデータを前記メモリに転送した上で、その
メモリ上のデータに対し、ランダムアクセスする。
アクセスモードとして、コモンメモリ空間を有効にした
特殊メモリ空間アクセスモードなるモードを追加し、そ
のコモンメモリ空間に、ランダムアクセス可能なメモリ
を割り当て、前記モードの選択時には、ＣＦ/ＡＴＡカ
ードに記憶のデータを前記メモリに転送した上で、その
メモリ上のデータに対し、ランダムアクセスする。
【００１５】
【発明の実施の形態】図２は本発明の１実施形態を示し
たシステム概略図である。ＣＦ/ＡＴＡカード３１内に
設けたランダムアクセス可能なバッファメモリ８にラン
ダムアクセスできるようにしている。そのＣＦ/ＡＴＡ
カード３１の内部構成を図３に示している。
たシステム概略図である。ＣＦ/ＡＴＡカード３１内に
設けたランダムアクセス可能なバッファメモリ８にラン
ダムアクセスできるようにしている。そのＣＦ/ＡＴＡ
カード３１の内部構成を図３に示している。
【００１６】図３において、４は本ＣＦ/ＡＴＡカード
３１内部のＣＰＵであり、当ＣＦ/ＡＴＡカード３１内
部の制御を行う。５はホストのＣＰＵ１との信号のやり
とりを制御するホストインタフェイスである。６はフラ
ッシュシーケンサであり、後記のフラッシュメモリ９に
対するリード／ライトのシーケンス動作を制御する。７
はフラッシュメモリインタフェイスであり、フラッシュ
シーケンサ６よりの信号を受けて２５６Ｍビットのフラ
ッシュメモリ９に対しリード／ライトを行う。このフラ
ッシュメモリ９が当ＣＦ/ＡＴＡカード３１自身の内部
メモリである。
３１内部のＣＰＵであり、当ＣＦ/ＡＴＡカード３１内
部の制御を行う。５はホストのＣＰＵ１との信号のやり
とりを制御するホストインタフェイスである。６はフラ
ッシュシーケンサであり、後記のフラッシュメモリ９に
対するリード／ライトのシーケンス動作を制御する。７
はフラッシュメモリインタフェイスであり、フラッシュ
シーケンサ６よりの信号を受けて２５６Ｍビットのフラ
ッシュメモリ９に対しリード／ライトを行う。このフラ
ッシュメモリ９が当ＣＦ/ＡＴＡカード３１自身の内部
メモリである。
【００１７】図４は、ホストインタフェイス５の概略構
成図である。１０はＡＴＡレジスタであり、ＣＦ/ＡＴ
Ａカード３１への通常のアクセスはすべてこのＡＴＡレ
ジスタ１０に格納のデータレジスタに基づき行われる。
１１は上述したインデックスを格納するインデックス格
納部である。１２はホストアクセス制御部であり、イン
デックス格納部１１よりのインデックス、ホストのＣＰ
Ｕ１からのホストアドレスおよびホストコントロール信
号によって、ＣＦ/ＡＴＡカード３１内部のＡＴＡレジ
スタ１０やバッファメモリ８へアクセスできるように構
成している。
成図である。１０はＡＴＡレジスタであり、ＣＦ/ＡＴ
Ａカード３１への通常のアクセスはすべてこのＡＴＡレ
ジスタ１０に格納のデータレジスタに基づき行われる。
１１は上述したインデックスを格納するインデックス格
納部である。１２はホストアクセス制御部であり、イン
デックス格納部１１よりのインデックス、ホストのＣＰ
Ｕ１からのホストアドレスおよびホストコントロール信
号によって、ＣＦ/ＡＴＡカード３１内部のＡＴＡレジ
スタ１０やバッファメモリ８へアクセスできるように構
成している。
【００１８】ＣＰＵ１から従来のＣＦ/ＡＴＡカード３
へのアクセスは、表１で示したように、メモリマップド
モード、コンティギュアスＩ／Ｏモード、プライマリＩ
／Ｏモード、およびセコンダリィＩ／Ｏモードの４種類
のアクセスモードであったが、本発明に係わるＣＦ/Ａ
ＴＡカード３１では、表３で示すように、新たにインデ
ックス４hで指定される“特殊メモリ空間アクセスモー
ド”を追加している。
へのアクセスは、表１で示したように、メモリマップド
モード、コンティギュアスＩ／Ｏモード、プライマリＩ
／Ｏモード、およびセコンダリィＩ／Ｏモードの４種類
のアクセスモードであったが、本発明に係わるＣＦ/Ａ
ＴＡカード３１では、表３で示すように、新たにインデ
ックス４hで指定される“特殊メモリ空間アクセスモー
ド”を追加している。
【００１９】
【表３】
【００２０】この特殊メモリ空間アクセスモードにおけ
るＡＴＡレジスタ１０および特殊メモリ空間のマッピン
グ例を表４に示す。
るＡＴＡレジスタ１０および特殊メモリ空間のマッピン
グ例を表４に示す。
【００２１】
【表４】
【００２２】この特殊メモリ空間アクセスモードにおい
ても、“アトリビュートメモリ空間”と“コモンメモリ
空間”が存在するが、このモードではコモンメモリ空間
の指定が有効にされ、その有効にされたコモンメモリ空
間に上記のバッファメモリ８を割り当てている。
ても、“アトリビュートメモリ空間”と“コモンメモリ
空間”が存在するが、このモードではコモンメモリ空間
の指定が有効にされ、その有効にされたコモンメモリ空
間に上記のバッファメモリ８を割り当てている。
【００２３】このバッファメモリは従来のメモリカード
にも設けられていたものであるが、従来のメモリカード
にあるバッファメモリは、ホストのＣＰＵ１から直接ア
クセスはできず、ＡＴＡレジスタを介したアクセスのみ
可能であった。一方、コモンメモリ空間に割り当てたバ
ッファメモリ８は、ホストのＣＰＵ１から直接のアクセ
ス(ランダムアクセス)が可能になる。その場合の手順を
以下に詳しく述べる。
にも設けられていたものであるが、従来のメモリカード
にあるバッファメモリは、ホストのＣＰＵ１から直接ア
クセスはできず、ＡＴＡレジスタを介したアクセスのみ
可能であった。一方、コモンメモリ空間に割り当てたバ
ッファメモリ８は、ホストのＣＰＵ１から直接のアクセ
ス(ランダムアクセス)が可能になる。その場合の手順を
以下に詳しく述べる。
【００２４】ホストのＣＰＵ１は、ホストインタフェイ
ス５内のＡＴＡレジスタ１０へのアクセスのために、従
来例と同様に次の〜の手順によりセクタ数やコマン
ドを書き込む。 ＣＰＵ１はセクタカウントレジスタに転送するセク
タ数をセットする。 ＣＰＵ１はセクタ番号レジスタ、シリンダ上位／下
位レジスタ、ドライブヘッドレジスタにアクセスする論
理セクタアドレスをセットする。 ＣＰＵ１はコマンドレジスタにセクタリードのコマ
ンドをセットする。
ス５内のＡＴＡレジスタ１０へのアクセスのために、従
来例と同様に次の〜の手順によりセクタ数やコマン
ドを書き込む。 ＣＰＵ１はセクタカウントレジスタに転送するセク
タ数をセットする。 ＣＰＵ１はセクタ番号レジスタ、シリンダ上位／下
位レジスタ、ドライブヘッドレジスタにアクセスする論
理セクタアドレスをセットする。 ＣＰＵ１はコマンドレジスタにセクタリードのコマ
ンドをセットする。
【００２５】' 次に、上述のＣＦ/ＡＴＡカード３１
内のＣＰＵ４はこれらの内容をホストインタフェイス５
から受け取ると、フラッシュメモリ９からデータをバッ
ファメモリ８へ転送する指令をフラッシュシーケンサ６
に出力し、そしてホストのＣＰＵ１に対し、フラッシュ
メモリ９内のデータ読取の要求を出力する。 ' ホストのＣＰＵ１はデータ読取要求を確認すれば、
ＡＴＡレジスタ１０の１つであるデータレジスタを介し
てアクセスを行なう。これにより、図４のホストアクセ
ス制御部１２がバッファメモリ８のアドレスおよびデー
タを制御し、ホストのＣＰＵ１へデータを出力する。Ｃ
ＰＵ１は読み取ったデータをバッファメモリ８へ格納す
る。ホストのＣＰＵ１は、コモンメモリ空間に直接アク
セスすることができるため、コモンメモリ空間に割り当
てられたバッファメモリ８のデータにランダムアクセス
することが可能となる。
内のＣＰＵ４はこれらの内容をホストインタフェイス５
から受け取ると、フラッシュメモリ９からデータをバッ
ファメモリ８へ転送する指令をフラッシュシーケンサ６
に出力し、そしてホストのＣＰＵ１に対し、フラッシュ
メモリ９内のデータ読取の要求を出力する。 ' ホストのＣＰＵ１はデータ読取要求を確認すれば、
ＡＴＡレジスタ１０の１つであるデータレジスタを介し
てアクセスを行なう。これにより、図４のホストアクセ
ス制御部１２がバッファメモリ８のアドレスおよびデー
タを制御し、ホストのＣＰＵ１へデータを出力する。Ｃ
ＰＵ１は読み取ったデータをバッファメモリ８へ格納す
る。ホストのＣＰＵ１は、コモンメモリ空間に直接アク
セスすることができるため、コモンメモリ空間に割り当
てられたバッファメモリ８のデータにランダムアクセス
することが可能となる。
【００２６】この方式によれば、データを退避させてお
くための大容量の外部メモリ２を必要としないため、大
容量の外部メモリを持つことができないシステムに有用
である。又、ＣＦ/ＡＴＡカード３１内のバッファメモ
リ８は、フラッシュメモリ９のサイズに見合った最小限
の容量でよいため、無駄なメモリをなくすことができ
る。
くための大容量の外部メモリ２を必要としないため、大
容量の外部メモリを持つことができないシステムに有用
である。又、ＣＦ/ＡＴＡカード３１内のバッファメモ
リ８は、フラッシュメモリ９のサイズに見合った最小限
の容量でよいため、無駄なメモリをなくすことができ
る。
【００２７】尚、本ＣＦ/ＡＴＡカード３１に対し、例
えばコンティギュアスＩ／Ｏモードを指定したときは、
従来例と同様に上記〜の手順に従ってデータをアク
セスする。
えばコンティギュアスＩ／Ｏモードを指定したときは、
従来例と同様に上記〜の手順に従ってデータをアク
セスする。
【００２８】又、本実施形態における特殊メモリ空間ア
ドレスは、表２、表４の比較からわかるようにコンティ
ギュアスＩ／Ｏモードをベースとしたが、コモンメモリ
空間を有する他のアクセスモード、例えばプライマリＩ
／ＯモードやセカンダリＩ／Ｏモードをベースとしても
よい。
ドレスは、表２、表４の比較からわかるようにコンティ
ギュアスＩ／Ｏモードをベースとしたが、コモンメモリ
空間を有する他のアクセスモード、例えばプライマリＩ
／ＯモードやセカンダリＩ／Ｏモードをベースとしても
よい。
【００２９】
【発明の効果】この発明は、ＣＦ/ＡＴＡカードへのア
クセスモードとして、コモンメモリ空間の指定をを有効
にした特殊メモリ空間アクセスモードなるモードを追加
し、そのコモンメモリ空間にランダムアクセス可能なメ
モリを割り当てたので、カードからメモリに転送したデ
ータに対しては、ランダムアクセスすることが可能とな
る。
クセスモードとして、コモンメモリ空間の指定をを有効
にした特殊メモリ空間アクセスモードなるモードを追加
し、そのコモンメモリ空間にランダムアクセス可能なメ
モリを割り当てたので、カードからメモリに転送したデ
ータに対しては、ランダムアクセスすることが可能とな
る。
【図面の簡単な説明】
【図１】 従来のＣＦ／ＡＴＡカードを含むシステム概
略図
略図
【図２】 本発明のＣＦ／ＡＴＡカードを含むシステム
概略図
概略図
【図３】 図２のＣＦ／ＡＴＡカードの内部構成図
【図４】 図３ホストインタフェイスの内部構成図
１ ＣＰＵ、５ ホストインタフェイス、６ フラッシ
ュシーケンサ、７ フラッシュメモリインタフェイス、
８ バッファメモリ、９ フラッシュメモリ、１０ Ａ
ＴＡレジスタ、１１ インデックス部、１２ ホストア
クセス制御部、３１ ＣＦ／ＡＴＡカード
ュシーケンサ、７ フラッシュメモリインタフェイス、
８ バッファメモリ、９ フラッシュメモリ、１０ Ａ
ＴＡレジスタ、１１ インデックス部、１２ ホストア
クセス制御部、３１ ＣＦ／ＡＴＡカード
Claims (6)
- 【請求項１】 メモリカードへのアクセスモードとし
て、コモンメモリ空間を有効にしたアクセスモードを新
たに追加したことを特徴とするＣＦ／ＡＴＡカード。 - 【請求項２】 メモリカードへのアクセスモードであ
る、コンティギュアスＩ／Ｏモード、プライマリＩ／Ｏ
モード、およびセコンダリィＩ／Ｏモードのいずれかの
モードに対し、コモンメモリ空間を有効にしたアクセス
モードを新たに追加したことを特徴とするＣＦ／ＡＴＡ
カード。 - 【請求項３】 上記コモンメモリ空間に、ランダムアク
セス可能なメモリを割り当てた請求項１もしくは２に記
載のＣＦ／ＡＴＡカード。 - 【請求項４】 上記メモリは、当該カードの記憶容量に
応じた容量とする請求項３記載のＣＦ／ＡＴＡカード。 - 【請求項５】 カードに記憶のデータを上記メモリに転
送する転送機能を有し、そのメモリ上のデータに対し、
ランダムアクセスする請求項３もしくは４に記載のＣＦ
／ＡＴＡカード。 - 【請求項６】 メモリカードへのアクセスモードであ
る、コンティギュアスＩ／Ｏモード、プライマリＩ／Ｏ
モード、およびセコンダリィＩ／Ｏモードのいずれかの
モードに対し、コモンメモリ空間を有効にした特殊メモ
リ空間アクセスモードなるモードを追加し、そのコモン
メモリ空間に、ランダムアクセス可能なメモリを割り当
て、前記モードの選択時、当カードに記憶のデータを前
記メモリに転送した上で、そのメモリ上のデータに対
し、ランダムアクセスすることを特徴とするＣＦ／ＡＴ
Ａカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168040A JP2002358495A (ja) | 2001-06-04 | 2001-06-04 | Ｃｆ／ａｔａカード |
| US09/987,576 US20030051105A1 (en) | 2001-06-04 | 2001-11-15 | Compact flash ATA card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168040A JP2002358495A (ja) | 2001-06-04 | 2001-06-04 | Ｃｆ／ａｔａカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002358495A true JP2002358495A (ja) | 2002-12-13 |
Family
ID=19010329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168040A Pending JP2002358495A (ja) | 2001-06-04 | 2001-06-04 | Ｃｆ／ａｔａカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030051105A1 (ja) |
| JP (1) | JP2002358495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005045680A1 (ja) * | 2003-11-07 | 2005-05-19 | Matsushita Electric Industrial Co., Ltd. | 情報記録媒体及びその制御方法 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022074450A (ja) * | 2020-11-04 | 2022-05-18 | キオクシア株式会社 | メモリカード、メモリシステム、及びファイルの断片化解消方法 |
-
2001
- 2001-06-04 JP JP2001168040A patent/JP2002358495A/ja active Pending
- 2001-11-15 US US09/987,576 patent/US20030051105A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005045680A1 (ja) * | 2003-11-07 | 2005-05-19 | Matsushita Electric Industrial Co., Ltd. | 情報記録媒体及びその制御方法 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030051105A1 (en) | 2003-03-13 |
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