JPH07114499A - フラッシュメモリ仮想メモリシステム - Google Patents
フラッシュメモリ仮想メモリシステムInfo
- Publication number
- JPH07114499A JPH07114499A JP5260627A JP26062793A JPH07114499A JP H07114499 A JPH07114499 A JP H07114499A JP 5260627 A JP5260627 A JP 5260627A JP 26062793 A JP26062793 A JP 26062793A JP H07114499 A JPH07114499 A JP H07114499A
- Authority
- JP
- Japan
- Prior art keywords
- page
- memory
- flash
- flash eprom
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】小容量のＤＲＡＭでもフラッシュＥＰＲＯＭに
直接実行可能形で実行コードを格納することができ、バ
ッテリ駆動に適した不揮発性メモリシステムを提供する
こと。 【構成】フラッシュＥＰＲＯＭとＤＲＡＭのアクセス制
御回路に、ページ単位のページアドレス変換テーブルと
仮想アドレステーブルを含むページアドレス変換回路を
設け、メモリページの制御フラグにより、ページのリマ
ップとロールイン，ロールアウトを制御する。 【効果】安価でバッテリ駆動に適した不揮発性メモリシ
ステムを提供することが可能となり、また、同時にフラ
ッシュＥＰＲＯＭを使用した不揮発性ファイル装置も容
易に構成できる。
直接実行可能形で実行コードを格納することができ、バ
ッテリ駆動に適した不揮発性メモリシステムを提供する
こと。 【構成】フラッシュＥＰＲＯＭとＤＲＡＭのアクセス制
御回路に、ページ単位のページアドレス変換テーブルと
仮想アドレステーブルを含むページアドレス変換回路を
設け、メモリページの制御フラグにより、ページのリマ
ップとロールイン，ロールアウトを制御する。 【効果】安価でバッテリ駆動に適した不揮発性メモリシ
ステムを提供することが可能となり、また、同時にフラ
ッシュＥＰＲＯＭを使用した不揮発性ファイル装置も容
易に構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、小型携帯情報処理装置
等に利用される、フラッシュメモリ等の低価格な不揮発
性メモリを使用した、メモリ管理技術に関する。
等に利用される、フラッシュメモリ等の低価格な不揮発
性メモリを使用した、メモリ管理技術に関する。
【０００２】
【従来の技術】まず従来技術について説明する。
【０００３】従来の携帯可能な小型情報処理装置は、機
器の小型化のため、あるいは、バッテリ駆動を行なう等
のため、ハードディスクドライブやフロッピーディスク
ドライブ等のファイル装置を用いずに、フラッシュＥＰ
ＲＯＭ等の不揮発性メモリで半導体ファイル装置を構成
したものが製品化されている。
器の小型化のため、あるいは、バッテリ駆動を行なう等
のため、ハードディスクドライブやフロッピーディスク
ドライブ等のファイル装置を用いずに、フラッシュＥＰ
ＲＯＭ等の不揮発性メモリで半導体ファイル装置を構成
したものが製品化されている。
【０００４】上記半導体ファイル装置で使用されている
フラッシュＥＰＲＯＭは、オンボードでイレーズとライ
トが可能であり、揮発性メモリであるダイナミックＲＡ
Ｍと同等の集積化をおこなうことができる等の、特徴を
もつ。
フラッシュＥＰＲＯＭは、オンボードでイレーズとライ
トが可能であり、揮発性メモリであるダイナミックＲＡ
Ｍと同等の集積化をおこなうことができる等の、特徴を
もつ。
【０００５】しかし、バイト単位のイレーズ・書き込み
をおこなうことができず、チップ単位、あるいは、ブロ
ック単位にイレーズをおこなう必要があることや、イレ
ーズ時間やライト時間が長い等の、欠点がある。また、
イレーズ回数にも寿命制限がある。
をおこなうことができず、チップ単位、あるいは、ブロ
ック単位にイレーズをおこなう必要があることや、イレ
ーズ時間やライト時間が長い等の、欠点がある。また、
イレーズ回数にも寿命制限がある。
【０００６】このため、前記欠点を解決し、小型携帯情
報処理装置で、フラッシュＥＰＲＯＭを利用する方式と
して、特開平４−３１７５６号公報に記載の、イレーズ
やライトのブロック制御方式が提案されている。
報処理装置で、フラッシュＥＰＲＯＭを利用する方式と
して、特開平４−３１７５６号公報に記載の、イレーズ
やライトのブロック制御方式が提案されている。
【０００７】上記半導体ファイル装置を利用したシステ
ムでも、プログラムはシステム装置の主記憶メモリ上に
ロードされ実行される。
ムでも、プログラムはシステム装置の主記憶メモリ上に
ロードされ実行される。
【０００８】このため、半導体ファイル装置に実装され
るフラッシュＥＰＲＯＭのほかに、主記憶メモリも必要
になり、コストアップの要因となっている。
るフラッシュＥＰＲＯＭのほかに、主記憶メモリも必要
になり、コストアップの要因となっている。
【０００９】また、Ｗｉｎｄｏｗｓ等のＯＳやアプリケ
ーションプログラムは、機能向上により大型化の傾向に
あり、大容量の主記憶メモリが要求され、コストアップ
になっている。
ーションプログラムは、機能向上により大型化の傾向に
あり、大容量の主記憶メモリが要求され、コストアップ
になっている。
【００１０】小容量の主記憶メモリでもＯＳ，アプリケ
ーションプログラムが実行するため、ＯＳ，アプリケー
シュンプログラムを実行形式で、ＲＯＭに格納する方法
が提案されているが、この方法では、事前にプログラム
をＲＯＭで実行できるように、形式を変換する必要があ
り、任意のプログラムに適応する事ができない。
ーションプログラムが実行するため、ＯＳ，アプリケー
シュンプログラムを実行形式で、ＲＯＭに格納する方法
が提案されているが、この方法では、事前にプログラム
をＲＯＭで実行できるように、形式を変換する必要があ
り、任意のプログラムに適応する事ができない。
【００１１】
【発明が解決しようとする課題】以上述べたように、本
発明は、フラッシュＥＰＲＯＭに格納された、コードを
直接実行可能でかつ、小容量の主記憶メモリでもプログ
ラム実行可能な低価格メモリシステムを提供することで
ある。
発明は、フラッシュＥＰＲＯＭに格納された、コードを
直接実行可能でかつ、小容量の主記憶メモリでもプログ
ラム実行可能な低価格メモリシステムを提供することで
ある。
【００１２】
【課題を解決するための手段】上記課題は、小容量のＤ
ＲＡＭメモリとフラッシュＥＰＲＯＭをもつメモリシス
テムで、仮想記憶メモリ管理方式により、上記ＤＲＡＭ
に実行コードとデータをフラッシュＥＰＲＯＭよりロー
ドあるいは上記ＤＲＡＭからフラッシュＥＰＲＯＭにス
トアすることにより達成される。
ＲＡＭメモリとフラッシュＥＰＲＯＭをもつメモリシス
テムで、仮想記憶メモリ管理方式により、上記ＤＲＡＭ
に実行コードとデータをフラッシュＥＰＲＯＭよりロー
ドあるいは上記ＤＲＡＭからフラッシュＥＰＲＯＭにス
トアすることにより達成される。
【００１３】つまり、フラッシュＥＰＲＯＭとＤＲＡＭ
のアクセス制御回路にページアドレス変換回路を設け、
さらにページ単位のページアドレス変換テーブルと、ペ
ージプレゼントビット・アクセスビット・ダーティビッ
ト等のメモリページの制御フラグおよび、これらのフラ
グの制御回路をもつことにより達成される。
のアクセス制御回路にページアドレス変換回路を設け、
さらにページ単位のページアドレス変換テーブルと、ペ
ージプレゼントビット・アクセスビット・ダーティビッ
ト等のメモリページの制御フラグおよび、これらのフラ
グの制御回路をもつことにより達成される。
【００１４】さらに、フラッシュＥＰＲＯＭのブロック
イレーズ管理をおこなうイレーズ制御回路をもつ。
イレーズ管理をおこなうイレーズ制御回路をもつ。
【００１５】また、上記ページアクセス制御は、プロセ
ッサ内部に持つメモリページング制御回路によりおこな
い、フラッシュＥＰＲＯＭとＤＲＡＭアクセス制御回路
には、ページアドレス変換のみおこなう方法も考えられ
る。
ッサ内部に持つメモリページング制御回路によりおこな
い、フラッシュＥＰＲＯＭとＤＲＡＭアクセス制御回路
には、ページアドレス変換のみおこなう方法も考えられ
る。
【００１６】上記仮想記憶管理方式によるフラッシュＥ
ＰＲＯＭとＤＲＡＭメモリシステムで、ランダムアクセ
ス可能なフラッシュＥＰＲＯＭを使用した場合には、Ｄ
ＲＡＭにロールインせずに、フラッシュＥＰＲＯＭアド
レスをＤＲＡＭアドレスにリマップし、ＤＲＡＭメモリ
空間のメモリウインドを経由して直接フラッシュＥＰＲ
ＯＭをアクセスすることも考えられる。
ＰＲＯＭとＤＲＡＭメモリシステムで、ランダムアクセ
ス可能なフラッシュＥＰＲＯＭを使用した場合には、Ｄ
ＲＡＭにロールインせずに、フラッシュＥＰＲＯＭアド
レスをＤＲＡＭアドレスにリマップし、ＤＲＡＭメモリ
空間のメモリウインドを経由して直接フラッシュＥＰＲ
ＯＭをアクセスすることも考えられる。
【００１７】また、フラッシュＥＰＲＯＭのイレーズ管
理用に、チップにブロック管理情報を内蔵することによ
り、容易にライト・イレーズ制御をおこなうことができ
る。
理用に、チップにブロック管理情報を内蔵することによ
り、容易にライト・イレーズ制御をおこなうことができ
る。
【００１８】このブロック管理情報として、アドレス変
換テーブルやブロックのイレーズカウンタが考えられ
る。
換テーブルやブロックのイレーズカウンタが考えられ
る。
【００１９】また、複数のフラッシュＥＰＲＯＭをセレ
クトする拡張ＲＯＭアドレスを前記アドレス変換テーブ
ルにもち、これに、フラッシュＥＰＲＯＭのリードサイ
クルの始まりで、拡張ＲＯＭアドレスをセットする機構
を設けても良い。
クトする拡張ＲＯＭアドレスを前記アドレス変換テーブ
ルにもち、これに、フラッシュＥＰＲＯＭのリードサイ
クルの始まりで、拡張ＲＯＭアドレスをセットする機構
を設けても良い。
【００２０】
【作用】プロセッサの物理アドレス空間の一部に、実行
コードやデータを格納するＤＲＡＭで構成される主記憶
メモリがマップされ、仮想記憶管理方式により、フラッ
シュＥＰＲＯＭアレイ上のデータとロールインやロール
アウトがおきる。
コードやデータを格納するＤＲＡＭで構成される主記憶
メモリがマップされ、仮想記憶管理方式により、フラッ
シュＥＰＲＯＭアレイ上のデータとロールインやロール
アウトがおきる。
【００２１】つまり、プロセッサは上記主記憶上のメモ
リページに、実行コードやデータが格納されていること
を前提に実行処理され、主記憶上に当該実行コードが格
納されたページがない場合、ページアドレス変換回路に
より、ページフォルトが発生する。
リページに、実行コードやデータが格納されていること
を前提に実行処理され、主記憶上に当該実行コードが格
納されたページがない場合、ページアドレス変換回路に
より、ページフォルトが発生する。
【００２２】このページフォルト発生したときには、フ
ラッシュＥＰＲＯＭメモリアクセス制御回路により、実
行コードがリードされ、前記ＤＲＡＭ主記憶に格納され
る。
ラッシュＥＰＲＯＭメモリアクセス制御回路により、実
行コードがリードされ、前記ＤＲＡＭ主記憶に格納され
る。
【００２３】上記のようにロールイン操作がおこなわれ
るが、このとき、ＤＲＡＭ主記憶のページがすべてロー
ド済みだった場合、ＬＲＵアルゴリズムにより使用して
いないページがフラッシュされ、そののちにロールイン
がおこなわれる。
るが、このとき、ＤＲＡＭ主記憶のページがすべてロー
ド済みだった場合、ＬＲＵアルゴリズムにより使用して
いないページがフラッシュされ、そののちにロールイン
がおこなわれる。
【００２４】ページメモリがフラッシュされるとき、当
該メモリページがデータページだった場合、フラッシュ
ＥＰＲＯＭにライトしデータを保存する。
該メモリページがデータページだった場合、フラッシュ
ＥＰＲＯＭにライトしデータを保存する。
【００２５】一般に、フラッシュＥＰＲＯＭのライトア
クセスはリードアクセスに比べ遅く、上記手順では、ロ
ールイン速度が低下してしまう。
クセスはリードアクセスに比べ遅く、上記手順では、ロ
ールイン速度が低下してしまう。
【００２６】そこで、スペアページを設けロールイン処
理を先に行い、フラッシュＥＰＲＯＭへのライト処理は
バックグラウンドでおこなう。
理を先に行い、フラッシュＥＰＲＯＭへのライト処理は
バックグラウンドでおこなう。
【００２７】ロールアウト時にブロックのライト・イレ
ーズ管理をおこなうことにより、フラッシュＥＰＲＯＭ
のイレーズ寿命が低下することはない。
ーズ管理をおこなうことにより、フラッシュＥＰＲＯＭ
のイレーズ寿命が低下することはない。
【００２８】ランダムアクセス可能なフラッシュＥＰＲ
ＯＭを使用したメモリシステムの場合には、実行コード
のロールイン操作によりＤＲＡＭ主記憶にデータをリー
ドせずに、フラッシュＥＰＲＯＭの当該ページを主記憶
メモリ空間にリマップするようにする。
ＯＭを使用したメモリシステムの場合には、実行コード
のロールイン操作によりＤＲＡＭ主記憶にデータをリー
ドせずに、フラッシュＥＰＲＯＭの当該ページを主記憶
メモリ空間にリマップするようにする。
【００２９】これにより、ロールインによるデータ転送
が不要になり、仮想記憶管理の処理性能が向上する。
が不要になり、仮想記憶管理の処理性能が向上する。
【００３０】また、プログラムの大部分が実行コードで
有ることから、ＤＲＡＭ主記憶メモリ容量を少なくする
ことができ、コスト低減が可能となる。
有ることから、ＤＲＡＭ主記憶メモリ容量を少なくする
ことができ、コスト低減が可能となる。
【００３１】上記に説明したような、フラッシュＥＰＲ
ＯＭアレイによる仮想記憶管理は、プロセッサのページ
ング機構により制御されるかまたは、フラッシュＥＰＲ
ＯＭとＤＲＡＭ主記憶のアクセスコントローラにより制
御される。
ＯＭアレイによる仮想記憶管理は、プロセッサのページ
ング機構により制御されるかまたは、フラッシュＥＰＲ
ＯＭとＤＲＡＭ主記憶のアクセスコントローラにより制
御される。
【００３２】
【実施例】以下、本発明の一実施例を図を参照して説明
する。
する。
【００３３】図１は、本発明によるフラッシュＥＰＲＯ
Ｍアレイを応用した仮想記憶管理による小型携帯型情報
処理装置のメモリシステムの構成をしめした図である。
Ｍアレイを応用した仮想記憶管理による小型携帯型情報
処理装置のメモリシステムの構成をしめした図である。
【００３４】本実施例のメモリシステムは、プロセッサ
１０１，フラッシュＥＰＲＯＭアレイ１０３とＤＲＡＭ
主記憶１０２のアクセス制御を行うメモリアクセスコン
トローラ１０４より構成される。
１０１，フラッシュＥＰＲＯＭアレイ１０３とＤＲＡＭ
主記憶１０２のアクセス制御を行うメモリアクセスコン
トローラ１０４より構成される。
【００３５】現在よく使用されるプロセッサ１０１は、
３２ビット演算の可能なプロセッサシで、４ＧＢ容量，
３２ビットのメモリアドレス空間をもち、ページング機
構を内蔵するものである。
３２ビット演算の可能なプロセッサシで、４ＧＢ容量，
３２ビットのメモリアドレス空間をもち、ページング機
構を内蔵するものである。
【００３６】このプロセッサ１０１の４ＧＢの物理アド
レス空間の一部に、実行コードやデータを格納するＤＲ
ＡＭで構成されるＤＲＡＭ主記憶１０２がマップされ、
仮想記憶管理方式により、フラッシュＥＰＲＯＭアレイ
１０３上のデータとロールインやロールアウトがおき
る。
レス空間の一部に、実行コードやデータを格納するＤＲ
ＡＭで構成されるＤＲＡＭ主記憶１０２がマップされ、
仮想記憶管理方式により、フラッシュＥＰＲＯＭアレイ
１０３上のデータとロールインやロールアウトがおき
る。
【００３７】プロセッサ１０１は上記ＤＲＡＭ主記憶１
０２上のメモリページに、実行コードやデータが格納さ
れていることを前提に実行処理され、ＤＲＡＭ主記憶１
０２上に当該実行コードが格納されたページがない場
合、メモリアクセスコントローラ１０４により、ページ
フォルトが発生する。
０２上のメモリページに、実行コードやデータが格納さ
れていることを前提に実行処理され、ＤＲＡＭ主記憶１
０２上に当該実行コードが格納されたページがない場
合、メモリアクセスコントローラ１０４により、ページ
フォルトが発生する。
【００３８】このページフォルト発生したときには、メ
モリアクセスコントローラ１０４により、ページフォル
トの発生したメモリページの実行コードかアクセスデー
タがフラッシュＥＰＲＯＭアレイ１０３からリードさ
れ、前記ＤＲＡＭ主記憶１０２に格納される。
モリアクセスコントローラ１０４により、ページフォル
トの発生したメモリページの実行コードかアクセスデー
タがフラッシュＥＰＲＯＭアレイ１０３からリードさ
れ、前記ＤＲＡＭ主記憶１０２に格納される。
【００３９】つぎに、図２のメモリアクセスコントロー
ラ１０４の概略構成と図３のメモリのリマップ動作の図
を使い、ロールインとロールアウトの動作説明をおこな
う。
ラ１０４の概略構成と図３のメモリのリマップ動作の図
を使い、ロールインとロールアウトの動作説明をおこな
う。
【００４０】メモリアクセスコントローラ１０４は、プ
ロセッサより出力されるリニアアドレスをＤＲＡＭ主記
憶１０２の物理アドレスに変換するアドレス変換回路２
０１と、変換アドレスを格納するページアドレス変換テ
ーブル２０２、ページの状態定義とリプレースメント制
御をおこなうページフラグ制御回路２０３、ＤＲＡＭ主
記憶１０２のアクセス制御を行うＤＲＡＭアクセス制御
回路２０５、フラッシュＥＰＲＯＭのリードライトイレ
ーズをおこなうフラッシュＥＰＲＯＭアクセス制御回路
２０４、フラッシュＥＰＲＯＭのブロックイレーズ管理
を行うイレーズ制御回路２０６から構成される。
ロセッサより出力されるリニアアドレスをＤＲＡＭ主記
憶１０２の物理アドレスに変換するアドレス変換回路２
０１と、変換アドレスを格納するページアドレス変換テ
ーブル２０２、ページの状態定義とリプレースメント制
御をおこなうページフラグ制御回路２０３、ＤＲＡＭ主
記憶１０２のアクセス制御を行うＤＲＡＭアクセス制御
回路２０５、フラッシュＥＰＲＯＭのリードライトイレ
ーズをおこなうフラッシュＥＰＲＯＭアクセス制御回路
２０４、フラッシュＥＰＲＯＭのブロックイレーズ管理
を行うイレーズ制御回路２０６から構成される。
【００４１】プロセッサ１０１がリニアアドレスＰＡ０
のアクセスをおこなったとき、ページアドレス変換テー
ブル２０２にアドレスＰＡ０のページがＤＲＡＭ主記憶
１０２のアドレスＤＡ０のページに変換するよう設定さ
れ、ＤＲＡＭ主記憶１０２のＤＡ０ページに実行コード
やデータが格納されていれば、ページヒットとなり、こ
のページに対してアクセスされる。
のアクセスをおこなったとき、ページアドレス変換テー
ブル２０２にアドレスＰＡ０のページがＤＲＡＭ主記憶
１０２のアドレスＤＡ０のページに変換するよう設定さ
れ、ＤＲＡＭ主記憶１０２のＤＡ０ページに実行コード
やデータが格納されていれば、ページヒットとなり、こ
のページに対してアクセスされる。
【００４２】プロセッサ１０１がリニアアドレスＰＡ１
のページアクセスをおこなったとき、ページアドレス変
換テーブル２０２に変換データが設定されていない場合
には、ページミスとなり、ページフォルトが発生する。
のページアクセスをおこなったとき、ページアドレス変
換テーブル２０２に変換データが設定されていない場合
には、ページミスとなり、ページフォルトが発生する。
【００４３】このページフォルトの発生により、仮想ア
ドレス変換テーブル２０７より、ロールインするフラッ
シュＥＰＲＯＭアレイ１０３のページ番号ＦＡ２を得
る。
ドレス変換テーブル２０７より、ロールインするフラッ
シュＥＰＲＯＭアレイ１０３のページ番号ＦＡ２を得
る。
【００４４】つぎに、フラッシュＥＰＲＯＭアレイ１０
３のＦＡ２ページのデータをＤＲＡＭ主記憶１０２のＤ
Ａ２ページにストアしロールイン処理をおこない、ペー
ジアドレス変換テーブル２０２の当該ページエントリの
設定を行う。
３のＦＡ２ページのデータをＤＲＡＭ主記憶１０２のＤ
Ａ２ページにストアしロールイン処理をおこない、ペー
ジアドレス変換テーブル２０２の当該ページエントリの
設定を行う。
【００４５】通常、以上の処理により、ロールイン操作
を行う。
を行う。
【００４６】これに先立ち、ロールインするＤＲＡＭ主
記憶１０２のＤＡ２ページのデータをつぎのようにロー
ルアウトし、ＤＲＡＭ主記憶１０２のＤＡ２ページのデ
ータの保存を行う。
記憶１０２のＤＡ２ページのデータをつぎのようにロー
ルアウトし、ＤＲＡＭ主記憶１０２のＤＡ２ページのデ
ータの保存を行う。
【００４７】このとき、ＤＡ２ページが実行コードペー
ジとして使われていた場合、通常、コード領域に対する
ライトアクセスは発生しないため、ＤＡ２ページのデー
タ書換は起きていない。
ジとして使われていた場合、通常、コード領域に対する
ライトアクセスは発生しないため、ＤＡ２ページのデー
タ書換は起きていない。
【００４８】したがって、実際にはロールアウト動作は
発生せず、単に、ページアドレス変換テーブル２０２の
当該ページエントリの変更をおこなうにとどめる。
発生せず、単に、ページアドレス変換テーブル２０２の
当該ページエントリの変更をおこなうにとどめる。
【００４９】この処理により、ライトアクセスタイミン
グの遅いフラッシュＥＰＲＯＭアレイ１０３に対するア
クセスが発生せず、高速にページ切り換えをおこなうこ
とができる。
グの遅いフラッシュＥＰＲＯＭアレイ１０３に対するア
クセスが発生せず、高速にページ切り換えをおこなうこ
とができる。
【００５０】同様に、データを格納するページに対して
も、ページアドレス変換テーブル２０２のダーティビッ
トを確認することにより、データ変更の発生しなかった
ページのロールアウト処理はおこなわない。
も、ページアドレス変換テーブル２０２のダーティビッ
トを確認することにより、データ変更の発生しなかった
ページのロールアウト処理はおこなわない。
【００５１】また、実際にロールアウトする場合は、Ｄ
ＲＡＭ主記憶１０２のページが、少なくともひとつのス
ペアページをもつようにロールアウト処理を行う。
ＲＡＭ主記憶１０２のページが、少なくともひとつのス
ペアページをもつようにロールアウト処理を行う。
【００５２】これにより、ライトアクセス時間とイレー
ズ時間のおおきなフラッシュＥＰＲＯＭアレイ１０３に
たいするライト動作をロールイン処理と並行に行えるた
め、高速にページ切り換えをおこなうことができる。
ズ時間のおおきなフラッシュＥＰＲＯＭアレイ１０３に
たいするライト動作をロールイン処理と並行に行えるた
め、高速にページ切り換えをおこなうことができる。
【００５３】フラッシュＥＰＲＯＭアレイ１０３にロー
ルアウト処理をおこなうとき、仮想アドレス変換テーブ
ル２０７のブロックイレーズカウンタ値を参照し、イレ
ーズ制御回路２０６により、イレーズ回数が均一になる
ように、フラッシュＥＰＲＯＭアレイ１０３のブロック
ライトイレーズ管理をおこなう。
ルアウト処理をおこなうとき、仮想アドレス変換テーブ
ル２０７のブロックイレーズカウンタ値を参照し、イレ
ーズ制御回路２０６により、イレーズ回数が均一になる
ように、フラッシュＥＰＲＯＭアレイ１０３のブロック
ライトイレーズ管理をおこなう。
【００５４】このとき、フラッシュＥＰＲＯＭアレイ１
０３のイレーズブロックのサイズとＤＲＡＭ主記憶１０
２のページサイズが同一の場合は、ロールアウトするペ
ージを変更し、当該ライトのライト動作を行えばよい
が、フラッシュＥＰＲＯＭアレイ１０３のページサイズ
がＤＲＡＭ主記憶１０２のページサイズの整数倍ある場
合には、フラッシュＥＰＲＯＭアレイ１０３の当該ペー
ジの残りのデータとＤＲＡＭ主記憶１０２の当該ページ
データを、フラッシュＥＰＲＯＭアレイ１０３の別のペ
ージにライトコピーする。
０３のイレーズブロックのサイズとＤＲＡＭ主記憶１０
２のページサイズが同一の場合は、ロールアウトするペ
ージを変更し、当該ライトのライト動作を行えばよい
が、フラッシュＥＰＲＯＭアレイ１０３のページサイズ
がＤＲＡＭ主記憶１０２のページサイズの整数倍ある場
合には、フラッシュＥＰＲＯＭアレイ１０３の当該ペー
ジの残りのデータとＤＲＡＭ主記憶１０２の当該ページ
データを、フラッシュＥＰＲＯＭアレイ１０３の別のペ
ージにライトコピーする。
【００５５】このとき、フラッシュＥＰＲＯＭアレイ１
０３の当該ページの残りデータが、既にＤＲＡＭ主記憶
１０２にロールインされていたときには、仮想アドレス
変換テーブル２０７を変更する。
０３の当該ページの残りデータが、既にＤＲＡＭ主記憶
１０２にロールインされていたときには、仮想アドレス
変換テーブル２０７を変更する。
【００５６】つまり、ＤＲＡＭ主記憶１０２のＤＡ６ペ
ージが、当初フラッシュＥＰＲＯＭアレイ１０３のＦＡ
５ページより、ロールインされていたとき、フラッシュ
ＥＰＲＯＭアレイ１０３のＦＡ６ページへのロールアウ
トが発生すると、ＦＡ５ページよりＤＡ６にロールイン
した残りの実行コードやデータが、ＦＡ６にライトコピ
ーされる。
ージが、当初フラッシュＥＰＲＯＭアレイ１０３のＦＡ
５ページより、ロールインされていたとき、フラッシュ
ＥＰＲＯＭアレイ１０３のＦＡ６ページへのロールアウ
トが発生すると、ＦＡ５ページよりＤＡ６にロールイン
した残りの実行コードやデータが、ＦＡ６にライトコピ
ーされる。
【００５７】また、ライトコピーの終了したＦＡ５はイ
レーズされる。
レーズされる。
【００５８】これにより、フラッシュＥＰＲＯＭアレイ
１０３のイレーズ寿命を低下させることなくフラッシュ
ＥＰＲＯＭアレイによる仮想メモリシステムを構築する
ことができる。
１０３のイレーズ寿命を低下させることなくフラッシュ
ＥＰＲＯＭアレイによる仮想メモリシステムを構築する
ことができる。
【００５９】図４に、以上述べたプロセッサ１０１のリ
ニアアドレスページとＤＲＡＭ主記憶１０２のアドレス
ページの対応をしめすページアドレス変換テーブル２０
２の構成をしめす。
ニアアドレスページとＤＲＡＭ主記憶１０２のアドレス
ページの対応をしめすページアドレス変換テーブル２０
２の構成をしめす。
【００６０】また、図５に、プロセッサ１０１のリニア
アドレスページとフラッシュＥＰＲＯＭアレイ１０３の
アドレスページの対応をしめす仮想アドレステーブル２
０７の構成をしめす。
アドレスページとフラッシュＥＰＲＯＭアレイ１０３の
アドレスページの対応をしめす仮想アドレステーブル２
０７の構成をしめす。
【００６１】上記、ページアドレス変換テーブル２０２
と仮想メモリアドレステーブル２０７のテーブルの内容
は、リセット時にフラッシュＥＰＲＯＭアレイ１０３の
固定ページからリード設定するか、または、プロセッサ
１０１によるシステム初期化処理のなかで設定する。
と仮想メモリアドレステーブル２０７のテーブルの内容
は、リセット時にフラッシュＥＰＲＯＭアレイ１０３の
固定ページからリード設定するか、または、プロセッサ
１０１によるシステム初期化処理のなかで設定する。
【００６２】以上述べたフラッシュＥＰＲＯＭアレイ１
０３を使った仮想メモリシステムで、ランダムアクセス
可能なフラッシュＥＰＲＯＭを使った場合、アドレス変
換回路２０１で使用する変換アドレスを仮想メモリアド
レステーブル２０７より求めることにより、ＤＲＡＭ主
記憶１０２を使わずにプロセッサ１０１のリニアアドレ
スアクセスで、ダイレクトにフラッシュＥＰＲＯＭアレ
イ１０３をアクセス可能になる。
０３を使った仮想メモリシステムで、ランダムアクセス
可能なフラッシュＥＰＲＯＭを使った場合、アドレス変
換回路２０１で使用する変換アドレスを仮想メモリアド
レステーブル２０７より求めることにより、ＤＲＡＭ主
記憶１０２を使わずにプロセッサ１０１のリニアアドレ
スアクセスで、ダイレクトにフラッシュＥＰＲＯＭアレ
イ１０３をアクセス可能になる。
【００６３】したがって、実行コードの格納されている
ページをＤＲＡＭ主記憶１０２にロールインすることな
しに、プログラム実行可能となり、データの書換のおき
るデータ領域ページのみＤＲＡＭ主記憶１０２にページ
確保すればよい。
ページをＤＲＡＭ主記憶１０２にロールインすることな
しに、プログラム実行可能となり、データの書換のおき
るデータ領域ページのみＤＲＡＭ主記憶１０２にページ
確保すればよい。
【００６４】これにより、小容量のＤＲＡＭの構成で仮
想メモリシステムを構築することができコスト低減に効
果がある。
想メモリシステムを構築することができコスト低減に効
果がある。
【００６５】さらに、プロセッサ１０１によりダイレク
トにフラッシュＥＰＲＯＭアレイ１０３をアクセス可能
なページで、ライト動作もダイレクトにおこなう場合に
は、ＲＡＭディスク等のファイル装置として利用可能で
ある。
トにフラッシュＥＰＲＯＭアレイ１０３をアクセス可能
なページで、ライト動作もダイレクトにおこなう場合に
は、ＲＡＭディスク等のファイル装置として利用可能で
ある。
【００６６】フラッシュＥＰＲＯＭアレイ１０３の一部
をＲＡＭディスクとしたときには、簡易に不揮発性のシ
リコンディスクを構成できる利点がある。
をＲＡＭディスクとしたときには、簡易に不揮発性のシ
リコンディスクを構成できる利点がある。
【００６７】
【発明の効果】本発明によるフラッシュＥＰＲＯＭによ
り仮想メモリシステムで、小容量のＤＲＡＭでもフラッ
シュＥＰＲＯＭに直接実行可能形で実行コードを格納す
ることができ、バッテリ駆動に適した不揮発性メモリシ
ステムを提供することが可能となる。
り仮想メモリシステムで、小容量のＤＲＡＭでもフラッ
シュＥＰＲＯＭに直接実行可能形で実行コードを格納す
ることができ、バッテリ駆動に適した不揮発性メモリシ
ステムを提供することが可能となる。
【００６８】また、フラッシュＥＰＲＯＭを使用した不
揮発性ファイル装置も容易に構成でき、ＯＳやアプリケ
ーションプログラムの変更無しに不揮発性システムを構
築可能となる。
揮発性ファイル装置も容易に構成でき、ＯＳやアプリケ
ーションプログラムの変更無しに不揮発性システムを構
築可能となる。
【図１】本発明の一実施例の全体構成概略図である。
【図２】メモリアクセスコントローラの構成図である。
【図３】メモリのリマップ動作を示す図である。
【図４】ページアドレス変換テーブルを示す図である。
【図５】仮想アドレステーブルを示す図である。
１０１…プロセッサ、１０２…ＤＲＡＭ主記憶、１０３
…フラッシュＥＰＲＯＭアレイ、１０４…メモリアクセ
スコントローラ、２０１…アドレス変換回路、２０２…
ページアドレス変換テーブル、２０３…ページフラグ制
御回路、２０４…フラッシュＥＰＲＯＭアクセス制御回
路、２０５…ＤＲＡＭアクセス制御回路、２０６…イレ
ーズ制御回路、２０７…仮想メモリアドレステーブル。
…フラッシュＥＰＲＯＭアレイ、１０４…メモリアクセ
スコントローラ、２０１…アドレス変換回路、２０２…
ページアドレス変換テーブル、２０３…ページフラグ制
御回路、２０４…フラッシュＥＰＲＯＭアクセス制御回
路、２０５…ＤＲＡＭアクセス制御回路、２０６…イレ
ーズ制御回路、２０７…仮想メモリアドレステーブル。
Claims (6)
- 【請求項１】プロセッサと、記憶装置としてフラッシュ
ＥＰＲＯＭとＤＲＡＭをもつ情報処理装置において、記
憶装置のアクセス制御回路にページアドレス変換手段と
ページアドレス格納手段と仮想メモリアドレス変換手段
とページ制御フラグをもち、フラッシュＥＰＲＯＭを仮
想メモリ装置として仮想記憶管理をおこなうことを特徴
とするフラッシュメモリ仮想メモリシステム。 - 【請求項２】請求項１記載において、実行コードが格納
されているメモリページは、フラッシュＥＰＲＯＭにロ
ールアウトせずにページ制御フラグを制御する手段をも
つことを特徴とするフラッシュメモリ仮想メモリシステ
ム。 - 【請求項３】請求項１記載において、ロールアウト処理
時に、ページのダーティフラグ状態により、ロールアウ
ト動作を行うか否かを制御する手段をもつことを特徴と
するフラッシュメモリ仮想メモリシステム。 - 【請求項４】請求項１記載において、主記憶メモリに少
なくともひとつのスペアページを設け、ページスワップ
処理時のロールインはスペアページにおこない、ページ
のロールアウト処理をロールイン後おこなう制御手段を
もつことを特徴とするフラッシュメモリ仮想メモリシス
テム。 - 【請求項５】請求項１記載において、仮想アドレステー
ブルにロールアウトするフラッシュＥＰＲＯＭのブロッ
クのイレーズカウンタを持ち、ブロックのイレーズ回数
が均等になるように制御する手段をもつことを特徴とす
るフラッシュメモリ仮想メモリシステム。 - 【請求項６】請求項１記載において、実行コードの格納
されてメモリページをロールイン処理する際に、データ
転送は行わずにアドレス変換によるフラッシュＥＰＲＯ
Ｍのダイレクトアクセスをおこなうアドレス変換手段を
もつことを特徴とするフラッシュメモリ仮想メモリシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260627A JPH07114499A (ja) | 1993-10-19 | 1993-10-19 | フラッシュメモリ仮想メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5260627A JPH07114499A (ja) | 1993-10-19 | 1993-10-19 | フラッシュメモリ仮想メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114499A true JPH07114499A (ja) | 1995-05-02 |
Family
ID=17350554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5260627A Pending JPH07114499A (ja) | 1993-10-19 | 1993-10-19 | フラッシュメモリ仮想メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114499A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334895A (ja) * | 1998-02-16 | 2004-11-25 | Sony Computer Entertainment Inc | 携帯用電子機器及びエンタテインメントシステム |
| KR100549675B1 (ko) * | 2001-08-06 | 2006-02-08 | 엠-시스템스 플래쉬 디스크 파이오니어스 리미티드 | 플래시 메모리 장치 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2007156702A (ja) * | 2005-12-02 | 2007-06-21 | Renesas Technology Corp | オペレーティングシステム |
| JP2010066914A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 統合メモリ管理装置及びメモリ管理方法 |
| US7953953B2 (en) | 2006-01-13 | 2011-05-31 | Samsung Electronics Co., Ltd. | Method and apparatus for reducing page replacement time in system using demand paging technique |
| JP2011238261A (ja) * | 2004-10-27 | 2011-11-24 | Sony Corp | 記憶装置および情報処理システム |
| JP2012033002A (ja) * | 2010-07-30 | 2012-02-16 | Toshiba Corp | メモリ管理装置およびメモリ管理方法 |
| US8554982B2 (en) | 2004-10-27 | 2013-10-08 | Sony Corporation | Storage device and information processing system |
| JP2014063358A (ja) * | 2012-09-21 | 2014-04-10 | Fixstars Corp | 情報処理装置、情報処理方法、およびプログラム |
-
1993
- 1993-10-19 JP JP5260627A patent/JPH07114499A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334895A (ja) * | 1998-02-16 | 2004-11-25 | Sony Computer Entertainment Inc | 携帯用電子機器及びエンタテインメントシステム |
| KR100549675B1 (ko) * | 2001-08-06 | 2006-02-08 | 엠-시스템스 플래쉬 디스크 파이오니어스 리미티드 | 플래시 메모리 장치 |
| JP2006065533A (ja) * | 2004-08-26 | 2006-03-09 | Sony Corp | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| JP2011238261A (ja) * | 2004-10-27 | 2011-11-24 | Sony Corp | 記憶装置および情報処理システム |
| US8554982B2 (en) | 2004-10-27 | 2013-10-08 | Sony Corporation | Storage device and information processing system |
| US8904096B2 (en) | 2004-10-27 | 2014-12-02 | Sony Corporation | Storage device and information processing system |
| US9317424B2 (en) | 2004-10-27 | 2016-04-19 | Sony Corporation | Storage device and information processing system |
| JP2007156702A (ja) * | 2005-12-02 | 2007-06-21 | Renesas Technology Corp | オペレーティングシステム |
| US7953953B2 (en) | 2006-01-13 | 2011-05-31 | Samsung Electronics Co., Ltd. | Method and apparatus for reducing page replacement time in system using demand paging technique |
| JP2010066914A (ja) * | 2008-09-09 | 2010-03-25 | Toshiba Corp | 統合メモリ管理装置及びメモリ管理方法 |
| JP2012033002A (ja) * | 2010-07-30 | 2012-02-16 | Toshiba Corp | メモリ管理装置およびメモリ管理方法 |
| JP2014063358A (ja) * | 2012-09-21 | 2014-04-10 | Fixstars Corp | 情報処理装置、情報処理方法、およびプログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4948793B2 (ja) | バッドブロック管理部を含むフラッシュメモリシステム | |
| US20050021904A1 (en) | Mass memory device based on a flash memory with multiple buffers | |
| EP1739683B1 (en) | Space management for managing high capacity nonvolatile memory | |
| US9910602B2 (en) | Device and memory system for storing and recovering page table data upon power loss | |
| CN102915208B (zh) | 信息处理装置、半导体存储装置及半导体存储装置的控制方法 | |
| US5742934A (en) | Flash solid state disk card with selective use of an address conversion table depending on logical and physical sector numbers | |
| US6262918B1 (en) | Space management for managing high capacity nonvolatile memory | |
| US5829013A (en) | Memory manager to allow non-volatile memory to be used to supplement main memory | |
| EP1242868B1 (en) | Organization of blocks within a nonvolatile memory unit to effectively decrease sector write operation time | |
| US20190114272A1 (en) | Methods and apparatus for variable size logical page management based on hot and cold data | |
| WO2006093201A1 (ja) | メモリモジュール、メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びメモリの読み書き方法 | |
| JPH11134875A (ja) | 半導体記憶装置、半導体記憶装置の制御装置及び制御方法 | |
| US20070016719A1 (en) | Memory device including nonvolatile memory and memory controller | |
| JP2006277775A (ja) | メモリシステム | |
| CN101013351A (zh) | 硬盘驱动器高速缓存存储器及重放装置 | |
| JPH07105691A (ja) | 記憶装置の書き込み／消去および管理方法 | |
| CN109521944B (zh) | 数据储存装置以及数据储存方法 | |
| JPH0661068B2 (ja) | 記憶再配置方法および階層化記憶システム | |
| JPH07114499A (ja) | フラッシュメモリ仮想メモリシステム | |
| JP2004508620A (ja) | 携帯型データ記憶媒体のスタックの仮想拡張方法 | |
| US20080126671A1 (en) | Nonvolatile memory system and a method of controlling nonvolatile memories | |
| JP3627915B2 (ja) | ブートブロックフラッシュメモリ制御回路、およびそれを備えたｉｃメモリカードと半導体記憶装置、並びにブートブロックフラッシュメモリの消去方法 | |
| EP2264602A1 (en) | Memory device for managing the recovery of a non volatile memory | |
| JP2003058417A (ja) | 記憶装置 | |
| JPH07153284A (ja) | 不揮発性半導体記憶装置及びその制御方法 |