JP2018049385A

JP2018049385A - メモリシステムおよびプロセッサシステム

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Publication number: JP2018049385A
Application number: JP2016183344A
Authority: JP
Inventors: 紘希野口; Hiroki Noguchi; 藤田　忍; Shinobu Fujita; 忍藤田
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2016-09-20
Filing date: 2016-09-20
Publication date: 2018-03-29
Also published as: CN107844264A; TW201814493A; US20180081820A1; TWI663542B; US10423536B2; CN107844264B

Abstract

【課題】不揮発メモリを用いつつ、アクセス性能の低下を防止して、データ書き込み時の信頼性も向上可能とする。
【解決手段】メモリシステムは、第１データサイズごとにアクセスされる第１メモリと、第１データサイズよりも小さい第２データサイズごとにアクセスされ、第１メモリよりも高速アクセスが可能な第２メモリと、第１メモリにアクセスするためのアドレス変換情報を格納する第３メモリと、を備え、第１メモリおよび第３メモリは不揮発メモリである。
【選択図】図１

Description

本発明の実施形態は、メモリシステムおよびプロセッサシステムに関する。

プロセッサのメインメモリとして、従来はＤＲＡＭ（Dynamic Random Access Memory）を使用していた。ところが、ＤＲＡＭは、定期的にリフレッシュが必要であり、消費電力が増大してしまう。そこで、ＤＲＡＭの代わりに大容量の不揮発メモリをメインメモリとして使用する技術が提案されている。

しかしながら、不揮発メモリは、書込み速度がＤＲＡＭよりも遅かったり、書き換え耐数もＤＲＡＭより劣る場合が少なくない。

特開２０１３−３０５５２号公報

本実施形態は、不揮発メモリを用いつつ、アクセス性能の低下を防止して、データ書き込み時の信頼性も向上可能なメモリシステムおよびプロセッサシステムを提供するものである。

本実施形態によれば、第１データサイズごとにアクセスされる第１メモリと、
前記第１データサイズよりも小さい第２データサイズごとにアクセスされ、前記第１メモリよりも高速アクセスが可能な第２メモリと、
前記第１メモリにアクセスするためのアドレス変換情報を格納する第３メモリと、を備え、
前記第１メモリおよび前記第３メモリは不揮発メモリである、メモリシステムが提供される。

第１の実施形態によるプロセッサシステムの概略構成を示すブロック図。第１の実施形態によるプロセッサシステムの処理動作を示すフローチャート。第２の実施形態によるプロセッサシステムの概略構成を示すブロック図。第３メモリのデータ構成を示す図。第２の実施形態によるプロセッサシステムの処理動作を示すフローチャート。第３の実施形態によるプロセッサシステムの概略構成を示すブロック図。第３の実施形態によるプロセッサシステムの処理動作を示すフローチャート。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態によるメモリシステム１を内蔵したプロセッサシステム２の概略構成を示すブロック図である。図１のプロセッサシステム２は、プロセッサ３を有する第１基板４と、メモリシステム１を構成する第２基板５および第３基板６とを備えている。

第１基板４は、一つまたは複数の半導体チップを含んでいてもよい。プロセッサ３は、複数のマルチコアユニット７と、ラストレベルキャッシュ８と、ＴＬＢ（Transfer Lookaside Buffer）９と、ページテーブル（ＰＴ）１０と、ＤＲＡＭ制御回路１１と、ＤＲＡＭ駆動回路１２と、ＳＣＭ制御回路１３と、ＳＣＭ駆動回路１４とを有する。なお、プロセッサ３は、図１に図示された以外の種々の回路ブロックを備えているが、図１では省略している。

各マルチコアユニット７は、複数のコア１５と、複数のコア１５が共有する分散共有キャッシュ１６とを有する。なお、図１では省略しているが、各コア１５は、その内部に少なくとも１階層の個別キャッシュ（例えばＬ１キャッシュ）を有する。分散共有キャッシュ１６は、対応するマルチコアユニット７内の複数のコア１５によってアクセスされるキャッシュメモリ（例えば、Ｌ２キャッシュ）である。

ラストレベルキャッシュ８は、階層化されたキャッシュメモリのうちのアクセス優先度が最も低いキャッシュメモリである。ラストレベルキャッシュ８は、複数のマルチコアユニット７によってアクセスされる。

プロセッサ３は、アクセス要求をしたアドレスがラストレベルキャッシュ８にヒットしない場合、ＳＣＭ（Storage Class Memory、第１メモリ）２１が実装された第２基板５か、第４メモリ（例えばＤＲＡＭ）２２が実装された第３基板６にアクセスする。ＳＣＭ２１と第４メモリ２２は、同一階層のメモリであり、いわゆるメインメモリである。プロセッサ３は、主記憶マップ上の第１アドレス空間にＳＣＭ２１を割り当て、別の第２アドレス空間に第４メモリ２２を割り当てている。以下では、第４メモリ２２がＤＲＡＭの例を説明する。

ＳＣＭ制御回路１３は、ＳＣＭ２１（Storage Class Memory）が実装された第２基板５に対するアクセスを制御する。ＳＣＭ駆動回路１４は、ＳＣＭ制御回路１３からの指示に従って、ＳＣＭ２１へのアクセスを実行する。

ＤＲＡＭ制御回路１１は、ＤＲＡＭ２２が実装された第３基板６に対するアクセスを制御する。ＤＲＡＭ駆動回路１２は、ＤＲＡＭ制御回路１１からの指示に従って、ＤＲＡＭ２２を駆動する。

第２基板５と第３基板６は、メモリ容量を必要に応じて増減できるように、着脱自在なインタフェース機能を備えているのが望ましい。例えば、ＤＲＡＭ２２が実装された第３基板６は、ＤＩＭＭ（Dual Inline Memory Module）規格に従うメモリモジュールであってもよい。同様に、第２基板５も、規格化されたメモリモジュールであってもよい。

本実施形態では、第２基板５に実装されるメモリの少なくとも一部をＳＣＭ２１と呼んでいる。より具体的には、第２基板５は、第１メモリ２１と、第２メモリ２３と、第３メモリ２４と、第１制御回路２５と、第２制御回路２６と、Ｉ／Ｆ切替回路２７とを有する。第２基板５上の各構成部品は、一つまたは複数の半導体チップで構成されていてもよい。

第１メモリ２１は、第１データサイズごとにアクセスされる。本実施形態では、第１データサイズをセグメントサイズと呼ぶ。セグメントサイズの具体的な値は特に問わない。一例として、セグメントサイズは、４ｋバイトのページの１０００ページ分のデータサイズを有する。第１メモリ２１は、不揮発メモリを想定している。不揮発メモリの具体的な種類は問わない。第１メモリ２１は、大容量の不揮発メモリであり、例えば、大容量化が可能なクロスポイント型の三次元構造の不揮発メモリが望ましい。具体的な一例としては、第１メモリ２１は、相変化メモリ（ＰＣＭ：Phase Change Random Access Memory）や抵抗変化メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）などでもよく、本実施形態ではＳＣＭと呼ぶ。

第２メモリ２３は、第１データサイズよりも小さい第２データサイズごとにアクセスされ、第１メモリ２１よりも高速アクセスが可能である。第２データサイズは、例えばページサイズである。１ページは例えば４ｋバイトである。

本実施形態では、第１メモリ２１と第２メモリ２３は、プロセッサ３のそれぞれ異なるアドレス空間に配置されており、プロセッサ３が発行するアドレスによって、第１メモリ２１と第２メモリ２３のいずれにアクセスするかが決定される。第２メモリ２３は、揮発メモリでもよいし、不揮発メモリでもよい。一例としては、第２メモリ２３は、第１メモリ２１よりも高速アクセスが可能なＤＲＡＭ２２で構成される。上述したように、第３基板６上の第４メモリ２２もプロセッサ３の特定のアドレス空間に配置されており、結局、第１の実施形態によるプロセッサ３は、第１メモリ２１、第２メモリ２３および第４メモリ２２のいずれかに対してアドレスを指定してアクセスすることができる。

第３メモリ２４は、第１メモリ２１にアクセスするためのページアドレス変換情報を格納する。ページアドレス変換情報は、ページアドレスをセグメント単位のアドレスに変換するための情報である。第１メモリ２１は、セグメント単位でデータを格納しているため、ページ変換情報でセグメント単位のアドレスに変換することで、アクセス可能となる。

第３メモリ２４は、不揮発メモリを想定している。より具体的な一例では、第３メモリ２４は、第１メモリ２１よりもメモリ容量が小さくて、第１メモリ２１よりも高速アクセスが可能な不揮発メモリである。第３メモリ２４として用いられる不揮発メモリは、例えばＭＲＡＭである。ＭＲＡＭの中でも、例えばＳＴＴ（Spin Transfer Torque）−ＭＲＡＭは、スピントロニクスを利用してＴＭＲ（Tunnel Magneto Resistance）効果を動作原理とする不揮発メモリであり、高速アクセス性能を有するため、第３メモリ２４の候補となりえる。

このように、本実施形態では、第２基板５上の第１メモリ２１と第３メモリ２４は不揮発メモリであり、第２メモリ２３は揮発メモリである。一例として、本実施形態では、第１メモリ２１をＭＲＡＭ以外のＳＣＭ２１とし、第２メモリ２３をＤＲＡＭ２２とし、第３メモリ２４をＭＲＡＭとしている。

プロセッサ３がアクセス要求をしたアドレスによって、第２基板５上の第１メモリ（ＳＣＭ）２１、第２メモリ（ＤＲＡＭ）２３、第３基板６上の第４メモリ（ＤＲＡＭ）２２のどれにアクセスするべきかが決定される。第２基板５上の第１メモリ（ＳＣＭ）２１か第２メモリ（ＤＲＡＭ）２３にアクセスする場合は、ＳＣＭ制御回路１３からの制御により、Ｉ／Ｆ切替回路２７は、第１制御回路２５と第２制御回路２６のいずれか一方を選択して、プロセッサ３からのアクセス要求を伝達する。第１制御回路２５は、プロセッサ３からのアクセス要求に応じて、第３メモリ２４内のアドレス変換情報に基づいて、第１メモリ（ＳＣＭ）２１に対するアクセスを制御する。第２制御回路２６は、プロセッサ３からのアクセス要求に応じて、第２メモリ（ＤＲＡＭ）２３に対するアクセスを制御する。

図２は第１の実施形態によるプロセッサシステム２の処理動作を示すフローチャートである。このフローチャートは、プロセッサ３がメモリシステム１に対してアクセス要求（書込み要求または読出要求）を行った場合に開始される。

まず、コア１５の個別キャッシュにヒットしたか否かを判定する（ステップＳ１）。個別キャッシュにヒットした場合、個別キャッシュにアクセスして図２の処理を終了する。個別キャッシュにミスした場合、分散共有キャッシュ１６にヒットしたか否かを判定する（ステップＳ２）。分散共有キャッシュ１６にヒットした場合、分散共有キャッシュ１６にアクセスして図２の処理を終了する。分散共有キャッシュ１６にミスした場合、ＴＬＢ９にヒットしたか否かを判定する（ステップＳ３）。ＴＬＢ９にミスした場合、ページテーブル１０のエントリ（ＰＴＥ）にアクセスして、ページアドレスを取得する（ステップＳ４）。ステップＳ３でＴＬＢ９にヒットした場合、またはステップＳ４の処理が終了した場合、取得したページアドレスがラストレベルキャッシュ（ＬＬＣ）８にヒットしたか否かを判定する（ステップＳ５）。ラストレベルキャッシュ８にヒットした場合には、ラストレベルキャッシュ８へのアクセスを行って、図２の処理を終了する。

ステップＳ５でラストレベルキャッシュ８にミスしたと判定された場合、プロセッサ３がアクセス要求をしたページアドレスを確認して、第２基板５と第３基板６のいずれにアクセスするべきかを判断する（ステップＳ６）。

第２基板５にアクセスするべきと判断した場合は、第２基板５にアクセスし（ステップＳ７）、ページアドレスに基づいて、第１メモリ２１にアクセスするべきか、または第２メモリ２３にアクセスするべきかを判断する（ステップＳ８）。第１メモリ２１にアクセスするべきと判断した場合は、第３メモリ２４内のアドレス変換情報を参照して、ページアドレスをセグメントアドレスに変換し（ステップＳ９）、変換後のセグメントアドレスを用いて第１メモリ（ＳＣＭ）２１にアクセスし、図２の処理を終了する（ステップＳ１０）。ステップＳ８で第２メモリ２３にアクセスするべきと判断した場合は、ページアドレスにて第２メモリ（ＤＲＡＭ）２３にアクセスし、図２の処理を終了する（ステップＳ１１）。

ステップＳ６で第３基板６にアクセスするべきと判断した場合は、第３基板６内の第４メモリ（ＤＲＡＭ）２２にアクセスして図２の処理を終了する（ステップＳ１２）。

このように、第１の実施形態では、第４メモリ（ＤＲＡＭ）２２が実装された第３基板６とは別個に、第１メモリ（ＳＣＭ）２１と第２メモリ（ＤＲＡＭ）２３が実装された第２基板５を設けて、プロセッサ３は第３基板６上の第４メモリ（ＤＲＡＭ）２２と、第２基板５上の第１メモリ（ＳＣＭ）２１および第２メモリ（ＤＲＡＭ）２３とをそれぞれ別個のアドレスでアクセスできるようにする。

第２基板５には、第１メモリ（ＳＣＭ）２１の他に、第２メモリ（ＤＲＡＭ）２３や第３メモリ２４（ＭＲＡＭ）等の揮発メモリと不揮発メモリが混載されており、これらのメモリを用いることで、ＳＣＭ２１の欠点である低アクセス性能を補償することができる。このように、本実施形態では、メインメモリを揮発メモリと不揮発メモリで構成している。メインメモリを揮発メモリだけで構成すると、プロセッサシステム２の電源がオフになると、メインメモリ内の全データが消去してしまうが、本実施形態では、メインメモリの一部に不揮発メモリを用いているため、電源がオフになっても残しておきたいデータを不揮発メモリに格納することで、電源が再度オンになったときにメインメモリにデータをロードしなくて済み、プロセッサシステム２全体の処理を高速化できる。

また、本実施形態は、第１メモリ（ＳＣＭ）２１にはセグメント単位でアクセスを行い、例えばＤＲＡＭ２２で構成される第２メモリ２３にはページ単位でアクセスを行うため、アクセス速度が遅いＳＣＭ２１に対して、より大きいデータサイズでアクセスを行うため、高速アクセスが可能となる。このように、第１メモリ２１と第２メモリ２３でアクセスするデータサイズが異なっていても、第３メモリ２４にアドレス変換情報を格納しておくため、特に支障なく第１メモリ２１と第２メモリ２３にアクセスすることができる。

（第２の実施形態）
図３は第２の実施形態によるプロセッサシステム２の概略構成を示すブロック図である。図３のプロセッサシステム２は、第２基板５の構成の一部が図１とは異なっている。図３では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図３のプロセッサシステム２内の第２基板５は、第１メモリ２１と、第２メモリ２３と、第３メモリ２４と、Ｉ／Ｆ制御回路３１とを有する。すなわち、図３の第２基板５は、図１の第２基板５上の第１制御回路２５と、第２制御回路２６と、Ｉ／Ｆ切替回路２７とを、Ｉ／Ｆ制御回路３１に置換した構成になっている。

第１の実施形態では、第２基板５上の第１メモリ（ＳＣＭ）２１と第２メモリ（ＤＲＡＭ）２３がプロセッサ３のそれぞれ異なるアドレス空間に配置されている例を示したが、本実施形態では、第２メモリ２３は第１メモリ２１のキャッシュメモリとして用いられ、第２メモリ２３はプロセッサ３のアドレス空間には配置されていない。

第２基板５上の第３メモリ２４は、第１の実施形態と同様のアドレス変換情報だけでなく、第２メモリ２３を第１メモリ２１のキャッシュメモリとして使用するためのキャッシュ管理情報を格納している。

第２基板５上のＩ／Ｆ制御回路３１は、第３メモリ２４内のアドレス変換情報とキャッシュ管理情報に基づいて、第１メモリ２１と第２メモリ２３に対するアクセスを制御する。キャッシュ管理情報は、第２メモリ２３に格納されたデータとアドレスとの対応関係や、ダーティフラグ、有効フラグなどの各種フラグ情報などを含んでいる。

プロセッサ３は、第１メモリ（ＳＣＭ）２１と第２メモリ（ＤＲＡＭ）２３を有する第２基板５と、第４メモリ（ＤＲＡＭ）２２を有する第３基板６とのいずれにアクセスするかを決定する。第２基板５にアクセスする場合には、ＳＣＭ制御回路１３は、ＳＣＭ駆動回路１４を介して、Ｉ／Ｆ制御回路３１にアクセスを指示する。Ｉ／Ｆ制御回路３１は、第３メモリ２４内のアドレス変換情報とキャッシュ管理情報を参照して、第１メモリ（ＳＣＭ）２１と第２メモリ（ＤＲＡＭ）２３のいずれかにアクセスする。第３基板６にアクセスする場合には、ＤＲＡＭ制御回路１１は、ＤＲＡＭ駆動回路１２を介して、第４メモリ（ＤＲＡＭ）２２に対するアクセスを制御する。

図４は第３メモリ２４のデータ構成を示す図である。第３メモリ２４は、有効フラグ情報と、ダーティフラグ情報と、物理ページ番号（ＰＰＮ：Physical Page Number）と、セグメント情報と、第１フラグ情報（1st Flag）と、第２フラグ情報（2nd Flag）と、キャッシュアドレスとを関連づけて格納している。これらの情報がアドレス変換情報とキャッシュ管理情報に相当する。

プロセッサ３がアクセス要求を行う際に指定する物理アドレスは、物理ページ番号とページオフセットとで構成される。第１メモリ２１のアドレスは、セグメントＩＤと、セグメントオフセットと、ページオフセットとで構成される。キャッシュアドレスは、キャッシュタグと、キャッシュインデックスと、ページオフセットとで構成される。

有効フラグ情報は、対応するデータが有効であるか否かを示す情報である。ダーティフラグ情報は、第２メモリ２３内の対応するデータを第１メモリ２１に書き戻したか否かを示す情報である。

第１フラグ情報は、第１メモリ２１内の各データが第２メモリ２３にも存在するか否かを示す情報である。第２フラグ情報は、第２メモリ２３内の各データを追い出すことを許容するか否かを示すロックダウン用の情報である。この他、第２メモリ２３内の各データがＬＲＵ（Least Recently Used）データか否かを示すフラグ情報などを設けてもよい。

このように、第３メモリ２４は、第１メモリ２１と第２メモリ２３にアクセスするためのアドレス変換情報とキャッシュ管理情報とを格納している。よって、Ｉ／Ｆ制御回路３１は、第３メモリ２４を参照することで、第１メモリ２１と第２メモリ２３に対するアクセス制御を行うことができ、図１よりも第２基板５上の構成を簡略化できる。

図５は第２の実施形態によるプロセッサシステム２の処理動作を示すフローチャートである。ステップＳ２１〜Ｓ２７は、図２のステップＳ１〜Ｓ７と同じである。ステップＳ２７で第２基板５にアクセスした後、第３メモリ（ＭＲＡＭ）２４にアクセスする（ステップＳ２８）。第３メモリ２４内のキャッシュ管理情報を参照して、プロセッサ３のアクセス要求に応じたページアドレスを確認し、第１メモリ２１と第２メモリ２３のいずれにアクセスするべきかを判断する（ステップＳ２９）。第１メモリ２１にアクセスするべきと判断した場合は、第１メモリ２（ＳＣＭ）１にアクセスし（ステップＳ３０）、第２メモリ２３にアクセスするべきと判断した場合は、第２メモリ（ＤＲＡＭ）２３にアクセスする（ステップＳ３１）。

ステップＳ２６で第３基板６にアクセスするべきと判断した場合は、図２のステップＳ１２と同様に、第３基板６内の第４メモリ（ＤＲＡＭ）２２にアクセスして図５の処理を終了する（ステップＳ３２）。

このように、第２の実施形態では、第２基板５上の第２メモリ（ＤＲＡＭ）２３を第１メモリ（ＳＣＭ）２１のキャッシュメモリとして使用するため、第２基板５へのアクセスを高速化できる。よって、低速な第１メモリ（ＳＣＭ）２１を第２基板５に実装したとしても、高速な第２メモリ（ＤＲＡＭ）２３をキャッシュメモリとして用いることで、ＳＣＭ２１の欠点を補償できる。よって、アクセス性能を低下させずに、メインメモリを揮発メモリと不揮発メモリで構成できる。

（第３の実施形態）
図６は第３の実施形態によるプロセッサシステム２の概略構成を示すブロック図である。図６のプロセッサシステム２は、第２基板５内の第２メモリ２３をＤＲＡＭ２２の代わりにＭＲＡＭにしたものであり、それ以外は、図３と同じ構成である。

第２メモリ２３は、第１メモリ２１よりもメモリ容量が小さいため、第２メモリ２３を不揮発メモリにすると、同じく不揮発メモリで構成される第１メモリ２１よりもアクセス速度を高速化できる可能性が高い。しかも、ＭＲＡＭは、ＭＲＡＭ以外の不揮発メモリよりもアクセス速度が速いという特徴があるため、第２メモリ２３をＭＲＡＭにして、第１メモリ２１を例えばＭＲＡＭ以外の不揮発メモリにすれば、第２メモリ２３のアクセス速度を第１メモリ２１のアクセス速度よりもかなり高速化でき、第２メモリ２３を第１メモリ２１のキャッシュメモリとして利用する際にアクセス速度の向上が図れる。

また、第２の実施形態では、第２メモリ２３をＤＲＡＭ２２等の揮発メモリにする例を示したが、第２メモリ２３を揮発メモリにすると、電源遮断時やシステムリセット時等に、第２メモリ２３内のすべての有効データを第１メモリ２１に待避させる処理が必要となり、処理の迅速性が損なわれる。第２メモリ２３を不揮発メモリにすると、電源をオフにしても、データは消去されないため、データを待避させる必要もなく、処理の高速化が図れる。

図７は第３の実施形態によるプロセッサシステム２の処理動作を示すフローチャートである。図７はステップＳ５１の処理が図５のステップＳ３１と異なる他は、図５の処理と同じである。ステップＳ５１では、第２基板５上の第２メモリ２３にアクセスするべきと判断した場合は、第２メモリ２３であるＭＲＡＭにアクセスする。

このように、第３の実施形態では、第２基板５上のキャッシュメモリとして用いられる第２メモリ２３をＭＲＡＭにするため、第１メモリ２１よりも高速に第２メモリ２３にアクセス可能となり、かつ電源遮断時等に第２メモリ２３内のデータを待避させる必要もなくなり、第２メモリ２３に対するアクセス制御が容易になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリシステム、２プロセッサシステム、３プロセッサ、４第１基板、５第２基板、６第３基板、７マルチコアユニット、８ラストレベルキャッシュ、９ＴＬＢ、１０ページテーブル、１１ＤＲＡＭ制御回路、１２ＤＲＡＭ駆動回路、１３ＳＣＭ制御回路、１４ＳＣＭ駆動回路、１５コア、１６分散共有ユニット、１７マルチコアユニット、２１第１メモリ、２２第４メモリ、２３第２メモリ、２４第３メモリ、２５第１制御回路、２６第２制御回路、２７Ｉ／Ｆ切替回路、３１Ｉ／Ｆ制御回路

Claims

第１データサイズごとにアクセスされる第１メモリと、
前記第１データサイズよりも小さい第２データサイズごとにアクセスされ、前記第１メモリよりも高速アクセスが可能な第２メモリと、
前記第１メモリにアクセスするためのアドレス変換情報を格納する第３メモリと、を備え、
前記第１メモリおよび前記第３メモリは不揮発メモリである、メモリシステム。
プロセッサからのアクセス要求に応じて、前記第１メモリにアクセスするか、前記第２メモリにアクセスするかを切り替えるインタフェース切替回路と、
前記アドレス変換情報に基づいて、前記第１メモリに対するアクセスを制御する第１制御回路と、
前記第２メモリに対するアクセスを制御する第２制御回路と、を備える、請求項１に記載のメモリシステム。
前記第２メモリは、前記第１メモリよりもアクセス優先度が高く、かつ前記第１メモリに格納されたデータまたは格納されるべきデータを格納し、
前記第３メモリは、前記アドレス変換情報に加えて、前記第２メモリを前記第１メモリのキャッシュメモリとして使用するためのキャッシュ管理情報を格納する、請求項１に記載のメモリシステム。
前記キャッシュ管理情報は、前記第１メモリに格納されているデータが前記第２メモリにも存在するか否かを示す第１フラグ情報を含む、請求項３に記載のメモリシステム。
前記キャッシュ管理情報は、前記第２メモリに格納されるデータを追い出すことを許容するか否かを示す第２フラグ情報を含む、請求項４に記載のメモリシステム。
プロセッサからのアクセス要求に応じて、前記アドレス変換情報および前記キャッシュ管理情報に基づいて、前記第１メモリおよび前記第２メモリに対するアクセスを制御するインタフェース制御回路を備える、請求項４または５に記載のメモリシステム。
前記第３メモリは、前記第１メモリよりもメモリ容量が小さくて、前記第１メモリよりも高速アクセスが可能である、請求項１乃至６のいずれか一項に記載のメモリシステム。
前記第２メモリは、揮発メモリである、請求項１乃至７のいずれか一項に記載のメモリシステム。
前記第２メモリは、不揮発メモリである、請求項１乃至７のいずれか一項に記載のメモリシステム。
前記第２メモリは、前記第１メモリとは異なるメモリセル構造を有する不揮発メモリである、請求項９に記載のメモリシステム。
前記第１メモリとは異なるアドレスによってプロセッサからアクセスされる第４メモリを備え、
前記第４メモリは、揮発メモリである、請求項１乃至１０のいずれか一項に記載のメモリシステム。
前記第３メモリは、ＭＲＡＭ（Magnetoresistive Random Access Random Memory）である、請求項１乃至１１のいずれか一項に記載のメモリシステム。
プロセッサと、
プロセッサによりアクセスされるメモリシステムと、を備え、
前記メモリシステムは、
第１データサイズごとにアクセスされる第１メモリと、
前記第１データサイズよりも小さい第２データサイズごとにアクセスされ、前記第１メモリよりも高速アクセスが可能な第２メモリと、
前記第１メモリにアクセスするためのアドレス変換情報を格納する第３メモリと、を備え、
前記第１メモリおよび前記第３メモリは不揮発メモリである、プロセッサシステム。