KR20100089042A - 반도체 기억 장치 및 메모리 모듈 - Google Patents

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Abstract

대용량의 불휘발성 메모리의 액세스 시간과 랜덤 액세스 메모리의 액세스 시간과의 정합을 도모하여, 대용량 불휘발성 메모리를 포함하는 반도체 기억 장치를 제공한다. 제1 판독 시간을 갖는 불휘발성 메모리 FLASH와, 상기 제1 판독 시간보다 100배 이상 판독 시간이 짧은 제2 판독 시간을 갖는 랜덤 액세스 메모리 DRAM과, FLASH 및 DRAM에 결합되고, 이들에 대한 액세스를 제어하기 위한 제어 회로를 포함하는 회로와, 상기 회로에 결합된 복수의 입출력 단자를 포함하도록 반도체 기억 장치를 구성한다. FLASH 데이터를 DRAM으로 전송하여 DRAM에 액세스를 행함으로써, 액세스 시간의 정합을 도모할 수 있다. DRAM으로부터 FLASH로는 적시에 재기입을 행하여 데이터의 정합 및 보존을 도모한다.

Description

반도체 기억 장치 및 메모리 모듈{SEMICONDUCTOR MEMORY DEVICE AND MEMORY MODULE}
본 발명은 복수의 이종(異種) 메모리를 포함하는 복합형 메모리 반도체 장치에 관한 것으로, 그 조합이나, 그 제어 방법, 그리고 멀티 칩 모듈로서의 실장 구조 등에 관한 것이다.
본 명세서에서 참조되는 문헌의 리스트는 다음과 같고, 문헌의 참조는 문헌 번호로 하기로 한다. [문헌 1]: LRS1337 Stacked Chip 32M Flash Memory and 4M SRAM Data Sheet([평성 12년 4월 21일 검색], 인터넷〈URL:http://www.sharpsma.com/index.html〉), [문헌 2]: 특개평5-299616호 공보(대응 유럽 특허 공개 공보 566, 306호, 1993년 10월 20일), [문헌 3]: 특개평7-146820호 공보, [문헌 4]: 특개2001-5723호 공보.
[문헌 1]에는 플래시 메모리(32Mbit 용량)와 SRAM(4Mbit 용량)이 스택 칩으로 FBGA형 패키지에 일체 밀봉된 복합형 반도체 메모리가 기재된다. 플래시 메모리와 SRAM은 FBGA형 패키지의 입출력 전극에 대하여 어드레스 입력 단자와 데이터 입출력 단자가 공통화되어 있다. 단, 각각의 제어 단자는 각각 독립적이다.
[문헌 2]의 도 17에는 플래시 메모리 칩과 DRAM 칩이 리드 프레임형 패키지에 일체 밀봉된 복합형 반도체 메모리가 기재된다. 또한, 도 1에는 플래시 메모리와 DRAM은 패키지의 입출력 전극에 대하여 어드레스 입력 단자, 데이터 입출력 단자, 및 제어 단자가 공통화되어 입출력되는 것이 기재되어 있다.
[문헌 3]의 도 1에는 주기억 장치로서 취급되는 플래시 메모리와 캐쉬 메모리와 컨트롤러와 CPU로 구성되는 시스템이 기재된다.
[문헌 4]의 도 2에는 플래시 메모리와 DRAM과 전송 제어 회로로 이루어지는 반도체 메모리가 기재된다.
본원 발명자들은 본원에 앞서 휴대 전화 및 그것에 사용되는 플래시 메모리와 SRAM이 1 패키지에 실장된 메모리 모듈에 대하여 검토를 행하였다.
휴대 전화가 취급하는 어플리케이션, 데이터, 워크 영역은 휴대 전화에 부가되는 기능(음악이나 게임 등의 배신)이 증가함에 따라 커져서, 보다 큰 기억 용량의 플래시 메모리나 SRAM이 필요할 것으로 예상된다. 또한, 최근의 휴대 전화는 고기능화가 눈부시게 진행되어, 대용량 메모리의 필요성이 높아지고 있다.
현재, 휴대 전화에 이용되고 있는 플래시 메모리는 NOR 방식이라 불리는 메모리 어레이 방식을 이용한 NOR형 플래시 메모리이다. NOR 방식은 메모리 셀 어레이의 기생 저항을 작게 억제한 어레이 방식으로, 병렬 접속한 셀 2개에 대한 1개의 비율로 메탈 비트선 컨택트를 형성함으로써 저저항화를 도모하고 있다. 이 때문에 판독 시간은 약 80㎱로 대용량 중속 SRAM의 판독 시간과 거의 동등하게 할 수 있다. 그러나, 그 반면, 셀 2개당 1개의 컨택트를 형성할 필요가 있기 때문에 컨택트부가 칩 면적에 차지하는 비율이 높고, 1비트의 메모리 셀당 면적이 커서, 대용량화에 대응할 수 없다고 하는 과제가 있다.
또한, 대표적인 대용량 플래시 메모리에는 메모리 어레이가 AND 방식을 이용하고 있는 AND형 플래시 메모리와 NAND 방식을 이용하고 있는 NAND형 플래시 메모리가 있다. 이들 플래시 메모리는 16∼128개의 셀에 대하여 1개의 비트선 컨택트를 형성하기 위해서, 고밀도의 메모리 어레이를 실현할 수 있다. 따라서, 1비트에 대한 메모리 셀당의 면적을 NOR형 FLASH보다 작게 할 수 있어, 대용량화에 대응할 수 있다. 그러나, 반면, 최초의 데이터를 출력하기까지의 판독 시간이 약 25㎲ 내지 50㎲로 느려, SRAM과의 정합성을 취하는 것이 곤란하다고 판명되었다.
플래시 메모리는 전원이 오프로 되어도 데이터를 보유할 수 있지만, SRAM은 휴대 전화의 전원이 오프로 되어 있는 경우라도 데이터를 보유하기 위한 전원이 접속되어 있다. 장기간에 걸쳐 데이터를 보유하기 위해서는 SRAM의 데이터 보유 전류가 작은 것이 바람직하다. 그러나, 대용량 SRAM에는 기억 용량의 증대분만큼 데이터 보유 전류가 증가하는 과제와, 그 외에 게이트 누설 전류의 증대에 따라 데이터 보유 전류가 증가한다고 하는 과제가 있다. 이것은 대용량 SRAM을 실현하기 위해서 미세 가공을 도입하여 MOS 트랜지스터의 산화 절연막을 박막화하면 게이트로부터 기반으로 터널 전류가 흘러서 데이터 보유 전류가 증가한다는 이유에 의한다. 이와 같이 SRAM의 대용량화에서는 데이터 보유 전류를 저감시키는 것은 점차 곤란하게 되는 것이 판명되었다.
그래서, 본원 발명의 하나의 목적은 기억 용량이 크며, 고속 판독, 기입이 가능한 ROM과, 기억 용량이 크며, 데이터 보유 전류가 적은 RAM의 실현이다.
본 발명의 대표적인 수단의 일례를 나타내면 다음과 같다. 즉, 제1 판독 시간을 갖는 불휘발성 메모리와, 상기 제1 판독 시간보다 100배 이상 판독 시간이 짧은 제2 판독 시간을 갖는 랜덤 액세스 메모리 RAM과, 상기 불휘발성 메모리 및 상기 랜덤 액세스 메모리에 결합되고, 상기 랜덤 액세스 메모리 및 상기 불휘발성 메모리에 대한 액세스를 제어하기 위한 제어 회로를 포함하는 회로와, 상기 회로에 결합된 복수의 입출력 단자를 포함하도록 반도체 기억 장치를 구성한다.
이 때, 제어 회로는 불휘발성 메모리로부터 DRAM에 사전에 DRAM에 플래시 메모리의 데이터 중 적어도 일부를 사전에 전송하는 제어를 행하면 된다. 불휘발성 메모리에 대한 기입은 일단 RAM에 기입한 후, 반도체 장치 외부로터의 액세스 요구 시에, RAM의 데이터를 불휘발성 메모리에 기입하면 된다. 또한, 제어 회로는 반도체 장치 외부로부터 RAM이 DRAM인 경우의 리프레시를 은폐하기 위한 제어도 행하게 하도록 할 수 있다.
이상 설명한 바와 같이 본 발명의 바람직한 실시예에 의해 얻어지는 효과는 다음과 같다. FLASH 데이터를 DRAM에 복사함으로써, FLASH 데이터의 판독 및 기입 속도를 SDRAM이나 SRAM과 동등하게 할 수 있다.
도 1은 본 발명을 적용한 메모리 모듈의 구성도.
도 2는 도 1의 CHIP2의 일례를 도시하는 블록도.
도 3은 본 발명을 적용한 메모리 모듈의 어드레스 맵의 일례를 도시하는 설명도.
도 4는 본 발명을 적용한 메모리 모듈의 어드레스 맵의 일례를 도시하는 설명도.
도 5는 본 발명을 적용한 메모리 모듈의 전원 투입 시의 동작의 일례를 도시하는 도면.
도 6은 본 발명의 메모리 모듈내의 FLASH로부터 DRAM으로의 데이터 전송 동작의 흐름을 도시하는 흐름도.
도 7은 본 발명의 메모리 모듈내의 DRAM으로부터 FLASH로의 데이터 전송 동작의 흐름을 도시하는 흐름도.
도 8은 본 발명의 메모리 모듈내의 DRAM에 대한 판독 동작과 기입 동작의 흐름을 도시하는 흐름도.
도 9는 도 2에 도시한 데이터 갱신 관리 회로 CPB의 동작의 일례를 도시하는 도면.
도 10은 본 발명의 메모리 모듈에서의 전원 차단 시의 동작의 흐름을 도시하는 흐름도.
도 11은 메모리 모듈 외부로부터의 로드 명령에 의한 DRAM의 동작의 일례를 도시한 도면.
도 12는 메모리 모듈 외부로부터의 스토어 명령에 의한 DRAM의 동작의 일례를 도시하는 도면.
도 13은 본 발명의 메모리 모듈내의 DRAM에 대한 판독 동작과 기입 동작의 일례를 도시하는 도면.
도 14는 스토어 명령에 의한 DRAM에 대한 판독 동작이 행해지고 있을 때, 외부로부터 DRAM에 대한 판독 동작이 일어났을 때의 DRAM으로부터의 판독 동작의 일례를 도시하는 도면.
도 15는 도 1에서 도시하는 FLASH의 일 구성예를 도시하는 블록도.
도 16은 도 15에서 도시하는 FLASH로부터의 데이터 판독의 타이밍차트의 일례.
도 17은 본 발명을 적용한 메모리 모듈의 일 구성예를 도시한 도면.
도 18은 도 17에서 도시하는 FLASH의 일 구성예를 도시하는 블록도.
도 19는 도 18에서 도시하는 FLASH로부터의 데이터 판독의 타이밍차트의 일례.
도 20은 DRAM의 일 구성예를 도시하는 블록도.
도 21은 본 발명을 적용한 메모리 모듈의 구성도.
도 22는 도 21의 CHIP2의 일례를 도시하는 블록도.
도 23은 본 발명을 적용한 메모리 모듈의 어드레스 맵의 일례를 도시하는 설명도.
도 24는 본 발명을 적용한 메모리 모듈의 어드레스 맵의 일례를 도시하는 설명도.
도 25는 본 발명을 적용한 메모리 모듈의 전원 투입 시의 동작의 일례를 도시하는 도면.
도 26은 본 발명을 적용한 메모리 모듈의 전원 투입 시의 동작의 일례를 도시하는 도면.
도 27은 본 발명의 메모리 모듈에 대한 액세스의 우선 순위와 동작의 일례를 도시한 도면.
도 28은 메모리 모듈 외부로부터의 로드 명령 및 스토어 명령에 의한 DRAM의 동작의 일례를 도시한 도면.
도 29는 로드 명령 및 스토어 명령에 의한 DRAM에 대한 액세스가 행해지고 있을 때에, 외부로부터 DRAM에 대한 액세스가 일어났을 때의 DRAM의 동작의 일례를 도시하는 도면.
도 30은 본 발명을 적용한 메모리 모듈의 타이밍차트의 일례.
도 31은 본 발명을 적용한 메모리 모듈의 타이밍차트의 일례.
도 32는 SRAM의 일 구성예를 도시하는 블록도.
도 33은 본 발명에 따른 메모리 모듈의 실장 형태의 일례.
도 34는 본 발명에 따른 메모리 모듈의 실장 형태의 일례.
도 35는 본 발명을 적용한 메모리 모듈의 구성도.
도 36은 도 35의 CHIP2의 일례를 도시하는 블록도.
도 37은 본 발명을 적용한 메모리 모듈의 어드레스 맵의 일례를 도시하는 설명도.
도 38은 외부로부터의 DRAM의 액세스와 리프레시를 양립하여 행하는 양태를 설명하는 도면.
도 39는 외부로부터의 DRAM의 액세스와 내부의 DRAM 액세스를 양립하여 행하는 양태를 설명하는 도면.
도 40은 DRAM의 리프레시 방식의 일례를 도시하는 도면.
도 41은 WORK 기간, REF. 기간의 전환 시에 액세스를 인계하는 양태를 설명하는 도면.
도 42는 본 발명을 적용한 메모리 모듈의 타이밍차트의 일례.
도 43은 본 발명에 따른 메모리 모듈의 실장 형태의 일례.
도 44는 본 발명에 따른 메모리 모듈의 실장 형태의 일례.
도 45는 본 발명에 따른 메모리 모듈을 이용한 휴대 전화의 구성예를 도시하는 도면.
이하, 본 발명의 실시예를 도면을 이용하여 상세하게 설명한다. 실시예의 각 블록을 구성하는 회로 소자는 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다.
〈제1 실시예〉
도 1은 본 발명을 적용한 반도체 집적 회로 장치의 일례인 메모리 모듈의 제1 실시예를 도시한 것이다. 본 메모리 모듈은 3개의 칩으로 구성되어 있다. 이하에 각각의 칩에 대하여 설명한다.
우선, CHIP1(FLASH)은 불휘발성 메모리이다. 불휘발성 메모리에는 ROM(Read Only Memory), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리 등을 이용할 수 있다. 본 실시예에서 이용되는 CHIP1의 불휘발성 메모리의 전형예는 후술하는 바와 같이 광의의 NAND형 플래시 메모리이고, 전형적으로는 약 256Mb 정도의 큰 기억 용량을 갖고 판독 시간(판독 요구로부터 데이터가 출력되기까지의 시간)으로 약 25㎲ 내지 50㎲로 비교적 느리다. 이에 대하여, CHIP3으로서 전형적으로 이용되는 SDRAM은 256Mb 정도의 큰 기억 용량을 갖고 판독 시간은 약 35㎱ 정도이다. 즉, CHIP3의 판독 시간은 CHIP1의 판독 시간과 비교하면 적어도 100배 이상 짧다. 이것은 NOR형 플래시 메모리의 판독 시간이 약 80㎱로 DRAM과 동일한 오더의 판독 시간을 갖는 것과 대조적이다. 본원 발명은 판독 시간의 큰 차를 갖는 메모리가 효율적인 액세스에 대한 해(解)를 제공한다. 또, DRAM은 내부 구성이나 인터페이스의 차이로부터 EDO, SDRAM, DDR-SDRAM 등 여러가지 종류가 있다. 본 메모리 모듈에는 어느 DRAM이라도 이용할 수 있지만, 본 실시예에서는 클럭 동기형 DRAM의 전형예인 SDRAM을 예로 들어 설명한다. CHIP2(CTL_LOGIC)에는 CHIP1 및 CHIP3의 제어를 행하는 제어 회로가 탑재되어 있다.
이 메모리 모듈에는 어드레스(A0∼A15)와 클럭 신호(CLK)와 커맨드 신호(CKE, /CS, /RAS, /CAS, /WE, DQMU/DQML)가 입력된다. 전원은 S-VCC, S-VSS, L-VCC, L-VSS, F-VCC, F-VSS, D1-VCC, D1-VSS를 통해 공급되고, 데이터의 입출력에는 DQ0∼DQ15가 이용된다. 소위, SDRAM 인터페이스에 의해 이 메모리 모듈은 동작한다.
CHIP2는 CHIP1, CHIP3의 동작에 필요한 신호를 공급한다. CHIP2는 CHIP1에 대하여 직렬 클럭(F-SC), 어드레스 및 FLASH용 데이터(I/O0∼I/O7), 커맨드(F-CE, F-/OE, F-/WE, F-/RES, F-CDE, F-RDY/BUSY)를 공급한다. 또한, CHIP2는 CHIP3에 대하여 클럭(D1-CLK), 어드레스(D1-A0∼D1-A14), 커맨드(D1-CKE, D1-/CS, D1-/RAS, D1-/CAS, D1-/WE, D1-DQMU/DQML), DRAM용 데이터(D1-DQ0∼D1-DQ15)를 공급한다.
여기서, 각 커맨드 신호에 대하여 간단하게 설명한다. CHIP2에 입력되는 CLK는 클럭 신호, CKE는 클럭 인에이블 신호, /CS는 칩 셀렉트 신호, /RAS는 로우 어드레스 스트로브 신호, /CAS는 컬럼 어드레스 스트로브 신호, /WE는 라이트 인에이블 신호, DQMU/DQML은 입출력 마스크 신호이다. CHIP3에 입력되는 D1-CLK는 클럭 신호, D1-CKE는 클럭 인에이블 신호, D1-/CS는 칩 셀렉트 신호, D1-/RAS는 로우 어드레스 스트로브 신호, D1-/CAS는 컬럼 어드레스 스트로브 신호, D1-/WE는 라이트 인에이블 신호, D1-DQMU/DQML은 입출력 마스크 신호이다. CHIP1에 입력되는 F-/CE는 칩 인에이블 신호, F-/OE는 출력 인에이블 신호, F-/WE는 라이트 인에이블 신호, F-SC는 직렬 클럭 신호, F-/RES는 리세트 신호, F-CDE는 커맨드 데이터 인에이블 신호, F-RDY/BUSY는 레디/비지 신호, I/O0∼I/O7은 입출력 신호로 어드레스의 입력이나, 데이터의 입출력에 사용한다.
CHIP2의 제어 회로(CTL_LOGIC)는 외부로부터 입력된 어드레스의 값에 따라 CHIP2의 제어 회로(CTL_LOGIC)에 형성된 커맨드 레지스터인지, CHIP3의 DRAM인지, CHIP1의 FLASH인지를 선택한다. 제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 값을 설정해 둠으로써 외부로부터의 액세스가 커맨드 레지스터에 대한 액세스인지, DRAM에 대한 액세스인지, FLASH에 대한 액세스인지를 구별할 수 있다. 어느 액세스도 SDRAM 인터페이스 방식에 의해 행해진다.
DRAM은 워크 영역과 FLASH 데이터 복사 영역으로 분리되어 있으며, 워크용은 프로그램 실행 시의 워크 메모리로서, FLASH 데이터 복사 영역은 FLASH로부터의 데이터를 복사하기 위한 메모리로서 이용된다.
제어 회로(CTL_LOGIC)내의 커맨드 레지스터에 액세스하여 로드 명령이나 스토어 명령 코드를 기입함으로써, FLASH 데이터를 DRAM의 FLASH 데이터 복사 영역에 복사(로드)하거나, DRAM의 FLASH 데이터 복사 영역의 데이터를 FLASH에 재기입하거나(스토어) 할 수 있다.
어드레스 신호(A0∼A15)로부터 커맨드 레지스터에 액세스하기 위한 어드레스와, 커맨드 신호(CKE, /CS, /RAS, /CAS, /WE, DQMU/DQML)로부터 WRITE 명령, 입출력 데이터 신호(D1-DQ0∼D1-DQ15)로부터 로드 명령 코드, 계속해서 FLASH를 선택하는 어드레스의 범위에서 로드 개시 어드레스, 로드 종료 어드레스가 입력되면, 커맨드 레지스터에는 로드 명령 코드와 로드 개시 어드레스와 로드 종료 어드레스가 기입된다. 그 후, FLASH의 로드 개시 어드레스로부터 로드 종료 어드레스 사이의 데이터가 판독되어, DRAM의 FLASH 데이터 복사 영역으로 전송된다. 이에 의해, FLASH의 데이터는 DRAM에 보유되게 된다.
커맨드 레지스터에 스토어 명령 코드와 FLASH를 선택하는 어드레스로, 스토어 개시 어드레스와 스토어 종료 어드레스가 기입되면, FLASH의 스토어 개시 어드레스로부터 스토어 종료 어드레스 사이의 어드레스에 DRAM의 FLASH 데이터 복사 영역의 데이터가 기입된다.
FLASH의, 어느 어드레스 범위가 DRAM의 FLASH 데이터 복사 영역의, 어느 어드레스 범위에 대응할지는 제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 값을 설정해 둠으로써 결정할 수 있다.
FLASH는 재기입을 반복함으로써 신뢰성이 저하되고, 기입 시에 기입한 데이터가 판독 시에는 다른 데이터가 되거나, 재기입 시에 데이터가 기입되지 않았거나 하는 경우가 드물게 있다.
제어 회로(CTL_LOGIC)는 FLASH로부터 데이터를 판독할 때, CHIP2(CTL_LOGIC)는 판독 데이터의 에러를 검출, 정정하여, DRAM으로 전송한다.
FLASH로의 데이터의 기입 시에는 CHIP2(CTL_LOGIC)는 정확하게 기입되었는지를 체크하고, 정확하게 기입되지 않은 경우에는 현재의 어드레스와는 다른 어드레스에 기입을 행한다. 소위, 대체 처리를 행한다. 불량 어드레스와, 불량 어드레스에 대하여, 어느 어드레스로 대체 처리를 행하였는지에 대한 어드레스 관리도 행한다.
DRAM의 FLASH 데이터 복사 영역으로 액세스하는 경우에는 어드레스 신호(A0∼A15)로부터, FLASH를 선택하는 어드레스와, 커맨드 신호(CKE, /CS, /RAS, /CAS, /WE, DQMU/DQML)로부터, 판독 명령을 입력하면, CHIP2의 제어 회로는 DRAM에 액세스하여, FLASH의 어드레스에 대응한 DRAM의 FLASH 데이터 복사 영역내 어드레스로부터 데이터를 판독한다. 이에 의해, DRAM에 보유되어 있는 FLASH 영역의 데이터의 판독 시간은 DRAM과 동등하게 된다.
DRAM의 워크 영역으로 액세스하는 경우에는 DRAM의 워크 영역의 액세스에 필요한 어드레스 신호나 커맨드 신호류를 입력한다. 제어 회로(CTL_LOGIC)는 DRAM의 워크 영역으로의 어드레스를 생성하고, DRAM에 대한 액세스를 행한다. 리드 액세스의 경우에는 DRAM으로부터의 판독 데이터는 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15)를 통하여, 데이터 입출력선(I/O0∼I/O15)으로 출력된다. 라이트 액세스의 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(I/O0∼I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15)를 통해 DRAM에 입력된다.
이상 설명한 바와 같이, 본 발명에 따른 메모리 모듈에서는 SDRAM 인터페이스 방식을 답습하여 FLASH의 일부 데이터, 또는 전체 데이터를 복사할 수 있는 영역을 DRAM내에 확보하고, 사전에 FLASH로부터 DRAM으로 데이터를 전송해 둠으로써, DRAM과 동등한 정도의 속도로 FLASH 데이터를 판독할 수 있다. FLASH에 데이터를 기입할 때에는 일단 데이터를 DRAM에 기입하고, 필요에 따라 FLASH에 재기입할 수 있기 때문에, 데이터의 기입 속도도 DRAM과 동등하게 된다. 메모리 모듈의 내부에서, FLASH로부터의 판독 시에는 에러 검출과 정정을 행하고, 기입 시에는 기입이 정확하게 행해지지 않은 불량 어드레스에 대하여 대체 처리를 행하기 때문에, 고속으로 처리할 수 있고, 또한 신뢰성을 유지할 수 있다. 또한, 대용량의 DRAM을 이용하기 때문에, FLASH 데이터를 복사할 수 있는 영역 외에, 대용량의 워크 영역도 확보할 수 있어, 휴대 전화의 고성능화에 대응할 수 있다.
도 2는 CHIP2(CTL_LOGIC)의 구성도이다. CHIP2(CTL_LOGIC)는 외부로부터 SDRAM 인터페이스에 의해 동작하고, CHIP3(DRAM1)과 CHIP1(FLASH)을 제어하는 제어 회로이다. 이하, 각 회로 블록의 동작을 설명한다.
초기화 회로 INT는 DRAM에 대한 전원 공급 개시 시에 메모리 매니지먼트 유닛 MMU내의 컨트롤 레지스터의 초기화와 DRAM의 초기화를 행한다. 메모리 매니지먼트 유닛 MMU는 내장하는 컨트롤 레지스터에 설정된 값에 따라 외부로부터 입력된 어드레스를 변환하고, 커맨드 레지스터 REG나 DRAM의 워크 영역 및 FLASH 데이터 복사 영역, FLASH를 선택하여, 액세스를 행한다. 컨트롤 레지스터 값은 전원 공급 시에 초기화 회로 INT에 의해 초기 설정되고, 그 후 커맨드 레지스터 REG에, 메모리 매니지먼트 MMU 변경 명령이 입력되었을 때에 변경된다. 데이터 갱신 어드레스 관리 회로 CPB는 DRAM의 FLASH 데이터 복사 영역에 데이터가 기입되었을 때의 어드레스 정보를 보유한다. 커맨드 레지스터 REG에는 로드 명령, 스토어 명령, 메모리 매니지먼트 유닛 MMU 변경 명령 등의 명령 코드나, 로드 개시 어드레스, 로드 종료 어드레스, 스토어 개시 어드레스, 스토어 종료 어드레스 등의 어드레스가 기입되어 보유된다.
데이터 버퍼 R/W BUFFER는 DRAM의 판독 데이터, 기입 데이터 또는 FLASH의 판독 데이터, 기입 데이터를 일시적으로 보유한다. 클럭 버퍼 CLKBUF는 클럭 신호를 DRAM과 플래시 제어 회로 FCON에 공급한다. 커맨드 발생 회로 COM_GEN은 DRAM에 대한 액세스에 필요한 커맨드를 생성한다. 액세스 컨트롤러 A_CONT는 CHIP2의 전체 제어와 DRAM에 액세스를 행하기 위한 어드레스를 생성한다. 파워 모듈(PM)은 DRAM에 대한 전원 공급 및 전원의 제어를 행한다. 플래시 제어 신호 생성 회로 FGEN은 FLASH 데이터의 판독, 기입의 제어를 행한다. 에러 정정 회로 ECC는 FLASH로부터 판독된 데이터에 에러가 있는지의 여부를 체크하여, 에러가 있으면 정정을 행한다. 대체 처리 회로 REP는 FLASH에 대한 기입이 정확하게 행해졌는지를 체크하고, 정확하게 행해지지 않은 경우에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다.
다음으로, 본 메모리 모듈의 동작을 설명한다. 초기화 회로 INT는 DRAM에 대한 전원 공급 개시 시에 메모리 매니지먼트 유닛 MMU내의 컨트롤 레지스터의 초기화와 DRAM의 초기화를 행한다. 커맨드 레지스터 REG가 선택되어 로드 명령이 커맨드 레지스터 REG에 기입되면, FLASH로부터 DRAM으로 데이터 전송을 개시한다. 최초에, 플래시 제어 신호 발생 회로 FGEN은 FLASH에 대하여 판독 동작을 행한다. FLASH로부터 판독된 데이터에 오류가 없으면, 데이터를 데이터 버퍼 R/W BUFFER로 직접 전송하고, 오류가 있으면, 에러 정정 회로 ECC에서 정정하여, 데이터 버퍼 R/W BUFFER로 전송한다. 그리고 나서, 커맨드 발생 회로 COM_GEN으로부터 WRITE 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호, 데이터 버퍼 R/W BUFFER에 의해 FLASH로부터 판독한 데이터가 DRAM에 대하여 입력되고, DRAM의 FLASH 데이터 복사 영역에 기입이 행해진다.
데이터 갱신 관리 회로 CPB는 DRAM의 FLASH 데이터 복사 영역에 데이터가 기입되었을 때, 기입 어드레스의 정보를 보유한다. 커맨드 레지스터 REG가 선택되어 스토어 명령이 커맨드 레지스터에 기입되면, DRAM의 FLASH 데이터 복사 영역내 데이터로부터 FLASH로 데이터 전송을 개시한다.
최초로, 커맨드 발생 회로 COM_GEN으로부터 READ 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호를 DRAM으로 전송하여 데이터를 판독한다. DRAM으로부터 판독된 데이터는 데이터 버퍼 R/W BUFFER를 통해 플래시 컨트롤러 FCON로 전송되고, 플래시 제어 신호 발생 회로 FGEN은 FLASH에 대하여 기입을 행한다. 어드레스 대체 처리 회로 REP는 기입의 성공 여부를 체크하여, 성공하면 처리를 종료한다. 기입이 실패하였을 때에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다. 대체 처리를 행하였을 때에는 불량 어드레스와, 불량 어드레스에 대하여, 어느 어드레스에 대체 처리를 행하였는가에 대한 어드레스 정보를 보유하여 관리한다. 데이터 갱신 관리 회로 CPB는 보유하고 있는 DRAM의 어드레스 정보 중에서, FLASH에 대한 기입이 종료한 어드레스 정보를 클리어한다. 이와 같이 데이터 갱신 관리 회로 CPB는 항상, 최신 데이터가 갱신된 어드레스를 관리할 수 있다.
DRAM의 워크 영역 및 FLASH 데이터 복사 영역이 선택되고, READ 명령인 경우, 커맨드 발생 회로 COM_GEN으로부터 READ 명령 신호와 액세스 컨트롤러 A_CONT로부터 어드레스 신호가 DRAM으로 전송되고, 데이터가 판독된다.
DRAM의 워크 영역 및 FLASH 데이터 복사 영역이 선택되고, WRITE 명령인 경우, 커맨드 발생 회로 COM_GEN으로부터 WRITE 명령 신호와 어드레스 발생 회로 A_COUNT로부터 어드레스 신호, 데이터 버퍼 R/W BUFFER로부터 데이터를 DRAM으로 전송하여, 데이터가 기입된다.
신호 PS로부터 DRAM의 전원 차단 명령을 입력하면, 데이터 갱신 관리 회로 CPB가 보유하고 있는 어드레스에 대응하는 DRAM의 데이터를 FLASH로 전송한다.
최초에, 커맨드 발생 회로 COM_GEN으로부터 READ 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호를 DRAM으로 전송하여 데이터를 판독한다. DRAM으로부터 판독된 데이터는 데이터 버퍼 R/W BUFFER를 통해 플래시 컨트롤러 FCON으로 전송되고, 플래시 제어 신호 발생 회로 FGEN에 의해 FLASH에 기입된다.
데이터 갱신 관리 회로 CPB는 보유하고 있는 DRAM의 어드레스 정보 중, FLASH에 대한 기입이 종료한 어드레스 정보를 클리어해 가고, 보유한 어드레스에 대응한 데이터가 전부 FLASH에 기입되면 데이터 갱신 관리 회로 CPB의 어드레스 정보는 전부 클리어된다. 모든 데이터가 DRAM으로부터 FLASH로 전송된 후, DRAM의 전원을 차단한다. 전원을 차단함으로써, 전력을 삭감시킬 수 있다.
일단, DRAM의 전원 공급을 정지한 후에 재차 DRAM을 동작시키기 위해서는 PS 신호로부터 전원 투입 명령을 입력한다. 전원 투입 명령에 의해 DRAM에 대한 전원 공급을 재개하고, 초기화 회로 INT가 초기화 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
도 3, 4는 메모리 매니지먼트 유닛 MMU에 의해 변환되는 메모리 맵의 일례를 도시한 것이다. 이들 메모리 맵은 어느 것이나 MMU 내부의 컨트롤 레지스터에 설정된 값에 따라 선택할 수 있다. 본 실시예에서는 특별히 한정하는 것은 아니지만, 불휘발성 메모리의 기억 영역이 256+8Mb, DRAM의 기억 영역이 256Mb, 커맨드 레지스터가 8kb인 메모리 모듈을 예로 들어 대표적인 메모리 맵을 설명한다.
도 3에서는 어드레스 신호 A0∼A15를 통하여 입력한 로우 어드레스(A0∼A15)와 컬럼 어드레스(A0∼A9)를 바탕으로, 메모리 매니지먼트 유닛 MMU가 커맨드 레지스터 REG(8kb), DRAM의 Work 영역(128Mbit), DRAM의 FLASH 복사 영역(128Mbit), FLASH(256Mbit+8Mb)로 어드레스를 변환한 메모리 맵을 도시한다. 특별히 한정하는 것은 아니지만 메모리 맵의 어드레스 공간의 하부로부터, 커맨드 레지스터 REG, DRAM, FLASH가 맵핑되어 있다.
CHIP2(CTL_LOGIC) 내부에 존재하는 커맨드 레지스터 REG에는 외부로부터, 로드 명령, 스토어 명령, MMU 레지스터 변경 명령, 전원 차단 명령 등의 명령 코드나 로드 명령이나 스토어 명령 시의 개시 어드레스나 종료 어드레스가 기입된다.
DRAM은 Work 영역(128Mbit), FLASH 복사 영역(128Mbit)으로 나뉘어져 있다. Work 영역은 프로그램 실행 시의 워크 메모리로서 이용되고, FLASH 복사 영역은 FLASH 영역의 데이터의 일부를 복사하여, 보유해 두기 위해서 이용된다. FLASH 영역의 데이터의 일부를 FLASH 복사 영역으로 복사하기 위해서, 메모리 매니지먼트 유닛 MMU는 내부 레지스터에 설정된 값에 따라 FLASH의, 어느 어드레스의 데이터가 FLASH 복사 영역내의, 어느 어드레스에 대응하고 있는지를 결정한다. 도 3에서는 FLASH 영역내의 A1 영역(64Mbit)과 C1 영역(64Mbit)의 데이터는 각각 DRAM의 FLASH 복사 영역내의 A1 영역(64Mbit)과 C1 영역(64Mbit)에 복사할 수 있는 어드레스 대응인 일례를 도시하고 있다. 메모리 매니지먼트 유닛 MMU의 내부 컨트롤 레지스터의 값을 변경함으로써, FLASH 영역내의 B1 영역(64Mbit)과 D1 영역(56Mbit)의 데이터를 각각 DRAM의 FLASH 복사 영역으로 복사할 수 있는 어드레스 대응으로 변경할 수도 있다. MMU 내부 레지스터 값은 외부로부터 MMU 레지스터 변경 명령 코드와 레지스터 값을 커맨드 레지스터에 기입함으로써 변경할 수 있다.
FLASH(256M+8Mbit)는 특별히 한정하는 것은 아니지만, 메인 데이터 영역 MD-Area(A1, A2, B1, B2, C1, C2, D1, D2 : 255.75Mbit)과 대체 영역 Rep-Area(E1, E2 : 8.25Mbit)로 나뉘어져 있다.
메인 데이터 영역 MD-Area는, 또한 데이터 영역(A1, B1, C1, D1)과 용장 영역(A2, B2, C2, D2)으로 나뉘어져 있다. 데이터 영역은 프로그램이나 데이터를 저장하고, 용장 영역은 에러를 검출하여 수정하기 위해서 필요한 ECC 패러티 데이터 등을 저장한다. FLASH의 데이터 영역내의 데이터가 DRAM의 FLASH 복사 영역으로 전송되거나, DRAM의 FLASH 복사 영역의 데이터가 FLASH의 데이터 영역으로 전송된다.
FLASH는 재기입을 반복함으로써 신뢰성이 저하되고, 기입 시에 기입한 데이터가 판독 시에는 다른 데이터가 되거나, 재기입 시에 데이터가 기입되지 않거나 하는 경우가 드물게 있다. 대체 영역은 이와 같이 불량이 된 영역(Fail Area B, Fail Area C)의 데이터를 새로운 영역으로 치환하기 위해서 형성되어 있다. 대체 영역의 크기는 특별히 한정하는 것은 아니지만, FLASH가 보증하는 신뢰성을 확보할 수 있도록 결정하면 된다.
FLASH로부터 DRAM에의 데이터 전송을 설명한다.
FLASH의 A1 영역의 데이터를 DRAM의 FLASH 복사 영역 A1 영역으로 전송하기 위해서, 커맨드 레지스터에 로드 명령과 FLASH 영역내 A1 영역의 전송 개시 어드레스 SAD와 전송 종료 어드레스 EAD를 기입한다. 그러면, 제어 회로(CTL_LOGIC)는 FLASH의 A1 영역내의 전송 개시 어드레스 FSAD와 전송 종료 어드레스 FEAD에 의해 나타낸 어드레스 범위의 데이터를 판독하고, 메모리 매니지먼트 유닛 MMU에 의해 대응된 DRAM의 FLASH 복사 영역 A1 영역내의 어드레스 DSAD와 DEAD의 어드레스 범위로 전송한다.
FLASH로부터 데이터를 판독할 때, FLASH의 데이터 영역 A1에 있는 데이터와 용장 영역 A2에 있는 ECC 패러티 데이터를 판독하고, 에러 정정 회로 ECC에 의해 에러가 있으면 수정된다. 수정된 데이터만 DRAM으로 전송한다.
DRAM으로부터 FLASH로의 데이터 전송을 설명한다.
FLASH의 A1 영역으로 DRAM의 FLASH 복사 영역 A1의 데이터를 전송하기 위해서, 커맨드 레지스터에 스토어 명령과 FLASH의 A1 영역의 전송 개시 어드레스 SAD와 전송 종료 어드레스 EAD를 기입한다. 그러면, 제어 회로(CTL_LOGIC)는 메모리 매니지먼트 유닛 MMU에 의해 대응된 DRAM의 FLASH 복사 영역 A1 영역내의 어드레스 DSAD와 DEAD의 어드레스 범위의 데이터를 판독하고, FLASH의 A1 영역내의 전송 개시 어드레스 FSAD와 전송 종료 어드레스 FEAD의 어드레스 범위 데이터를 기입한다.
FLASH에 데이터를 기입할 때, 에러 정정 회로 ECC는 ECC 패러티 데이터를 생성한다. 플래시 제어 회로 FGEN에 의해, DRAM으로부터 판독된 데이터는 FLASH의 데이터 영역 A1에 기입되고, 생성된 ECC 패리티 데이터는 용장 영역 A2에 기입된다. 어드레스 대체 처리 회로 REP는 기입의 성공 여부를 체크하여, 성공하면 처리를 종료한다. 기입이 실패하였을 때에는 FLASH의 대체 영역내의 어드레스를 선택하고, DRAM으로부터 판독된 데이터는 대체 영역내의 대체 데이터 E1에 기입되고, 생성된 ECC 패러티 데이터는 대체 용장 영역 E2에 기입된다.
다음으로, DRAM의 FLASH 복사 영역 A1의 데이터의 판독에 대하여 설명한다.
외부로부터, FLASH의 A1 영역내 어드레스 FAD0과 READ 명령을 입력하면, MMU는 어드레스 FAD0에 대응한 DRAM의 FLASH 복사 영역 A1의 어드레스 DADO으로 어드레스 변환한다. 이에 의해, DRAM이 선택되어 DRAM에 복사된 FLASH 데이터를 판독할 수 있다. 즉, FLASH 데이터를 DRAM과 동일한 속도로 판독할 수 있다.
다음으로, DRAM의 워크 영역의 데이터의 판독에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 READ 명령을 입력하면, MMU는 어드레스 WAD0을 어드레스 발생 회로 A_COUNT로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 판독할 수 있다.
다음으로, DRAM의 FLASH 복사 영역 A1로의 데이터의 기입에 대하여 설명한다.
외부로부터, FLASH의 A 영역내 어드레스 FAD0과 WRITE 명령, 기입 데이터를 입력하면, MMU는 어드레스 FAD0에 대응한 DRAM의 FLASH 복사 영역내의 어드레스 DAD0으로 어드레스 변환한다. 이에 의해, DRAM이 선택되어 FLASH 복사 영역 A1에 데이터가 기입된다. FLASH의 데이터 영역 A1에 대응한 DRAM의 FLASH 복사 영역 A1을 기입함으로써, FLASH 데이터를 SRAM과 동일한 속도로 기입할 수 있다.
다음으로, DRAM의 워크 영역의 데이터의 판독에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 READ 명령을 입력하면, MMU는 어드레스 WAD0을 액세스 컨트롤러 A_CONT로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 판독할 수 있다.
다음으로, DRAM의 워크 영역의 데이터의 기입에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 WRITE 명령, 입력 데이터를 입력하면, 액세스 컨트롤러 A_CONT는 어드레스 WAD0을 DRAM으로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 기입할 수 있다.
도 4에서는 도 3과 비교하여, DRAM의 FLASH 복사 영역을 192Mbit로 보다 큰 영역으로서 확보하는 경우의, 메모리 맵을 도시한다.
어드레스 신호 A0∼A15를 통하여 입력한 로우 어드레스(A0∼A15)와 컬럼 어드레스(A0∼A9)를 바탕으로, 메모리 매니지먼트 유닛 MMU가 레지스터 영역, DRAM내 Work 영역(64Mbit), DRAM내 FLASH 복사 영역(192Mbit), FLASH 영역(256Mbit)에 어드레스를 변환한다.
메모리 맵은 MMU 내부의 컨트롤 레지스터 값을 변경함으로써, 시스템에 맞게 이용자 측에서 자유롭게 선택할 수 있다. MMU 내부 컨트롤 레지스터 값은 외부로부터 MMU 레지스터 변경 명령 코드와 변경하고자 하는 레지스터 값을 커맨드 레지스터에 기입함으로써 변경할 수 있다.
도 5는 전원 투입 시에 제어 회로(CTL_LOGIC)가 행하는 초기화 동작을 도시하고 있다. T1의 기간에 전원이 투입되면, T2의 리세트 기간에 제어 회로(CTL_LOGIC)의 초기화를 행한다. 메모리 매니지먼트 유닛 MMU 내부의 컨트롤 레지스터 값은 T2의 기간에 초기 설정된다. T3의 기간에는 초기화 회로 INT가 DRAM의 초기화 동작과 FLASH의 초기화 동작을 동시에 행한다. 초기화 동작이 종료하면, 메모리 모듈은 아이들(idle) 상태가 되고, 외부로부터의 액세스를 접수할 수 있다.
도 6은 FLASH로부터 DRAM으로의 데이터 전송의 흐름도를 도시한다. 메모리 모듈이 아이들 상태에서 외부로부터의 명령을 기다리고 있을(STEP1) 때, 로드 명령 및 FLASH를 선택하는 어드레스가 입력되면(STEP2), FLASH로부터 입력 어드레스에 대응한 데이터와 ECC 패러티 데이터를 판독한다(STEP3). 판독된 데이터에 에러가 있는지를 체크(STEP4)하여, 에러가 있으면 에러를 정정하고(STEP5), 버퍼에 기입한다(STEP6). 에러가 없으면 직접 버퍼 R/W BUFFER에 기입한다(STEP6). 버퍼 R/W BUFFER에 기입된 데이터를 DRAM에 기입할 때, DRAM에 대하여 리프레시 요구가 발생하고 있는지를 체크하고(STEP7), 리프레시 요구가 있으면, 리프레시 동작을 행하고 (STEP8), 그 후 데이터를 DRAM에 기입한다(STEP9). 리프레시 요구가 없으면, 곧 데이터를 DRAM에 기입한다(STEP9).
도 7은 DRAM으로부터 FLASH로의 데이터 전송의 흐름도를 도시한다. 메모리 모듈이 아이들 상태에서 외부로부터의 명령을 기다리고 있을(STEP1) 때, 스토어 명령과 FLASH를 선택하는 어드레스가 입력되면(STEP2), DRAM으로부터 데이터의 판독을 개시한다. 그 때, DRAM에 대한 리프레시 요구의 발생 여부를 체크하고(STEP3), 리프레시 요구가 있으면, 리프레시 동작을 행하고(STEP4), 그 후 DRAM으로부터 데이터를 판독한다(STEP5). 리프레시 요구가 없으면, 곧 DRAM으로부터 데이터를 판독한다(STEP5). 판독된 데이터는 버퍼 R/W_BUFFER로 전송되고(STEP6), FLASH로 기입된다(STEP7). FLASH에 대한 기입(STEP7) 시에는 DRAM으로부터 판독된 데이터와 에러 정정 회로 ECC가 생성한 ECC 패러티 데이터를 FLASH에 기입한다. FLASH에 대한 기입의 성공 여부를 체크하고(STEP8), 성공하면 처리를 종료한다(STEP10). 기입이 실패한 경우에는 대체용의 다른 어드레스를 선택하고(STEP9), FLASH에 재차 기입하고(STEP7), 기입 성공 체크(STEP8)를 행하여, 성공하면 처리를 종료한다(STEP10).
도 8의 (a)는 메모리 모듈내의 DRAM으로부터 데이터를 판독할 때의 외부로부터의 명령 흐름을 도시한다. 도 8의 (b)는 메모리 모듈내 DRAM에 데이터를 기입할 때의 외부로부터의 명령 흐름을 도시한다. 외부로부터 SDRAM 인터페이스에 의해 명령이 메모리 모듈에 입력된다.
도 8의 (a)를 설명한다. 메모리 모듈이 아이들 상태에서 외부로부터의 명령을 대기하고 있다(STEP1). 외부로부터 ACTIVE 명령과 로우 어드레스가 입력되고(STEP2), 그 후 READ 명령과 컬럼 어드레스가 입력되면(STEP3), 로우 어드레스와 컬럼 어드레스에 의해 선택된 DRAM의 메모리 셀에 보유되어 있는 데이터가 판독되고, 입출력 데이터 신호(DQ0-DQ15)를 통해 메모리 모듈 외부로 출력된다. PRECHARGE 명령이 입력되면(STEP4), 메모리 모듈은 아이들 상태가 된다.
도 8의 (b)를 설명한다. 메모리 모듈이 아이들 상태에서 외부로부터의 명령을 대기하고 있다(STEP1). 외부로부터 ACTIVE 명령과 로우 어드레스가 입력되고(STEP2), 그 후 WRITE 명령과 컬럼 어드레스가 입력되면(STEP3), 로우 어드레스와 컬럼 어드레스에 의해 선택된 DRAM의 메모리 셀에 입출력 데이터 신호(DQ0-DQ15)로부터 입력된 데이터가 기입된다. PRECHARGE 명령이 입력되면(STEP4) 메모리 모듈은 아이들 상태가 된다.
도 9는 데이터 갱신 관리 회로 CPB가 행하는 어드레스 보유와 어드레스 클리어의 흐름을 도시하고 있다. 외부로부터의 WRITE 명령에 의해 DRAM의 FLASH 데이터 복사 영역에 데이터가 기입되면(STEP1), 기입 어드레스에 대응하는 플래그 신호를 데이터 갱신 관리 회로 CPB 내의 플래그 레지스터에 기입한다(STEP2). 스토어 명령과 어드레스가 외부로부터 입력되면, DRAM의 FLASH 데이터 복사 영역으로부터 FLASH로의 데이터 전송이 개시된다(STEP3). 전송이 완료된 것을 체크하고(STEP4), 완료되어 있으면, 플래그 레지스터내의 전송 완료의 어드레스의 플래그를 클리어한다.
도 10은 DRAM의 전원 차단 명령이 메모리 모듈에 입력되었을 때의, 메모리 모듈의 동작 흐름을 도시한다.
전원 차단 명령이 커맨드 레지스터에 입력되면, DRAM내 FLASH 복사 영역에 기입된 데이터 중, FLASH에 재기입되어 있지 않은 데이터를 전부 FLASH로 전송한다.
전원 차단 명령이 입력되면(STEP1), DRAM내 FLASH 복사 영역에 기입된 데이터 중, 아직 FLASH에 재기입되어 있지 않은 데이터의 어드레스를 검색하기 위해서, 우선, 검색 어드레스를 검색 개시 어드레스로 설정한다(STEP2). 검색 어드레스에 대한 데이터 갱신 관리 회로 CPB내의 플래그 레지스터 기입된 플래그가 발견되면(STEP3), 검색 어드레스에 대한 DRAM의 데이터를 FLASH로 전송한다. 전송이 완료하면 이 플래그를 클리어한다(STEP5). 현재의 검색 어드레스가 검색 최종 어드레스인지 판단하고(STEP6), 검색 최종 어드레스가 아닌 경우에는 현재의 검색 어드레스에 1을 더한 어드레스를 다음의 검색 어드레스로 하고(STEP7), 그 후 STEP3, STEP4, STEP5, STEP6을 반복한다. 현재의 검색 어드레스가 검색 최종 어드레스인 경우, 처리를 완료하고, DRAM의 전원을 차단한다(STEP8).
도 11은 커맨드 레지스터에 로드 명령을 입력하였을 때의, FLASH로부터 DRAM으로의 데이터 전송 시의 모듈로 행하는 SDRAM의 동작을 도시한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 R이 입력되고, 그 후 WRITE 명령 W와 컬럼 어드레스 C와 입출력 신호 I/O0∼I/O15로부터 로드 명령 코드 Ld를 입력한다. 계속해서, 입출력 신호 I/O0∼I/O15로부터, FLASH 영역내의 데이터로 DRAM에 복사하고자 하는 데이터의 개시 어드레스 Sa와 종료 어드레스 Ea를 입력한다. 로우 어드레스 R과 컬럼 어드레스 C에 의해 커맨드 레지스터가 선택되고, 로드 명령 코드 Ld와 개시 어드레스 Sa와 종료 어드레스 Ea가 커맨드 레지스터에 기입된다.
제어 회로는 개시 어드레스 Sa와 종료 어드레스 Ea의 범위에 대응한 데이터를 FLASH로부터 판독 버퍼에 보유하고, 그 후 SDRAM1에 대한 기입 동작을 시작한다.
DRAM1에 기입하기 위한 어드레스는, 메모리 매니지먼트 유닛 MMU에 의해 데이터의 개시 어드레스 Sa는 FLASH 복사 영역의 DRAM의 로우 어드레스 R0과 컬럼 어드레스 C0으로 변환되고, 마찬가지로 종료 어드레스 Ea는 로우 어드레스 R0과 컬럼 어드레스 CF로 변환된다.
DRAM1에 기입은 D1-COM으로부터 ACTIVE 명령 A와 D1-A0∼D1-A15로부터 로우 어드레스 R0을 입력하고, 그 후 D1-COM으로부터 WRITE 명령 W와 D1-A0∼D1-A15로부터 컬럼 어드레스 C0과 입출력 신호 D1-I/O0∼D1-I/O15로부터 데이터를 입력하여 기입한다. 기입 동작은 컬럼 어드레스와 데이터는 컬럼 어드레스의 최종 어드레스 CF까지 계속되고, PRECHARGE 명령 P에 의해 기입을 종료한다. DRAM으로의 데이터의 기입이 개시되고 나서 종료하기까지의 동안에는 WAIT 신호를 High로 출력하고, DRAM으로 데이터를 전송 중임을 전한다.
도 12는 커맨드 레지스터에 스토어 명령이 입력되었을 때의, SDRAM으로부터 FLASH에의 데이터 전송 시의 메모리 모듈로 행하는 SDRAM의 동작을 도시한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 R이 입력되고, 그 후 WRITE 명령 W와 컬럼 어드레스 C와 입출력 신호 I/O0∼I/O15로부터 스토어 명령 코드 St를 입력한다. 계속해서, 입출력 신호 I/O0∼I/O15로부터, FLASH 영역내의 데이터로 DRAM으로부터 FLASH로 복사하고자 하는 데이터의 개시 어드레스 Sa와 종료 어드레스 Ea를 입력한다. 로우 어드레스 R과 컬럼 어드레스 C에 의해 커맨드 레지스터가 선택되고, 스토어 명령 코드 St와 개시 어드레스 Sa와 종료 어드레스 Ea가 커맨드 레지스터에 기입된다.
제어 회로는 개시 어드레스 Sa와 종료 어드레스 Ea의 범위에 대응한 데이터를 SDRAM으로부터 판독하고, FLASH에 기입한다.
SDRAM1로부터 판독하기 위한 어드레스는 메모리 매니지먼트 유닛 MMU에 의해 데이터의 개시 어드레스 Sa를 FLASH 복사 영역의 SDRAM의 로우 어드레스 R0과 컬럼 어드레스 C0으로 변환시키고, 마찬가지로 종료 어드레스 Ea를 로우 어드레스 R0과 컬럼 어드레스 CF로 변환시킨다.
SDRAM1로부터의 판독은 D1-COM으로부터 ACTIVE 명령 A와 D1-A0∼D1-A15로부터 로우 어드레스 R0을 입력하고, 그 후 D1-COM으로부터 READ 명령 R과 D1-A0∼D1-A15로부터 컬럼 어드레스 C0을 입력하여 판독한다. 판독 동작은 컬럼 어드레스의 최종 어드레스 CF까지 계속되고, PRECHARGE 명령 P에 의해 판독을 종료한다. SDRAM으로부터 데이터의 판독을 개시하고 나서 종료하기까지의 동안에는 WAIT 신호를 High로 출력하고, SDRAM으로부터 데이터를 전송 중임을 전한다.
도 13의 (a)는 SDRAM의 워크 영역에 액세스한 경우의 SDRAM의 동작을 도시하고, 도 13의 (b)는 SDRAM의 FLASH 복사 영역에 액세스한 경우의 SDRAM의 동작을 도시하고 있다.
도 13의 (a)의 판독 동작을 설명한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 R0을 입력하고, 그 후 READ 명령 R과 컬럼 어드레스 C0을 입력한다. 제어 회로는 SDRAM1에 ACTIVE 명령 A와 로우 어드레스 R0을 입력하고, 그 후 READ 명령 R과 컬럼 어드레스 C0을 입력하면, 입출력 신호 D1-I/O0∼D1-I/O15로부터 데이터가 출력되고, 입출력 신호 I/O0∼I/O15를 통해 외부로 출력된다.
도 13의 (a)의 기입 동작을 설명한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 R0을 입력하고, 그 후 WRITE 명령 W와 컬럼 어드레스 C0과, 입출력 신호 I/O0∼I/O15로부터 데이터 In을 입력한다. 제어 회로는 SDRAM1에 ACTIVE 명령 A와 로우 어드레스 R0을 입력하고, 그 후 WRITE 명령 W와 컬럼 어드레스 C0과, 입출력 신호 D1-I/O0∼D1-I/O15로부터 데이터 In이 입력되어 데이터가 SDRAM에 기입된다.
도 13의 (b)의 판독 동작을 설명한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 RD를 입력하고, 그 후, READ 명령 R과 컬럼 어드레스 CD를 입력한다. 메모리 매니지먼트 유닛 MMU에 의해 FLASH 영역의 로우 어드레스 RD는 FLASH 복사 영역의 로우 어드레스 RT로 변환되고, 마찬가지로 FLASH 영역의 컬럼 어드레스 CD는 FLASH 복사 영역의 컬럼 어드레스 CT로 변환된다. SDRAM1에는 ACTIVE 명령 A와 로우 어드레스 RT가 입력되고, 그 후 READ 명령 R과 컬럼 어드레스 CT가 입력되어 입출력 신호 D1-I/O0∼D1-I/O15로부터 데이터가 출력되고, 입출력 신호 I/O0∼I/O15를 통해 외부로 출력된다.
도 13의 (b)의 기입 동작을 설명한다.
메모리 모듈의 외부로부터 SDRAM 인터페이스에 의해, ACTIVE 명령 A와 로우 어드레스 RF를 입력하고, 그 후 WRITE 명령 W와 컬럼 어드레스 CF와, 입출력 신호 I/O0∼I/O15로부터 데이터 In을 입력한다. 메모리 매니지먼트 유닛 MMU에 의해 FLASH 영역의 로우 어드레스 RF는 FLASH 복사 영역의 로우 어드레스 RU로 변환되고, 마찬가지로 FLASH 영역의 컬럼 어드레스 CF는 FLASH 복사 영역의 컬럼 어드레스 CU로 변환된다. SDRAM1에는 ACTIVE 명령 A와 로우 어드레스 RU가 입력되고, 그 후 WRITE 명령 W와 컬럼 어드레스 CT가 입력되고, 입출력 신호 D1-I/O0∼D1-I/O15로부터 데이터가 입력되어 SDRAM에 기입된다.
도 14는 외부로부터 커맨드 레지스터에 스토어 명령이 기입됨으로써, DRAM으로부터 데이터의 판독이 발생하고 있을 때, 외부로부터 판독 명령이 입력된 경우의 SDRAM의 동작을 도시한다.
스토어 명령에 의해 WAIT 신호가 High가 되어, FLASH로 전송하기 위한 데이터 Os가 DRAM으로부터 판독되어 있을 때, 외부로부터, ACTIVE 명령 A와 로우 어드레스 R0이 입력되면, 제어 회로는 PRECHARGE 명령 Ps를 DRAM1에 발행하고, DRAM으로부터의 FLASH로 전송하기 위한 데이터 Os의 판독을 1차적으로 중단한다. 그 후, DRAM1에 ACTIVE 명령 A와 로우 어드레스 R0을 발행한다. 다음으로, 외부로부터 READ 명령 R과 컬럼 어드레스 C0이 입력되면, DRAM1에는 READ 명령 R과 컬럼 커맨드 C0이 발행되고, 데이터 0이 판독되어, I/O0∼I/O15로부터 출력된다. 외부로부터 PRECHARGE 명령 P와 뱅크 어드레스 B0이 입력되면, DRAM1에 PRECHARGE 명령 P와 뱅크 어드레스 B0이 발행되고 데이터의 판독이 종료한다. 그 후, 제어 회로는 DRAM으로부터의 FLASH로 전송하기 위한 데이터 Os의 판독을 재개하기 위해서, ACTIVE 명령 AS와 로우 어드레스 R4, READ 명령 Rs와 컬럼 커맨드 C4, READ 명령 RS와 컬럼 커맨드 C8을 DRAM1에 발행한다.
도 15는 본 실시예에서의 CHIP1(FLASH)의 구성예이다. 컨트롤 신호 버퍼 C-BUF, 커맨드 컨트롤러 CTL, 멀티플렉서 MUX, 데이터 인풋 버퍼 DI-BUF, 인풋 데이터 컨트롤러 DC, 섹터 어드레스 버퍼 SA-BUF, X 디코더 X-DEC, 메모리 어레이 MA(FLASH), Y 어드레스 카운터 Y-CT, Y 디코더 Y-DEC, Y 게이트 & 감지 증폭기 회로 YGATE/SENSE-AMP, 데이터 레지스터 DATA-REG, 데이터 아웃풋 버퍼 DO-BUF로 구성되어 있다. CHIP1의 동작은 종래부터 일반적으로 사용되고 있는 AND형 FLASH 메모리와 마찬가지이다. 또, AND형 FLASH 메모리는 대용량 플래시 메모리의 의미로 광의의 NAND형 플래시 메모리로 분류되기도 하며, 본원에서 NAND형 플래시 메모리라고 하면 AND형 FLASH 메모리도 포함되는 것으로 한다. 이 CHIP1(FLASH)에 의해 본 실시예인 메모리 모듈을 구성할 수 있다.
도 16은 CHIP1을 구성할 수 있는 AND형 FLASH 메모리로부터의 데이터 판독 동작을 도시하고 있다. 칩 인에이블 신호 F-/CE가 LOW, 커맨드 데이터 인에이블 신호 F-CDE가 LOW가 되고, 라이트 인에이블 신호 F-/WE가 상승하였을 때, 입출력 신호 I/O0∼I/O7로부터 판독 명령의 명령 코드 Rcode를 입력한다. 2번째와 3번째의 라이트 인에이블 신호 F-/WE의 상승으로 입출력 신호 I/O0∼I/O7로부터 섹터 어드레스를 입력한다.
입력한 섹터 어드레스에 대응하는 16kbit의 데이터는 메모리 어레이 MA로부터 데이터 레지스터 DATA-REG로 전송된다. 데이터가 메모리 어레이 MA로부터 데이터 레지스터 DATA-REG로 전송되고 있는 동안에는 FLASH는 비지가 되고, F-RDY/BUSY는 레디/비지 신호를 Low로 한다. 데이터 전송이 종료되면, 직렬 클럭 신호 F-SC의 상승에 동기되어, 데이터 레지스터 DATA-REG내의 데이터가 8비트씩 순서대로 판독되고, 입출력 신호 I/O0∼I/O7로부터 출력된다.
도 17은 본 메모리 모듈의 CHIP1(FLASH)을 별도의 NAND형 플래시 메모리로 구성한 경우의 예이다.
CHIP1에 입력되는 F-/CE는 칩 인에이블 신호, F-CLE는 커맨드 래치 인에이블 신호, F-ALE는 어드레스 래치 인에이블 신호, F-/WE는 라이트 인에이블 신호, F-/RE는 리드 인에이블 신호, F-/WP는 라이트 프로텍트 신호, F-R/B는 레디/비지 신호, I/O0∼I/O7은 입출력 신호로 어드레스의 입력이나, 데이터의 입출력에 사용한다. 이와 같이 NAND형 플래시 메모리에 의해서도, 본 메모리 모듈을 구성할 수 있다.
도 18은 본 메모리 모듈에 이용되는 NAND형 메모리의 블록도를 도시한다. 동작 로직 컨트롤러 L-CONT, 제어 회로 CTL, 입출력 컨트롤 회로 I/O-CONT, 스테이터스 레지스터 STREG, 어드레스 레지스터 ADREG, 커맨드 레지스터 COMREG, 레디 비지 회로 R-B, 고전압 발생 회로 VL-GEN, 로우 어드레스 버퍼 ROW-BUF, 로우 어드레스 디코더 ROW-DEC, 컬럼 버퍼 COL-BUF, 컬럼 디코더 COL-DEC, 데이터 레지스터 DATA-REG, 감지 증폭기 SENSE-AMP, 메모리 어레이 MA로 구성되어 있다.
CHIP1의 동작은 종래부터 일반적으로 사용되고 있는 NAND형 FLASH 메모리와 마찬가지이다. 이 CHIP1(FLASH)에 의해 본 실시예인 메모리 모듈을 구성할 수 있다.
도 19는 CHIP1을 구성하는 NAND형 FLASH 메모리로부터의 데이터 판독 동작을 도시하고 있다.
칩 인에이블 신호 F-/CE가 LOW, 커맨드 래치 인에이블 신호 F-CLE가 High가 되고, 라이트 인에이블 신호 F-WE가 상승하였을 때, 입출력 신호 I/O0∼I/O7로부터 판독 명령의 명령 코드 Rcode를 입력한다. 그 후, 어드레스 래치 인에이블 F-ALE가 High가 되어 2번째와 3번째와 4번째의 라이트 인에이블 신호 F-/WE의 상승으로 입출력 신호 I/O0∼I/O7로부터 페이지 어드레스를 입력한다.
입력한 페이지 4kbit(4224bit) 어드레스에 대응하는 4kbit(4224bit)의 데이터는 메모리 어레이 MA로부터 데이터 레지스터 DATA-REG로 전송된다. 데이터가 메모리 어레이 MA로부터 데이터 레지스터 DATA-REG로 전송되고 있는 동안에는 FLASH는 비지가 되고, F-R/B는 레디/비지 신호를 Low로 한다. 데이터 전송이 종료되면, 리드 인에이블 신호 F-/RE의 하강에 동기되어, 데이터 레지스터 DATA-REG내의 데이터가 8비트씩 순서대로 판독되고, 입출력 신호 I/O0∼I/O7로부터 출력된다.
도 20은 본 실시예에서의 DRAM의 구성예를 도시한 것이다. X 어드레스 버퍼 X-ADB, 리프레시 카운터 REF. COUNTER, X 디코더 X-DEC, 메모리 어레이 MA, Y 어드레스 버퍼 Y-ADB, Y 어드레스 카운터 Y-AD COUNTER, Y 디코더 Y-DEC, 감지 증폭기 회로 & Y 게이트(컬럼 스위치) SENS AMP. & I/O BUS, 입력 데이터 버퍼 회로 INPUT BUFFER, 출력 데이터 버퍼 회로 OUTPUT BUFFER, 제어 회로 & 타이밍 발생 회로 CONTROL LOGIC & TG로 구성되어 있다. DRAM은 종래부터 이용되고 있는 범용 SDRAM이다. 즉, 4개의 독립적인 동작이 가능한 메모리 뱅크를 포함하고, 이들에 대한 어드레스 입력 단자 및 데이터 입출력 단자는 공통화되어 뱅크별로 시분할적으로 이용된다. 이 DRAM에 의해 본 실시예인 메모리 모듈을 구성할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 메모리 모듈에서는 SDRAM 인터페이스 방식을 답습하고, FLASH의 일부의 데이터, 또는 전체 데이터를 복사할 수 있는 영역을 DRAM내에 확보하고, 사전에 FLASH로부터 DRAM에 데이터를 전송해 둠으로써, DRAM과 동등한 정도의 속도로 FLASH 데이터를 판독할 수 있다. FLASH에 데이터를 기입할 때에는 일단 데이터를 DRAM에 기입하고, 필요에 따라 FLASH로 재기입할 수 있기 때문에, 데이터의 기입 속도도 DRAM과 동등하게 할 수 있다.
메모리 모듈의 내부에서, FLASH로부터의 판독 시에는 에러 검출과 정정을 행하고, 기입 시에는 기입이 정확하게 행해지지 않은 불량 어드레스에 대하여 대체 처리를 행하기 때문에, 고속으로 처리할 수 있고, 또한 신뢰성을 유지할 수 있다.
대용량의 DRAM을 이용하기 때문에, FLASH 데이터를 복사할 수 있는 영역 이외에, 대용량의 워크 영역도 확보할 수 있어, 휴대 전화의 고성능화에 대응할 수 있다.
DRAM에 확보하는 워크 영역과 FLASH 데이터 복사 영역의 크기나, 관리 단위를 외부로부터 프로그램할 수 있어, 시스템에 맞게 이용자 측에서 자유롭게 선택할 수 있다.
〈제2 실시예〉
도 21은 본 발명의 메모리 모듈에서의 다른 실시예를 도시한다. 본 메모리 모듈은 3개의 칩으로 구성되어 있다. 이하에 각각의 칩에 대하여 설명한다. 우선, CHIP1(FLASH)은 불휘발성 메모리이다. 불휘발성 메모리에는 ROM(Read Only Memory), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 등을 이용할 수 있다. 본 실시예에서는 플래시 메모리를 예로 들어 설명한다. CHIP2(SRAM+CTL_LOGIC)에는 스태틱 랜덤 액세스 메모리(SRAM)와 제어 회로(CTL_LOGIC)가 집적되어 있다. 제어 회로는 CHIP2에 집적된 SRAM과 CHIP3의 제어를 행한다. CHIP3(DRAM1)은 다이나믹 랜덤 액세스 메모리(DRAM)이다. DRAM은 내부 구성이나 인터페이스의 차이로부터 EDO, SDRAM, DDR 등 여러가지 종류가 있다. 본 메모리 모듈에는 어느 DRAM이라도 이용할 수 있지만, 본 실시예에서는 SDRAM을 예로 들어 설명한다.
이 메모리 모듈에는 외부로부터 어드레스(A0∼A24)와 커맨드 신호(S-/CE1, S-/CE2, S-/OE, S-/WE, S-/LB, S-/UB, LS-EN, F-EN)가 입력된다. 전원은 S-VCC, S-VSS, LF-VCC, LF-VSS, LD-VCC, LD-VSS를 통해 공급되고, 데이터의 입출력에는 S-I/O0∼S-I/O15가 이용된다. 소위, SRAM 인터페이스 방식에 의해 이 메모리 모듈은 동작한다.
CHIP2는 CHIP1, CHIP3의 동작에 필요한 신호를 공급한다. CHIP2는 CHIP1에 대하여 직렬 클럭(F-SC), 어드레스 및 FLASH용 데이터(I/O0∼I/O7), 커맨드(F-CE, F-/OE, F-/WE, F-/RES, F-CDE, F-RDY/BUSY), 전원(F-VCC, F-VSS)을 공급한다. 또한, CHIP2는 CHIP3에 대하여 클럭(D1-CLK), 어드레스(D1-A0∼D1-A14), 커맨드(D1-CKE, D1-/CS, D1-/RAS, D1-/CAS, D1-/WE, D1-DQMU/DQML), DRAM용 데이터(D1-DQ0∼D1-DQ15), 전원(D1-VCC, D1-VSS, D1-VCCQ, D1-VSSQ)을 공급한다.
여기서, 각 커맨드 신호에 대하여 간단하게 설명한다. CHIP2에 입력되는 S-/CE1, S-/CE2는 칩 인에이블 신호, S-/OE는 아웃풋 인에이블 신호, S-/WE는 라이트 인에이블 신호, S-/LB는 로우 바이트 선택 신호, S-/UB는 업 바이트 선택 신호이다.
CHIP1에 입력되는 F-/CE는 칩 인에이블 신호, F-/OE는 출력 인에이블 신호, F-/WE는 라이트 인에이블 신호, F-SC는 직렬 클럭 신호, F-/RES는 리세트 신호, F-CDE는 커맨드 데이터 인에이블 신호, F-RDY/BUSY는 레디/비지 신호, I/O0∼I/O7은 입출력 신호로 어드레스의 입력이나, 데이터의 입출력에 사용한다.
CHIP2의 제어 회로(CTL_LOGIC)는 어드레스의 값에 의해 제어 회로(CTL_LOGIC)내에 형성된 커맨드 레지스터 REG, CHIP2내의 SRAM, CHIP3의 DRAM인지, CHIP1의 FLASH 중 어느 하나를 선택한다.
제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 값을 사전에 설정해 둠으로써 각각의 영역을 구별할 수 있다. 어느 액세스도, 소위 SRAM 인터페이스 방식에 의해 행해진다.
DRAM은 워크 영역과 FLASH 데이터 복사 영역으로 분리되어 있으며, 워크용은 프로그램 실행 시의 워크 메모리로 이용되고, FLASH 데이터 복사 영역은 FLASH로부터의 데이터를 복사하기 위한 메모리로서 이용된다.
SRAM에 액세스하는 경우에는 SRAM을 선택하는 어드레스 신호나 커맨드 신호류를 제어 회로(CTL_LOGIC)에 입력하면 CHIP2 내부의 SRAM에 대한 액세스를 행한다. 리드 액세스의 경우에는 SRAM으로부터 데이터를 판독하고, 메모리 모듈의 데이터 입출력선(I/O0∼I/O15)으로 출력된다. 라이트 액세스의 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(I/O0∼I/O15)으로부터 입력되고, SRAM에 기입된다.
제어 회로(CTL_LOGIC)내의 커맨드 레지스터 REG에 액세스하고 로드 명령이나 스토어 명령 코드를 기입함으로써, FLASH 데이터를 DRAM내의 FLASH 데이터 복사 영역에 복사(로드)하거나, DRAM내의 FLASH 데이터 복사 영역의 데이터를 FLASH에 재기입하거나(스토어) 할 수 있다.
어드레스 신호(A0∼A24)로부터 커맨드 레지스터 REG에 액세스하기 위한 어드레스와, 커맨드 신호(S-/CE1, S-/CE2, S-/OE, S-/WE, S-/LB, S-/UB)로부터 WRITE 명령, 입출력 데이터 신호(I/O0∼I/O15)로부터, 로드 명령 코드, 계속해서 FLASH 영역내의 어드레스로 로드 개시 어드레스, 로드 종료 어드레스가 입력되면, 커맨드 레지스터에는 로드 명령 코드와 로드 개시 어드레스와 로드 종료 어드레스가 기입된다. 그 후, FLASH의 로드 개시 어드레스로부터 로드 종료 어드레스 사이의 데이터가 판독되고, DRAM내의 FLASH 데이터 복사 영역으로 전송된다. 이에 의해, FLASH의 데이터는 DRAM에 보유되게 된다.
커맨드 레지스터에 스토어 명령 코드와 FLASH를 선택하는 어드레스에서, 스토어 개시 어드레스와 스토어 종료 어드레스가 기입되면, FLASH의 스토어 개시 어드레스로부터 스토어 종료 어드레스 사이의 어드레스에 DRAM내의 FLASH 데이터 복사 영역의 데이터가 재기입된다.
FLASH의, 어느 어드레스 범위가 DRAM의 FLASH 데이터 복사 영역의, 어느 어드레스 범위에 대응할지는 제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 값을 설정해 둠으로써 결정할 수 있다.
FLASH는 재기입을 반복함으로써 신뢰성이 저하되고, 기입 시에 기입한 데이터가 판독 시에는 다른 데이터가 되거나, 재기입 시에 데이터가 기입되지 않았거나 하는 경우가 드물게 있다.
FLASH로부터 데이터를 판독할 때, CHIP2(CTL_LOGIC)는 판독 데이터의 에러를 검출, 정정하여, DRAM으로 전송한다.
FLASH에의 데이터의 기입 시에는 CHIP2(CTL_LOGIC)는 정확하게 기입되었는지를 체크하고, 정확하게 기입되지 않은 경우에는 현재의 어드레스와는 다른 어드레스에 기입을 행한다. 소위, 대체 처리를 행한다. 불량 어드레스와, 불량 어드레스에 대하여 어느 어드레스로 대체 처리를 행하였는가에 대한 어드레스 관리도 행한다.
DRAM의 FLASH 데이터 복사 영역으로 액세스하는 경우에는 어드레스 신호(A0∼A15)로부터, FLASH 영역의 어드레스와, 커맨드 신호(S-/CE1, S-/CE2, S-/OE, S-/WE, S-/LB, S-/UB)를 입력한다. 커맨드 신호가 READ 명령인 경우, CHIP2의 제어 회로는 DRAM에 액세스하고, FLASH 영역내의 어드레스에 대응한 DRAM의 FLASH 데이터 복사 영역내 어드레스로부터 데이터를 판독한다. WRITE 명령인 경우, 기입 데이터는 메모리 모듈의 데이터 입출력선(I/O0∼I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(DQ0∼D1-DQ15)를 통해 DRAM에 입력된다. 이에 의해, FLASH 데이터의 판독 및 기입 시간은 SRAM과 동등하게 된다.
DRAM의 워크 영역으로 액세스하는 경우에는 DRAM내의 워크 영역의 액세스에 필요한 어드레스 신호나 커맨드 신호를 입력한다. 제어 회로(CTL_LOGIC)는 DRAM내의 워크 영역에 대한 어드레스를 생성하고, DRAM에 대한 액세스를 행한다. 리드 액세스의 경우에는 DRAM으로부터의 판독 데이터는 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15)를 통하여, 데이터 입출력선(I/O0∼I/O15)으로 출력된다. 라이트 액세스의 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(I/O0∼I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15)를 통해 DRAM에 입력된다.
CHIP3(DRAM)에 대한 전원은 LD-VCC, LD-VSS로부터 공급되고, 제어 회로(CTL_LOGIC)를 통해 D1-VCC, D1-VSS, D1-VCCQ, D1-VSSQ에 접속되고, FLASH에 대한 전원은 LF-VCC, LF-VSS로부터 공급되고, 제어 회로(CTL_LOGIC)를 통해 F-VCC, F-VSS에 접속된다. DRAM 및 FLASH에 대한 전원 공급은 커맨드 신호 PS에 의해 제어되어, 필요에 따라 차단할 수 있다.
DRAM의 전원 차단 시에는 제어 회로(CTL_LOGIC)는 DRAM으로부터 FLASH로의 재기입이 필요한 데이터만 자동적으로 재기입하고, 데이터의 재기입이 종료하고 나서 DRAM의 전원을 차단한다.
차단한 DRAM의 전원을 재투입하는 경우에는 DRAM의 초기화를 행할 필요가 있다. DRAM 및 FLASH의 초기화에 필요한 신호 생성이나 타이밍 제어는 제어 회로(CTL_LOGIC)가 행한다.
또한, DRAM의 리프레시를 행하는 경우에는 제어 회로(CTL_LOGIC)가 정기적으로 뱅크 액티브 커맨드를 투입하여 행할 수 있다. 일반적으로 DRAM의 리프레시 특성은 고온 시에 악화하지만, 제어 회로(CTL_LOGIC)에 온도계를 형성하여 고온 시에 뱅크 액티브 커맨드의 투입 간격을 좁힘으로써 DRAM을 보다 넓은 온도 범위에서 사용할 수 있다.
이상 설명한 실시예에 따르면, SRAM 인터페이스 방식을 답습하면서 염가인 범용 SDRAM과 FLASH를 이용한 대용량이며, 액세스 속도가 SRAM과 동등한 메모리 모듈을 실현할 수 있다.
본 발명에 따른 메모리 모듈에서는 FLASH의 일부의 데이터, 또는 전체 데이터를 복사할 수 있는 영역을 DRAM내에 확보하고, 사전에 FLASH로부터 DRAM에 데이터를 전송해 둠으로써, SRAM과 동등한 속도로 FLASH 데이터를 판독할 수 있다. FLASH에 데이터를 기입할 때에는 일단 데이터를 DRAM에 기입하고, 필요에 따라 FLASH에 재기입할 수 있기 때문에, 데이터의 기입 속도도 SRAM과 동등하게 할 수 있다.
대용량 SDRAM을 이용함으로써, SDRAM에 FLASH 데이터를 복사할 수 있는 영역 이외에 대용량의 워크 영역을 확보할 수 있다.
FLASH로부터의 판독 시에는 에러 검출과 정정을 행하고, 기입 시에는 기입이 정확하게 행해지지 않은 불량 어드레스에 대해서 대체 처리를 행하기 때문에, 고속으로 처리할 수 있어, 신뢰성을 유지할 수 있다.
대용량 SDRAM을 이용하기 때문에, SDRAM에 FLASH 데이터를 복사할 수 있는 영역 이외에 대용량의 워크 영역을 확보할 수 있다.
모듈 내부에서 실행되는 리프레시의 간격을 온도에 의해 변화시킴으로써 DRAM의 사용 온도 범위를 넓힐 수 있어, 사용 온도 범위가 넓은 대용량 메모리 모듈을 실현할 수 있다.
본 발명의 다른 목적은 데이터 보유 전류가 적은 메모리 모듈을 실현하는 것이다. 이 목적을 위하여, 특히 저온 시에는 모듈 내부에서 실행되는 리프레시 간격을 늘림으로써 데이터 보유 전류를 삭감시킬 수 있다.
또한, 데이터 보유 전류를 삭감시키기 위해서는 DRAM에 공급하는 전원을 차단하여, SRAM에 기억된 데이터만 보유하면 된다. 이에 의해, 최소한의 데이터 보유 전류로 필요한 데이터만 보유할 수 있다.
도 22는 CHIP2(SRAM+CTL_LOGIC)를 도시한 것이다. CHIP2(SRAM+CTL_LOGIC)는 SRAM과 제어 회로(CTL_LOGIC)로 구성되어 있으며, 집적되는 SRAM은 종래부터 일반적으로 사용되고 있는 비동기 SRAM이다. 제어 회로(CTL_LOGIC)는 CHIP2의 SRAM 이외의 부분으로, 도 18에서는 파선에 둘러싸인 영역으로서 도시하고 있으며, AS, MMU, ATD, DTD, R/W BUFFER, CPB, A_CONT, REG, INT, TMP, RC, PM, CLK_GEN, COM_GEN으로 구성된다. 이하, 각 회로 블록의 동작을 설명한다.
초기화 회로 INT는 전원 공급 개시 시에 메모리 매니지먼트 유닛 MMU내의 컨트롤 레지스터의 초기화와 DRAM의 초기화를 행한다.
메모리 매니지먼트 유닛 MMU는 내장하는 컨트롤 레지스터에 설정된 값에 따라 외부로부터 입력된 어드레스를 변환하고, REGISTER 영역내의 커맨드 레지스터 REG나 DRAM내의 워크 영역, DRAM내의 FLASH 데이터 복사 영역, FLASH 영역을 선택하여, 액세스를 행한다. 컨트롤 레지스터 값은 전원 공급 시에 초기화 회로 INT에 의해 초기 설정된다. 컨트롤 레지스터 값을 변경하고자 하는 경우에는 커맨드 레지스터 REG에, 메모리 매니지먼트 MMU 변경 명령을 입력한다.
SRAM이 선택된 경우에는 액세스 스위치(AS)에 의해 SRMA으로 어드레스 신호와 커맨드 신호가 전송되고, SRAM에 대한 액세스가 행해진다.
어드레스 트랜지션 검출기 회로(ATD)는 어드레스 신호와 커맨드 신호의 변화를 검출하여 펄스를 출력한다. 또한, 커맨드 트랜지션 검출기 회로(CTD)는 커맨드 신호의 변화를 검출하여 펄스를 출력한다. 이들 검출 회로가 신호의 변화를 검출함으로써 메모리에 대한 액세스가 개시된다.
데이터 갱신 어드레스 관리 회로 CPB는 DRAM의 FLASH 데이터 복사 영역에 데이터가 기입되었을 때의 어드레스 정보를 보유한다.
커맨드 레지스터 REG에는 로드 명령, 스토어 명령, 메모리 매니지먼트 유닛 MMU 변경 명령, 전원 차단 명령 등의 명령 코드나, 로드 개시 어드레스, 로드 종료 어드레스, 스토어 개시 어드레스, 스토어 종료 어드레스 등의 어드레스가 기입되어 보유된다.
데이터 버퍼 R/W BUFFER는 DRAM의 판독 데이터, 기입 데이터 또는 FLASH의 판독 데이터, 기입 데이터를 일시적으로 보유한다.
커맨드 발생 회로 COM_GEN은 DRAM에 대한 액세스에 필요한 커맨드를 생성한다.
액세스 컨트롤러 A_CONT는 CHIP2의 전체 제어와 DRAM에 액세스를 행하기 위한 어드레스를 생성한다.
플래시 제어 신호 생성 회로 FGEN은 FLASH 데이터의 판독, 기입의 제어를 행한다.
에러 정정 회로 ECC는 FLASH로부터 판독된 데이터에 에러가 있는지의 여부를 체크하여, 에러가 있으면 정정을 행한다. 대체 처리 회로 REP는 FLASH에 대한 기입이 정확하게 행하여졌는지를 체크하여, 정확하게 행해지지 않은 경우에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다.
온도 계측 모듈(TMP)은 온도를 측정하고, 측정한 온도에 따른 신호를 RC와 A_CONT로 출력한다. RC는 리프레시 카운터로, DRAM의 리프레시 간격에 맞춰 리프레시를 행하는 어드레스를 생성한다. 또한, 온도 계측 모듈(TMP)의 출력 신호에 의해 온도에 따른 리프레시 간격의 변경을 행한다.
파워 모듈(PM)은 CHIP2의 제어 회로(CTL_LOGIC)와 DRAM에 대한 전원 공급 및 전원 제어를 행한다. 클럭 제너레이터(CLK_GEN)는 클럭을 생성하고, DRAM과 제어 회로(CTL_LOGIC)에 공급한다. 커맨드 발생 회로(COM_GEN)는 DRAM에 대한 액세스에 필요한 커맨드를 생성한다. 액세스 컨트롤러(A_CONT)는 CHIP2(SRAM+CTL_LOGIC) 전체 동작의 제어와, DRAM에 액세스를 행하기 위한 어드레스를 발생시킨다.
플래시 제어 신호 생성 회로 FGEN은 FLASH 데이터의 판독, 기입의 제어를 행한다.
에러 정정 회로 ECC는 FLASH로부터 판독된 데이터에 에러가 있는지의 여부를 체크하여, 에러가 있으면 정정을 행한다. 대체 처리 회로 REP는 FLASH에 대한 기입이 정확하게 행하여졌는지를 체크하여, 정확하게 행해지지 않은 경우에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다.
다음으로, 본 메모리 모듈의 동작을 설명한다.
CHIP2(SRAM+CTL_LOGIC)에 메모리 액세스를 행하기 위해서는 종래부터 일반적으로 사용되고 있는 비동기 SRAM 방식으로 인터페이스한다.
어드레스 신호(A0∼A24) 또는 커맨드 신호(S-/LB, S-/UB, S-/WE, S-/CE1, S-CE2, S-/OE)가 변화하면 ATD가 이것을 검지하여, 커맨드 레지스터 REG, SRAM, DRAM 또는 FLASH에 대한 액세스가 개시된다.
외부로부터 입력된 어드레스 신호(A0∼A24)의 값은 우선 메모리 매니지먼트 유닛 MMU에 의해 변환된다. 변환된 어드레스에 의해 액세스처가 커맨드 레지스터 REG인지 SRAM인지 DRAM, 또는 FLASH인지를 결정한다.
어드레스의 변환 패턴은 메모리 매니지먼트 유닛 MMU 내부의 컨트롤 레지스터 값에 의해 결정된다.
커맨드 레지스터 REG가 선택되어 로드 명령 코드가 커맨드 레지스터 REG에 기입되면, FLASH로부터 DRAM에 데이터 전송을 개시한다. 최초로, 플래시 컨트롤러 FCON 내부의 플래시 제어 신호 발생 회로 FGEN은 FLASH에 대하여 판독 동작을 행한다. FLASH로부터 판독된 데이터에 오류가 없으면, 직접, 데이터를 데이터 버퍼 R/W BUFFER로 전송하고, 오류가 있으면, 에러 정정 회로 ECC에서 정정하여, 데이터 버퍼 R/W BUFFER로 전송한다. 그 다음으로, 커맨드 발생 회로 COM_GEN으로부터 WRITE 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호, 데이터 버퍼 R/W BUFFER에 의해 FLASH로부터 판독된 데이터가 DRAM에 대하여 입력되어, DRAM의 FLASH 데이터 복사 영역에 기입이 행해진다.
데이터 갱신 관리 회로 CPB는 DRAM의 FLASH 데이터 복사 영역에 데이터가 기입되었을 때, 기입 어드레스의 정보를 보유한다.
커맨드 레지스터 REG가 선택되어 스토어 명령이 커맨드 레지스터에 기입되면, DRAM의 FLASH 데이터 복사 영역내 데이터로부터 FLASH에 데이터 전송을 개시한다.
최초로, 커맨드 발생 회로 COM_GEN으로부터 READ 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호를 DRAM으로 전송하여 데이터를 판독한다. DRAM으로부터 판독된 데이터는 데이터 버퍼 R/W BUFFER를 통해 플래시 컨트롤러 FCON으로 전송되고, 플래시 제어 신호 발생 회로 FGEN은 FLASH에 대하여 기입을 행한다. 어드레스 대체 처리 회로 REP는 기입의 성공 여부를 체크하여, 성공하면 처리를 종료한다. 기입이 실패하였을 때에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다. 대체 처리를 행하였을 때에는 불량 어드레스와, 불량 어드레스에 대하여 어느 어드레스로 대체 처리를 행하였는지에 대한 어드레스 정보를 보유하여 관리한다. 데이터 갱신 관리 회로 CPB는 보유하고 있는 DRAM의 어드레스 정보 중에서, FLASH에 대한 기입이 종료한 어드레스 정보를 클리어한다. 이와 같이 데이터 갱신 관리 회로 CPB는 항상, 최신 데이터가 갱신된 어드레스를 관리할 수 있다.
DRAM의 워크 영역 및 FLASH 데이터 복사 영역이 선택되고, READ 명령인 경우, 커맨드 발생 회로 COM_GEN으로부터 READ 명령 신호와 액세스 컨트롤러 A_CONT로부터 어드레스 신호가 DRAM으로 전송되고, 데이터가 판독된다.
DRAM의 워크 영역 및 FLASH 데이터 복사 영역이 선택되고, WRITE 명령인 경우, 커맨드 발생 회로 COM_GEN으로부터 WRITE 명령 신호와 어드레스 발생 회로 A_COUNT로부터 어드레스 신호, 데이터 버퍼 R/W BUFFER로부터 데이터를 DRAM으로 전송하여, 데이터가 기입된다.
커맨드 레지스터 REG가 선택되고, 전원 차단 명령이 커맨드 레지스터에 기입되면, 데이터 갱신 관리 회로 CPB가 보유하고 있는 어드레스에 대응하는 DRAM의 데이터를 FLASH로 전송한다. 최초로, 커맨드 발생 회로 COM_GEN으로부터 READ 명령과 액세스 컨트롤러 A_CONT로부터 어드레스 신호를 DRAM으로 전송하여 데이터를 판독한다. DRAM으로부터 판독된 데이터는 데이터 버퍼 R/W BUFFER를 통해 플래시 컨트롤러 FCON으로 전송되어, 플래시 제어 신호 발생 회로 FGEN에 의해 FLASH에 기입된다.
데이터 갱신 관리 회로 CPB는 보유하고 있는 DRAM의 어드레스 정보 중, FLASH에 대한 기입이 종료한 어드레스 정보를 클리어해 가고, 보유한 어드레스에 대응한 데이터가 전부 FLASH에 기입되면 데이터 갱신 관리 회로 CPB의 어드레스 정보는 전부 클리어된다.
메모리 모듈을 고온으로 사용하는 경우에는 DRAM의 리프레시 간격을 짧게 하여 리프레시를 자주 행하면 된다. 그래서, 본 메모리 모듈에서는 온도 계측 모듈(TMP)이 온도를 측정하여 리프레시 카운터와 액세스 컨트롤러에게 통지한다. 고온이 되면 리프레시 카운터는 리프레시 간격을 짧게 변경하여 리프레시용 어드레스를 출력한다. 또한, 반대로 저온 시에는 DRAM의 리프레시 간격을 길게 변경하면 데이터 보유 전류를 삭감시킬 수도 있다. 이와 같은 경우에도 온도 계측 모듈(TMP)이 온도를 측정하여 리프레시 카운터와 액세스 컨트롤러에게 통지한다. 저온이 되면 리프레시 카운터는 리프레시 간격을 길게 변경하여 리프레시용 어드레스를 출력한다.
메모리 모듈이 실장된 기기는 동작 상태에 따라 소비 전류를 삭감시키고자 하는 경우가 있다. 그래서, 파워 모듈에 의해 메모리의 동작 상태를 바꾸어 소비 전력을 삭감시키는 방법에 대하여 설명한다.
우선, 가장 간단한 것은 파워 모듈이 커맨드 신호 PS에 따라 리프레시 카운터가 행하는 리프레시를 정지시키는 것이다. 이에 의해, DRAM에 기억된 데이터는 파괴되지만, 리프레시에 필요한 전력을 삭감시킬 수 있다.
또한, 소비 전력을 삭감시키고자 하는 경우에는 메모리 모듈 내부에 있어서 DRAM에 공급하는 전원을 차단한다. 이 경우에는 파워 모듈이 기기가 출력하는 커맨드 신호 PS에 따라 DRAM에 공급되는 D1-VCC에의 전력 공급을 정지시킨다.
소비 전력을 더욱 삭감시키고자 하는 경우에는 파워 모듈이 커맨드 신호 PS에 따라 CHIP2(SRAM+CTL_LOGIC) 중 DRAM에의 메모리 액세스에 관여하는 부분에 대한 전원 공급도 정지시키면 된다. 이 상태에서는, 예를 들면 CHIP2(SRAM+CTL_LOGIC) 중 SRAM 외에는 MMU와 AS만으로 전원을 접속하여 동작 상태로 하고, SRAM에 대한 액세스만 실행하는 모드로 할 수 있다.
또한, 커맨드 PS에 의해 SRAM의 데이터 보유만 행하는 동작 상태로 할 수도 있다. 이 경우에는 SRAM에 접속되는 전원(S-VCC, S-VSS) 이외를 차단하고, 메모리에 대한 액세스는 금지된다. 이 상태에서 메모리 모듈은 SRAM에 기억된 데이터의 보유를 행한다.
일단 DRAM에 대한 전원 공급을 정지하여 동작을 정지시킨 후에 DRAM을 다시 동작시키기 위해서는 전원 공급의 재개 외에, DRAM의 초기화를 행할 필요가 있다. 초기화 방법은 일반적인 것이지만 본 메모리 모듈에서는 이니셜 회로(INT)가 초기화의 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
또, DRAM의 리프레시를 정지시킨 경우에도 DRAM을 다시 동작시키기 위해서는 DRAM의 초기화가 필요하지만 역시 이니셜 회로(INT)가 초기화의 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
도 23, 24, 25, 26은 메모리 매니지먼트 유닛 MMU에 의해 변환되는 메모리 맵의 일례를 도시한 것이다. 이들 메모리 맵은 어느 것이나 MMU 내부의 컨트롤 레지스터에 설정된 값에 따라 선택할 수 있다. 본 실시예에서는 특별히 한정하는 것은 아니지만, FLASH의 기억 용량이 256+8Mb, 데이터 보유를 하는 SRAM이 2Mb, DRAM이 256Mb인 메모리 모듈을 예로 들어 대표적인 메모리 맵을 설명한다.
도 23에서는 어드레스 신호 A0∼A24를 통하여 입력한 어드레스를 바탕으로, 메모리 매니지먼트 유닛 MMU가 커맨드 레지스터 REG(16kbit), SRAM에 의한 데이터 보유 영역(2Mbit), DRAM내 워크 영역(128Mbit), DRAM내 FLASH 복사 영역(128Mbit), FLASH(256+8Mbit)에 어드레스를 변환한 메모리 맵을 도시한다.
특별히 제한하는 것은 아니지만 메모리 맵의 어드레스 공간의 하부로부터, 커맨드 레지스터 REG, SRAM, DRAM, FLASH가 맵핑되어 있다.
커맨드 레지스터 REG는 외부로부터, 로드 명령, 스토어 명령, MMU 레지스터 변경 명령 등의 명령 코드나 로드 명령이나 스토어 명령 시의 개시 어드레스나 종료 어드레스가 기입된다.
DRAM은 Work 영역(128Mbit), FLASH 복사 영역(128Mbit)으로 나뉘어져 있다. Work 영역은 프로그램 실행 시의 워크 메모리로 이용되고, FLASH 복사 영역은 FLASH 영역의 데이터의 일부를 복사하여, 보유해 두기 위해서 이용된다.
SRAM에 의한 2Mbit의 데이터 보유 영역은 어드레스 공간의 하부에 집중적으로 설정되어 있다. 이 영역은 DRAM과 중복하여 메모리 공간에 맵핑되어 있지만, DRAM에 대한 액세스는 행해지지 않고, SRAM으로만 액세스가 행해진다.
메모리 모듈의 전원을 제어하여 SRAM의 데이터만 보유하여 사용하는 경우에는 SRAM의 영역을 집중적으로 관리할 수 있다.
액세스되지 않은 DRAM의 영역(SHADOW)은 DRAM의 메모리 셀을 구제하기 위해서 사용할 수 있다. 본 메모리 모듈에는 저온 시에 리프레시 간격을 연장하여 소비 전력을 낮추기 위한 연구가 이루어지고 있지만, 그 경우에는 데이터 보유가 곤란한 메모리 셀(Fail bit)도 생긴다. 그래서, 이 SHADOW가 되는 DRAM을 사용하여 Fail bit의 대체를 행할 수 있다. 도 23에서는 DRAM에 Fail bit A, Fail bit B가 있고, 이들의 어드레스는 사전에 등록되어 있어, 액세스가 Fail bit에 행해지는 경우에는 그 대신에 각각의 SHADOW가 액세스된다. SHADOW에 의한 대체에 의해 Fail bit가 구제되고 저온 시에 리프레시 간격을 연장함으로써 소비 전력이 적은 메모리 모듈을 실현할 수 있다.
FLASH 영역의 데이터의 일부를 FLASH 복사 영역으로 복사하기 위해서, 메모리 매니지먼트 유닛 MMU는 내부 레지스터에 설정된 값에 의해 FLASH 영역내의, 어느 어드레스의 데이터가 FLASH 복사 영역내의, 어느 어드레스에 대응하고 있는지를 결정한다. 도 23에서는 FLASH 영역내의 A1 영역(64Mbit)과 C1 영역(64Mbit)의 데이터는 각각 DRAM의 FLASH 복사 영역내의 A1 영역(64Mbit)과 C1 영역(64Mbit)에 복사할 수 있는 어드레스에 대응하는 일례를 도시하고 있다. 메모리 매니지먼트 유닛 MMU의 내부 컨트롤 레지스터 값을 변경함으로써, FLASH 영역내의 B1 영역(64Mbit)과 D1 영역(56Mbit)의 데이터를 각각 DRAM의 FLASH 복사 영역으로 복사할 수 있는 어드레스에 대응하여 변경할 수도 있다.
FLASH(256M+8Mbit)는 특별히 한정하는 것은 아니지만, 메인 데이터 영역 MD-Area(A1, A2, B1, B2, C1, C2, D1, D2 : 255.75Mbit)와 대체 영역 Rep-Area(E1, E2 : 8.25Mbit)로 나뉘어져 있다.
메인 데이터 영역은 또한 데이터 영역(A1, B1, C1, D1)과 용장 영역(A2, B2, C2, D2)으로 나뉘어져 있다. 데이터 영역은 프로그램이나 데이터를 저장하고, 용장 영역은 에러를 검출하고 수정하기 위한 ECC 패러티 데이터 등을 저장한다. FLASH의 데이터 영역내의 데이터가 DRAM의 FLASH 복사 영역으로 전송되거나, DRAM의 FLASH 복사 영역의 데이터가 FLASH의 데이터 영역으로 전송된다.
FLASH는 재기입을 반복함으로써 신뢰성이 저하되고, 기입 시에 기입한 데이터가 판독 시에는 다른 데이터가 되거나, 재기입 시에 데이터가 기입지 않거나 하는 경우가 드물게 있다. 대체 영역은 이와 같이 불량이 된 영역(Fail Area C, Fail Area D)의 데이터를 새로운 영역으로 치환하기 위해서 형성되어 있다. 대체 영역의 크기는 특별히 한정하는 것은 아니지만, FLASH가 보증하는 신뢰성을 확보할 수 있도록 결정하면 된다.
FLASH로부터 DRAM에의 데이터 전송을 설명한다.
FLASH의 A1 영역의 데이터를 DRAM의 FLASH 복사 영역 A1 영역으로 전송하기 위해서, 커맨드 레지스터에 로드 명령과 FLASH 영역내 A1 영역의 전송 개시 어드레스 SAD와 전송 종료 어드레스 EAD를 기입한다. 그러면, 제어 회로(CTL_LOGIC)는 FLASH의 A1 영역내의 전송 개시 어드레스 FSAD와 전송 종료 어드레스 FEAD에 의해 나타낸 어드레스 범위의 데이터를 판독하고, 메모리 매니지먼트 유닛 MMU에 의해 대응된 DRAM의 FLASH 복사 영역 A1 영역내의 어드레스 DSAD와 DEAD의 어드레스 범위로 전송한다.
FLASH로부터 데이터를 판독할 때, 데이터의 관리 단위(여기서는 8kbit)로 FLASH의 데이터 영역 A1에 있는 데이터와 용장 영역 A2에 있는 ECC 패러티 데이터를 판독하고, 에러 정정 회로 ECC에 의해 에러가 있으면 수정된다. 수정된 데이터만 DRAM으로 전송한다.
DRAM으로부터 FLASH로의 데이터 전송을 설명한다.
FLASH의 A1 영역으로 DRAM의 FLASH 복사 영역 A1의 데이터를 전송하기 위해서, 커맨드 레지스터에 스토어 명령과 FLASH의 A1 영역의 전송 개시 어드레스 SAD와 전송 종료 어드레스 EAD를 기입한다. 그러면, 제어 회로(CTL_LOGIC)는 메모리 매니지먼트 유닛 MMU에 의해 대응된 DRAM의 FLASH 복사 영역 A1 영역내의 어드레스 DSAD와 DEAD의 어드레스 범위의 데이터를 판독하고, FLASH의 A1 영역내의 전송 개시 어드레스 FSAD와 전송 종료 어드레스 FEAD의 어드레스 범위 데이터를 기입한다.
FLASH에 데이터를 기입할 때, 에러 정정 회로 ECC는 데이터의 관리 단위(여기서는 8kbit)로 ECC 패러티 데이터를 생성한다. 플래시 제어 회로 FGEN에 의해 DRAM으로부터 판독된 데이터는 FLASH의 데이터 영역 A1에 기입되고, 생성된 ECC 패러티 데이터는 용장 영역 A2에 기입된다. 어드레스 대체 처리 회로 REP는 기입의 성공 여부를 체크하여, 성공하면 처리를 종료한다. 기입이 실패하였을 때에는 FLASH의 대체 영역내의 어드레스를 선택하고, DRAM으로부터 판독된 데이터는 대체 영역내의 대체 데이터 E1에 기입되고, 생성된 ECC 패러티 데이터는 대체 용장 영역 E2에 기입된다.
다음으로, DRAM의 FLASH 복사 영역 A1의 데이터의 판독에 대하여 설명한다.
외부로부터, FLASH의 A1 영역내 어드레스 FAD0과 READ 명령을 입력하면, MMU는 어드레스 FAD0에 대응한 DRAM의 FLASH 복사 영역 A1의 어드레스 DAD0으로 어드레스 변환한다. 이에 의해, DRAM이 선택되어 DRAM에 복사된 FLASH 데이터를 판독할 수 있다. 즉, FLASH 데이터를 DRAM과 동일한 속도로 판독할 수 있다.
다음으로, DRAM의 워크 영역의 데이터의 판독에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 READ 명령을 입력하면, MMU는 어드레스 WAD0을 어드레스 발생 회로 A_COUNT로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 판독할 수 있다.
다음으로, DRAM의 FLASH 복사 영역 A1에의 데이터의 기입에 대하여 설명한다.
외부로부터, FLASH의 A1 영역내 어드레스 FAD0과 WRITE 명령, 기입 데이터를 입력하면, MMU는 어드레스 FAD0에 대응한 DRAM의 FLASH 복사 영역내의 어드레스 DAD0으로 어드레스 변환한다. 이에 의해, DRAM이 선택되어 FLASH 복사 영역 A1에 데이터가 기입된다. FLASH의 데이터 영역 A1에 대응한 DRAM의 FLASH 복사 영역 A1에 기입함으로써, FLASH 데이터를 SRAM과 동일한 속도로 기입할 수 있다.
다음으로, DRAM의 워크 영역의 데이터의 판독에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 READ 명령을 입력하면, MMU는 어드레스 WAD0을 액세스 컨트롤러 A_CONT로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 판독할 수 있다.
다음으로 DRAM의 워크 영역의 데이터의 기입에 대하여 설명한다.
외부로부터, 워크 영역내 어드레스 WAD0과 WRITE 명령, 입력 데이터를 입력하면, 어드레스 발생 회로 A_COUNT는 어드레스 WAD0을 DRAM으로 출력한다. 이에 의해, DRAM의 워크 영역내 어드레스 WAD0의 데이터를 기입할 수 있다.
도 24에 도시한 메모리 맵의 예에서는 복수의 어드레스 공간으로 분산되어 SRAM 영역이 설정되어 있다. 역시 SRAM의 어드레스 공간은 DRAM의 어드레스 공간에 중첩되어 있으며, 중첩된 어드레스 공간에 대한 액세스는 SRAM에 대하여 행해진다. 복수의 SHADOW가 복수의 Fail bit의 구제에 사용되고 있다. 본 예에서는 SRAM 영역이 2Kbyte 단위로 설정되어 있지만, 이것은 FLASH 메모리의 기입 소거 단위에 맞춰져 있으며, 어드레스 공간의 관리 단위를 FLASH 메모리와 일치시켜 둠으로써 OS나 프로그램에 의한 메모리 공간의 취급을 간단히 하기 위한 고안이다.
또한, 메모리 모듈의 전원을 제어하여 SRAM의 데이터만 보유하여 사용하는 경우에는 SRAM의 영역을 메모리 공간내에 분산하여 배치할 수 있다.
도 25에 도시한 메모리 맵의 예에서는 SRAM과 DRAM은 다른 어드레스 공간에 맵핑되어 있으며, 중복에 의해 생기는 SHADOW는 없다. 따라서, 어드레스 공간은 DRAM의 256Mb와 SRAM의 2Mb를 합한 258Mb가 되어, 보다 넓은 어드레스 공간을 얻을 수 있다.
도 26에 도시한 메모리 맵에서는 도 22의 SRAM 영역을 128분할하여 배치한 예이다. 도 25에 도시한 예와 마찬가지로 보다 넓은 어드레스 공간을 가질 수 있다. 또한, 도 22에 도시한 예와 마찬가지로 메모리 모듈의 전원을 제어하여 SRAM의 데이터만 보유하여 사용하는 경우에는 SRAM의 영역을 메모리 공간내에 분산하여 배치할 수 있다.
이와 같이 MMU는 지정한 어드레스 공간에 SRAM 영역이나 DRAM 영역을 할당할 수 있다. 그 할당 방법은 MMU에 설정한 레지스터 값을 변경시킴으로써 용이하게 변경할 수 있다.
또한, 특히 데이터 보유 전류를 적게 하고자 하는 경우에는 보유하고자 하는 데이터를 저장하는 어드레스 공간을 SRAM 영역에 할당하고, DRAM에 대한 전원 공급을 정지하면 된다. 이 방법에 의해 데이터 보유 전류가 적은 메모리 모듈을 실현할 수 있다.
도 27의 (a)는 외부 액세스와 리프레시 액세스와 로드 명령이나 스토어 명령 시의 DRAM에 대한 액세스의 우선 순위를 도시하고 있다.
리프레시 액세스가 제1 우선, 외부 액세스가 제2 우선, 로드 또는 스토어 명령에 있어서의 액세스가 제3 우선이 된다.
도 27의 (b)는 외부로부터 판독 액세스(READ)와 리프레시 액세스(REF)가 DRAM에 일어났을 때의 동작을 도시하고 있다.
도 27의 (c)는 기입 액세스(WRITE)와 리프레시 액세스(REF)가 DRAM에 일어났을 때의 동작을 도시하고 있다.
리프레시 액세스(REF)가 일어나지 않고, 외부 액세스(READ, WRITE)가 발생된 경우에는 외부 액세스는 그대로 DRAM에 대하여 행해지고, 데이터의 판독이나, 기입이 행해진다.
리프레시 액세스(REF)와 외부 액세스가 발생된 경우, 우선 순위가 높은 리프레시 액세스에 의해 리프레시 동작을 먼저 행하고, 그 다음에, 외부 액세스에 의한 동작이 실행된다. 리프레시 동작 중에는 WAIT 신호는 High가 되어, DRAM에의 동작이 이미 행해지고 있는 것을 나타낸다.
도 28의 (a)는 커맨드 레지스터에, 로드 명령이 기입되었을 때의, FLASH로부터 DRAM으로 데이터가 전송될 때의, DRAM에 대한 동작을 도시한다.
FLASH로부터 데이터를 판독하고, 일단, 데이터 버퍼 R/W BUFFER에 보유해 두고, 그 후 DRAM에 액세스하여 데이터를 기입한다. DRAM에 대한 기입 액세스가 개시되고, 기입이 종료하기까지의 동안에는 WAIT 신호를 High로 하여, DRAM에 대한 액세스가 이미 행해지고 있는 것을 나타낸다.
도 28의 (b)는 커맨드 레지스터에, 스토어 명령이 기입되었을 때의, DRAM으로부터 FLASH에 데이터가 전송될 때의, DRAM에의 동작을 도시한다.
DRAM으로부터 데이터를 판독하고, 일단, 데이터 버퍼에 보유해 두고, 그 후 FLASH에 액세스하여 데이터를 기입한다. DRAM에 대한 판독 액세스가 개시되어 기입이 종료하기까지의 동안에는 WAIT 신호를 High로 하여, DRAM에 대한 액세스가 이미 행해지고 있는 것을 나타낸다.
도 29의 (a)는 로드 명령 시의 DRAM에 기입 액세스 중에, 외부로부터 판독 액세스가 발생된 경우의 DRAM의 동작을 도시한다. 외부 액세스의 종류는 특별히 한정하는 것은 아니지만, 여기서는 판독 액세스를 일례로 하였다.
외부 액세스가 생긴 경우에는 로드 명령 시의 DRAM의 기입 액세스를 일단 정지하고, 외부 액세스를 우선적으로 처리한다. 외부 액세스의 처리가 종료되면, 로드 명령 시의 DRAM의 기입 액세스를 재개한다.
도 29의 (b)는 스토어 명령 시의 DRAM에 대한 판독 액세스 중에, 외부로부터 기입/판독 액세스가 생긴 경우의 DRAM의 동작을 도시한다. 외부 액세스의 종류는 특별히 한정하는 것은 아니지만, 여기서는 기입 액세스를 일례로 하였다.
외부 액세스가 생긴 경우에는 스토어 명령 시의 DRAM의 판독 액세스를 일단 정지하고, 외부 액세스를 우선적으로 처리한다. 외부 액세스의 처리가 종료하면, 스토어 명령 시의 DRAM의 판독 액세스를 재개한다.
도 30은 본 발명인 메모리 모듈의 동작 파형의 일례를 도시한 것이다.
A0∼A20, S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE는 메모리 모듈에 입력되는 신호로, 소위 비동기 SRAM의 인터페이스 신호이다. 데이터 입출력 신호 I/O0∼I/O15는 데이터의 입력과 출력을 나누어 각각 DIN, DOUT으로서 나타내었다. MMU, ATD, CTD는 각각 MMU 회로, ATD 회로, CTD 회로의 출력 신호를 나타내고 있다. D1-CLK는 DRAM에 공급되는 클럭, D1-COM은 DRAM에 공급되는 커맨드 신호의 총칭, D1-A0∼D1-A15는 DRAM의 어드레스선, D1-DQ0∼D1-DQ15는 DRAM의 I/O선이다.
우선, 최초로 행해지고 있는 리드 액세스에 대하여 설명한다. 어드레스 A0∼A24가 입력되면 MMU 회로는 변환한 어드레스를 출력한다. ATD 회로는 어드레스 A0∼A24와 커맨드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하고, 어드레스와 커맨드가 확정되면 펄스를 출력한다. 이 펄스를 계기로 DRAM1에 뱅크 액티브 커맨드 A와 로우 어드레스 Ra, 계속해서 리드 커맨드 R과 컬럼 어드레스 C0이 발행된다. DRAM1로부터 판독된 데이터는 D-DQ0∼D-DQ15로 출력되고, 일단 R/W BUFFER를 통과한 후 I/O0∼I/O15로 출력된다. 다음 사이클에서는 라이트 액세스의 실행예를 나타내었다. 라이트 액세스의 경우도 리드 액세스와 마찬가지로 ATD 신호의 하강을 계기로 뱅크 액티브 커맨드 A와 로우 어드레스 Ra가 발행된다. 그 후, CTD 회로가 커맨드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하여 라이트 동작인 것을 인식하고, 펄스를 출력한다. 이 펄스를 계기로 라이트 커맨드 W와 컬럼 커맨드 C0이 발행되어 라이트가 실행된다.
도 31은 본 발명인 메모리 모듈의 동작 파형의 일례로, 리프레시 동작이 행해지고 있을 때, 외부로부터 판독 액세스가 생겼을 때의 동작 파형을 도시하고 있다.
리프레시를 행하기 위해서, DRAM1에 뱅크 액티브 커맨드 A와 로우 어드레스 Ra를 발행하고, 그 후 프리차지 커맨드 P와 뱅크 어드레스 Ba를 발행한다. 이 리프레시 동작의 기간 중에 리프레시 카운터 RC는 리프레시 기간 중에 있는 것을 나타내는 신호 RC를 출력한다. 리프레시 기간 중에 생긴 외부로부터의 리드 액세스에 대하여 설명한다. 어드레스 A0∼A24가 입력되면 MMU 회로는 변환한 어드레스를 출력한다. ATD 회로는 어드레스 A0∼A24와 커맨드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하고, 어드레스와 커맨드가 확정되면 펄스를 출력한다. 이 펄스에 의해 어드레스와 커맨드를 래치한다. 리프레시 기간이 종료된 것을 계기로 DRAM1에 뱅크 액티브 커맨드 A와 로우 어드레스 Ra, 계속해서 리드 커맨드 R과 컬럼 어드레스 C0이 발행된다. DRAM1로부터 판독된 데이터는 D-DQ0∼D-DQ15로 출력되고, 일단 R/W BUFFER를 통과한 후 I/O0∼I/O15로 출력된다.
도 32는 본 실시예에서의 SRAM의 구성예를 도시한 것이다. X 디코더 X-DEC, 메모리 어레이 MA(SRAM), Y 게이트 Y-GATE, Y 디코더 Y-DEC, 입력 데이터 제어 회로 D_CTL, 제어 회로 CONTROL LOGIC과 각 신호선의 입출력 버퍼로 구성되어 있다. 이 SRAM은 일반적인, 소위 비동기 SRAM이다. 이 SRAM에 의해 본 실시예인 메모리 모듈을 구성할 수 있다.
이상 설명한 실시예에 따르면, SRAM 인터페이스 방식을 답습하면서 염가인 범용 DRAM을 이용한 대용량 메모리 모듈을 실현할 수 있다.
본 발명에 따른 메모리 모듈에서는 FLASH의 일부 데이터, 또는 전체 데이터를 복사할 수 있는 영역을 DRAM내에 확보하고, 사전에 FLASH로부터 DRAM으로 데이터를 전송해 둠으로써, SRAM과 동등한 정도의 속도로 FLASH 데이터를 판독할 수 있다. FLASH에 데이터를 기입할 때에는 일단 데이터를 DRAM에 기입하고, 필요에 따라 FLASH에 재기입할 수 있기 때문에, 데이터의 기입 속도도 SRAM과 동등하게 된다. FLASH로부터의 판독 시에는 에러 검출과 정정을 행하고, 기입 시에는 기입이 정확하게 행해지지 않은 불량 어드레스에 대하여 대체 처리를 행하기 때문에, 고속으로 처리할 수 있어, 신뢰성을 유지할 수 있다.
메모리 매니지먼트 유닛 MMU에 의해 SRAM에 의한 데이터 보유 영역, DRAM의 FLASH 복사 영역, 워크 영역을 자유롭게 설정할 수 있기 때문에, 다양한 기기에 대응하여 폭넓게 이용할 수 있다.
본 발명에 따른 제어 회로(CTL_LOGIC)에서는 DRAM이 사용되고 있지만 DRAM에 필요한 리프레시는 제어 회로(CTL_LOGIC)에 의해 실행되기 때문에 SRAM과 마찬가지로 리프레시를 고려하지 않고 사용할 수 있다.
DRAM의 리프레시 간격을 더욱 좁힘으로써 고온 시에도 DRAM을 동작시킬 수 있어, 사용 온도 범위가 넓은 메모리 모듈을 실현할 수 있다. 한편, 저온 시에는 DRAM의 리프레시 간격을 넓힘으로써 데이터 보유에 필요한 전력을 삭감하여, 데이터 보유 전력이 적은 메모리 모듈을 실현할 수 있다.
파워 모듈 PM의 기능에 따라 DRAM의 일부, 또는 전부의 전원 공급을 정지시켜서 기억 영역을 한정해서 데이터 보유에 필요한 전력을 삭감시킬 수도 있다. 또한, 제어 회로의 전원 공급도 정지시켜 보다 데이터 보유 전력이 적은 메모리 모듈을 실현할 수도 있다.
〈제3 실시예〉
도 33은 본 발명에서의 메모리 모듈의 제3 실시예를 도시한 것이다. 도 33의 (a)에는 상면도, 도 33의 (b)에는 단면도를 도시하였다. 본 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면, 유리 에폭시 기판으로 생성된 프린트 회로 보드 PCB) 위에 제1 실시예에서 도시한 CHIP1(FLASH), CHIP2(CTL_LOGIC), CHIP3(DRAM)이 탑재되거나, 제2 실시예에서 도시한 CHIP1(FLASH), CHIP2(SRAM+CTL_LOGIC), CHIP3(DRAM)이 탑재되기도 한다.
특별히 제한되는 것은 아니지만, CHIP1에는, 소위 칩의 일단에 신호 및 전원 패드 열이 1열로 배열하는 범용 DRAM 베어 칩(bare chip)이 사용되고 있으며, CHIP3에는, 소위 칩의 중앙에 신호 및 전원 패드 열이 1열로 배열하는 범용 DRAM 베어 칩이 사용되고 있다.
CHIP1과 기반 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIP2와 기반 상의 본딩 패드는 본딩 와이어(PATH3)로 접속되어 있다. CHIP3과 CHIP2가 본딩 와이어(PATH1)로 접속된다. CHIP1과 CHIP2와 본딩 와이어(PATH4)로 접속된다.
칩이 탑재된 기반 상면은 수지 몰드가 행해져 각 칩과 접속 배선을 보호한다. 또한, 그 위에서부터 금속, 세라믹, 또는 수지의 커버(COVER)를 사용해도 된다.
본 발명에 따른 실시예에서는 프린트 회로 보드 PCB 상에 베어 칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 근접하여 배치할 수 있기 때문에, 칩간 배선 길이를 짧게 할 수 있다. 칩간의 배선 및 각 칩과 기반 사이의 배선을 본딩 와이어 방식으로 통일함으로써 적은 수의 공정으로 메모리 모듈을 제조할 수 있다. 또한, 칩간을 본딩 와이어로 직접 배선함으로써 기반 상의 본딩 패드 수와 본딩 와이어의 개수를 삭감하여 적은 수의 공정으로 메모리 모듈을 제조할 수 있다. 대량으로 양산되는 범용 DRAM의 베어 칩을 이용할 수 있기 때문에, 메모리 모듈을 염가로 안정적으로 공급할 수 있다. 수지의 커버를 사용한 경우에는 보다 강인한 메모리 모듈을 구성할 수 있다. 세라믹이나 금속의 커버를 사용한 경우에는 강도 외에, 방열성이나 실드 효과에 우수한 메모리 모듈을 구성할 수 있다.
도 34는 본 발명에서의 메모리 모듈의 도 33의 변형예이다. 도 34의 (a)에는 상면도, 도 34의 (b)에는 단면도를 도시하였다. 본 예에서는 CHIP3(DRAM), CHIP2(CTL_LOGIC 또는 SRAM+CTL_LOGIC)의 실장 및 배선에 볼 그리드 어레이(BGA)가 이용되고 있다. CHIP1과 기반 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되어 있다.
이 실장 방법에 의해 CHIP2(CTL_LOGIC 또는 SRAM+CTL_LOGIC)와 CHIP3(DRAM) 및 CHIP2(CTL_LOGIC)와 기반간의 본딩이 불필요해져 본딩 배선의 개수가 삭감되므로 조립 공정 수를 삭감시킬 수 있고, 보다 신뢰성이 높은 메모리 모듈을 실현할 수 있다.
〈제4 실시예〉
도 35는 본 발명의 메모리 모듈에서의 다른 실시예를 도시한다. 본 메모리 모듈은 4개의 칩으로 구성되어 있다. 이하에 각각의 칩에 대하여 설명한다. 우선, CHIP1(FLASH)은 불휘발성 메모리이다. 불휘발성 메모리에는 ROM(Read Only Memory), EEPROM(Electrically Erasable and Programmble ROM), 플래시 메모리 등을 이용할 수 있다. 본 실시예에서는 플래시 메모리를 예로 들어 설명한다. CHIP2(SRAM+CTL_LOGIC)에는 스태틱 랜덤 액세스 메모리(SRAM)와 제어 회로(CTL_LOGIC)가 집적되어 있다. 제어 회로는 CHIP2에 집적된 SRAM과 CHIP3 및 CHIP4의 제어를 행한다. CHIP3(DRAM1), CHIP4(DRAM2)는 다이내믹 랜덤 액세스 메모리(DRAM)이다. DRAM은 내부 구성이나 인터페이스의 차이로부터 EDO, SDRAM, DDR 등 여러가지 종류가 있다. 본 메모리 모듈에는 어느 DRAM이라도 이용할 수 있지만, 본 실시예에서는 SDRAM을 예로 들어 설명한다.
이 메모리 모듈에는 외부로부터 어드레스(A0∼A24)와 커맨드 신호(S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB, LS-EN, F-EN)가 입력된다. 전원은 S-VCC, S-VSS, F-VCC, F-VSS, L-VCC, L-VSS를 통해 공급되고, 데이터의 입출력에는 S-I/O0∼S-I/O15가 이용된다. 소위, SRAM 인터페이스에 의해 이 메모리 모듈은 동작한다.
CHIP2는 CHIP1, CHIP3 및 CHIP4의 동작에 필요한 신호를 공급한다. CHIP2는 CHIP1에 대하여 직렬 클럭(F-SC), 어드레스 및 FLASH용 데이터(I/O0∼I/O7), 커맨드(F-CE, F-/OE, F-/WE, F-/RES, F-CDE, F-RDY/BUSY), DRAM용 데이터(D1-DQ0∼D1-DQ15, D2-DQ0∼D2-DQ15)를 공급한다. 또한, CHIP2는 CHIP3 및 CHIP4에 대하여 로크(D1-CLK, D2-CLK), 어드레스(D1-A0∼D1-A14, D2-A0∼D2-A14), 커맨드(D1-CKE, D2-CKE, D1-/CS, D2-/CS, D1-/RAS, D2-/RAS, D1-/CAS, D2-/CAS, D1-/WE, D2-/WE, D1-DQMU/DQML, D2-DQMU/DQML), DRAM용 데이터(D1-DQ0∼D1-DQ15, D2-DQ0∼D2-DQ15), 전원(D1-VCC, D2-VCC, D1-VSS, D2-VSS, D1-VCCQ, D2-VCCQ, D1-VSSQ, D2-VSSQ)을 공급한다.
여기서, 각 커맨드 신호에 대하여 간단히 설명한다. CHIP2에 입력되는 S-/CE1, S-CE2는 칩 인에이블 신호, S-/OE는 출력 인에이블 신호, S-/WE는 라이트 인에이블 신호, S-/LB는 로우 바이트 선택 신호, S-/UB는 업 바이트 선택 신호이다.
CHIP1에 입력되는 F-/CE는 칩 인에이블 신호, F-/OE는 아웃풋 인에이블 신호, F-/WE는 라이트 인에이블 신호, F-SC는 직렬 클럭 신호, F-/RES는 리세트 신호, F-CDE는 커맨드 데이터 인에이블 신호, F-RDY/BUSY는 레디/비지 신호, I/O0∼I/O7은 데이터 입출력 신호로서 플래시 메모리의 제어에 이용된다.
CHIP2의 제어 회로(CTL_LOGIC)는 외부로부터 입력된 어드레스 값에 의해 CHIP2의 제어 회로(CTL_LOGIC)에 형성된 커맨드 레지스터인지, CHIP2 내부의 SRAM인지, CHIP3 및 CHIP4의 DRAM인지, CHIP1의 FLASH인지를 선택한다.
제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 사전에 값을 설정해 둠으로써 각각을 구별할 수 있다. 어느 액세스도, 소위 SRAM 인터페이스 방식에 의해 행해진다.
SRAM 영역으로 액세스하는 경우에는 SRAM 영역내의 어드레스 신호나 커맨드 신호류를 제어 회로(CTL_LOGIC)에 입력하면 CHIP2 내부의 SRAM에 대한 액세스를 행한다. 리드 액세스의 경우에는 SRAM에서 데이터를 판독하고, 메모리 모듈의 데이터 입출력선(S-I/O0∼S-I/O15)으로 출력된다. 라이트 액세스의 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(S-I/O0∼S-I/O15)으로부터 입력되어, SRAM에 기입된다.
제어 회로(CTL-LOGIC)내의 커맨드 레지스터에 액세스하여 로드 명령이나 스토어 명령 코드를 기입함으로써, FLASH 영역의 데이터를 DRAM내의 FLASH 데이터 복사 영역에 복사(로드)하거나, DRAM내의 FLASH 데이터 복사 영역의 데이터를 FLASH 영역에 재기입(스토어)할 수 있다.
어드레스 신호(A0∼A24)로부터 커맨드 레지스터에 액세스하기 위한 어드레스와, 커맨드 신호(S-/CE1, S-CE2, S-/OE, S-/WE, S-LB, S-/UB)로부터 WRITE 명령, 입출력 데이터 신호(I/O0∼I/O15)로부터 로드 명령 코드, 계속해서 FLASH 영역내의 어드레스에서 로드 개시 어드레스, 로드 종료 어드레스가 입력되면, 커맨드 레지스터에는 로드 명령 코드와 로드 개시 어드레스와 로드 종료 어드레스가 기입된다. 그러면, FLASH 영역내의 로드 개시 어드레스로부터 로드 종료 어드레스 사이의 데이터가 판독되고, DRAM1 및 DRAM2의 FLASH 데이터 복사 영역으로 전송된다. 이에 의해, FLASH 데이터는 DRAM에 보유되게 된다.
커맨드 레지스터에 스토어 명령 코드와 FLASH 영역내의 어드레스에서, 스토어 개시 어드레스와 스토어 종료 어드레스가 기입되면, FLASH 영역내의 스토어 개시 어드레스로부터 스토어 종료 어드레스 사이의 어드레스에 DRAM1 또는 DRAM2의 FLASH 데이터 복사 영역의 데이터가 재기입된다.
FLASH 영역의 어느 어드레스 범위가 DRAM1 및 DRAM2의 FLASH 데이터 복사 영역의 어느 어드레스 범위에 대응하는지는, 제어 회로(CTL_LOGIC)에 형성된 컨트롤 레지스터에 값을 설정해 둠으로써 결정할 수 있다.
FLASH는 재기입을 반복함으로써 신뢰성이 저하되고, 기입 시에 기입한 데이터가 판독 시에는 다른 데이터가 되거나, 재기입 시에 데이터가 기입되지 않거나 하는 경우가 드물게 있다.
FLASH로부터 데이터를 판독할 때, CHIP2(CTL_LOGIC)는 판독 데이터의 에러를 검출, 정정하고, DRAM1 및 DRAM2로 전송한다.
FLASH에의 데이터의 기입 시에는 CHIP2(CTL_LOGIC)는 정확하게 기입되었는지를 체크하여, 정확하게 기입되지 않은 경우에는 현재의 어드레스와는 다른 어드레스에 기입을 행한다. 소위, 대체 처리를 행한다. 불량 어드레스와, 불량 어드레스에 대하여 어느 어드레스로 대체 처리를 행하는지에 대한 어드레스 관리도 행한다.
DRAM에의 FLASH 데이터 복사 영역으로 액세스하는 경우에는 어드레스 신호(A0∼A24)로부터, FLASH 영역의 어드레스와, 커맨드 신호(S-/CE1, S-CE2, S-/OE, S-/WE, S-/LB, S-/UB)를 입력한다. 커맨드 신호가 READ 명령인 경우, CHIP2의 제어 회로는 DRAM에 액세스하고, FLASH 영역내의 어드레스에 대응한 DRAM의 FLASH 데이터 복사 영역내 어드레스로부터 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15 또는 D2-DQ0∼D2-DQ15)를 통해 데이터를 판독한다. WRITE 명령인 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(S-I/O0∼S-I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15 및 D2-DQ0∼D2-DQ15)를 통해 DRAM에 입력된다. 이에 의해, FLASH 영역의 데이터의 판독 및 기입 시간은 SRAM과 동등하게 된다.
DRAM의 워크 영역으로 액세스하는 경우에는 DRAM내 워크 영역에 대한 액세스에 필요한 어드레스 신호나 커맨드 신호를 입력한다. 제어 회로(CTL_LOGIC)는 DRAM내 워크 영역에의 어드레스를 생성하여 DRAM에 대한 액세스를 행한다. 리드 액세스의 경우에는 DRAM으로부터의 판독 데이터는 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15 또는 D2-DQ0∼D2-DQ15)를 통해 데이터 입출력선(S-I/O0∼S-I/O15)으로 출력된다. 라이트 액세스의 경우에는 기입 데이터는 메모리 모듈의 데이터 입출력선(S-I/O0∼S-I/O15)으로부터 입력되고, 그 후 DRAM용 데이터 I/O(D1-DQ0∼D1-DQ15 및 D2-DQ0∼D2-DQ15)를 통해 DRAM에 입력된다.
DRAM1에 대한 전원은 LD-VCC, LD-VSS로부터 공급되고, 제어 회로(CTL_LOGIC)를 통해 D1-VCC, D1-VSS, D1-VCCQ 및 D1-VSSQ에 접속된다. DRAM에 대한 전원 공급은 커맨드 신호 PS에 의해 제어되고, 필요에 따라 차단할 수 있다.
DRAM의 전원 차단 시에는 제어 회로(CTL_LOGIC)는 DRAM으로부터 FLASH로 재기입이 필요한 데이터만 자동적으로 재기입하고, 데이터의 재기입이 종료한 후 DRAM의 전원을 차단한다.
차단한 DRAM의 전원을 재투입하는 경우에는 DRAM 및 FLASH의 초기화를 행할 필요가 있다. DRAM의 초기화에 필요한 신호 생성이나 타이밍 제어는 제어 회로(CTL_LOGIC)가 행한다.
또한, DRAM의 리프레시를 행하는 경우에는 제어 회로(CTL_LOGIC)가 정기적으로 뱅크 액티브 커맨드를 투입하여 행할 수 있다. 일반적으로, DRAM의 리프레시 특성은 고온 시에 악화하지만, 제어 회로(CTL_LOGIC)에 온도계를 형성하여 고온 시에 뱅크 액티브 커맨드의 투입 간격을 좁힘으로써 DRAM을 보다 넓은 온도 범위에서 사용할 수 있다.
또한, 두 개의 DRAM에 의해 워크 영역 및 FLASH 영역을 이중화시키고 있으며, 하나의 데이터는 두 개의 DRAM에 보유시킨 후에, 리프레시를 행하는 타이밍을 조정함으로써 메모리 모듈 외부로부터는 리프레시 동작에 의해 액세스에 제한이 생기지 않도록 리프레시를 은폐한다.
이상 설명한 실시예에 따르면, SRAM 인터페이스 방식을 답습하면서 염가인 범용 SDMM과 FLASH를 이용한 대용량이며 액세스 속도가 SRAM과 동등한 메모리 모듈을 실현할 수 있다.
본 발명에 따른 메모리 모듈에서는 FLASH의 일부 데이터, 또는 전체 데이터를 복사할 수 있는 영역을 DRAM내에 확보하고, 사전에 FLASH로부터 DRAM에 데이터를 전송시켜 둠으로써, SRAM과 동등한 속도로 FLASH 데이터를 판독할 수 있다. FLASH에 데이터를 기입할 때에는 일단 데이터를 DRAM에 기입하고, 필요에 따라 FLASH로 재기입할 수 있기 때문에, 데이터의 기입 속도도 SRAM과 동등하게 할 수 있다.
대용량 SDRAM을 이용함으로써, SDRAM에 FLASH 데이터를 복사할 수 있는 영역 이외에 대용량의 워크 영역을 확보할 수 있다.
FALSH로부터의 판독 시에는 에러 검출과 정정을 행하고, 기입 시에는 기입이 정확하게 행해지지 않은 불량 어드레스에 대하여 대체 처리를 행하기 때문에, 고속으로 처리할 수 있어, 신뢰성을 유지할 수 있다.
대용량 SDRAM을 이용하기 때문에, SDRAM에 FLASH 데이터를 복사할 수 있는 영역 외에, 대용량의 워크 영역을 확보할 수 있다.
본 발명에 따른 메모리 모듈에서는 DRAM이 사용되고 있지만 DRAM에 필요한 리프레시는 모듈 내부에서 실행되기 때문에 SRAM과 마찬가지로 리프레시를 고려하지 않고 사용할 수 있다. 또한, 모듈 내부에서 실행되는 리프레시의 간격을 온도에 의해 변화시킴으로써 DRAM의 사용 온도 범위를 넓힐 수 있고, 사용 온도 범위가 넓은 대용량 메모리 모듈을 실현할 수 있다.
또한, DRAM에서의 데이터 보유의 이중화와 리프레시를 행하는 타이밍을 조정함으로써 DRAM의 리프레시를 메모리 모듈 외부로부터 은폐할 수 있기 때문에, 본 메모리 모듈에 액세스하는 경우에 리프레시를 고려하여 타이밍을 조정할 필요는 없다. 따라서, 종래의 SRAM만 이용한 메모리 모듈과 마찬가지로 사용할 수 있기 때문에, 종래 시스템을 변경하지 않고 대용량 메모리 모듈을 사용할 수 있다.
본 발명의 다른 목적은 데이터 보유 전류가 적은 메모리 모듈을 실현하는 것이다. 이 목적을 위하여, 특히 저온 시에는 모듈 내부에서 실행되는 리프레시 간격을 늘림으로써 데이터 보유 전류를 삭감시킬 수 있다.
또한, 데이터 보유 전류를 삭감시키기 위해서는 DRAM에 공급하는 전원을 차단하여, SRAM에 기억된 데이터만 보유하면 된다. 보유할 데이터만 SRAM에 기억하고, 보유할 필요가 없는 데이터가 기억된 메모리에 대한 전원 공급을 정지시킴으로써 최소한의 데이터 보유 전류로 필요한 데이터만 보유할 수 있다.
도 36은 CHIP2(SRAM+CTL_LOGIC)의 회로 블록도를 도시한 것이다. CHIP2(SRAM+CTL_LOGIC)는 SRAM과 제어 회로(CTL_LOGIC)로 구성되어 있으며, 집적되는 SRAM은 종래부터 일반적으로 사용되고 있는 비동기 SRAM이다. 제어 회로(CTL_LOGIC)는 CHIP2의 SRAM 이외의 부분으로, 도 36에서는 파선으로 둘러싸인 영역으로서 도시되어 있으며, AS, MMU, ATD, CTD, FIFO, R/W BUFFER, CACHE, A_CONT, INT, TMP, RC, PM, CLK_GEN, COM_GEN으로 구성된다.
이하, 각 회로 블록의 동작을 설명한다.
초기화 회로 INT는 전원 공급 시에 메모리 매니지먼트 유닛 MMU내의 컨트롤 레지스터의 초기화와 DRAM의 초기화를 행한다.
커맨드 레지스터 REG는 외부로부터 입력한 로드 명령, 스토어 명령, MMU 변경 명령 등의 명령을 보유한다.
메모리 매니지먼트 유닛 MMU는 내장하는 컨트롤 레지스터에 설정된 값에 따라, 외부로부터 입력된 어드레스를 변환하고, 커맨드 레지스터 REG나 SRAM, DRAM내의 워크 영역, DRAM내의 FLASH 데이터 복사 영역, FLASH를 선택하여 액세스를 행한다. 컨트롤 레지스터의 값은 전원 공급 시에 초기화 회로 INT에 의해 초기 설정된다. 컨트롤 레지스터의 값은 커맨드 레지스터 REG에, MMU 변경 명령이 입력되었을 때에 변경된다.
SRAM이 선택된 경우에는 액세스 스위치(AS)에 의해 SRAM에 어드레스 신호와 커맨드 신호가 전송되고, SRAM에 대한 액세스가 행해진다.
어드레스 트랜지션 검출기 회로(ATD)는 어드레스 신호와 커맨드 신호의 변화를 검출하여 펄스를 출력한다. 또한, 커맨드 트랜지션 검출기 회로(CTD)는 커맨드 신호의 변화를 검출하여 펄스를 출력한다. 이들 검출 회로가 신호의 변화를 검출함으로써 메모리에 대한 액세스가 개시된다.
R/W BUFFER는 DRAM의 판독, 기입을 위해 데이터를 일시적으로 보유한다.
선입 선출 메모리(FIFO)는 선입 선출의 버퍼 회로에서 DRAM에 대한 기입 데이터와 그 어드레스를 일시적으로 보유한다. CACHE는 리프레시를 행하는 DRAM의 전환이나 1회의 액세스가 장기간에 걸쳐 행해진 경우에 DRAM에 대한 기입 데이터 및 DRAM으로부터의 판독 데이터를 일시적으로 기억한다. 또한, CACHE는 로드 명령에 의한, DRAM에 대한 기입 데이터도 1차적으로 기억한다.
데이터 갱신 관리 회로 CPB는 DRAM에 할당되어 있는 FLASH 데이터 복사 영역내의 어드레스에서, 데이터가 갱신된 어드레스에 또는 어드레스 범위, 즉, 기입이 행해진 어드레스 또는 어드레스 범위의 정보를 보유한다.
커맨드 레지스터 REG에는 로드 명령, 스토어 명령, 메모리 매니지먼트 유닛 MMU 변경 명령, 전원 차단 명령 등의 명령 코드나, 로드 개시 어드레스, 로드 종료 어드레스, 스토어 개시 어드레스, 스토어 종료 어드레스 등의 어드레스가 기입되어 보유된다.
커맨드 발생 회로 COM_GEN는 DRAM에 대한 액세스에 필요한 커맨드를 생성한다.
액세스 컨트롤러 A_CONT는 CHIP2의 전체 제어와 DRAM에 액세스를 행하기 위한 어드레스를 생성한다.
플래시 제어 신호 생성 회로 FGEN은 FLASH 데이터의 판독, 기입의 제어를 행한다.
에러 정정 회로 ECC는 FLASH로부터 판독된 데이터에 에러가 있는지의 여부를 체크하여, 에러가 있으면 정정을 행한다. 대체 처리 회로 REP는 FLASH에 대한 기입이 정확하게 행하여졌는지를 체크하여, 정확하게 행해지지 않은 경우에는 FLASH에 사전에 준비되어 있는 대체용의 새로운 어드레스에 대하여 기입을 행한다.
온도 계측 모듈(TMP)은 온도를 측정하고, 측정한 온도에 따른 신호를 RC와 A_CONT로 출력한다. RC는 리프레시 카운터로, DRAM의 리프레시 간격에 맞춰 리프레시를 행하는 어드레스를 생성한다. 또한, 온도 계측 모듈(TMP)의 출력 신호에 의해 온도에 따른 리프레시 간격의 변경을 행한다.
파워 모듈(PM)은 CHIP2의 제어 회로(CTL_LOGIC)와 DRAM에 대한 전원 공급 및 전원의 제어를 행한다. 클럭 제너레이터(CLK_GEN)는 클럭을 생성하고, DRAM과 제어 회로(CTL_LOGIC)로 공급한다. 커맨드 발생 회로(COM_GEN)에 DRAM에 대한 액세스에 필요한 커맨드를 생성한다. 액세스 컨트롤러(A_CONT)는 CHIP2(SRAM CTL_LOGIC) 전체 동작의 제어와, DRAM에 액세스를 행하기 위한 어드레스를 발생한다.
다음으로, 본 메모리 모듈의 동작을 설명한다.
CHIP2(SRAM+CTL_LOGIC)에 메모리 액세스를 행하기 위해서는 종래부터 일반적으로 사용되고 있는 비동기 SRAM 방식으로 인터페이스한다.
어드레스 신호(A0∼A24) 또는 커맨드 신호(S-/LB, S-/UB, S-/WE, S-/CE1, S-CE2, S-/OE)가 변화하면 ATD가 이것을 검지하여 커맨드 레지스터 REG, SRAM, DRAM에 대한 액세스가 개시된다.
외부로부터 입력된 어드레스 신호(A0∼A24)의 값은 우선 MMU에 의해 변환된다. 변환의 패턴은 사전에 MMU 내부의 레지스터에 입력한 값에 의해 결정된다. 변환된 어드레스에 의해 액세스처가 커맨드 레지스터 REG인지 SRAM인지 DRAM인지를 결정한다.
SRAM에 액세스가 행해지는 경우에는 MMU는 변환한 어드레스를 SRAM으로 전송함과 동시에, 액세스 스위치(AS)에 커맨드 전송을 지시한다. 액세스 스위치(AS)는 커맨드를 SRAM으로 전송하고, SRAM에 대한 액세스가 개시된다. 이후의 동작은, 소위 비동기 SRAM에 대한 액세스가 행해진다.
DRAM에 리드 액세스를 행할 경우에는 외부로부터 입력되어 MMU에 의해 변환된 어드레스와 ATD에서 검지된 커맨드가 A_CONT로 전송된다. A_CONT는 전송된 어드레스와 커맨드로부터 액세스가 DRAM에 대하여 실행되는 것을 판단하고, COM_GEN에 DRAM에의 커맨드 발행을 지시한다. 또한, A_CONT는 MMU로부터 수취한 어드레스를 DRAM의 로우 어드레스와 컬럼 어드레스로 변환시켜, 두 개의 DRAM 중 액세스를 담당하고 있는 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 어드레스와 마찬가지로 액세스를 담당하고 있는 DRAM에 커맨드를 발행한다. 커맨드와 어드레스를 수취한 DRAM은 데이터를 출력하고, 출력된 데이터는 R/W BUFFER를 통해 I/O0∼I/O15로 전송되어 리드 액세스가 종료한다.
DRAM에 라이트 액세스를 행하는 경우에는 외부로부터 입력되어 MMU에 의해 변환된 어드레스와 ATD에서 검지된 커맨드 및 DTD에서 검지된 커맨드와 데이터가 A_CONT로 전송된다. A_CONT는 전송된 어드레스와 커맨드로부터 액세스가 DRAM에 실행되는 것을 판단하고, COM_GEN에 DRAM에의 커맨드 발행을 지시한다. 또한, A_CONT는 MMU로부터 수취한 어드레스를 DRAM용으로 변환하여, 두 개의 DRAM 중 액세스를 담당하고 있는 DRAM으로 출력한다. COM_GEN은 CLK_GEN이 생성한 클럭에 동기하여 어드레스와 마찬가지로 액세스를 담당하고 있는 DRAM에 커맨드를 발행한다. 기입되는 데이터는 I/O0∼I/O15로부터 입력되어 R/W BUFFER에 일단 보유된 후, 액세스를 담당하고 있는 DRAM으로 전송되어 기입이 행해진다. 또한, 기입되는 데이터와 그 어드레스는 일단 FIFO에도 보유되고, 다른 한쪽의 DRAM에도 리프레시가 종료된 후에 기입된다.
메모리 모듈을 고온으로 사용하는 경우에는 DRAM의 리프레시 간격을 짧게 하여 리프레시를 자주 행하면 된다. 그래서, 본 메모리 모듈에서는 온도 계측 모듈(TMP)이 온도를 측정하여 리프레시 카운터와 액세스 컨트롤러에게 통지한다. 고온이 되면 리프레시 카운터는 리프레시 간격을 짧게 변경하여 리프레시용 어드레스를 출력한다. 또한, 반대로 저온 시에는 DRAM의 리프레시 간격을 길게 변경하면 데이터 보유 전류를 삭감시킬 수도 있다. 이와 같은 경우에도 온도 계측 모듈(TMP)이 온도를 측정하여 리프레시 카운터와 액세스 컨트롤러에게 통지한다. 저온이 되면 리프레시 카운터는 리프레시 간격을 길게 변경하여 리프레시용 어드레스를 출력한다.
메모리 모듈이 실장된 기기는 동작 상태에 따라 소비 전류를 삭감시키고자 하는 경우가 있다. 그래서, 파워 모듈에 의해 메모리의 동작 상태를 바꾸어 소비 전력을 삭감시키는 방법에 대하여 설명한다.
우선, 가장 간단한 것은 파워 모듈이 커맨드 신호 PS에 따라 리프레시 카운터가 행하는 리프레시를 정지시키는 것이다. 이에 의해, DRAM에 기억된 데이터는 파괴되지만, 리프레시에 필요한 전력을 삭감시킬 수 있다.
소비 전력을 더욱 삭감시키고자 하는 경우에는 메모리 모듈 내부에 있어서 DRAM에 공급하는 전원을 차단한다. 이 경우에는 파워 모듈이 기기가 출력하는 커맨드 신호 PS에 따라 DRAM에 공급되는 D1-VCC, D2-VCC에의 전력 공급을 정지한다. 전원의 차단은 2개의 DRAM에 대하여 행하여도 되고, 한 쪽의 DRAM의 전원만을 차단하여도 된다.
소비 전력을 더욱 삭감시키고자 하는 경우에는 파워 모듈이 커맨드 신호 PS에 따라 CHIP2(SRAM+CTL_LOGIC) 중 DRAM에의 메모리 액세스에 관여하는 부분에 대한 전원 공급도 정지하면 된다. 이 상태에서는 예를 들면 CHIP2(SRAM+CTL_LOGIC) 중 SRAM 외에는 MMU와 AS만으로 전원을 접속하여 동작 상태로 하고, SRAM에 대한 액세스만 실행하는 모드로 할 수 있다.
또한, 커맨드 PS에 의해 SRAM의 데이터 보유만 행하는 동작 상태로 할 수도 있다. 이 경우에는 SRAM에 접속되는 전원(S-VCC, S-VSS) 이외를 차단하여, 메모리에 대한 액세스는 금지된다. 이 상태에서는 메모리 모듈은 SRAM에 기억된 데이터의 보유를 행한다.
일단 DRAM에 대한 전원 공급을 정지하여 동작을 정지시킨 후에 DRAM을 다시 동작시키기 위해서는 전원 공급의 재개 외에, DRAM의 초기화를 행할 필요가 있다. 초기화 방법은 일반적인 것으로서 본 메모리 모듈에서는 이니셜 회로(INT)가 초기화 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
또, DRAM의 리프레시를 정지한 경우에도 DRAM을 다시 동작시키기 위해서는 DRAM의 초기화가 필요하지만 역시 이니셜 회로(INT)가 초기화의 순서를 액세스 컨트롤러(A_CONT)에 지시하여 초기화가 실행된다.
도 37은 MMU에 의해 변환되는 메모리 맵의 일례를 도시한 것이다. 이들 메모리 맵은 어느 것이나 MMU 내부의 레지스터에 설정된 값에 따라 선택할 수 있다. 본 실시예에서는 특별히 한정하는 것은 아니지만, FLASH의 기억 영역이 256+8Mb, SRAM에 의한 데이터 보유 영역이 2Mb, DRAM의 기억 영역이 256Mb인 메모리 모듈을 예로 들어 대표적인 메모리 맵을 설명한다.
도 37에서는 외부로부터 입력된 어드레스 A0∼A24를 바탕으로, 메모리 매니지먼트 유닛 MMU가 커맨드 레지스터 REG, SRAM, DRAM내 Work 영역, DRAM내 FLASH 복사 영역, FLASH에 어드레스 변환한 메모리 맵을 도시한다. 어드레스에 의해 각각이 선택되어, 액세스된다.
제어 회로(CTL_LOGIC) 내부에 존재하는 커맨드 레지스터 REG에는 외부로부터, 로드 명령, 스토어 명령, MMU 레지스터 변경 명령, 전원 차단 명령 등의 명령 코드나 로드 명령이나 스토어 명령 시의 개시 어드레스나 종료 어드레스가 기입된다.
커맨드 레지스터 REG에 로드 명령이 기입되면, 제어 회로는 FLASH로부터 DRAM로 데이터 전송을 행한다. 즉, DRAM에 대해서는 기입을 행한다. 스토어 명령이 기입되면, 제어 회로는 DRAM으로부터 FLASH로 데이터 전송을 행한다. 즉, DRAM에 대해서는 판독을 행한다.
2개의 DRAM(CHIP3과 CHIP4)은 동일한 어드레스 공간에 맵핑되어 동일한 데이터를 보유하고 있다. 각각의 DRAM은 액세스를 담당하는 기간(WORK 기간)과 리프레시를 우선적으로 실행하는 기간(REF. 기간)을 교대로 반복한다. 외부로부터의 메모리 액세스는 WORK 기간 중의 DRAM에 대하여 실행된다.
또한, 본 예에서는 2Mb의 SRAM 영역은 어드레스 공간의 하부에 집중적으로 설정되어 있다. 이 영역은 DRAM과 중복하여 메모리 공간에 맵핑되어 있지만, DRAM에 대한 액세스는 행해지지 않고, SRAM만으로 액세스가 행해진다.
메모리 모듈의 전원을 제어하여 SRAM의 데이터만 보유하여 사용하는 경우에는 SRAM의 영역을 집중적으로 관리할 수 있다.
액세스되지 않은 DRAM의 영역(SHADOW)은 DRAM의 메모리 셀을 구제하기 위해서 사용할 수 있다. 본 메모리 모듈에는 저온 시에 리프레시 간격을 연장하여 소비 전력을 낮추기 위한 연구가 이루어져 있는데, 그 경우에는 데이터 보유가 곤란한 메모리 셀(Fail bit)도 생긴다. 그래서, 이 SHADOW가 되는 DRAM을 사용하여 Fail bit의 대체를 행할 수 있다. 도 37에서는 WORK 기간 중의 DRAM에 Fail bit A가 있고, REF. 기간 중의 DRAM에 Fail bit B가 있지만, 이들의 어드레스는 사전에 등록되어 있어, 액세스가 Fail bit에 행해지는 경우에는 그 대신에 각각의 SHADOW가 액세스된다. SHADOW에 의한 대체에 의해 Fail bit이 구제되고 저온 시에 리프레시 간격을 연장함으로써 소비 전력이 적은 메모리 모듈을 실현할 수 있다.
도 38은 DRAM의 리프레시를 은폐하기 위한 액세스 제어 방식의 원리를 도시한 것이다. 본 발명에서의 DRAM의 동작은 REF 기간 중인 뱅크에 대한 액세스에 우선 순위를 붙여 실행한다고 하는 개념으로 설명할 수 있다.
도 38의 (a)는 액세스의 우선 순위를 모식적으로 도시한 것이다. 도 35의 (a)에서는 DRAM1이 WORK 기간 중임이 도시되고, DRAM2가 REF. 기간 중임이 도시되어 있다. 또한, 일시적으로 액세스를 인수하는 CACHE, 기입 데이터를 일시적으로 보관하는 FIFO, RC로부터 발생한 리프레시 요구, 로드 및 스토어 명령 시의 DRAM 액세스가 도시되어 있다.
WORK 기간 중의 DRAM1에서는 외부로부터의 액세스①만이 행해진다. 한편, REF 기간 중의 DRAM2에서는 우선 리프레시②가 최우선적으로 행해진다. 다음으로, FIFO에 보유된 데이터의 기입③이 실행된다. 다음으로, CACHE가 보유하고 있는 로드 명령에 의한 DRAM에 대한 기입 데이터의 재기입④, 마지막으로, 로드 명령이나 스토어 명령에 의한 DRAM 액세스⑤가 실행된다. 이들의 동작은 액세스 컨트롤러(A_CONT)에 따라 우선 순위가 판정되어 실행된다.
또한, 외부 액세스①는 1회의 액세스가 80㎱로 실행되지만, 리프레시②와 FIFO로부터의 재기입③, CACHE로부터의 라이트 액세스④, 로드, 스토어 명령 시의 액세스⑤는 70㎱로 실행된다. 본 메모리 모듈에서는 이 시간 차를 이용하여 외부로부터 리프레시를 은폐하고 있다.
도 38의 (b)는 리드 액세스가 실행되는 양태를 도시한 것이다. DRAM1이 WORK 기간 중에 리드 액세스가 연속해서 행해진 경우를 도시하였다. DRAM1에서는 외부 액세스③만 80㎱로 실행되어, 데이터가 판독되어 액세스는 완료한다. 한편, DRAM2에서는 리프레시②가 70㎱로 실행될 뿐이다.
라이트 액세스가 행해지는 경우를 도 38의 (c)에 도시하였다. 외부로부터의 라이트 액세스①는 우선 WORK 기간 중인 DRAM1로 실행된다. 동시에 기입 데이터는 일단 FIFO에 보유된다. REF 기간 중의 DRAM2에서는, 우선 리프레시②가 최우선적으로 행해진다. 다음으로, FIFO에 보유되어 있었던 데이터의 재기입③이 실행된다.
여기서, WORK 기간 중의 DRAM1은 1회의 동작에 80㎱를 필요로 하는 반면 REF 기간 중의 DRAM2에서는 1회의 동작이 70㎱로 종료하고 있다. 따라서, DRAM2가 리프레시 동작을 행하여도, 기입 동작을 DRAM1보다 고속으로 행하기 때문에 어느 FIFO에 있어서의 모든 데이터 기입을 종료하여 DRAM1에 따라 붙을 수 있다.
도 39는 로드 및 스토어 명령에 의해 DRAM에 대한 기입이나 판독 액세스의 은폐 동작을 도시하고 있다.
도 39의 (a)는 스토어 명령에 의한 DRAM에의 리드 액세스가 실행되고 있을 때, 외부로부터 리드 액세스와 라이트 액세스가 발생한 경우의 DRAM에 대한 액세스의 양태를 도시한 것이다. DRAM1이 WORK 기간 중이고, DRAM2가 REFRESH 기간 중인 경우의 예를 도시하였다. DRAM1에서는 외부로부터의 리드 액세스①만 80㎱로 실행된다. 한편, DRAM2에서는 스토어 명령에 의한 DRAM에의 리드 액세스④가 70㎱로 실행되어 있을 뿐이다.
도 39의 (b)에는 로드 명령에 의한 DRAM에의 라이트 액세스가 실행되고 있을 때, 외부로부터 라이트 액세스가 발생한 경우의 DRAM에 대한 액세스의 양태를 도시한 것이다. DRAM1에서는 외부로부터의 라이트 액세스①가 80㎱로 실행되고, 동시에 기입 데이터는 일단 FIFO에 보유된다.
REF 기간 중의 DRAM2에서는 로드 명령에 의한 DRAM에의 라이트 액세스⑤가 행하여지고 있으며, 동시에 기입 데이터는 CACHE에 보유된다. 다음으로, FIFO에 보유되어 있는 데이터의 기입③이 실행된다. 또한, CACHE에 보유된 데이터는 DRAM1이 REFRESH 기간이 되었을 때 DRAM1에 재기입한다.
여기서, WORK 기간 중의 DRAM1은 1회의 동작에 80㎱를 필요로 하는 반면 REF 기간 중의 DRAM2에서는 1회의 동작이 70㎱로 종료하고 있다. 따라서, DRAM2가 로드 명령에 의한 기입 동작을 행하여도, 기입 동작을 DRAM1보다 고속으로 행하기 때문에 어느 FIFO에 있어서도 모든 데이터 기입을 종료하여 DRAM1에 따라 붙을 수 있다.
도 39의 (c)에는 DRAM1이 REFRESH 기간, DRAM2가 WORK 기간으로 교대하였을 때의 CACHE로부터의 DRAM에의 라이트 액세스가 실행되고 있을 때, 외부로부터 라이트 액세스가 발생한 경우의 DRAM에 대한 액세스의 양태를 도시한 것이다. DRAM2에서는 외부로부터의 라이트 액세스①가 80㎱로 실행되고, 동시에 기입 데이터는 일단 FIFO에 보유된다.
REF 기간 중의 DRAM1에서는 CACHE로부터의 DRAM에의 라이트 액세스④가 실행되고, 다음으로 FIFO에 보유되어 있는 데이터의 기입③이 실행된다.
여기서, WORK 기간 중의 DRAM2는 1회의 동작에 80㎱를 필요로 하는 반면 REF 기간 중의 DRAM1에서는 1회의 동작이 70㎱로 종료하고 있다. 따라서, DRAM1이 CACHE으로부터의 기입 동작을 행하여도, 기입 동작을 DRAM2보다 고속으로 행하기 때문에 어느 FIFO에 있어서도 모든 데이터 기입을 종료하여 DRAM2에 따라 붙을 수 있다.
이와 같이 로드 명령이나 스토어 명령에 의한 DRAM에의 내부 액세스를 은폐하여, 외부로부터 액세스를 실행할 수 있다.
도 40에는 DRAM의 리프레시나 로드 명령이나 스토어 명령에 의한 DRAM에의 내부 액세스를 은폐하기 위해서, 2개의 DRAM을 시분할로 동작시키는 양태를 도시하였다. 도 40의 (a)는 통상 사용 온도 범위인 75℃ 이하에서의 DRAM의 동작예이다. 2개의 DRAM(DRAM1과 DRAM2)이 WORK 기간과 REF. 기간을 교대로 반복하고 있다. WORK라고 표시된 WORK 기간 중의 DRAM이 외부 액세스에 대하여 동작한다. 최초의 DRAM1이 WORK 기간이 되고 외부로부터의 액세스에 대응하고 있다. 한편 REF. 기간 중의 DRAM은 리프레시 동작을 우선적으로 행하고, 외부 액세스가 기입인 경우에는 리프레시 종료 후에 데이터의 기입을 행한다.
DRAM의 메모리 셀은 통상 64㎳ 이내에 리프레시를 행할 필요가 있지만, 도시한 예에서는 이 시간 내에 8회 WORK 기간과 REF. 기간을 전환하고 있으며, DRAM1과 DRAM2가 각각 교대로 WORK 기간과 REF. 기간을 4회씩 반복하고 있다.
여기서, 1회의 REF. 기간인 8㎳ 동안에 행해지는 리프레시에 필요한 시간을 T1, 동일하게 그 사이에 행해지는 라이트 액세스의 결과 FIFO에 저장된 데이터를 라이트백하는 데 필요한 시간을 T2, 로드 명령 시의 라이트 액세스가 가능한 시간 T3으로 하여 REF. 기간 중에 리프레시와 로드 시 라이트 액세스와 라이트백을 행할 수 있는 것을 설명한다.
256Mbit의 SDRAM을 예로 들면, 그 메모리 구성은 8192로우×512컬럼×16비트×4뱅크로 되어 있으며, 64㎳ 동안에 32768회(8192로우×4뱅크분)의 리프레시를 행하면 된다. 따라서, 도 40의 (a)의 예에서는 1개의 DRAM에 대하여 64㎳ 동안에 REF. 기간이 4회 있기 때문에, 1회의 REF. 기간(8㎳) 동안에 8192회의 리프레시를 행하게 된다.
1회의 리프레시에 필요한 시간은 70㎱이기 때문에 T1=70㎱×8192회=0.573㎳가 된다. 한편, 8㎳ 동안에 외부로부터 행해지는 라이트 액세스의 최대치를 구하면, 매회 액세스가 전부 라이트인 것으로 하여 100000회(8㎳/80㎱)가 된다. 이것을 REF. 기간 중의 DRAM에 라이트백하기 위하여 필요한 시간 T2는 7㎳(70㎱×100000회)이다. 로드 시 라이트 액세스를 4096회 행한다고 하면, 로드시 라이트 액세스에 필요한 시간 T3=70㎱×4096회=0.287㎳가 된다.
따라서, T1+T2+T3=7.861㎳ <8㎳가 되고, REF. 기간 중에 리프레시와 로드 명령에 의한 라이트 액세스와 라이트백을 충분히 실행할 수 있음을 알 수 있다. 또한, 리프레시는 REF 기간 중의 DRAM내의 복수의 뱅크에서 동시에 실행할 수도 있다. 이 경우에는 T1 기간에 실행하는 리프레시의 횟수를 줄일 수 있기 때문에, T1 기간을 단축할 수 있다. T1 기간이 단축되면 FIFO의 기억 용량을 줄일 수 있는 것 외에, 외부로부터 액세스되는 간격을 보다 짧게 하여 고속 메모리를 실현할 수 있다.
도 40의 (b)는 DRAM의 리프레시 간격을 변경한 경우에 대하여 도시하였다. 일반적으로 DRAM의 리프레시 특성은 고온 시에 악화된다. 따라서, 예를 들면 75℃ 이상의 고온 시에는 리프레시 간격을 짧게 하면 데이터 보유가 가능해지고, 보다 넓은 온도 범위에서 동작시킬 수 있다. 본 예에서는 고온 시에 리프레시 간격을 48㎳로 단축하고 있다. T1은 변하지 않지만, T2는 5.25㎳, T3을 0.144㎳로 하면, T1+T2+T3=5.97㎳ <6㎳가 되고, REF. 기간 중에 리프레시와 로드 시 라이트 액세스와 라이트백을 충분히 실행할 수 있다는 것을 알 수 있다.
한편, 저온 시에는 리프레시 간격을 단축하여 데이터 보유 전류를 삭감시킬 수 있다. 도시한 예에서는 저온 시에 리프레시 간격을 128㎳로 두 배 연장하고 있다. 이 경우에는 REF 기간은 16㎳가 된다. T1은 변하지 않지만, T2는 14㎳가 되고, T3을 1.15㎳로 하면, T1+T2+T3=15.8㎳ <16㎳가 되고, REF. 기간 중에 리프레시와 로드 시 라이트 액세스와 라이트백을 충분히 실행할 수 있다는 것을 알 수 있다.
본 실시예에서는 DRAM의 동작 단위를 칩별로 설명하였지만, 메모리 모듈의 성능이나 메모리 칩의 구성에 따라 예를 들면 뱅크를 동작 단위로 하여도 된다. 또한, 리프레시 간격인 64㎳를 8개의 기간으로 분할하여 WORK 기간과 REF 기간으로 하였지만, 보다 정밀하게 분할하면 데이터와 어드레스를 보유하는 FIFO의 기억 용량을 적게 할 수 있다. 반대로 크게 분할하면 WORK 기간과 REF 기간의 전환 횟수를 감소시키기 때문에, 전환에 따른 제어 회로를 간략화할 수 있다.
도 41은 CACHE의 기능을 설명하는 도면이다. 도 41의 (a)에서는 WORK 기간과 REF. 기간의 전환 직전에 외부로부터 라이트 액세스가 행하여진 경우에 대해서 도시하였다. 여기서는 DRAM1의 WORK 기간 종료 시에 외부 액세스 A가 행해지고 있다. 이러한 경우에는 DRAM1의 WORK 기간은 라이트 액세스의 종료까지 dT만큼 연장된다. 한편, DRAM2는 예정대로 WORK 기간이 되고, 라이트 데이터를 기입하지 않고 라이트 액세스의 종료까지 대기한다. DRAM2에 기입되지 않은 데이터는 일단 CACHE에 보유된다. WORK 기간 중에 CACHE에 보유되어 있는 것과 동일한 어드레스에 액세스가 발생된 경우에는 DRAM2가 아닌 CACHE에 대하여 기입 및 판독을 행한다. 또, 액세스가 기입인 경우에는 REF. 기간 중의 DRAM1에는 통상대로 FIFO를 경유하여 기입이 행해진다. CACHE에 보유된 데이터는 DRAM2의 WORK 기간이 종료한 다음의 REF. 기간에 재기입된다. 이 재기입이 종료되면 CACHE의 내용은 클리어된다.
액세스가 리드인 경우에는 액세스의 종료까지 DRAM1의 WORK 기간이 dT만큼 연장될 뿐이다.
도 41의 (b)는 1회의 액세스가 WORK 기간 및 REF. 기간보다 길게 행해진 경우나, 연장 기간 dT에서는 커버할 수 없는 경우에 대해서 도시하였다. DRAM1이 WORK 기간 중에 개시된 외부 액세스 B는 연장 시간 dT를 초과하여 그대로 다음의 REF. 기간 중에도 계속하여 액세스가 지속되고 있다. 이 경우에는 액세스를 CACHE에 인계, DRAM1은 REF. 기간으로 들어간다. DRAM2는 예정대로 WORK 기간에 들어가 대기 상태가 된다. 리드 액세스의 경우에는 데이터가 DRAM1로부터 CACHE로 인계된다. 라이트 액세스의 경우에는 계속되고 있었던 액세스가 종료되면, CACHE에 기입된 데이터를 DRAM1과 DRAM2에 재기입한다. 재기입은 각각의 DRAM이 REF. 기간에 들어갔을 때에 행한다. 양방의 재기입이 종료되면 CACHE의 내용은 클리어된다. 이와 같이 CACHE를 사용하여 WORK 기간과 REF. 기간에 걸치는 액세스나, 1회 또는 복수회의 WORK 기간을 초과하는 액세스를 처리할 수 있다.
도 42는 본 발명인 메모리 모듈의 동작 파형의 일례를 도시한 것이다. A0∼A20, S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE는 메모리 모듈에 입력되는 신호로, 소위 비동기 SRAM의 인터페이스 신호이다. 데이터 입출력 신호 I/O0∼I/O15는 데이터의 입력과 출력을 나누어 각각 DIN, DOUT으로서 표시하였다. MMU, ATD, DTD는 각각 MMU 회로, ATD 회로, CTD 회로의 출력 신호를 표현하고 있다. D1-CLK는 DRAM1에 공급되는 클럭, D1-COM은 DRAM1에 공급되는 커맨드 신호의 총칭, D1-A0∼D1-A15는 DRAM의 DRAM1에 공급되는 어드레스 신호, D1-DQ0∼D1-DQ15는 DRAM의 I/O선은 DRAM1의 입출력 데이터 신호이다.
D2-CLK는 DRAM2에 공급되는 클럭, D2-COM은 DRAM2에 공급되는 커맨드 신호의 총칭, D2-A0∼D2-A15는 DRAM의 DRAM2에 공급되는 어드레스 신호, D2-DQ0∼D2-DQ15는 DRAM의 DRAM2의 입출력 데이터 신호이다.
우선, 최초로 행해지고 있는 리드 액세스에 대하여 설명한다. 어드레스 A0∼A24가 입력되면 MMU 회로는 변환한 어드레스를 출력한다. ATD 회로는 어드레스 A0∼A24와 커맨드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하고 어드레스와 커맨드가 확정되면, 펄스를 출력한다. 이 펄스를 계기로 WORK 기간 동안 DRAM1에 뱅크 액티브 커맨드 A와 로우 어드레스 Ra, 계속해서 리드 커맨드 R과 컬럼 어드레스 C0이 발행된다. DRAM1로부터 판독된 데이터는 D-DQ0∼D-DQ15로 출력되고, 일단 R/W BUFFER를 통과한 후 I/O0∼I/O15로 출력된다. 또한, REF. 기간 중의 DRAM2에는 뱅크 액티브 커맨드 A와 프리차지 커맨드 P에 의해 리프레시가 행해진다.
다음의 사이클에서는 라이트 액세스의 실행예를 나타내었다.
라이트 액세스의 경우도 리드 액세스와 마찬가지로 ATD 신호의 하강을 계기로 뱅크 액티브 커맨드 A와 로우 어드레스 Ra가 DRAM1 및 DRAM2에 발행된다. 라이트 액세스 시에 리프레시 동작이 행해지고 있지 않기 때문에, 커맨드 및 어드레스는 DRAM1 및 DRAM2 쌍방으로 발행된다.
그 후, CTD 회로가 커맨드류(S-/CE1, S-CE2, S-/LB, S-/UB, S-/OE, S-/WE)의 변화를 검지하여 라이트 동작인 것을 인식하고, 펄스를 출력한다. 이 펄스를 계기로 라이트 커맨드 W와 컬럼 커맨드 Co가 DRAM1 및 DRAM2 쌍방에 발행되어 라이트가 실행된다.
이상 설명한 실시예에 따르면, SRAM 인터페이스 방식을 답습하면서 염가인 범용 DRAM을 이용한 대용량 메모리 모듈을 실현할 수 있다. 본 발명에 따른 제어 회로(CTL_LOGIC)에서는 DRAM이 사용되고 있지만 DRAM에 필요한 리프레시는 제어 회로(CTL_LOGIC)에 의해 실행되기 때문에 SRAM과 마찬가지로 리프레시를 고려하지 않고 사용할 수 있다. 또한, DRAM에서의 데이터 보유의 이중화와 리프레시를 행하는 타이밍 및 로드나 스토어 명령에 의한 DRAM에의 내부 액세스를 조정함으로써 DRAM의 리프레시나 내부 액세스를 메모리 모듈 외부로부터 은폐할 수 있기 때문에, 본 메모리 모듈에 액세스하는 경우에 리프레시나 DRAM의 내부 액세스를 고려하여 타이밍을 조정할 필요는 없다. 따라서, 종래의 SRAM만을 이용한 메모리 모듈과 마찬가지로 사용할 수 있기 때문에, 종래 시스템을 변경하지 않고 대용량 메모리 모듈을 사용할 수 있다. 또한, DRAM의 리프레시 간격을 좁함으로써 고온 시에도 DRAM을 동작시킬 수 있고, 사용 온도 범위가 넓은 메모리 모듈을 실현할 수 있다. 한편, 저온 시에는 DRAM의 리프레시 간격을 넓힘으로써 데이터 보유에 필요한 전력을 삭감시켜, 데이터 보유 전력이 적은 메모리 모듈을 실현할 수 있다.
파워 모듈 PM의 기능에 따라서는 DnM의 일부, 또는 전부의 전원 공급을 정지시켜 기억 영역을 한정하여 데이터 보유에 필요한 전력을 삭감시킬 수도 있다. 또한, 제어 회로의 전원 공급도 정지하여 데이터 보유 전력이 보다 적은 메모리 모듈을 실현할 수도 있다. 또한, 이러한 경우에는 MMU에 의해 데이터 보유를 행하는 기억 영역이 자유롭게 설정할 수 있기 때문에, 다양한 기기에 대응하여 폭넓게 이용할 수 있다.
〈제5 실시예〉
도 43은 본 발명에서의 메모리 모듈의 제4 실시예를 도시한 것이다. 도 43의 (a)에는 상면도, 도 43의 (b)에는 단면도를 도시하였다. 본 메모리 모듈은 볼 그리드 어레이(BGA)에 의해 장치에 실장하는 기반(예를 들면, 유리 에폭시 기판으로 생성된 프린트 회로 보드 PCB) 위에 CHIP1(FLASH), CHIP2(SRAM+CTL_LOGIC), CHIP3(DRAM1) 및 CHIP4(DRAM2)가 탑재되어 있다. 특별히 제한하는 것은 아니지만, CHIP3 및 CHIP4에는, 소위 칩의 중앙에 신호 및 전원 패드 열이 1열로 배열하는 범용 DRAM 베어 칩이 사용되고 있다. 또한, 특별히 제한되지 않지만, CHIP1에는 소위 칩의 일단에 신호 및 전원 패드 열이 1열로 배열하는 FLASH의 범용 베어 칩이 사용되고 있다.
CHIP1과 기반 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIP2와 기반 상의 본딩 패드는 본딩 와이어(PATH3)로 접속되어 있다. CHIP3 및 CHIP4는 CHIP2와 본딩 와이어(PATH1)에 의해 접속된다.
CHIP1과 CHIP2는 본딩 와이어(PATH4)로 접속된다. 칩이 탑재된 기반 상면은 수지 몰드가 행해져 각 칩과 접속 배선을 보호한다. 또한, 그 위에서부터 금속, 세라믹, 또는 수지의 커버(COVER)를 사용하여도 된다.
본 발명에 따른 실시예에서는 프린트 회로 보드 PCB 위에 베어 칩을 직접 탑재하기 때문에, 실장 면적이 작은 메모리 모듈을 구성할 수 있다. 또한, 각 칩을 근접하여 배치할 수 있기 때문에, 칩간 배선 길이를 짧게 할 수 있다. 칩간의 배선 및 각 칩과 기반간의 배선을 본딩 와이어 방식으로 통일함으로써 적은 수의 공정으로 메모리 모듈을 제조할 수 있다. 또한, 칩간을 본딩 와이어로 직접 배선함으로써 기반 상의 본딩 패드 수와 본딩 와이어의 개수를 삭감하여 적은 수의 공정으로 메모리 모듈을 제조할 수 있다. 대량으로 양산되는 범용 DRAM 베어 칩을 이용할 수 있기 때문에, 메모리 모듈을 염가로 안정적으로 공급할 수 있다. 수지의 커버를 사용한 경우에는 보다 강인한 메모리 모듈을 구성할 수 있다. 세라믹이나 금속의 커버를 사용한 경우에는 강도 외에, 방열성이나 실드 효과에 우수한 메모리 모듈을 구성할 수 있다.
도 44는 본 발명에서의 메모리 모듈의 도 43의 변형예이다. 도 44의 (a)에는 상면도, 도 44의 (b)에는 단면도를 도시하였다. 본 예에서는 CHIP2(SRAM+CTL_LOGIC)가 CHIP3 및 CHIP4 상에 탑재되어 있다. CHIP2와 CHIP3 또는 CHIP4에의 배선에는 PATH5가 이용되고 있다. CHIP1과 기반 상의 본딩 패드는 본딩 와이어(PATH2)로 접속되고, CHIP2와 기반 상의 본딩 패드는 본딩 와이어(PATH3)로 접속되어 있다. CHIP1과 CHIP2와 본딩 와이어(PATH4)로 접속된다.
이 실장 방법에 의해 프린트 회로 보드 PCB의 면적을 삭감시킬 수 있다. 또한, 적층한 칩간의 배선 PATH1에 의해, 배선 길이를 짧게 할 수 있기 때문에, 배선의 신뢰성 향상뿐만 아니라, 외부로의 노이즈 복사를 저감시킬 수 있다.
〈제6 실시예〉
도 45는 본 발명에서의 메모리 모듈을 이용한 휴대 전화기의 실시예를 도시한 것이다.
휴대 전화는 안테나 ANT, 무선 블록 RF, 기저 대역 블록 BB, 음성 코덱 블록 SP, 스피커 SK, 마이크 MK, 프로세서 CPU, 액정 표시부 LCD, 키보드 KEY, 본 발명의 메모리 모듈 MEM로 구성된다.
통화 시의 동작을 설명한다.
안테나 ANT를 통해 수신된 음성은 무선 블록에서 증폭되어, 기저 대역 블록 BB에 입력된다. 기저 대역 블록 BB에서는 음성의 아날로그 신호를 디지털 신호로 변환하고 에러 정정과 복호 처리를 행하여, 음성 코덱 블록 SP로 출력한다. 음성 코덱 블록이 디지털 신호를 아날로그 신호로 변환하여 스피커 SK로 출력하면, 스피커로부터 상대의 소리가 들린다.
휴대 전화기로부터, 인터넷의 홈페이지에 액세스하여, 음악 데이터를 다운로드하여, 재생하여 듣고, 마지막으로 다운로드한 음악 데이터를 보존하는 것과 같은 일련의 작업을 행할 때의 동작을 설명한다.
메모리 모듈 MEM에는 기본 프로그램, 어플리케이션 프로그램(메일, Web 브라우저, 음악 재생, 게임 등)이 저장되어 있다.
키보드로부터 Web 브라우저의 기동을 지시하면, 메모리 모듈 MEM내의 FLASH에 저장되어 있는 Web 브라우저의 프로그램이 동일한 메모리 모듈내의 DRAM으로 전송된다. DRAM에의 전송이 종료하면 프로세서 CPU는 DRAM내의 Web 브라우저의 프로그램을 실행하여, 액정 표시 LCD에 Web 브라우저가 표시된다. 소망의 홈페이지에 액세스하여, 마음에 든 음악 데이터의 다운로드를 키보드로 지시하면, 음악 데이터는 안테나 ANT를 통해 수신되어, 무선 블록에서 증폭되어, 기저 대역 블록 BB에 입력된다. 베이스벤드 블록 BB에서는 아날로그 신호인 음악 데이터를 디지털 신호로 변환하여 에러 정정과 복호 처리를 행한다. 최종적으로, 디지털 신호화된 음악 데이터는 메모리 모듈 MEM의 DRAM에 일단 저장되어 FLASH로 전송된다.
다음으로, 키보드 KEY로 음악 재생 프로그램의 기동을 지시하면 메모리 모듈 MEM내의 FLASH에 저장되어 있는 음악 재생 프로그램이 동일한 메모리 모듈내의 DRAM으로 전송된다. DRAM에의 전송이 종료하면 프로세서 CPU는 DRAM내의 음성 재생 프로그램을 실행하여, 액정 표시 LCD에 음악 재생 프로그램이 표시된다.
키보드로 DRAM에 다운로드한 음악 데이터를 듣기 위한 지시를 행하면, 프로세서 CPU는 음악 재생 프로그램을 실행하여, DRAM으로 보유하고 있는 음악 데이터 처리하여, 최종적으로 스피커 SK로부터 음악이 들린다.
이 때, 본 발명의 메모리 모듈은 대용량의 DRAM을 이용하고 있기 때문에, Web 브라우저와 음악 재생 프로그램은 DRAM에 보유되어 있고, 어느쪽의 프로그램도 CPU에 의해 동시에 실행되어 있다. 또한, 전자 메일 프로그램을 기동하여, 전자 메일 프로그램, 메일의 송수신도 동시에 할 수 있다.
Web의 브라우저를 정지시킨 경우라도, 메모리 모듈내의 DRAM에는 보유하고 있기 때문에, 재기동 시에 곧 기동할 수 있다.
키보드로부터 전원 차단의 지시가 입력되면, 메모리 모듈은 SRAM만 동작시켜, 최저한의 데이터 시간 보유를 행하여, 소비 전력을 극단적으로 작게 할 수 있다.
이와 같이 본 발명의 메모리 모듈을 이용함으로써, 대량의 메일, 음악 재생, 어플리케이션 프로그램이나 음악 데이터, 정지 화상 데이터, 동화상 데이터 등을 저장할 수 있고, 또한 복수의 프로그램을 동시에 실행할 수 있다.
CHIP1 : 불휘발성 메모리
CHIP2 : 제어 회로(CTL_LOGIC) 또는 스태틱 랜덤 액세스 메모리(SRAM)와 제어 회로(CTL_LOGIC)가 집적된 반도체 칩
CHIP3 : 다이나믹 랜덤 액세스 메모리(DRAM) 또는 다이나믹 랜덤 액세스 메모리(DRAM1)
CHIP4 : 다이나믹 랜덤 액세스 메모리(DRAM2)
S-VCC : CHIP2의 전원
S-VSS : CHIP2의 다운로드
PS : 파워 제어 신호
L-VCC : CHIP2의 전원
L-VSS : CHIP2 그라운드
CLK : CHIP2의 클럭 신호
CKE : CHIP2의 클럭 인에이블 신호
/CS : CHIP2의 칩 셀렉트 신호
/RAS : CHIP2의 로우 어드레스 스트로브 신호
/CAS : CHIP2의 컬럼 어드레스 스트로브 신호
/WE : CHIP2의 라이트 인에이블 신호
DQMU/DQML : CHIP2의 인풋/아웃풋 마스크 신호
WAIT : CHIP의 웨이트 신호
A0∼A15 : CHIP2의 어드레스 신호
D1-CLK : CHIP3의 클럭 신호
D1-CKE : CHIP3의 클럭 인에이블 신호
D1-/CS : CHIP3의 칩 셀렉트 신호
D1-/RAS : CHIP3의 로우 어드레스 스트로브 신호
D1-/CAS : CHIP3의 컬럼 어드레스 스트로브 신호
D1-/WE : CHIP3의 라이트 인에이블 신호
D1-A0∼D1-A15 : CHIP3의 어드레스 신호
D1-DQMU/DQML : CHIP3의 인풋/아웃풋 마스크 신호
D1-DQ0∼D2-DQ15 : CHIP3의 데이터 입출력
D1-VCC : CHIP3의 전원
D1-VSS : CHIP3의 그라운드
D1-VCCQ : CHIP3의 I/O용 전원
D1-VSSQ : CHIP3의 I/O용 그라운드
F-/CE : CHIP1의 칩 인에이블 신호
F-/OE : CHIP1의 아웃풋 인에이블 신호
F-/WE : CHIP1의 라이트 인에이블 신호
F-SC : CHIP1의 직렬 클럭 신호
F-/RES : CHIP1의 리세트 신호
F-CDE : CHIP1의 커맨드 데이터 인에이블 신호
F-RDY/BUSY : CHIP1의 레디/비지 신호
I/O0∼I/O7 : CHIP1의 입출력 신호
COM_GEN : 커맨드 발생 회로
INT : 초기화 회로
MMU : 메모리 매니지먼트 유닛
CPB : 데이터 갱신 어드레스 관리 회로
REG : 커맨드 레지스터
A_CONT : 액세스 컨트롤러
PM : 파워 매니지먼트 모듈
R/W BUFFER : 리드/라이트 버퍼
CLKBUF : 클럭 버퍼
FGEN : 플래시 제어 신호 생성 회로
ECC : 에러 정정 회로
REP : 대체 처리 회로
FLASH Copy Area : 플래시 데이터 복사 영역
Work Area : 워크 영역
MD-Area : 메인 데이터 영역
REP-Area : 대체 영역
Fail Area B : 불량 영역 B
Fail Area C : 불량 영역 C
A, As : ACTIVE 명령
R, Rs : READ 명령
W : WRITE 명령
RR, R0, R1, RD, RT, RU : 로우 어드레스
RC, C0, C1, CD, CF, CT, CU, CR : 컬럼 어드레스
Ld : 로드 명령 코드
Sa : 개시 어드레스
Ea : 종료 어드레스
P, Ps : PRECHARGE 명령
In : 입력 데이터
O, Os : 출력 데이터
St : 스토어 명령 코드
B, B0s : 뱅크 어드레스
C-BUF : 컨트롤 신호 버퍼
CTL : 커맨드 컨트롤러
MUX : 멀티플렉서
DI-BUF : 데이터 인풋 버퍼
IDC : 인풋 데이터 컨트롤러
SA-BUF : 섹터 어드레스 버퍼
X-DEC : X 디코더
MA : 메모리 어레이
Y-CT : Y 어드레스 카운터
Y-DEC : Y 디코더
YGATE/SENSE-AMP : Y 게이트 & 감지 증폭기 회로
DATA-REG : 데이터 레지스터
DO-BUF : 데이터 아웃풋 버퍼
Rcode : READ 명령 코드
AD1, AD2, AD3 : 어드레스
F-/CE : 칩 인에이블 신호
F-CLE : 커맨드 래치 인에이블 신호
F-ALE : 어드레스 래치 인에이블 신호
F-/WE : 라이트 인에이블 신호
F-/RE : 리드 인에이블 신호
F-/WP : 라이트 프로텍트 신호
F-R/B : 레디/비지 신호
I/O0∼I/O7 : 입출력 신호로 어드레스의 입력이나, 데이터의 입출력에 사용함.
L-CONT : 동작 로직 컨트롤러
CTL : 제어 회로
I/O-CONT : 입출력 컨트롤 회로
STREG : 스테이터스 레지스터
ADREG : 어드레스 레지스터
COMREG : 커맨드 레지스터
R-B : 레디 비지 회로
VL-GEN : 고전압 발생 회로
ROW-BUF : 로우 어드레스 버퍼
ROW-DEC : 로우 어드레스 디코더
COL-BUF : 컬럼 버퍼
COL-DEC : 컬럼 디코더
DATA-REG : 데이터 레지스터
SENSE-AMP : 감지 증폭기
MA : 메모리 어레이
X-ADB : X 어드레스 버퍼
REF. COUNTER : 리프레시 카운터
X-DEC : X 디코더
MA : 메모리 어레이
Y-ADB : Y 어드레스 버퍼
Y-AD COUNTER : Y 어드레스 카운터
Y-DEC : Y 디코더
SENS AMP. & I/O BUS : 감지 증폭기 회로 & Y 게이트
INPUT BUFFER : 입력 데이터 버퍼 회로
OUTPUT BUFFER : 출력 데이터 버퍼 회로
CONTROL LOGIC & TG : 제어 회로 & 타이밍 발생 회로
S-/CE1, S-CE2 : 칩 인에이블 신호
S-/OE : 아웃풋 인에이블 신호
S-/WE : 라이트 인에이블 신호
S-/LB : 로우 바이트 선택 신호
S-/UB : 업 바이트 선택 신호
AS : 액세스 스위치 회로
SRAM : 스태틱 랜덤 액세스 메모리
ATD : 어드레스 트랜지션 검출기
CTD : 커맨드 트랜지션 검출기
TMP : 온도 측정 모듈
RC : 리프레시 카운터
X-DEC : X 디코더
MA(SRAM) : 메모리 어레이
Y-GATE : Y 게이트
Y-DEC : Y 디코더
D_CTL : 입력 데이터 제어 회로
CONTROL LOGIC : 제어 회로
PCB : 프린트 회로 기판
COVER : 모듈의 밀봉 커버
PATH1 : CHIP1과 CHIP3 또는 CHIP4를 접속하는 본딩 배선
PATH2 : PCB와 CHIP1을 접속하는 본딩 배선
PATH3 : PCB와 CHIP2를 접속하는 본딩 배선
PATH4 : CHIP1과 CHIP2를 접속하는 본딩 배선
PATH5 : CHIP3 또는 CHIP4와 CHIP3 및 CHIP4 상에 탑재된 CHIP2를 접속하는 본딩
FIFO : 선입 선출(메모리)
CACHE : 캐쉬 메모리
SHADOW : 섀도우 영역
WORK : WORK 기간
REF : 리프레시 기간
ANT : 안테나
RF : 무선 블록
BB : 기저 대역 블록
SP : 음성 코덱 블록
SK : 스피커
MK : 마이크
CPU : 프로세서
LCD : 액정 표시부
KEY : 키보드
MEM : 본 발명의 메모리 모듈

Claims (14)

  1. 플래시 메모리와,
    클럭 동기형 DRAM과,
    상기 플래시 메모리 및 상기 클럭 동기형 DRAM에 결합되어, 상기 클럭 동기형 DRAM 및 상기 플래시 메모리에 대한 액세스를 제어하기 위한 제어 회로와,
    상기 제어 회로에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 클럭 동기형 DRAM을 경유해서 행해지는 반도체 기억 장치.
  2. 제2항에 있어서, 상기 플래시 메모리는 NAND형 플래시 메모리이며, 상기 클럭 동기형 DRAM은 DDR-SDRAM인 반도체 기억 장치.
  3. 플래시 메모리와,
    클럭 동기형 DRAM과,
    상기 플래시 메모리 및 상기 클럭 동기형 DRAM에 결합되어, 상기 클럭 동기형 DRAM 및 상기 플래시 메모리에 대한 액세스를 제어하기 위한 제어 회로와,
    상기 제어 회로에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 클럭 동기형 DRAM을 경유해서 행해지고,
    상기 제어 회로는, 상기 클럭 동기형 DRAM에 클럭 신호를 공급하는 단자를 갖는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제어 회로는, 상기 클럭 동기형 DRAM에 클럭 인에이블 신호를 공급하는 단자를 더 갖는 반도체 기억 장치.
  5. 제4항 또는 제5항에 있어서, 상기 플래시 메모리는 NAND형 플래시 메모리이며, 상기 클럭 동기형 DRAM은 DDR-SDRAM인 반도체 기억 장치.
  6. NAND형 플래시 메모리와,
    DDR-SDRAM과,
    상기 NAND형 플래시 메모리 및 상기 DDR-SDRAM에 결합되어, 상기 DDR-SDRAM 및 상기 NAND형 플래시 메모리에 대한 액세스를 제어하기 위한 제어 회로와,
    상기 제어 회로에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 NAND형 플래시 메모리에 대한 액세스는, 상기 DDR-SDRAM을 경유해서 행해지고,
    상기 제어 회로는,
    상기 DDR-SDRAM에 클럭 신호를 공급하는 단자와,
    상기 DDR-SDRAM에 클럭 인에이블 신호를 공급하는 단자와,
    상기 DDR-SDRAM에 로우 어드레스 스트로브 신호를 공급하는 단자와,
    상기 DDR-SDRAM에 컬럼 어드레스 스트로브 신호를 공급하는 단자와,
    상기 DDR-SDRAM에 어드레스 신호를 공급하는 단자와,
    상기 DDR-SDRAM에 대한 데이터의 입출력 단자를 갖는 반도체 기억 장치.
  7. 플래시 메모리와,
    DRAM과,
    상기 플래시 메모리 및 상기 DRAM에 결합되어, 상기 DRAM 및 상기 플래시 메모리에 대한 액세스를 제어하기 위한 제어 회로와,
    상기 제어 회로에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 DRAM을 경유해서 행해지고,
    상기 제어 회로는,
    상기 DRAM에 클럭 신호를 공급하는 단자와,
    상기 DRAM에 클럭 인에이블 신호를 공급하는 단자와,
    상기 DRAM에 로우 어드레스 스트로브 신호를 공급하는 단자와,
    상기 DRAM에 컬럼 어드레스 스트로브 신호를 공급하는 단자와,
    상기 DRAM에 어드레스 신호를 공급하는 단자와,
    상기 DRAM에 대한 데이터의 입출력 단자를 갖는 반도체 기억 장치.
  8. 플래시 메모리와,
    클럭 동기형 DRAM과,
    상기 플래시 메모리 및 상기 클럭 동기형 DRAM에 결합되어, 상기 클럭 동기형 DRAM 및 상기 플래시 메모리에 대한 액세스를 제어하기 위한 제어 회로와,
    상기 제어 회로에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 클럭 동기형 DRAM을 경유해서 행해지고,
    상기 제어 회로는, 상기 플래시 메모리의 불량 어드레스에 대한 대체 처리를 행하는 어드레스 대체 처리 회로를 갖는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 제어 회로는 에러 정정 회로를 갖고,
    상기 에러 정정 회로는, 상기 플래시 메모리로부터 읽어내어진 데이터의 에러를 검출하고, 에러가 검출되었을 경우에 정정을 행하고, 정정된 데이터를 상기 클럭 동기형 DRAM에 기입하는 반도체 기억 장치.
  10. SDRAM과,
    NAND형 플래시 메모리와,
    상기 SDRAM과 상기 NAND형 플래시 메모리에 결합된 컨트롤러와,
    상기 컨트롤러에 결합된 외부 단자를 갖고,
    상기 외부 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 SDRAM을 경유해서 행해지고,
    상기 컨트롤러는, 상기 SDRAM에 대한 리프레시 제어 회로를 갖는 반도체 기억 장치.
  11. SDRAM과,
    NAND형 플래시 메모리와,
    상기 SDRAM과 상기 NAND형 플래시 메모리에 결합된 컨트롤러와,
    상기 컨트롤러에 결합된 외부 단자를 갖고,
    상기 외부 단자를 통한 상기 플래시 메모리에 대한 액세스는, 상기 SDRAM을 경유해서 행해지고,
    상기 컨트롤러는, 상기 SDRAM에 대한 리프레시 카운터를 갖는 반도체 기억 장치.
  12. DRAM과,
    NAND형 플래시 메모리와,
    상기 DRAM과 상기 NAND형 플래시 메모리에 결합된 컨트롤러와,
    상기 컨트롤러에 결합된 외부 단자를 갖는 반도체 기억 장치.
  13. NAND형 플래시 메모리와,
    DDR-SDRAM과,
    상기 NAND형 플래시 메모리 및 상기 DDR-SDRAM에 결합되어, 상기 DDR-SDRAM 및 상기 NAND형 플래시 메모리에 대한 액세스를 제어하기 위한 컨트롤러와,
    상기 컨트롤러에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 NAND형 플래시 메모리에 대한 액세스는, 상기 DDR-SDRAM을 경유해서 행해지고,
    상기 컨트롤러는,
    상기 DDR-SDRAM에 클럭 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 로우 어드레스 스트로브 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 컬럼 어드레스 스트로브 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 칩 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 라이트 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 어드레스 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 대한 데이터의 입출력을 위한 단자와,
    상기 NAND형 플래시 메모리에 칩 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 라이트 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 어드레스 래치 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 커맨드 래치 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 리드 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 어드레스 래치 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 라이트 프로텍트 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 대한 어드레스 입력, 데이터 입출력에 이용되는 단자를 포함하는 것을 특징으로 하는 메모리 모듈.
  14. NAND형 플래시 메모리와,
    DDR-SDRAM과,
    상기 NAND형 플래시 메모리 및 상기 DDR-SDRAM에 결합되어, 상기 DDR-SDRAM 및 상기 NAND형 플래시 메모리에 대한 액세스를 제어하기 위한 컨트롤러와,
    상기 컨트롤러에 결합된 복수의 입출력 단자를 포함하고,
    상기 입출력 단자를 통한 상기 NAND형 플래시 메모리에 대한 액세스는, 상기 DDR-SDRAM을 경유해서 행해지고,
    상기 컨트롤러는,
    상기 DDR-SDRAM에 클럭 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 로우 어드레스 스트로브 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 컬럼 어드레스 스트로브 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 칩 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 라이트 인에이블 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 어드레스 신호를 공급하기 위한 단자와,
    상기 DDR-SDRAM에 대한 데이터의 입출력을 위한 단자와,
    상기 NAND형 플래시 메모리에 클럭 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 칩 인에이블 신호를 공급하기 위한 단자와,
    상기 NAND형 플래시 메모리에 라이트 인에이블 신호를 공급하기 위한 단자를 포함하는 것을 특징으로 하는 메모리 모듈.
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