TWI278861B - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
TWI278861B
TWI278861B TW091107320A TW91107320A TWI278861B TW I278861 B TWI278861 B TW I278861B TW 091107320 A TW091107320 A TW 091107320A TW 91107320 A TW91107320 A TW 91107320A TW I278861 B TWI278861 B TW I278861B
Authority
TW
Taiwan
Prior art keywords
dram
data
memory
address
flash
Prior art date
Application number
TW091107320A
Other languages
English (en)
Inventor
Seiji Miura
Kazushige Ayukawa
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TWI278861B publication Critical patent/TWI278861B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Description

1278861 A7 B7 五、發明説明（1 ) [發明所屬技術領域] 本發明係關於包含複數個異種記憶體之複合型記憶體半 導體裝置，又關於其組合、其控制方法、及其多晶片模組 之安裝構造。 [先前技術] 本明細書中參照到的文獻的列表如下，文獻的參照係以 文獻號瑪為準。[文獻 1] : LRS13 37 Stacked Chip 32 M Flash Memory and 4 M SRAM Data Sheet([2000年 4 月 21 曰檢索]、 網際網路 < URL:http://www.sharpsma.com/index.html > )、[ 文獻2]:特開平5-299616號公報（對應歐洲專利公開公報566 ，306號、1993年10月20日）、[文獻3]:特開平7-146820號 公報、[文獻4]:特開2001-5723號公報。 [文獻1]揭示一種複合型半導體記憶體，其快閃記憶體（32 Μ bit容量）及SRAM(4 M bit容量）以堆積晶片之形成被一體密 封於FBGA型封裝體中。快閃記憶體及SRAM對於FBGA型封 裝體之輸出入電極其位址輸入端子及資料輸出入端子共通 化。但各控制端子各自獨立。 [文獻2]之圖π揭示一種複合型半導體記憶體，其中快閃 記憶體晶片及DRAM晶片一體密封卜於引線框型封裝體中 。又，圖1所揭示者其快閃記憶體及DRAM對於封裝體之輸 出入電極之位址輸入端子、資料輸出入端子及控制端子被 共通化而輸出入。 [文獻3]之圖1顯示一種系統，其係由做為主記憶裝置之快 閃記憶體、快取記憶體、控制器及CPU所構成者。 本纸張尺度適用中國國家榡準(CNS) A4規格(21〇χ297公釐)
裝 訂
1278861 A7
1278861
約25叩到50 ，較慢，難以與訊八熥取得整合性。 快閃記憶體即使在電源切斷時亦可保持資料，但此趟為 了在行動電話電源切斷之時亦可保持資料而連接到電源。 為了長期保持資料’ SRAM的資料保持電流越小越好。但是 ’大谷量SRAM有記憶體容量越大資料保存電流越大的問題 ，且閘極漏電流增大會造成資料保持電流增加等問題。其 二因為了得到大容量SRAM，使用細微加工將廳電晶體的 =化絕緣膜薄膜化，使得隧道電流從閘極流到基板，導致 資料保持電流增加之故。如此可得知，在sram的大容量化 的同時要降低資料保持電流，越來越困難。 #因此，本發明#目的之一即為得到記憶容量纟且可高速 讀取、寫入的ROM及記憶容量大且資料保持電流少的ram。 [解決問題的手段] 本發明的代表性手段之一例下所示。即，構成一種半導 體記憶裝置，其包含非揮發性記憶體，其具有第旧取時間 ’·隨機存取記憶體RAM，其具有第2讀取時間，其讀取時間 較前述第1讀取時間至少少100倍以上；電路，其與前述^ 揮發性記憶體及前述隨機存取記憶體結合，並包含一控制 電路，用於控制對前述隨機存取記憶體及前述非揮發性記 隐體之存取，及複數個輸出入端子，與前述電路結合。 、此時，控制電路只要進行控制，事先將快閃記憶體的資 料的至少一部分從非揮發性記憶犛傳送到DRam即可。對 非揮發性记憶體的寫入係在先寫入ram後，在從半導體穿 置外收到存取要求之時，再將尺八“的寫入非揮發性記憶體 本纸張尺度適％ s g家鮮(CNS) A4規格(21QX297公爱）6---------- 1278861 A7 B7 五、發明説明（4 ) 即可。再者，控制電路亦可進行控制，以從半導體裝置外 隱藏RAM為DRAM時之再新。 [發明之實施轉樣] 以下，茲使用圖式詳細說明本發明之實施例。構成實施 例之各區塊之電路元件並不特別受限，可藉習知之CMOS( 互補型MOS電晶體）等積體電路技術在單晶矽等1個半導體 基板上形成。 〈實施例1 > 圖1所示為記憶體模組之第一實施例，其為使用本發明之 半導體積體電路裝置之一例。本記憶體模組係由3個晶片所 構成。以下茲說明各晶片。 首先，CHIPl(FLASH)為非揮發性記憶體。非揮發性記憶 體可用ROM(唯讀記憶體）、EEPROM(電子式可抹除可程式 化ROM)、快閃記憶體等。本·實施例中所用之CHIP1之非揮 發性記憶體之典型例如下所述為廣義的NAND型快閃記憶體 ，通常具有約256 Mb的記憶容量，其讀取時間（從讀取要求 開始到輸出資料為止的時間）約25 ps到50 ps，比較慢。相 對於此，CHIP3通常係使用SDRAM，其具有256 Mb左右的 記憶容量，讀取時間約35 ns。即，CHIP3的讀取時間與 CHIP1相較之下至少短100倍以上。對照於此，NOR型快閃 記憶體的讀取時間約80 ns，與DRAM具有相同次元的讀取 時間。本發明提供一解決方式，0對讀取時間之差異大之 記憶體效率地進行存取。又，DRAM依其内部構成或界面 之差異有EDO、SDRAM、DDR-SDRAM等各種種類。本記 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝— 訂
1278861 A7 _B7_._ 五、發明説明（5 ) 憶體模組可利用各種DRAM，在本實施例以時鐘同步型 DRAM之典型例之SDRAM為例說明。CHIP2(CTL_L0GIC) 中裝載對CHIP1及CHIP3進行控制之控制電路。 對本記憶體模組輸入位址（A0〜A15)、時鐘信號（CLK)及 指令信號（CKE，/CS，/RAS，/CAS，/WE，DQMU/DQML )。電 源係透過 S-VCC，S-VSS，L-VCC，L-VSS，P-VCC，F-VSS，D1-VCC，D1-VSS供給，資料的輸出入使用DQO〜DQ15。本記 憶體模組藉由所謂SDRAM界面而動作。 CHIP2供給CHIP1，CHIP3的動作上須要的信號。CHIP2 對CHIP 1供給串列時鐘（F — SC)、位址及FLASH用資料（1/00 〜1/07)、指令（F-CE，F-/OE，F-/WE，F-/RES，F-CDE，F-RDY/BUSY)。再者，CHIP2 對 CHIP3 供給時鐘（D1-CLK)、 位址（D1-A0 〜D1-A14)、指令（Dl-CKE，D1-/CS，D1-/RAS， D1-/CAS，D1-/WE，D1-DQMU/DQML)、DRAM 用資料（D1-DQ0〜D1-DQ15) 〇 於此簡單說明各指令信號。輸入到CHIP2之CLK為時鐘信 號、CKE為時鐘致能信號、/CS為晶片選擇信號、/RAS為列 位址選通信號、/CAS為行位址選通信號、/WE為寫入致能 信號、DQMU/DQML為輸出入罩幕信號。CHIP3中輸入的 D1-CLK為時鐘信號、D1-CKE為時鐘致能信號、D1-/CS為 晶片選擇信號、D1-/RAS為列位址選通信號、D1-/CAS為行 位址選通信號、D1-/WE為g入致能信號、D1-DQMU/DQML為輸出入罩幕信號。CHIP1中輸入的F-/CE為 晶片致能信號，F-/0E為輸出致能信號，F-/WE為寫入致能 8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) A7 B7 1278861 五、發明説明（6 ) 信號，F-SC為串列時鐘信號，F-/RES為重置信號，F-CDE 為指令資料致能信號，F-RDY/BUSY為待命/忙碌信號， 1/00〜1/07為輸出入信號，用於位址的輸入或資料的輸出入。 CHIP2的控制電路(CTL一LOGIC)係根據從外部輸入的位址 的値，選擇CHIP2的控制電路（CTL—LOGIC)中設置的指令暫 存器，或是CHIP3的DRAM，或是CHIP1的FLASH。藉由在 控制電路（CTLJLOGIC)中設置的控制器暫存器中設定數値 ，可區別外部的存取係對指令暫存器的存取、對DRAM的 存取、或是對FLASH的存取。所有存取均以SDRAM界面方 式進行。 DRAM分為工作區域及FLASH資料複製區域，工作區域係 做為程式執行時之工作記憶體用，FLASH資料複製區域係 做為從FLASH複製資料用之記憶體使用。 存取控制電路（CTLJLOGIC)内的指令暫存器以寫入載入 命令或儲存命令碼，可將FLASH的資料複缉（載入）到DRAM 的FLASH資料複製區域，亦可將DRAM的FLASH資料複製 區域的資料寫回（儲存）到FLASH。 在從位址信號（A0〜A15)輸入存取指令暫存器用之位址、 從指令信號（(：^^，/05，/11八5，/€人5，/^\^，0(5]^1；/0(5]^1〇輸入寫 入命令、從輸出入資料信號（D1-DQ0〜D1-DQ15)輸入載入 命令碼，之後輸入選擇FLASH之位址之範圍内之載入開始 位址、載入結束位址之後，於指食暫存器中寫入載入命令 碼及載入開始位址及載入結束位址。其後，從FLASH的載 入開始位址讀載入結束位址間的資料，傳送到DRAM的 __ k本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（7 ) FLASH資料複製區域。藉此，將FLASH的資料保持在 DRAM 〇 在指令暫存器中儲存命令碼與選擇flash之位址上寫入 儲存開始位址及儲存結束位址後，將DRAM的FLASH資料 複製區域的資料寫入FLASH的儲存開始位址到儲存結束位 址間之位址。 可藉由設定控制電路（CTL_LOGIC)中所設置之控制暫存 器之值，而決定FLASH的那一位址範圍對應於DRAM的 FLASH資料複製區域的那一位址範圍。 FLASH很少會因為重覆改寫而造成可靠度降低、寫入時 的寫入的資料與讀出時的資料不同，或是改寫時資料未寫 入的情形。 控制電路（CTL_LOGIC)從FLASH讀出資料時’ CHIP2(CTL·一LOGIC)偵測並修正讀取資料之錯誤並傳送到 DRAM 〇 在將資料寫入FLASH時，CHIP2(CTL_L0GIC)檢查是否正 確地寫入，在沒有正確地寫入時，則寫入與現在的位址不 同的位址。即進行所謂替代處理。並進行位址管理，以管 理不良位址及對不良位址以那一位址進行了替代處理。 存取DRAM的FLASH資料複製區域時，從位址信號（A〇〜 A15)輸入選擇FLASH之位址及從指令信號 ((：«^，/05，/11八5，/€八5，/^¥£，0(51^1；/5(51^1〇輸入讀取命令後， CHIP2的控制電路存取DRAM，從對應於FLASH的位址的 DRAM的FLASH資料複製區域内位址讀出資料。藉此，保 ____ -10- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1278861 A7 _ B7_._ 五、發明説明（8 ) 持於DRAM中之FLASH區域的資料的讀取時間可與DRAM相 當。 存取DRAM的工作區域時，輸入存取DRAM的工作區域時 所要的位址信號或指令信號類。控制電路（CTL_LOGIC)產 生DRAM的工作區域的位址，以進行對DRAM的存取。讀取 存取時來自DRAM的讀取資料通過DRAM用資料I/0(D1-DQO 〜Dl_DQ 15)，輸出到資料輸出入線（1/00〜1/015)。寫入存 取之時，從記憶體模組的資料輸出入線（1/00〜I/O 15)輸入 寫入資料，其後通過DRAM用資料I/〇(D1-DQO〜D1-DQ15) 輸入DRAM。 如上所說明者，本發明的記憶體模組沿用SDRAM界面方 式，在DRAM中預設一個可複製FLASH的一部分資料或全 部資料的區域，並預先將資料從FLASH傳送到DRAM，因 而可以與DRAM同等的速度讀出FLASH的資料。對FLASH 寫入時，可以先將資料寫入DRAM，再視頊要寫回FLASH ’故資料的寫入速度亦與DRAM相當。在記憶體模組的内 部，從FLASH讀取時，進行錯誤偵測，在寫入時，對於未 正確寫入的不良位址進行代替處理，故可高速處理，且可 保持可靠度。再者，由於使用大容量DRAM，除了可複製 FLASH的資料的區域外，亦可確保大容量的工作區域，而 符合行動電話的高功能化的須求。 圖 2 為 CHIP2(CTL—LOGIC)的構成-圖。CHIP2 (CTLJLOGIC) 為從外部以SDRAM界面動作並控制CHIP3(DRAM1)及 CHIPl(FLASH)之控制電路。以下茲說明各電路區塊的動作 -11 · t紙張尺度適用中0國家標準(CNS) A4規格(210X 297公釐)
V
訂
A7 B7 1278861 五、發明説明（9 ) 初始化電路INT在對DRAM開始供給電源時進行記憶體管 理單元MMU巧的控制器暫存器的初始化及DRAM的初始化 。記憶體管理單元MMU根據内建的控制器暫存器中所設定 的值變換自外部輸入的位址，選擇指令暫存器RE或DRAM 的工作區域及FLASH資料複製區域、FLASH，進行存取。 控制暫存器之值係藉由電供給時被初始化電路INIT初始設 定，其後，當指令暫存器REG輸入記憶體管理MMU變更命 令時被變更。資料更新位址管理電路CPB保持資料寫入 DRAM的FLASH資料複製區域時之位址資訊。在指令暫存 器REG中寫入並保持載入命令、儲存命令、記憶體管理單 元MMU變更命令等命令碼或載入開始位址、載入結束位址 、儲存開始位址、儲存結束位址等位址。 資料緩衝器R/WBUFFER暫·時保持DRAM的讀取資料、寫 入資料或FLASH的讀取資料、寫入資料。時鐘緩衝器 CLKBUF將時鐘信號供給到DRAM及快閃控制電路FCON 〇 指令產生器COM_GEN產生DRAM存取的必要指令。存取控 制器AJ30NT產生用於進行CHIP2的全體控制及DRAM存取 的位址。電力模組（PM)進行對DRAM的電源供給及電源的 控制。快閃控制信號產生電路FGEN則進行FLASH資料的讀 取、寫入的控制。錯誤修正電路ECC檢查自FLASH讀取的 資料是否有錯誤，如果有錯誤則类行修正。代替處理電路 REP檢查對FLASH的寫入是否正確進行，如果未正確進行 則對在FLASH中預先準備的代替用新位址進行寫入。 -12- 本纸張尺度適用中國國家標準(CNS) A4規格(21QX 297公釐)
訂
1278861 A7 B7 五、發明説明（10 ) 其次說明本記憶體模組之動作。初始化電路INT在開始對 DRAM供給電源時進行記憶體管理單元MMU内的控制器暫 存器的初始化及DRAM的初始化。指令暫存器REG被選擇且 載入命令被寫入指令暫存器REG後，開始從FLASH將資料 傳送到DRAM。一開始時快閃控制信號產生電路FGEN對 FLASH進行讀取動作。從FLASH讀出的資料若無錯誤，則 直接將資料傳送到資料緩衝器R/WBUFFER，若有錯誤，則 用錯誤修正電路ECC修正，再傳送到資料緩衝器R/W BUFFER 〇其次，將來自指令產生電路COM—GEN之寫入命 令、來自存取控制器A_CONT之位址信號、藉資料緩衝器 R/W BUFFER從FLASH讀取的資料輸入到DRAM，進行對 DRAM的FLASH資料複製區域的寫入。 資料更新管理電路CPB在資料被寫入DRAM的FLASH資料 複製區域時，保持寫入位址-的資訊。指令暫存器REG被選 擇而儲存命令被寫入指令暫存器後，開始將資料從DRAM 的FLASH資料複製區域内資料傳送到FLASH。 開始時，將來自指令產生電路COM_GEN之讀取命令及來 自存取控制器A_CONT之位址信號送到DRAM並讀出資料。 從DRAM讀出的資料透過資料緩衝器R/W BUFFER傳送到快 閃控制器FCON，快閃控制信號產生電路FGEN對FLASH進 行寫入。位址代替處理電路REP檢查寫入是否成功，若成功 則結束處理。寫入失敗時則對FI^ASH中預先準備好的代替 用新位址進行寫入。進行替代處理時，管理不良位址並保 持對不良位址以那一位址進行了替代處理的位址資訊。資 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐) -13-
裝 訂
1278861 A7 B7 五、發明説明（11 ) 料更新管理電路CPB所保持的DRAM的位址資訊之中，清除 掉對FLASH的寫入結束時的位址資訊。如此、資料更新管 理電路CPB·可隨時管理最新的資料被更新的位址。 選擇DRAM的工作區域及FLASH資料複製區域，若為讀取 命令，則從指令產生電路COM_GEN將讀取命令信號及從存 取控制器A_CONT將位址信號傳送到DRAM，而讀出資料。 選擇DRAM的工作區域及FLASH資料複製區域，若為寫入 命令，則從指令產生電路COM_GEN將寫入命令信號、從位 址產生電路A_CONT將位址信號、及從資料緩衝器R/W BUFFER將資料傳送DRAM，而寫入資料。 以信號PS輸入DRAM的斷電命令後，將對應於資料更新 管理電路CPB所保持的位址 的DRAM資料傳送到FLASH。 開始時，從指令產生電路COM_GEN將讀取命令並從存取 控制器A_CONT將位址信號傳送到DRAM，而讀出資料。從 DRAM讀出的資料貝透過資料緩衝器R/W BUFFER傳送到快 閃控制器FCON，藉由快閃控制信號產生電路FGEN寫入 FLASH。 資料更新管理電路CPB所保持的DRAM的位址資訊中，將 對FLASH的寫入結束時的位址資訊清除，並將對應於所保 持的位址的資料全部寫入FLASH，則資料更新管理電路 CPB之位址資訊全部被清除。所有的資料從DRAM傳送到 FLASH後，切斷DRAM的電源。藉由切斷電源，可節約電 力。 先暫時停止供給DRAM的電源之後，為了再度使DRAM動 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
1278861 A7 _ _B7__._ 五發明説明（12 .) 作，以PS信號輸入電源投入命令。.藉由電源投入命令，重 新對DRAM供給電源，初始化電路INT將初始化順序指示給 存取控制器（A 一 CONT)，而執行初始化。 圖3、4所示為記憶體管理單元MMU所變換之記憶體映像 的一例。此等記憶體映像均可根據MMU内部的控制暫存器 中所設定的値而選擇之。雖不特別受限，在本實施例中係 以非揮發性記憶體的記憶區域為256 + 8 Mb、DRAM的記憶 區域為256 Mb、指令暫存器有8 kb之記憶體模組為例說明 代表性記憶體映像。
圖3所示為一記憶體映像，其以透過位址信號A0〜A15輸 入的列位址（A0〜A15)及行位址（A0〜A9)為基礎，記憶體管 理單元MMU於指令暫存器REG(8 kb)、DRAM的工作區域 (128 Mbit)、DRAM 的 FLASH複製區域（128 Mbit)、FLASH (256 Mbit+8 Mb)中變換位址。雖無特定限制，記憶體映像 的位址空間的下部起映射指令暫存器REG、DRAM、FLASH ο 在CHIP2(CTL_LOGIC)内部存在的指令暫存器REG中，從 外部寫入載入命令、儲存命令、MMU暫存器變更命令、斷 電命令等命令碼、載入命令或儲存命令時的開始位址或結 束位址。 DRAM分為工作區域（128 Mbit)及FLASH複製區域（128 Mbit)。工作區域做為程式執行時的工作記憶體使用， FLASH複製區域用於複製並保持FLASH區域的資料的一部 分。為了將FLASH區域的資料的一部分複製到FLASH複製 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1278861 A7 B7 五、發明説明（13 ) 區域，記憶體管理單元MMU根據内部暫存器的設定値決定 FLASH的那一個位址的資料對應於FLASH複製區域内的那 一個位址。在圖3中，FLASH區域内的A1區域（64 Mbit)及 C1區域（64Mbit)的資料各為可複製到DRAM的FLASH複製區 域内的A1區域（64 Mbit)及1區域（64 Mbit)的位址對應之一例 。藉由變更記憶體管理單元MMU的内部控制器暫存器的値 ，可將FLASH區域内的B1區域（64 Mbit)及D1區域（56 Mbit) 的資料各變更為可複製到DRAM的FLASH複製區域的位址 對應$ MMU内部暫存器的値可藉由從外部將MMU暫存器變 更命令碼及暫存器値寫入指令暫存器中而變更。 FLASH(256 M + 8 Mbit)並不特別受限，分為主資料區域 MD-Area(Al，A2，Bl，B2，Cl，C2，Dl，D2 : 255.75 Mbit)及代替 區域Rep-Area(El、E2 : 8.25 Mbit)。 主資料區域MD-Area再分為資料區域（A1，B1，C1，D1)&Z 餘區域（八232,02,〇2)。資料區域存放程式及資料，冗餘區 域收維偵測錯誤並修正之時所須要的ECC極性（parity)資料 等。FLASH的資料區域内的資料被傳送到DRAM的FLASH 複製區域，或是DRAM的FLASH複製區域的資料被傳送到 FLASH的資料區域。 FLASH很少會因為重覆更新而降低可靠度，在寫入時寫 入之資料與讀取時之資料不同或是在更新時資料未寫入。 代替區域設置之目的為將不良區域（Fail Area B、Fail Area C)的資料取置換成新的區域。代替區域的大小並不特別受 限，只要能確保FLASH所保證的可靠性而決定即可。 -16· 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1278861 A7 B7 五、發明説明（14 茲說明從FLASH到DRAM的資料傳送。 為了將FLASH的A1區域的資料傳送到DRAM的FLASH複 製區域A1區域，在指令暫存器中寫入載入命令及FLASH區 域内A1區域的傳送開始位址SAD及傳送結束位址EAD。如 此，控制電路（CTL—LOGIC)讀取FLASH的A1區域内的傳送 開始位址FSAD及傳送結束位址FEAD所示之位址範圍的資 料，並傳送到經記憶體管理單元MMU產生對應關係的 DRAM的FLASH複製區域A1區域内的位址DSAD及DEAD的 位址範圍。 從FLASH讀出資料時，讀出FLASH的資料區域A1中的資 料及冗餘區域A2中的ECC極性資料，藉由錯誤修正電路 ECC，若有錯誤則修正之。只將修正後的資料傳送給DRAM。 茲說明從DRAM到FLASH的資料傳送。 為了將DRAM的FLASH複製區域A1的資料傳送到FLASH 的A1區域，在指令暫存器中寫入儲存命令及FLASH的A1區 域的傳送開始位址SAD及傳送結束位址EAD。如此，控制 電路（CTL_LOGIC)讀取經記憶體管理單元MMU產生對應關 係的DRAM的FLASH複製區域A1區域内的位址DSAD及 DEAD的位址範圍的資料，並寫入FLASH的A1區域内的傳 送開始位址FSAD及傳送結束位址FEAD的位址範圍資料。 將資料寫入FLASH時，錯誤修正電路ECC產生ECC極性資 料。藉由快閃控制電路FGEN， 從DRAM讀出的資料被寫 入FLASH的資料區域A1，所產生的ECC極性資料被寫入冗 餘區域A2。 •17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) w
裝― 訂
1278861 A7 _ B7_._ 五、發明説明（15 ) 位址代替處理電路REP檢查寫入是否成功，若成功則結束 處理。寫入失敗時則選擇FLASH的代替區域内的位址，將 DRAM讀出的資料寫入代替區域内的代替資料E1，將所產 生的ECC極性資料寫入代替冗餘區域E2 ^ 其次說明DRAM的FLASH複製區域A1的資料的讀取。 從外部輸入FLASH的A1區域内位址FADO及讀取命令後， MMU進行位址變換成對應於位址FADO之DRAM的FLASH複 製區域A1的位址DADO。藉此，DRAM被選擇，可讀出複製 在DRAM中的FLASH的資料。即，可以與DRAM相同的速度 讀出FLASH的資料。 其次說明DRAM的工作區域的資料的讀取。 從外部輸入工作區域内位址WAD0及讀取命令後，MMU 將位址WAD0輸出到位址產生電路A_COUNT。藉此，可讀 出DRAM的工作區域内位址WAD0的資料。 其次說明對DRAM的FLASH複製區域A1的資料寫入。 從外部輸入FLASH的A區域内位址FADO及寫入命令、寫 入資料後，MMU位址變換成對應於位址FADO之DRAM的 FLASH複製區域内的位址DADO。藉此，DRAM被選擇，在 FLASH複製區域A1中寫入資料。藉由寫入與FLASH的資料 區域A1對應的DRAM的FLASH複製區域A1，可以與SRAM 相同速度寫入FLASH的資料。 其次說明DRAM的工作區域的資料的讀取。 從外部輸入工作區域内位址WAD0及讀取命令後，MMU 將位址WAD0輸出到存取控制器a_COUNT。藉此，可讀出 -18- 本纸張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 1278861 A7 B7 五、發明説明（16 ) DRAM的工作區域内位址WADO的資料。 其次說明DRAM的工作區域的資料的寫入。 從外部输入工作區域内位址WADO及寫入命令、輸入資料 後，存取控制器ACCOUNT將位址WADO輸出到DRAM。藉 此，可寫入DRAM的工作區域内位址WADO的資料。 圖4所示記憶體映像與圖3相較下，其所確保的DRAM的 FLASH複製區域為較大的192 Mbit的區域。 根據透過位址信號A0〜A15而輸入的列位址（A0〜A15)及 行位址（A0〜A9)，記憶體管理單元MMU在REGISTER區域 、DRAM内工作區域（64 Mbit)、DRAM内FLASH複製區域 (192 Mbit)、FLASH區域（256 Mbit)中進行位址變換。 記憶體映像藉由變更MMU内部的控制器暫存器的値，可 由使用者配合系統而自由選擇。MMU内部控制器暫存器的 値可藉由從外部將MMU暫存·器變更命令碼及想變更的暫存 器値寫入指令暫存器而變更。 圖5所示為電源投入時控制電路（CTL_LOGIC)所進行的初 始化動作。在T1的期間中投人電源後，在T2的重置期間内 進行控制電路（CTL__LOGIC)的初始化。記憶體管理單元 MMU内部的控制器暫存器的値在T2的期間被初始設定。在 T3的期間，初始化電路INT同時進行DRAM的初始化動作及 FLASH的初始化動作。初始化動作結束後，記憶體模組成 為閒置（idle)狀態，可從接受來自外部的存取。 圖6所示為從FLASH到DRAM的資料傳送的流程圖。記憶 體模組在閒置狀態下等待來自外部的命令（STEP 1)時，若輸 19- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
A7 B7 1278861 五、發明説明（17 ) 入載入命令及選擇FLASH的位址（STEP2)，則從FLASH讀出 對應於輸入位址之資料及ECC極性資料（STEP3)。檢查所讀 取的資料中有無錯誤（STEP4)，若有錯誤則修正錯誤 (STEP5)，寫入緩衝器中（STEP6)。若無錯誤則直接寫入緩 衝器 R/W— BUFFER(STEP6)。將寫入緩衝器 R/W_ BUFFER 中之資料寫入DRAM時，檢查是否對DRAM有產生再新要求 (STEP7)，若有再新要求，則進行再新動作（STEP8)，其後 將資料寫入DRAM(STEP9)。若無再新要求，則立即將資料 寫入 DRAM(STEP9)。 圖7所示為從DRAM到FLASH的資料傳送的流程圖。記憶 體模組在閒置狀態下等待來自外部的命令（STEP 1)時，若輸 入儲存命令及選擇FLASH的位址（STEP2)，則開始從DRAM 讀取資料。此時，檢查對DRAM是否有產生再新要求 (STEP3)，若有再新要求’則進行再新動作（STEP4)，其後 從DRAM讀出資料（STEP5)。若無再新要求，則立即從 DRAM讀出資料（STEP5)。讀出的資料被傳送到緩衝器R/W _ BUFFER(STEP6)，寫入 FLASH(STEP7)。在寫入 FLASH(STEP7)時，將自DRAM讀出的資料及錯誤修正電路 ECC所產生的ECC極性資料寫入FLASH。檢查FLASH的寫 入是否成功（STEP8)，若成功則結束處理（STEP 10)。寫入失 敗時，則選擇代替用的其他位址（STEP9)，再度寫入 ?1^511(5丁£?7)，進行寫入成功檢查（5丁£?11)，若成功則結 束處理（STEP10)。 圖8(A)所示為從記憶體模組内的DRAM讀出資料時的來自 -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A7 B7 1278861 五、發明説明（18 ) 外部的命令流程。圖8(B)所示為將資料寫入記憶體模組内 DRAM時的來自外部的命令流程。命令從外部以SDRAM界 面輸入到記憶體模組。 說明圖8(A)。記憶體模組在閒置狀態下等待外部來的命 令（STEP 1)。輸入外部來的ACTIVE命令及列位址（STEP2)後 ，輸入READ命令及行位址（STEP3)，則讀出被列位址及行 位址所選擇的DRAM的記憶胞中所保持的資料，透過輸出 入資料信號（DQO - DQ15)輸出到記憶體模組外。若輸入 PRICHARGE命令（STEP4)則記憶體模組進入閒置狀態。 說明圖8(B) ^記憶體模組在閒置狀態下等待外部來的命令 (STEP 1)。輸入外部來的ACTIVE命令及歹丨J位址（STEP2)後， 輸入WRITE命令及行位址（STEP3)，則對被列位址及行位址 所選擇的DRAM的記憶胞寫入自輸出入資料信號（DQO — DQ15)輸入的資料。若輸入PRICHARGE命令（STEP4)則記憶 體模組進入閒置狀態。 圖9所示為資料更新管理電路CPB進行位址保持及位址清 除的流程。藉由外部來的寫入命令，資料被寫入DRAM的 FLASH資料複製區域（STEP 1)，再將與寫入位址對應的旗標 信號寫入資料更新管理電路CPB内的旗標暫存器（STEP2” 從外部輸入儲存命令及位址後，開始從DRAM的FLASH資 料複製區域對FLASH傳送資料（STEP3)。檢查傳送是否結束 (STEP4)，若已結束則清除旗標暫存器内的傳送結束的位址 的旗標。 圖10所示為將DRAM的斷電命令輸入記憶體模組時之記憶 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1278861 A7 _B7___ 五、發明説明（19 ) 體模組的動作流程。 斷電命令輸入到指令暫存器後，寫入DRAM内FLASH複製 區域中的資料中未寫回FLASH的資料全部傳送到FLASH。 輸入斷電命令（STEP 1)後，為了檢索寫入DRAM内FLASH 複製區域之資料中未寫回flash的資料的位址，首先將檢 索位址設定於檢索開始位址（STEP2)。若發現在檢索位址之 資料更新管理電路CPB内的旗標暫存器中寫入旗標（STEP3) ，則對應檢索位址的DRAM的資料傳送FLASH。傳送結束 後清除該旗標（STEP5)。判斷現在的檢索位址是否為檢索最 終位址（STEP6)，若非檢索最終位址，則對現在的檢索位址 加1，以所得到的位址做為下一檢索位址（STEP7)，其後， 重覆STEP3、STEP4、STEP5、STEP6 〇若現在的檢索位址 是檢索最終位址，則結束處理，切斷DRAM的電源（STEP8)。 圖11所示為對指令暫存·器輸入載入命令時，資料從 FLASH傳送到DRAM時的模組所進行的SDRAM的動作。 從記憶體模組的外部以SDRAM界面輸入主動命令A及列 位址R，其後從寫入命令W、行位址C、及輸出入信號IOO〜 1015輸入載入命令碼Ld。接著從輸出入信號IOO〜1015輸入 FLASH區域内的資料中想複製到DRAM的資料的開始位址 Sa及結束位址Ea。藉由列位址R及行位址C選擇指令暫存器 ，將載入命令碼Ld及開始位址Sa及結束位址Ea寫入指令暫 存器。 控制電路將對應於開始位址Sa及結束位址Ea的範圍的資 料從FLASH保持在讀取緩衝器，其後開始對SDRAM1做寫 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
線 A7 B7 1278861 五、發明説明（2Q ) 入動作。 寫入DRAM1用的位址係藉由記憶體管理單元MMU將資料 的開始位址Sa變換成FLASH複製區域的DRAM的列位址R0 及行位址C0，同様地將結束位址Ea變換成列位址R0及行位 址C F。 對DRAM1的寫入係從Dl-COM輸入主動命令A，從D1-A0 〜D1-A15輸入列位址R0，其後從D1-COM輸入寫入命令W ，從D1-A0〜D1-A15輸入行位址C0，從輸出入信號D1-IOO 〜D1 -1015輸入資料而寫入。寫入動作持續到行位址的最終 位址CF，藉由預充電（pre-charge)命令P而結束寫入。開始 對DRAM寫入資料起到結束為止的期間内，輸出WAIT信號 為High，通知正在傳送資料給DRAM。 圖12所示為對指令暫存器輸入儲存命令時從SDRAM將資 料傳送到FLASH時的記憶體模钮中所進行的SDRAM的動作。 從記憶體模組的從外部以SDRAM界面輸入主動命令A及 列位址R，其後從寫入命令W及行位址C及輸出入信號IOO〜 1015輸入儲存命令碼St。接著從輸出入信號IOO〜1015輸入 FLASH區域内的資料中想從DRAM複製回到FLASH的資料 的開始位址Sa及結束位址Ea。藉由列位址R及行位址C選擇 指令暫存器，將儲存命令碼St及開始位址Sa及結束位址Ea 寫入指令暫存器β 控制電路自SDRAM讀取對應於開始位址Sa及結束位址Ea 的範圍的資料，並寫入FLASH。 自SDRAM1讀出用的位址係藉由記憶體管理單元MMU將 _____-23- 本紙張尺度適用中國國家操準(CNS) A4規格(210X 297公釐）
裝― 訂
1278861 A7 B7 五、發明説明（21 ) 資料的開始位址Sa變換成FLASH複製區域的SDRAM的列位 址R0及行位址C0，同様將結束位址Ea變換成列位址R0及行 位址CF 〇 自SDRAM1讀取時，從D1-C0M輸入主動命令A，從D1-A0〜D1-A15輸入列位址R0，其後從D1-C0M輸入讀取命令 R並從D1-A0〜D1-A15輸入行位址C0而讀出。讀取動作持續 到行位址的最終位址CF為止，以預先充電（pre-charge)命令 P結束讀取。從SDRAM讀取資料開始到結束為止的期間内 ，輸出WAIT信號為High，通知正在從SDRAM傳送資料。 圖13(a)所示為對SDRAM的工作區域存取時的SDRAM的 動作，圖13(b)所示為對SDRAM的FLASH複製區域存取時的 SDRAM的動作。 說明圖13(a)的讀取動作。 從記憶體模組的外部以SI>RAM界面輸入主動命令A及列 位址R0，其後輸入讀取命令R及行位址C0。制御電路對 SDRAM 1輸入主動命令a及列位址R0，其後輸入讀取命令R 及行位址C0之後，從輸出入信號D1-IOO〜D1-I015輸出資 料，透過輸出入信號IOO〜1015輸出到外部。 說明圖13(a)的寫入動作。 從記憶體模組的外部以SDRAM界面、輸入主動命令A及 列位址R0，其後、從寫入命令W及行位址C0及輸出入信號 100〜1〇15輸入資料In。控制電路對SDRAM1輸入主動命令 A及行位址R0，其後從寫入命令W及行位址C0及輸出入信 號D1-100〜D1-I015輸入資料，將資料寫入SDRAM。 _ -24- 本纸張尺度適用巾S Η家棣準(CNS) ^規格(⑽x297公爱） 1278861 A7 B7 五、發明説明（22 ) 說明圖13(b)的讀取動作。 從記憶體模組的外部以SDRAM界面輸入主動命令A及列 位址RD，其後輸入讀取命令R及行位址CD。藉由記憶體管 理單元MMU，FLASH區域的列位址RD變換成FLASH複製區 域的列位址RT，同様地FLASH區域的行位址CD變換成 FLASH複製區域的行位址CT。對SDRAM1輸入主動命令A 及列位址RT，其後輸入讀取命令R及行位址CT，從輸出入 信號D1-IOO〜D1-I015輸入資料，透過輸出入信號IOO〜 1015輸出到外部。 說明圖13(b)的寫入動作》 從記憶體模組的外部以SDRAM界面輸入主動命令A及列 位址RF，其後從寫入命令W及行位址CF及輸出入信號100〜 1015輸入資料In。藉由記憶體管理單元MMU，FLASH區域 的列位址RF變換成FLASH複·製區域的列位址RU，同樣地 FLASH區域的行位址CF變換成FLASH複製區域的行位址CU 。輸入主動命令A及列位址RU，其後輸入寫入 命令W及行位址CT，從輸出入信號D1-IOO〜D1-I015輸入資 料，寫入SDRAM。 圖14所示為藉由從外部將儲存命令寫入指令暫存器而從 DRAM讀取資料時，從外部輸入讀取命令時的SDRAM的動 作。 藉由儲存命令，WAIT信號變成High，對FLASH傳送用的 資料Os從DRAM讀出時，若從外部輸入主動命令A及列位址 R0，則控制電路對DRAM1發出預先充電（pre-charge)命令Ps -25- 本紙張尺度適用中國國家榡準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（23 ) ，暫時停止從DRAM讀取對FLASH傳送用的資料Os。其後 ，對DRAM1發出主動命令A及列位址R0。其次，若從外部 輸入讀取命令R及行位址C0，則對DRAM 1發出讀取命令R及 列命令(：0，讀出資料〇，從1〇〇〜1〇15輸出。若從外部輸入 預先充電命令P及庫位址B0，則對DRAM1發出預先充電命 令P及庫位址B0,結束資料的讀取。其後，控制電路重新開 始讀取從DRAM對FLASH傳送用的資料Os，故對DRAM1發 出主動命令AS及列位址R4、讀取命令Rs及列指令C4、讀取 命令RS及列指令C8。 圖15為本實施例中之CHIPl(FLASH)之構成例。其由控制 器信號缓衝器C-BUF、指令控制器CTL、多工器MUX、資 料輸入緩衝器DI-BUF、輸入資料控制器DC、扇區位址緩衝 器SA-BUF、X解碼器X-DEC、記憶體陣列MA(FLASH)、Y 位址計數器Y-CT、Y解碼器Y-DEC、Y閘極&感測放大電路 YGATE/SENSE-AMP、資料暫存器DATA-REG、資料輸出 緩衝器DO-BUF所構成。CHIP 1的動作與習知常用的AND型 FLASH記憶體相同。又，AND型FLASH記憶體意指大容量 快閃記憶體，有時會被分類為廣義的NAND型快閃記憶體， 本案中提到NAND型快閃記憶體時亦包含AND型FLASH記憶 體。藉由該CHIPl(FLASH)可構成本實施例的記憶體模組。 圖16所示為從可構成CHIP 1的AND型FLASH記憶體讀取資 料的動作。晶片致能信號F-/CE為LOW，指令資料致能信號 F-CDE為LOW，寫入致能信號F-/WE起動時，從輸出入信號 1/00〜1/07輸入讀取命令的命令碼RC0de。第二及第三個寫 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 1278861 A7 B7 五、發明説明（24 ) 入致能信號F-/WE起動時從輸出入信號1/00〜1/07輸入扇區 位址。 將對應於所輸入的扇區位址的16 kbit的資料從記憶體陣 列MA傳送到資料暫存器DATA-REG。資料從記憶體陣列 MA傳送到資料暫存器DATA-REG的期間内，FLASH成為忙 碌狀態，F-RDY/BUSY使待命（ready)/忙碌（busy)信號成為 Low。資料傳送結束後，與串列時鐘信號F-SC的起動同步 ，以8位元為單位依序讀出資料暫存器DATA — REG内的資 料，從輸出入信號1/00〜1/07輸出。 圖17為以另一種NAND型快閃記憶體構成本記憶體模組的 CHIPl(FLASH)的例子。 輸入CHIP1的F-/CE為晶片致能信號，F-CLE為指令閂鎖 致能信號，F-ALE為位址閃鎖致能信號，F-/WE為寫入致能 信號，F-/RE為讀取致能信號，F-/WP為寫入保護信號，F-R/B為待命/忙碌信號，1/00〜1/07為輸出入信號，使用於位 址的輸入或資料的輸出入《亦可用此種NAND型快閃記憶體 構成本記憶體模組。 圖18所示為本記憶體模組所用之NAND型記憶體之區塊圖 。由動作邏輯控制器L-CONT、控制電路CTL、輸出入控制 器電路I/0-C0NT、狀態暫存器STREG、位址暫存器ADREG 、指令暫存器COMREG、待命忙碌電路R-B、高電壓產生 電路VL-GEN、列位址緩衝器ROW-BUF、列位址解碼器 ROW-DEC、列緩衝器COL — BUF、列解碼器COL-DEC、資 料暫存器DATA — REG、感測放大器SENSE-AMP、記憶體 -27- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
訂
線 A7 B7 1278861 五、發明説明（25 ) 陣列MA所構成。 CHIP 1的動作跟先前一般使用的NAND型FLASH記憶體相 同。可用本CHIP l(FLASH)構成本實施例的記憶體模組。 圖19所示為從構成CHIP 1的NAND型FLASH記憶體讀取資 料的動作。 晶片致能信號F-/CE為LOW，指令閂鎖致能信號F-CLE為 High，寫入致能信號F-/WE起動時，從輸出入信號1/00〜 1/07輸入讀取命令的命令碼Rcode。其後位址閂鎖致能F-ALE成為High，第2個及第3個及第4個寫入致能信號F-/WE 起動時從輸出入信號1/00〜1/07輸入頁面位址。 所輸入之與頁面4 kbit(4224 bit)位址對應的4 kbit (4224 bit)的資料從記憶體陣列ΜΑ傳送到資料暫存器DATA-REG 。資料從記憶體陣列ΜΑ傳送到資料暫存器DATA-REG的期 間内，FLASH成為忙碌，F-R-/B使待命/忙碌信號成為Low。 資料傳送結束後，與讀取致能信號F-/RE下降同步，將資料 暫存器DATA — REG内的資料以8位元為單位依序讚出，從 輸出入信號1/00〜1/07輸出。 圖20為本實施例之DRAM之構成例。由X位址緩衝器X-ADB，再新計數器REF. COUNTER，X解碼器X-DEC，記憶 體陣列MA，Y位址缓衝Y-ADB，Y位址計數器Y-AD COUNTER，Y解碼器Y-DEC，感測放大電路& Y閘極（列開關 )SENS AMP.& I/O BUS，輸入資料緩衝電路INPUT BUFFER,輸出資料緩衝電路OUTPUT BUFFER，控制電路& 時序產生電路CONTROL LOGIC &及TG所構成。 -28- 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（26 ) DRAM為過去使用的泛用SDRAM。即包含4個可獨立動作的 記憶體庫，其對應的位址輸入端子及資料輸出入端子被共 通化，在每一分時時段使用於各庫。本011人％可構成本實 施例的記憶體模組。 如上所說明者，本發明的記憶體模組中，沿用SDRAM界 面方式，在DRAM内確保可複製FLASH的一部分資料或全 部資料的區域，預先從FLASH將資料傳送到DRAM，可以 與DRAM相當的速度讀出FLASH的資料。對FLASH寫入資 料時，先將資料寫入DRAM，再視須要寫回FLASH，故資 料的寫入速度亦與DRAM相當。 在記憶體模組的内部，從FLASH讀取時，進行錯誤偵測 及修正，寫入時，對於未正寫入的不良位址進行代替處理 ，故可高速處理，且可保持可靠度。 由於使用大容量DRAM，故在可複製FLASH的資料的區域 之外，亦可確保大容量的工作區域，可符合行動電話的高 功能化的需求。 DRAM中所確保的工作區域及FLASH資料複製區域的大小 或管理單位可從外部程式化，使用者可配合系統而自由選 擇。 <實施例2 > 圖2 1所示為本發明的記憶體模組的另一實施例。本記憶 體模組係由3個晶片所構成。以下說明各晶片。首先， CHIP l(FLASH)為非揮發性記憶體。非揮發性記憶體可用 ROM(唯讀記憶體）、EEPROM(電子式可抹除及程式化ROM) -29· 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝_ 訂
線 1278861 A7 ___B7_._ 五、發明説明（27 ) 、快閃記憶體·等。本實施例中以快閃記憶體為例說明。 CHIP2(SRAM + CTL·一LOGIC)中積體靜態隨機存取記憶體 (SRAM)及控制電路（CTL_LOGIC)。控制電路對CHIP2中所 積體的SRAM的CHIP3進行控制。CHIP3(DRAM1)為動態隨 機存取記憶體（DRAM)。DRAM因内部構成或界面之差異有 EDO、SDRAM、DDR等各種種類。本記憶體模組可用任一 種DRAM，本實施例中以SDRAM為例說明。 對本記憶體模組從外部輸入位址（A0〜A24)及指令信號（8-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB，LS - EN，F-EN) 。電源透過 S-VCC，S-VSS，LF-VCC，LF-VSS，LD-VCC，LD-VSS供給，資料的輪出入係利用S-I/O0〜S-I/015。本記憶 體模組以所謂SRAM界面方式動作。 CHIP2供給CHIP1，CHIP3的動作上必要的信號。CHIP2 對CHIP 1供給串列時鐘（f — SC)、位址及FLASH用資料（1/00 〜1/07)、指令（F-CE，F-/OE，F-/WE，F-/RES，F-CDE，F-RDY/BUSY)、電源(F-VCC，F-VSS)。再者，CHIP2 對 CHIP3 供給時鐘（D1-CLK)、位址（D1-A0〜D1-A14)、指令（D1-CKE， D1-/CS，D1-/RAS，D1-/CAS，D1-/WE，D1-DQMU/DQML)、 DRAM 用資料（di-dq〇 〜D1-DQ15)、電源（Dl-VCC，D1-VSS， Dl-VCCQ，D1-VSSQ)。 於此簡單說明各指令信號。輸入CHIP2的S-/CE1，S-CE2 為晶片致能信號、S-/0E為輸出致能信號、S-/WE為寫入 致能信號、S-/LB為低位元組選擇信號、S-/UB 高位元組 選擇信號。 •30- 本纸張尺度適用中國國家樣準(CNS) A4規格(210X297公釐)
裝 訂
線 1278861 A7 B7 五、發明説明（28 ) 輸入CHIP1的F-/CE為晶片致能信號，F-/OE為輸出致能信 號，F-/WE為寫入致能信號，F-SC為串列時鐘信號，F-/RES 為重置信號，F-CDE為指令資料致能信號，F-RDY/BUSY為 待命/忙碌信號，1/〇〇〜1/07為輸出入信號，用於位址的輸 入或資料的輸出入。 CHIP2的控制電路（CTL_L0GIC)根據位址的値選擇控制電 路内（CTL—LOGIC)設置的指令暫存器REG、CHIP2内的 SRAM、CHiP3 的 DRAM、CHIP1 的 FLASH的任一者。 藉由對控制電路（CTL_L0GIC)内的控制器暫存器設定預 設値，可區分各區域。對任一者的存取均以所謂SRAM界面 方式進行。 DRAM分為工作區域及FLASH資料複製區域，工作區域係 做為程式執行時的工作記憶體使用，FLASH資料複製區域 係做為用於複製來自FLASH的資料的記憶體使用。 存取SRAM時，將選擇SRAM的位址信號或指令信號類輸 入控制電路（CTL—L0GIC)後，對CHIP2内部的SRAM進行存 取。讀取存取之時從SRAM讀取資料，輸出到記憶體模組的 資料輸出入線（1/00〜1/015)。寫入存取之時從記憶體模組 的資料輸出入線（1/00〜1/015)輸入寫入資料，並寫入SRAM 中。 藉由存取控制電路（CTL_L0GIC)内的指令暫存器REG而 寫入載入命令或儲存命令碼，可將FLASH的資料複製（載入） 到DRAM内的FLASH資料複製區域或將DRAM内的FLASH資 料複製區域的資料寫回（儲存）到FLASH。 -31 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 裝 訂
1278861 A7 B7 五、發明説明（29 ) 從位址信號（A0〜A24)輸入指令暫存器REG存取用的位址 ，從指令信號（S-/CE1，S-CE2，S-/0E，S-/WE，S-LB，S-/UB)輸 入寫入命令，從輸出入資料信號（1/〇〇〜I/O 15)輸入載入命 令碼，之後從FLASH區域内的位址輸入載入開始位址、載 入結束位址後，在指令暫存器中寫入載入命令碼及載入開 始位址及載入結束位址。如此，讀出從FLASH的載入開始 位址到載入結束位址之間的資料傳送到DRAM内的FLASH 資料複製區域。藉此、FLASH的資料被保持於DRAM。 在指令暫存器中寫入儲存命令碼並在選擇FLASH的位址 上寫入儲存開始位址及儲存結束位址後，DRAM内的 FLASH資料複製區域的資料被寫回從FLASH的儲存開始位 址起到儲存結束位址之間的位址。 FLASH的哪個位址範圍對應DRAM的FLASH資料複製區 域的哪個位址範圍可藉由在控制電路（CTI^LOGIC)中的控 制器暫存器設定值而決定。 FLASH很少會因為重覆更新而降低可靠度，在寫入時寫 入之資料與讀取時之資料不同或是在更新時資料未寫入。 從FLASH讀出資料時，CHIP2(CTL_L0GIC)偵側並修正讀 取資料的錯誤再傳送到DRAM。 對FLASH寫入資料時，CHIP2(CTL_L0GIC)檢查是否已正 確寫入，未正確寫入時，以與現在的位址不同的位址進行 寫入。進行所謂替代處理。亦進行位址管理，以管理不良 位址及以哪個位址進行了替代處理。 存取DRAM的FLASH資料複製區域時，從位址信號（A0〜 -32- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
線 1278861 A7 B7 五、發明説明（3Q ) A24)輸入FLASH區域的位址及、指令信號（S-/CE1，S-CE2, S-/OE，S-/WE，S-/LB，S-/UB)。指令信號為讀取命令之時， CHIP2的控制電路存取DRA，從對應於FLASH區域内的位址 的DRAM的FLASH資料複製區域内位址讀出資料。寫入命 令之時寫入資料係從記憶體模組的資料輸出入線（1/〇〇〜 1/015)輸入，其後透過DRAM用資料I/O(Dl-DQ0〜D1-DQ15)輸入到DRAM。藉此，FLASH的資料的讀取及寫入時 間與SRAM相當。 存取DRAM的工作區域時，輸入存取DRAM内工作區域上 必要的位址信號或指令信號。控制電路（CTL_LOGIC)產生 DRAM内工作區域的位址，對DRAM進行存取。讀取存取之 時來自DRAM的讀取資料透過DRAM用資料I/O(Dl-DQ0〜 DhDQ 15)輸出到資料輸出入線（1/〇〇〜1/015)。寫入存取之 時從記憶體模組的資料輸出八線（1/00〜I/O 15)輸入寫入資 料，其後透過DRAM用資料I/〇(D1-DQO〜D1-DQ15)輸入到 DRAM。 CHIP3(DRAM)的電源從LD-VCC、LD-VSS供給，透過控 制電路（CTL__LOGIC)連接到 D1-VCC，D1-VSS，D1-VCCQ，DL· VSSQ，FLASH的電源從LF-VCC、LF-VSS供給，透過控制 電路（CTL—LOGIC)連接到 F-VCC，F-VSS。對 DRAM 及 FLASH 的電源供給係由指令信號PS所控制，必要時可切斷。 DRAM斷電時，控制電路（CTL^_L0GIC)只將必須從DRAM 寫回FLASH的資料自動寫回，資料的寫回結束後切斷 DRAM的電源。 • 33· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 1278861 A7 B7 五、發明説明（31 ) 將已切斷的DRAM的電源再投入時須要進行DRAM的初始 化。DRAM及FLASH的初始化所要的信號生成或時序控制 係由控制電路（CTLJLOGIC)進行。 又、進行DRAM的再新時，控制電路（CTL—LOGIC)可定期 投入庫主動指令（bank active command)而進行。一般而言， DRAM的再新特性在高溫時會惡化，可在控制電路 (CTL·一LOGIC)中設置溫度言十，在南溫時縮小庫主動指令的 投入間隔而使DRAM可在更廣的溫度範圍内使用。 如上説明的實施例沿用SRAM界面方式而得到一種記憶體 模組，其使用便宜的泛用SDRAM及FLASH，容量大，且存 取速度SRAM相當。 本發明的記憶體模組在DRAM内確保一可複製FLASH的一 部分資料或全部資料的區域，並預先將資料從FLASH傳送 到DRAM，而可以與SRAM松當的速度讀出FLASH的資料。 對FLASH寫入資料時，可先暫時將資料寫入DRAM，必要 時再寫回FLASH，故資料的寫入速度亦可與SRAM机當。 使用大容量SDRAM，在SDRAM中除了可複製FLASH的資 料的區域外，亦可確保大容量的工作區域。 從FLASH讀取時、進行錯誤偵測及修正，寫入時，對未 正確寫入的不良位址進行代替處理，故可高速處理，保持 可靠度。 由於使用大容量SDRAM，在SDRAM中除了可複製FLASH 的資料的區域外，亦可確保大容量的工作區域。
用溫度改變模組内部所執行的再新的間隔，可擴大DRAM -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝_ 訂
線 1278861 A7 B7 五、發明説明（32 ) 的使用溫度範圍，得到使用溫度範圍大的大容量記憶體模 組。 本發明之·另一目的為得到資料保持電流少的記憶體模組 。為了達到本目的，特別是在低溫時延長模組内部所執行 的再新間隔，可減少資料保持電流。 再者，為了減少資料保持電流，切斷DRAM的電源供給， 只保持SRAM中記憶的資料即可《藉此，可用最低限度的資 料保持電流只保持必要的資料。 圖 22 所示為 CHIP2(SRAM+CTL一LOGIC) 。 CHIP2 (SRAM+CTL—LOGIC)由 SRAM 及控制電路（CTL一LOGIC)構 成，被積體之SRAM為先前一般使用的非同步SRAM。控制 電路（CTL_LOGIC)是CHIP2的SRAM以外的部分，如圖18中 以虛線包圍之區域所示，由AS、MMU、ATD、DTD、R/W BUFFER，CPB、A—CONT、REG、INT、TMP、RC、PM、 CLK—GEN、COM—GEN構成。以下說明各電路區塊的動作。 初始化電路INT在電源開始供給時進行記憶體管理單元 MMU内的控制器暫存器的初始化及DRAM的初始化。 記憶體管理單元MMU根據内建的控制器暫存器的設定値 變換從外部輸入的位址，選擇REGISTER區域内的指令暫存 器REG或DRAM内的工作區域、DRAM内的FLASH資料複製 區域、FLASH區域，進行存取。控制器暫存器的値在電源 供給時被初始化電路INT初始設定。想變更控制器暫存器的 値時，在指令暫存器REG中輸入記憶體管理MMU變更命令 ，SRAM被選擇時藉由存取開關（AS)將位址信號及指令信號 -35- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
% 訂
線 1278861 A7 B7 五、發明説明（33 ) 送給SRAM，對SRAM進行存取。 位址轉換偵測器電路（ATD)偵測位址信號及指令信號的變 化而輸出脈衝。又，指令轉換偵測器電路（CTD)偵測指令信 號的變化而輸出脈衝。此等偵測電路偵測信號的變化，藉 以開始對記憶體存取。 資料更新位址管理電路CPB保持在DRAM的FLASH資料複 製區域中寫入資料時的位址資訊。 指令暫存器尺择€被寫入並保持載入命令、儲存命令、記 憶體管理單元MMU變更命令、斷電命令等命令碼，及載入 開始位址、載入結束位址、儲存開始位址、儲存結束位址 等位址。 資料緩衝器R/W BUFFER暫時保持DRAM的讀取資料、寫 入資料或FLASH的讀取資料、寫入資料。 指令產生器C0MJ3EN產生DRAM的存取所必要的指令。 存取控制器A一CONT產生用於進行CHIP2的全體控制及對 DRAM存取的位址。 快閃控制信號產生電路FGEN進行FLASH的資料的讀取、 寫入的制御。 錯誤修正電路ECC檢查自FLASH讀取的資料是否有錯誤 ’ $有錯誤則進行修正。代替處理電路REP檢查對FLASH 的寫入是否正確，未正確進行時，對FLASH中預先準備好 的代替用新位址進行寫入。 溫度計測模組（TMP)測量溫度，並將對應於所測得的溫度 的信號輸出到RC及A一CONT。RC為再新計數器，配合
36- ®家操準(CNS) A4規格(210X297公釐) 1278861 A7 B7 五、發明説明（34 ) DRAM的再新間隔產生進行再新的位址。又，藉由溫度計 測模組（TMP)的輸出信號因應溫度進行再新間隔的變更。 電力模組（PM)進行CHIP2的控制電路（CTL—LOGIC)及 DRAM的電源供給及電源控制。時鐘信號產生器 (CLK—GEN)產生時鐘信號，供給到DRAM及控制電路 (CTL—LOGIC)。指令產生器（COM一GEN)產生DRAM的存取 所要的指令。存取控制器（A_CONT)產生CHIP2 (SRAM+CTL—LOGIC)全體動作的控制及DRAM的存取所要 的位址。 快閃控制信號產生電路FGEN進行FLASH的資料的讀取、 寫入的制御。 錯誤修正電路ECC檢查自FLASH讀取的資料是否有錯誤 ，若有錯誤則進行修正。代替處理電路REP檢查對FLASH 的寫入是否正確，未正確進行時，對FLASH中預先準備的 代替用新位址進行寫入。 其次說明本記憶體模組的動作。 為了對CHIP2(SRAM+CTL_L0GIC)進行記憶體存取，以 以往一般使用的非同步SRAM方式做界面。 若位址信號（A0〜A24)或指令信號（S-/LB，S-/UB，S-/WE， S-/CE1，S-CE2, S-/OE)有變化，則ATD檢測出該變化，開始 存取指令暫存器REG、SRAM、DRAM或FLASH。 從外部輸入的位址信號（A0〜A24)的値首先用記憶體管理 單元MMU變換。根據變換後的位址，決定存取對象是指令 暫存器 REG、SRAM、DRAM、或是 FLASH。 _ -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝_ 訂
線 1278861 A7 B7 五、發明説明（35 ) 位址的變換形成係由記憶體管理.單元MMU内部的控制器 暫存器的値決定。 選擇指令暫存器REG並將載入命令碼寫入指令暫存器REG 後，開始從FLASH傳送資料給DRAM。開始時，快閃控制 器FCON内部的快閃控制信號產生電路FGEN對FLASH進行 讀取動作。從FLASH讀出的資料若無錯誤，則直接將資料 傳送到資料緩衝器R/W BUFFER，若有錯誤，則用錯誤修正 電路ECC修正，傳送到資料緩衝器R/w BUFFER。其次，從 指令產生電路COM_GEN輸入寫入命令，從存取控制器 A一CONT輸入位址信號，藉由資料緩衝器r/W BUFFER將從 FLASH讀取的資料輸入DRAM，進行DRAM的FLASH資料複 製區域的寫入行。 資料更新管理電路CPB在資料被寫入DRAM的FLASH資料 複製區域時保持寫入位址資訊。 選擇指令暫存器REG並將儲存命令寫入指令暫存器後， 開始將DRAM的FLASH資料複製區域内資料的資料傳送到 FLASH。 開始時，從指令產生電路COM__GEN將讀取命令並從存取 控制器A—CONT將位址信號傳送到DRAM而讀出資料。從 DRAM讀出的資料透過資料緩衝器R/W BUFFER傳送到快閃 控制器FCON，快閃控制信號產生電路FGEN對FLASH進行 寫入。位址代替處理電路REP檢查寫入是否成功，若成功則 結束處理。寫入失敗時，對FLASH中預先準備的代替用新 位址進行寫入。進行替代處理時，管理不良位址並保持對 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1278861 A7 B7 五、發明説明（36 ) 不良位址以那一位址進行了替代處‘理的位址資訊。在資料 更新管理電路CPB所保持的DRAM的位址資訊中，清除 FLASH寫入結束的位址資訊。如此’資料更新管理電路 CPB可經常管理最新的資料被更新的位址。 選擇DRAM的工作區域及FLASH資料複製區域，為讀取命 令時，從指令產生電路COM_GEN將讀取命令信號並從存取 控制器A—CONT將位址信號傳送給DRAM，讀出資料。 選擇DRAM的工作區域及FLASH資料複製區域，為寫入命 令時，從指令產生電路COM—GEN將寫入命令信號、從位址 產生電路A一CONT將位址信號、並從資料緩衝器r/w BUFFER將資料傳送給DRAM，寫入資料。 選擇指令暫存器REG，斷電命令寫入指令暫存器後，將 對應於資料更新管理電路CPB所保持的位址的DRAM資料傳 送到FLASH。開始時，從指令產生電路COM—GEN將讀取命 令並從存取控制器A一CONT將位址信號傳送到DRAM讀出資 料。從DRAM讀出的資料透過資料緩衝器r/w BUFFER傳送 到快閃控制器FCON，藉由快閃控制信號產生電路FGEN寫 入FLASH〇 資料更新管理電路CPB所保持的DRAM的位址資訊中，清 除FLASH寫入結束的位址資訊，對應於所保持的位址的資 料全部寫入FLASH後，資料更新管理電路CPB的位址資訊 全部被清除。 在高溫下使用記憶體模組時，只要縮短DRAM的再新間隔 ’頻繁地再新即可。本記憶體模組中溫度計測模組（TMP)測 -39 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝一 訂
線 1278861 A7 B7 五、發明説明（37 ) 量溫度，通知再新計數器及存取控·制器。若達到高溫，則 縮短再新計數器的再新間隔，輸出再新用位址。又，相反 地低溫時，·則拉長DRAM的再新間隔，即可減少資料保持 電流。此時溫度計測模組（TMP)可測量溫度，通知再新計數 器及存取控制器。低溫時則再新計數器拉長再新間隔，輸 出再新用位址。 安裝有記憶體模組的機器有時想因應動作狀態減少耗電 。因此茲說明電力模組改變記憶體的動作狀態而減少耗電 的方法。 首先，最簡單的方式是電力模組依照指令信號PS信止再 新計數器所進行的再新。藉此，DRAM中所記憶的資料會 被破壞，但可減少再新時所要的電力。 想要進一步減少耗電時，可在記憶體模組内部切斷對 DRAM供給的電源。此時，電力模組根據機器輸出的指令 信號PS停止對供電給DRAM的D1-VCC的電力供給。 此外，想要更進一步減少耗電時，電力模組根據指令信 號PS停止對CHIP2(SRAM+CTL_L0GIC)中與DRAM的記憶 體存取相關的部分供給電源即可。該狀態下可例如在 CHIP2(SRAM+CTL一LOGIC)中除了 SRAM 外只對 MMU 及 AS 連接電源而進入動作狀態，而成為只執行對SRAM的存取的 模式。 再者，亦可以指令PS形成只進行SRAM的資料保持的動作 狀態。此時，切斷連接到SRAM電源（S-VCC，S-VSS)以外的 電源，禁止記憶體的存取。在本狀態下，記憶體模組進行 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） A7 B7 1278861 五、發明説明（38 ) 記憶在SRAM内的資料的保持。 為了暫時停止對DRAM供給電源並在動作停止後使DRAM 再度動作，.除了重新開始供給電源外，必須進行DRAM的 初始化。初始化方法為一般的方法，在本記憶體模組中， 初始化電路（INT)對存取控制器（A_CONT)指示初始化的順 序而執行初始化。 又，為了在停止DRAM的再新時再度使DRAM動作，必須 進行DRAM的初始化，同樣地初始化電路（INT)對存取控制 器（A—CQNT)指示初始化的順序而執行初始化。 圖23,24,25,26所示為以記憶體管理單元]^1^1；變換的記憶 體映像的一例。此等記憶體映像均可根據MMU内部的控制 器暫存器的設定値而選擇。本實施例中並不特別受限，以 下以FLASH的記憶容量為256+ 8 Mb、保持資料用SRAM為 2 Mb、DRAM為256 Mb之記槐體模組為例說明代表性記憶 體映像。 圖23所示之記憶體映像係以透過位址信號A0〜A24所輸入 的位址為基礎，記憶體管理單元MMU對指令暫存器REG(16 kbit)、SRAM形成之資料保持區域（2 Mbit)、DRAM内工作 區域（128 Mbit)、DRAM 内 FLASH複製區域（128 Mbit)、 FLASH(256+8 Mbit)變換位址者。 雖不特別受限，從記憶體映像的位址空間的下部起，指 令暫存器REG，SRAM、DRAM、FLASH1被映像。 指令暫存器REG從外部寫入載入命令、儲存命令、MMU 暫存器變更命令等命令碼及載入命令、儲存命令時的開始 ______ -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂
1278861 A7 B7 五、發明説明（39 ) 位址或結束位址。 DRAM分為工作區域（128 Mbit)及FLASH複製區域（128 Mbit)。工作區域做為程式執行時的工作記憶體使用， FLASH複製領域用於複製FLASH區域的資料的一部分並保 持之。 SRAM構成的2 Mbit的資料保持區域設定成集中在位址空 間的下部。本區域與DRAM重複映像於記憶體空間，但不 進行對DRAM的存取，只進行對SRAM的進行。 控制記憶體模組的電源只保持並使用SRAM的資料時，可 集中管理SRAM的區域。 未存取的DRAM的區域（SHADOW)可用於救濟DRAM的記 憶胞。本記憶體模組中為了在低溫時延長再新間隔而減少 耗電而有各種設計，此時會產生難以保持資料的記憶胞 (Fail bit)。因此，可使用成為本SHADOW的DRAM進行Fail bit 的代替。圖 23 中，DRAM 中有 Fail bit A，Fail bit B，其位 址事前已登錄好，對Fail bit進行存取時，則存取SHADOW 代替之《藉由SHADOW的代替可救濟Fail bit，在低溫時延 長再新間隔，而得到耗電少的記憶體模組。 為了將FLASH區域的資料的一部分複製到FLASH複製區 域’記憶體管理單元MMU根據内部暫存器的設定値決定 FLASH區域内的哪個位址的資料對應FLASH複製區域内的 哪個位址。圖23中，FLASH區域内的A1區域（64 Mbit)及C1 區域（64 Mbit)的資料各為可複製到DRAM的FLASH複製區 域内的A1區域（64 Mbit)及1區域（64 Mbit)的位址對應的1例 ___ -42- 本纸張尺度適用中家標準(CNS) A4規格(21〇 X 297公釐)
裝 訂
1278861 A7 B7 五、發明説明（4D ) 。藉由變更記憶體管理單元MMU的内部控制器暫存器的値 ，可將FLASH區域内的B1區域（64 Mbit)及D1區域（56 Mbit) 的資料各變更為可複製到DRAM的FLASH複製區域的位址 對應。 FLASH(256 M + 8 Mbit)雖不特別受限，可分為主資料區 域 MD-Area(Al，A2，Bl，B2，Cl，C2，Dl，D2:255.75 Mbit)&R 替區域Rep-Area(El、E2 : 8.25 Mbit)。 主資料區域可再分為資料區域（八1，；61，(：1，01)及冗餘區域 (A2，B2，C2，D2)。資料區域存放程式及資料，冗餘區域存放 偵測並修正錯誤用的ECC極性資料等。FLASH的資料區域 内的資料被傳送到DRAM的FLASH複製區域，或是DRAM的 FLASH複製區域的資料被傳送到FLASH的資料區域。 FLASH很少會因為重覆更新而降低可靠度，在寫入時寫 入之資料與讀取時之資料不同或是在更新時資料未寫入。 代替區域係為了將不良的區域（Fail Area C、Fail Area D)的 駟料置換到新的區域而設。代替區域的大小並不特別受限 ，只要能確保FLASH所保證的可靠度即可。 說明從FLASH到DRAM的資料傳送。 為了將FLASH的A1區域的資料傳送到DRAM的FLASH複 製區域A1區域，在指令暫存器中寫入載入命令及FLASH區 域内A1區域的傳送開始位址SAD及傳送結束位址EAD。如 此，控制電路（CTL 一 LOGIC)讀取FLASH的A1區域内的傳送 開始位址FSAD及傳送結束位址FEAD所示的位址範圍的資 料，並傳送到到記憶體管理單元MMU產生對應關係的 -43- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝 訂
線 1278861 A7 ___B7 五、發明説明（41 ) DRAM的FLASH複製區域A1區域内的位址DSAD及DEAD的 位址範圍。 從FLASH讀出資料時，以資料的管理單位（於此為8 kbit) 讀取FLASH的資料區域A1中的資料及冗餘區域A2中的ECC 極性資料，若有錯誤則以錯誤修正電路ECC修正之。只將 修正後的資料傳送到DRAM。 說明從DRAM到FLASH的資料傳送。 為了對FLASH的A1區域傳送DRAM的FLASH複製區域A1 的資料，在指令暫存器中寫入儲存命令及FLASH的A1區域 的傳送開始位址SAD及傳送結束位址EAD。如此，控制電 路（CTL—LOGIC)讀取由記憶體管理單元MMU產生對應關係 的DRAM的FLASH複製區域A1區域内的位址DSAD及DEAD 的位址範圍的資料，並寫入FLASH的A1區域内的傳送開始 位址FSAD及傳送結束位址FEAD的位址範圍資料。 對FLASH寫入資料之時，錯誤修正電路ECC以資料的管 理單位（於此為8 kbit)產生ECC極性資料。藉由快閃控制電 路FGEN，自DRAM讀出的資料被寫入FLASH的資料區域A1 ，所產生的ECC極性資料被寫入冗餘區域A2。位址代替處 理電路REP檢查寫入是否成功，若成功則結束處理。寫入失 敗時，選擇FLASH的代替區域内的位址，自DRAM讀出的 資料寫入代替區域内的代替資料E1，所產生的ECC極性資 料寫入代替冗餘區域E2。 其次說明DRAM的FLASH複製區域A1的資料的讀取。 從外部輸入FLASH的A1區域内位址FAD0及讀取命令後， -44 - 本紙張尺度適用中國國家棣準(CNS) A4规格(210X297公釐）
裝 訂
線 1278861 A7 B7 五、發明説明（42 ) MMU對對應於位址FADO的DRAM的FLASH複製區域八丨的位 址DADO進行位址變換。藉此，DRAM可讀出被複製到所選 擇的DRAM.中的FLASH的讀出資料。易言之，可與以dram 相同的速度讀出讀出FLASH的資料。 其次說明DRAM的工作區域的資料的讀取。 從外部輸入工作區域内位址WADO及讀取命令後，MMU 將位址WAD0输出到位址產生電路A_COUNT^藉此，可讀 出DRAM的工作領域内位址WAD0的資料。 其次說明對DRAM的FLASH複製區域A1的資料寫入。 從外部輸入FLASH的A1區域内位址FAD0及寫入命令、寫 入資料後，MMU對對應於位址FAD0的DRAM的FLASH複製 區域内的位址DADO進行位址變換。藉此，DRAM被選擇， 資料被寫入FLASH複製區域。藉由對應於FLASH的資料區 域A1的DRAM的FLASH複製區域A1的寫入，可以與SRAM 相同的速度寫入FLASH的資料。 其次說明DRAM的工作區域的資料的讀取。 從外部輸入工作區域内位址WAD0及讀取命令後，MMU 將位址WAD0輸入存取控制器A_COUNT。藉此，可讀出 DRAM的工作區域内位址WAD0的資料。 其次說明DRAM的工作區域的資料的寫入。 從外部輸入工作區域内位址WAD0及寫入命令、輸入資料 後，位址產生電路A—COUNT將位址WAD0輸出到DRAM。 藉此，可寫入DRAM的工作區域内位址WAD0的資料。 圖24所示的記憶體映像的例中，設定有分散於複數個位 • 45- 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐） 1278861 A7 ___B7_._ 五、發明説明（43 ) 址空間的SRAM區域。SRAM的位址空間仍然與DRAM的位 址空間重疊，對重疊的位址空間的存取係對SRAM進行的。 複數個SHADOW用於複數個Fail bit的救済。在本例中， SRAM區域設定成2 Kbyte為單位，此種設計的目的是為了 配合FLASH記憶體的寫入消去單位，使位址空間的管理單 位與FLASH記憶體一致，藉以簡化OS或程式的記憶體空間 的處理。 又，控制記憶體模組的電源控制只保持SRAM的資料而 使用時，可將SRAM的區域分散配置於記憶體空間内。 圖25所示之記憶體映像之例中，SRAM及DRAM映像於另 一位址空間，而沒有因重複而產生的SHADOW。因此，位 址空間為合計DRAM的256 Mb及SRAM的2 Mb之後的258 Mb，可得到較大的位址空間。 圖26所示之記憶體映像為將圖22的SRAM區域128分割而 配置的例。其可具有與圖25所示之例同様大的位址空間。 又、與圖22所示之例相同地，在記憶體模組的電源只保持 SRAM的資料而使用時，可將SRAM的區域 分散配置於記 憶體空間内。 如此，MMU可在指定的位址空間中分配SRAM區域及 DRAM區域。其分配方法可藉由變更MMU中所設定的暫存 器的而輕易變更。 又，當想儘量減少資料保持電流時，將存放想保持的資 料的位址空間分配到SRAM區域，再停止對DRAM供給電源 即可。本方法可得到資料保持電流少的記憶體模組。 -46- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
線 1278861 A7 B7 五、發明説明（44 ) 圖27(A)所示為外部存取及再新存取及載入命令或儲存命 令時對DRAM存取的優先順序。 再新存取為第1優先，外部存取為第2優先，載入或儲存 命令中的存取為第3優先。 圖27(B)所示為外部對DRAM產生讀取存取（READ)及再新 存取（REF)時的動作。 圖27(C)所示為對DRAM產生寫入存取（WRITE)及再新存 取（REF)時的動作。 未產生再新存取（REF)而產生外部存取（READ、WRITE)時 ，外部存取直接對DRAM進行，而進行資料的讀取及寫入。 產生再新存取（REF)及外部存取時，首先，以優先順序高 的再新存取進行再新動作，其次，執行外部存取動作。再 新動作中，WAIT信號成為High，表示已經進行對DRAM的 動作。 _ 圖2 8(A)所示為對指令暫存器寫入載入命令時及從FLASH 對DRAM傳送資料時對DRAM的動作。 從FLASH讀取資料，暫時保時於資料緩衝器r/w BUFFER 中’其後存取DRAM並寫入資料。對DRAM的寫入存取開始 起到寫入結束為止的期間内，WAIT信號成為High，表示已 經進行對DRAM的存取。 圖28(B)所示為對指令暫存器寫入儲存命令時及從dram 對FLASH傳送資料時對DRAM的動作。 從DRAM讀取資料，暫時保持於資料緩衝器中，其後，存 取FLASH而寫入資料。從對DRAM的讀取存取開始到寫入 -47- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) i 9
裝 訂
線 1278861 A7 B7 五、發明説明（45 ) 結束為止的期間内，WAIT信號成為High，表示已經對 DRAM進行存取。 圖29(A)所示為載入命令時對DRAM寫入存取中，從外部 產生讀取存取時的DRAM的動作。外部存取的種類並不特 別受限，於此以讀取存取為1例。 產生外部存取時，載入命令時的DRAM的寫入存取暫時停 止，優先處理外部存取。外部存取的處理結束後，重新開 始載入命令時的DRAM的寫入存取。 圖29所示為儲存命令時對DRAM的讀取存取中，從外部產 生寫入讀取存取時的DRAM的動作。外部存取的種類並不 特別受限，於此以寫入存取為1例。 產生外部存取時，暫時停止儲存命令時的DRAM的讀取存 取，優先處理外部存取。外部存取的處理結束後，重新開 始儲存命令時的DRAM的讀取·存取。 圖3 0所示為本發明的記憶體模組的動作波形的一例。A0 〜A20，S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE 為輸入 記憶體模組的信號，為所謂非同步SRAM的界面信號。資料 輸出入信號1/00〜1/015分為資料的輸入及輸出，各以DIN 、DOUT表。MMU，ATD，CTD 各代表 MMU 電路、ATD 電 路、CTD電路的輸出信號。D1-CLK為供給給DRAM的時鐘 信號，D1-COM為供給給DRAM的指令信號的總稱，D1-A0 〜D1-A15 為 DRAM 的位址線，D1-DQ0 〜D1-DQ15 為 DRAM 的I/O線。 首先，說明開始時進行的讀取存取《输入位址A0〜A24後 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
線 1278861 A7 B7 五、發明説明（46 ) ，MMU電路輸出變換後的位址。ATD電路偵測出位址A0〜 A24與指令類（S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE) 的變化，位址及指令確定後，輸出脈衝。以該脈衝為起點 ，對DRAM1發出庫主動指令A及列位址Ra，跟著發出請取 指令R及行位址Co。從DRAM1出的資料被输出到D-DQO〜 0-0(^15，先透過11/1^31^?£11再輸出到1/00〜1/015。 在下一個週期所示為寫入存取的執行例。寫入存取之時 亦與讀取存取相同地以ATD信號的下降為起點發出庫主動 指令A及列位址Ra。其後，CTD電路偵測指令類（5-/0£1，5-CE2, S-/LB，S-/UB，S-/OE，S-/WE)的變化，辨識其為寫入動 作，輸出脈衝。以該脈衝為起點，發出寫入指令W及列指 令C而執行寫入。 圖3 1所示為本發明之記憶體模組之動作波形的一例，顯 示進行再新動作時，從外部產牛讀取存取時的動作波形。 為了進行再新，對DRAM1發出庫主動指令A及列位址Ra ，其後發出預備充電指令P及庫位址Ba ^本再新動作期間中 ，再新計數器輸出信號RC，表示其在再新期間中^說明再 新期間中產生的來自外部的讀取存取。輸入位址A0〜A24 後，MMU電路輸出變換後的位址。ATD電路偵測位址A0 〜A24及指令類（S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的變化，位址及指令確定後，輸出脈衝。根據該脈衝 ，閂鎖位址及指令。以再新期間結束為起點，對DRAM 1發 出庫主動指令A及列位址Ra，接著發出讀取指令R及行位址 Co。自DRAM1讀出的資料被輸出到D-DQ0〜D-DQ15，先通 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝_ 訂
線 1278861 A7 B7 五、發明説明（47 過 R/W BUFFER再輸出到 1/00〜1/015。 圖32所示為本實施例之SRAM之構成例。其由X解碼器（X-DEC),記憶體陣列MA(SRAM)，Y閘極（Y-GATE)，Y解碼器 (Y-DEC)，輸入資料控制電路（D—CTL)，控制電路 (CONTROL LOGIC)及各信號線的輸出入緩衝器所構成。該 SRAM為一般所謂的非同步SRAM。可用該本SRAM構成本 實施例的記憶體模組。 如以上說明之實施例，可沿用SRAM界面方式而得到使用 便宜的泛用DRAM的大容量記憶體模組。 本發明的記憶體模組中，在DRAM内確保一可複製FLASH 的一部分資料或全部資料的區域，預先從FLASH將資料傳 送到DRAM，以與SRAM相當的速度讀出FLASH的資料。由 於對FLASH寫入資料時，先將資料寫入DRAM，必要時再 寫回FLASH，故資料的寫入速度與SRAM相當。從FLASH讀 取時’進行錯誤偵測及修正，寫入時，由於對未正確寫入 的不良位址進行代替處理，故可高速處理，保持可靠度。 記憶體管理單元MMU可自由設定SRAM所構成的資料保 持區域、DRAM的FLASH複製區域及工作區域，故可對應 各種機器廣泛地應用。 本發明的控制電路（CTL_L0GIC)中使用DRAM，但由於 DRAM所須要的再新係由控制電路（CTL一LOGIC)所執行， 故可與SRAM同樣地不考慮再新而使用。 再者，藉由縮小DRAM的再新間隔，在高溫時亦可使 DRAM動作，可得到使用溫度範圍廣的記憶體模組。另一 -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1278861 A7 B7 五、發明説明（48 ) 方面，藉由在低溫時增加DRAM的再新間隔，可減少資料保 持所須要的電力，而得到資料保持電力少的記憶體模組。 在電力模組PM的作用下，亦可停止供給DRAM的一部分 或全部的電溽，而限定記憶區域，減少資料保持所須要的 電力。再者，亦可藉由停止控制電路的電源供給，得到資 料保持電力少的記憶體模組。 <實施例3 > 圖33所示為本發明之記憶體模組的第3實施例。 圖33(A)所示為俯視圖，圖33(B)所示為剖面圖。本記憶體 模組在藉由球狀格子陣列（Ball Grid Array，BGA)安裝於裝 置上的基板（例如玻璃環氧基板所製成的印刷電路板PCB)上 ，安裝實施例 1所示之CHIP1 (FLASH)、CHIP2(CTL—LOGIC) 、CHIP3(DRAM)，或實施例 2 所示之 CHIPl(FLASH)、 CHIP2(SRAM+CTLJL0GIC)、CHIP3(DRAM)。 雖不特別受限，CHIP 1中使用所謂在晶片的一端排列一排 信號及電源銲墊列的泛用DRAM的成對晶片，CHIP3中使用 所謂在晶片的中央排列1列信號及電源銲墊列的泛用DRAM 的成對晶片。 CHIP 1及基板上的接合塾（bonding pad)以接合線（PATH2) 連接，CHIP2及基板上的接合墊以接合線（PATH3)連接。 CHIP3及CHIP2以接合線（PATH1)連接。CHIP1及CHIP2以接 合線（PATH4)被連接。 搭載有晶片的基板上面進行樹脂模塑，以保護各晶片及 連接配線。又，亦可另外於其上加上金屬、陶瓷或樹脂的 -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） A7 B7 1278861 五、發明説明（49 ) 蓋子(COVER) 〇 本發明的實施例中由於在印刷電路板PCB上直接搭載成對 晶片，故可形成安裝面積小的記憶體模組。又，由於可近 接配置各晶片，故可縮短晶片間配線長度。藉由將晶片間 的配線及各晶片與基板間的配線統一成接合線方式，可用 較少的步驟數製造記憶禮模組。再者，藉由以接合線對晶 片間直接配線，可減少基板上的接合墊數及接合線的條數 ，以較少的步驟數製造記憶體模組。由於可使用大量量産 的泛用DRAM的成對晶片，故可便宜且安定地供給記憶體 模組。使用樹脂蓋時，可形成更強靭的記憶體模組。使用 陶瓷或金屬蓋時，除了強度外，更可形成放熱性或遮蔽效 果優良的記憶體模組。 圖34所示為本發明的記憶體模組的圖34的變形例。圖 34(A)所示為俯視圖，圖34(·Β)所示為剖面圖。本例中， CHIP3(DRAM)、CHIP2(CTL—LOGIC 或 SRAM+CTL_LOGIC) 的安裝及配線上使用球形格子陣列（BGA)。CHIP1與基板上 的接合墊用接合線（PATH2)連接。 藉由本安裝方法，CHIP2(CTL—LOGIC 或 SRAM+CTL_LOGIC) 與CHIP3(DRAM)及CHIP2(CTL—LOGIC)與基板間之間不必接 合線，可減少接合配線的條數，故除了可減少組裝步驟數 之外，可得到可靠度更高的記憶體模組。 <實施例4 > 圖35所示為本發明之記憶體模組中的另一實施例。本記 憶體模組由4個晶片所構成。以下茲說明各種晶片。首先， -52- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1278861 A7 B7 五、發明説明（5Q ) CHIPl(FLASH)為非揮發性記憶體。非揮發性記憶體中可使 用ROM(唯讀記憶體）、EEPROM(電子式可抹除及可程式化 ROM)、快閃記憶體等^本實施例中為快閃記憶體為例說明 。（:HIP2(SRAM+CTL_^L〇GIC)中積體靜態隨機存取記憶體 (SRAM)及控制電路（CTL—LOGIC)。控制電路對積體於 CHIP2 中的 SRAM及 CHIP3及 CHIP4進行控制。CHIP3(DRAM1) 、CHIP4(DRAM2)為動態隨機存取記憶體（DRAM)。DRAM 依内部構成或界面的差異有EDO、SDRAM、DDR等各種種 類。本記憶體模組可使用任一種DRAM，本實施例以 SDRAM為例說明。 對本記憶體模組從外部輸入位址（A0〜A24)及指令信號（5-/CE1，S-CE2，S-/OE，S-/WE，S-/LB，S-/UB，LS-EN，F-EN) 。電源係透過 S-VCC，S-VSS，F-VCC，F-VSS，L-VCC，L-VSS 供給，資料的輸出入係使用S-I/O0〜S-I/015。該記憶體模 組It由所謂SRAM界面而動作。 CHIP2供給CHIP1，CHIP3及CHIP4的動作所須要的信號 。（:HIP2對CHIP1供給串列時鐘信號（F — SC)、位址及 FLASH用資料（1/〇〇〜1/〇7)、指令（尸-€£，？-/0£，？-/〜£，？-/RES，F-CDE，F-RDY/BUSY)、DRAM 用資料（D1-DQ0 〜D1-DQ15，D2-DQ0 〜D2-DQ15)。再者，CHIP2 對 CHIP3 及 CHIP4 供給時鐘信號（Dl-CLK，D2-CLK)、位址（D1-A0 〜D1-A14，D2-A0 〜D2-A14)、指令（Dl-CKE，D2-CKE，D1-/CS， D2-/CS，DWRAS，D2-/RAS，D1-/CAS，D2-/CAS，D1-/WE， D2-/WE，Dl-DQMU/DQML，D2-DQMU/DQML)、DRAM用資 •53· 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐）
裝 訂
線 A7 B7 1278861 五、發明説明（51 ) 料（D1-DQ0 〜D1-DQ15，D2-DQ0 〜D2-DQ15)、電源（〇1-VCC, D2-VCC, Dl-VSS, D2-VSS, Dl-VCCQ, D2-VCCQ, D1-VSSQ，D2-VSSQ)。 於此簡單說明各指令信號。輸入CHIP2中的S-/CE1，S-CE2為晶片致能信號，S-/OE為輸出致能信號，S-/WE為寫 入致能信號，S-/LB為低位元組選擇信號，S-/UB為高位元 組選擇信號。 輸入CHIP1中的F-/CE為晶片致能信號，F-/OE為輸出致能 信號，F-/WE為寫入致能信號，F-SC為串列時鐘信號，F-/RES為重置信號，F-CDE為指令資料致能信號，F-RDY/BUSY為待命/忙碌信號，1/〇〇〜1/〇7為資料輸出入信 號，用於快閃記憶體的控制。 CHIP2的控制電路（C丁L·一LOGIC)根據從外部輸入的位址的 選擇CHIP2的控制電路（CTL_L0GIC)中設置的指令暫存器、 或是CHIP2内部的SRAM、或是CHIP3及CHIP4的DRAM、或 是 CHIP1 的 FLASH。 可藉由在設置於控制電路（CTL JL0GIC)中的控制器暫存 器中設定預設値加以區別。其存取均以所謂SRAM界面方式 進行。 存取SRAM區域時，將SRAM區域内的位址信號及指令信 號類輸入控制電路（CTL_L0GIC)後，進行CHIP2内部的 SRAM的存取。讀取存取之時，從SRAM讀取資料，輸出到 記憶體模組的資料輸出入線（S-I/O0〜S-I/015)。寫入存取之 時，從記憶體模組的資料輸出入線（S-I/O0〜S-I/015)輸入寫
本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（52 ) 入資料，寫入SRAM 〇 藉由存取控制電路（CTL JLOGIC)内的指令暫存器而寫入 載入命令及·儲存命令碼，可將FLASH區域的資料複製（載入） DRAM内的FLASH資料複製區域，或將DRAM内的FLASH資 料複製區域的資料寫回（儲存）flash區域。 從位址信號（A0〜A24)輸入存取指令暫存器用的位址，從 指令信號（S-/CEl，S-CE2，S_/〇E，S-/WE，S-LB，S-/UB)輸入寫 入命令，從輪出入資料信號（1/〇〇〜1/015)輸入載入命令碼 ’接著在FLASH區域内的位址輸入載入開始位址、載入結 束位址之後，在指令暫存器中寫入載入命令碼及載入開始 位址及載入結束位址。如此，讀出FLASH區域内的載入開 始位址到載入結束位址之間的資料，傳送到DRAM1及 DRAM2的FLASH資料複製區域。藉此，FLASH的資料被保 持於DRAM。 - 於指令暫存器中以儲存命令碼及FLASH區域内的位址寫 入儲存開始位址及儲存結束位址之後，將DRAM 1或DRAM2 的FLASH資料複製區域的資料寫回FLASH區域内的儲存開 始位址起到儲存結束位址之間的位址。 藉由設定設置於控制電路（CTL_LOGIC)中的控制暫存器 的僅，可決定FLASH區域的哪個位址範圍對應於DRAM 1及 DRAM2的FLASH資料複製區域的哪個位址範圍。 FLASH很少會因為重覆更新而降低可靠度，在寫入時寫 入之資料與讀取時之資料不同或是在更新時資料未寫入。 從FLASH讀出資料時，CHIP2(CTL JLOGIC)偵測並修正讀 __ - 55 - 本纸張尺度適用中國國家樣準(CNS) A4規格(210 X 297公釐）
裝· 訂
A7 B7 1278861 五、發明説明（53 ) 取資料的錯誤，而傳送給DRAM1及DRAM2。 對FLASH寫入資料時，CHIP2(CTL—LOGIC)檢查是否已正 確寫入，未正確寫入時，以與現在的位址不同的位址進行 寫入。進行所謂替代處理。亦進行位址管理，以管理不良 位址及對哪個位址進行了替代處理。 DRAM存取FLASH資料複製區域時，從位址信號（A0〜 A24)輸入FLASH區域的位址及指令信號（3-/0£1，5-€£2，5-/OE，S-/WE，S-/LB，S-/UB)。指令信號為讀取命令之時， CHIP2的制御電路存取DRAM，從對應於FLASH區域内的位 址的DRAM的FLASH資料複製區域内位址透過DRAM用資料 I/0(D1-DQO 〜D1-DQ15 或 D2-DQ0 〜D2-DQ15)讀出資料。寫 入命令之時從記憶體模組的資料輸出入線（S-I/O0〜S-I/015) 輸入寫入資料，其後透過DRAM用資料I/0(D1-DQO〜D卜 DQ15 及 D2-DQ0 〜D2-DQ15)輸入到 DRAM。藉此，FLASH 區域的資料的讀取及寫入時間與SRAM相當。 存取DRAM的工作區域時，輸入DRAM内工作區域的存取 所須要的位址信號及指令信號。控制電路（CTL_LOGIC)產 生DRAM内工作區域的位址，對DRAM進行存取。讀取存取 之時來自DRAM的讀取資料透過DRAM用資料I/0(D1-DQO〜 0卜0(515或02-0(5〇〜02-0(^15)輸出到資料輸出入線（5-1/00 〜S-I/015)。寫入存取之時從記憶體模組的資料輸出入線 (S-I/O0〜S-I/015)輸入寫入資料，其後透過DRAM用資料 I/0(D1-DQO 〜D1-DQ15 及 D2-DQ0 〜D2-DQ15 )輸入到 DRAM。 •56- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 1278861 A7 _B7_.___ 五、發明説明（54 ) DRAM1的電源係從LD-VCC、LD-VSS供給，透過控制電 路（CTL__LOGIC)連接到 D1-VCC，D1-VSS，D1-VCCQ 及 D1-VSSQ。DRAM的電源供給係受指令信號PS控制，必要時可 切斷。 DRAM斷電時，控制電路（CTL—LOGIC)只自動寫回必須從 DRAM寫回FLASH的資料，資料的寫回結束後切斷DRAM的 電源。 切斷DRAM的電源後要再通電時，必須進行DRAM及 FLASH的初始化。DRAM的初始化所須要的信號生成及時 序控制由控制電路（CTL—LOGIC)進行。 又，進行DRAM的再新時，控制電路（CTL—LOGIC)可定期 投入庫主動指令而進行。一般而言，DRAM的再新特性在 高溫時會惡化，藉由在控制電路（CTL_LOGIC)中設置溫度 計而在高溫時縮小庫主動指令的投入間隔，可在較廣的溫 度範圍内使用DRAM。 再者，藉由2個DRAM將工作區域及FLASH區域二重化， 可將一個資料保持在2個DRAM外，藉由調整進行再新的時 序’可隱藏再新，以免從記憶體模組外部因再新動作而產 生存取上的限制。 如上說明的實施例中，可沿用SRAM界面方式而得到使用 便宜的泛用SDRAM及FLASH的大容量且存取速度與SRAM 相當的記憶體模組。 本發明的記憶體模組在DRAM内確保可複製FLASH的一部 分資料或全部資料的區域，預可先從FLASH將資料傳送到 -57- 本紙張尺度適用中國國家襟準(CNS) A4規格(210X 297公釐) 1278861 A7 B7 五、發明説明（55 ) DRAM，而以以與SRAM相當的速度讀出FLASH的資料。將 資料寫入FLASH時，可先將資料寫入DRAM，必要時再寫 回FLASH，·故資料的寫入速度亦與SRAM相當。 藉由使用大容量SDRAM，在SDRAM中除了可複製FLASH 的資料的區域外，可確保大容量的工作區域。 從FLASH讀取時，進行錯誤偵測及修正，寫入時，對未 正確寫入的不良位址進行代替處理，故可高速處理，保持 可靠度。 由於使用大容量SDRAM，故在SDRAM中除了可複製 FLASH的資料的區域外’可確保大容量的工作區域。 本發明的記憶體模組中使用DRAM，但由於DRAM所須要 的再新係在模組内部執行，故可與SRAM同様地不考慮再新 而使用。又，藉由隨著溫度而改變在模組内部執行的再新 的間隔，可擴大DRAM的使用溫度範圍，使用溫度範圍大 的大容量記憶體模組。 再者，藉由DRAM中的資料保持的二重化及再新進行時序 的調整，可從記憶體模組外部隱蔵DRAM的再新，故存取 本記憶體模組時不必考慮再新而調整時序。因此，由於可 以與先前只使用SRAM的記憶體模組同様地使用，故可以不 變更先前系統而使用大容量記憶體模組。 本發明的另一目的為得到資料保持電流少的記憶體模組 。在本目的下，特別是在低溫時可藉由延長模組内部所執 行的再新間隔，而減少資料保持電流。 再者，要減少資料保持電流，可以切斷對DRAM供給的電 -58- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝_ 訂
線 1278861 A7 B7 五、發明説明（56 ) 源，而只保持SRAM中所記憶的資料.即可。只將應保持的資 料記憶於SRAM，停止對沒有保持必要的資料的記憶體供給 電源，可以·最低限度的資料保持電流保持必要的資料。 圖36所示為CHIP2(SRAM+CTL—L0GIC)的電路區塊圖。 CHIP2(SRAM+CTL—LOGIC)由 SRAM 及控制電路 (CTI^LOGIC)所構成，所積體的SRAM為先前一般使用的非 同步SRAM。控制電路（CTL一LOGIC)為CHIP2的SRAM以外 的部分，圖36中以虛線包圍的區域表示，由AS、MMU、 ATD、CTD、FIFO、R/W BUFFER，CACHE、A—CONT、 INT、 TMP、RC、PM、CLK—GEN、COM_GEN所構成。 以下說明各電路區塊的動作β 初始化電路ΙΝΤ在電源供給時進行記憶體管理單元MMU 内的控制器暫存器的初始化及DRAM的初始化。 指令暫存器REG保持從外部輸入的載入命令、儲存命令 、MMU變更命令等命令。 記憶體管理單元MMU根據内建的控制器暫存器的設定値 ，變換從外部輸入的位址，選擇指令暫存器REG或SRAM、 DRAM内的工作區域、DRAM内的FLASH資料複製區域、 FLASH而進行存取。控制器暫存器的値在電源供給時被初 始化電路INT初始設定。控制器暫存器的値在MMU變更命 令輸入時變更到指令暫存器REG。。 SRAM被選擇時，藉由存取開關（AS)對SRAM送出位址信 號及指令信號，進行SRAM的存取。 位址轉換偵測器電路（ATD)偵測位址信號及指令信號的變 •59- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝 訂
% 1278861 A7 B7 五、發明説明（57 ) 化而輸出脈衝。又，指令轉換偵測器電路（CTD)偵測指令信 號的變化而輸出脈衝。此等偵測電路藉由偵測信號的變化 而開始對記憶體存取。 R/W BUFFER暫時保持DRAM的讀取及寫入用的資料。 先進先出記憶體（FIFO)用先進先出的緩衝電路暫時保持對 DRAM寫入的資料及其位址。CACHE貝暫時記憶進行再新 的DRAM的切換時或一次的存取長期進行時，對DRAM寫入 的資料及自DRAM讀取的資料。再者，CACHE亦暫時記憶載 入命令對DRAM寫入的資料。 資料更新管理電路CPB則保持DRAM中被分配的FLASH資 料複製區域内的位址中資料被更新的位址或位址範圍（即進 行寫入的位址或位址範圍）的資訊。 指令暫存器REG中保持、載入命令、儲存命令、記憶體 管理單元MMU變更命令、斷電命令等命令碼、載入開始位 址、載入結束位址、儲存開始位址、儲存結束位址等位址。 指令產生器COM—GEN產生對DRAM存取所須要的指令。 存取控制器A_CONT產生用於對CHIP2的全體控制及對 DRAM存取用的位址。 快閃控制信號產生電路FGEN進行FLASH的資料的讀取及 寫入的制御。 錯誤修正電路ECC檢查自FLASH讀取的資料是否有錯誤 ，若有錯誤則進行修正。代替處理電路REP則檢查對 FLASH的寫入是否正確，未正確進行時，則對FLASH中預 先準備的代替用新位址進行寫入。 __-60- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1278861 A7 B7 五、發明説明（58 ) 溫度計測模組（TMP)測量溫度，對應於測得的溫度將信號 輸出到RC及A—CONT。RC為再新計數器，配合DRAM的再 新間隔產生進行再新的位址。又，藉由溫度計測模組（TMP) 的輸出信號對應於溫度改變再新間隔。 電力模組（PM)進行對CHIP2的控制電路（CTL_LOGIC)及 DRAM的電源供給及電源的控制。時鐘信號產生器 (CLK—GEN)生成時鐘信號，供給到DRAM及控制電路 (CTLJLOGIC)。指令產生器（COM一GEN)產生對DRAM存取 時須要的指令。存取控制器（A_CONT)產生對CHIP2 (SRAM+CTL一LOGIC)全體動作的控制及對DRAM進行存取 用的位址。 其次說明本記憶體模組的動作。 對CHIP2(SRAM+CTL—LOGIC)進行記憶體存取時，以以 往一般使用的非同步SRAM方-式為界面。 位址信號（A0〜A24)或指令信號（5-/1^，5-/1^，5-/冒£，5-/CE1，S-CE2, S-/OE)變化時，ATD偵測該變化，開始對指令 暫存器REG、SRAM、DRAM存取。 從外部輸入的位址信號（A0〜A24)的値首先被MMU所變 換。變換的模式係由預先輸入MMU内部的暫存器的値所決 定。根據變換後位址，決定存取對象是指令暫存器REG、 SRAM、或是DRAM。 對SRAM進行存取時，MMU將變換後的位址傳送到SRAM 的同時，對存取開關（AS)指示指令傳送。存取開關（AS)將 指令傳送給SRAM，開始對SRAM存取。其後動作即對所謂 -61 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
線 A7 B7 1278861 五、發明説明（59 ) 非同步SRAM進行存取。 對DRAM進行讀取存取時，對A_CONT送出從外部輸入而 被MMU變換择的位址及ATD偵測出的指令。A_CONT根據 收到的位址及指令判斷對DRAM進行存取後，對COM_GEN 指示對DRAM的指令發出。又，A—CONT將從MMU收到的 位址變換成DRAM的列位址及行位址，將之輸出到2個 DRAM中負責存取的DRAM。COM—GEN與CLK—GEN所產生 的時鐘同步，與位址相同地將指令發給負責存取的DRAM 。收到指令及位址的DRAM輸出資料，被輸出的資料透過 R/W BUFFER被傳送到1/00〜I/O 15，而結束讀取存取。 對DRAM進行寫入存取時，對A_CONT送出從外部輸入而 被MMU變換過的位址及ATD偵測出的指令及DTD偵測到的 指令及資料。A J：ONT根據收到的位址及指令判斷對DRAM 進行存取後，對COM_GEN指示對DRAM的指令發出。又， A—CONT將從MMU收的位址變換成DRAM用位址，將之 輸出到2個DRAM中負責存取的DRAM。COM—GEN與 CLK一GEN所產生的時鐘同步，與位址相同地將指令發給負 責存取的DRAM。寫入的資料被輸入到1/00〜I/O 15暫時保 持在R/W BUFFER後，被送到負責存取的DRAM中，進行寫 入。又，寫入的資料及其位址亦被暫時保持在FIFO中，在 另一個DRAM的再新也結束後被寫入。 在高溫下使用記憶體模組時，縮短DRAM的再新間隔而頻 繁地進行再新即可。因此本記憶體模組中溫度計測模組 (TMP)測量溫度並通知給再新計數器及存取控制器。高溫時 -62- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（60 ) 則再新計數器縮短再新間隔，輸出再新用位址。又，相反 地低溫時若拉長DRAM的再新間隔則可減少資料保持電流 。此種情況下溫度計測模組（TMP)亦可測量溫度而通知再新 計數器及存取控制器。低溫時則再新計數器拉長再新間隔 而輸出再新用位址。 安裝有記憶體模組的機器有時想要因應動作狀態而減少 耗電。因此茲說明以電力模組改變記憶體的動作狀態而減 少耗電的方法。 電源控制的説明。 首先，最簡單的方法是電力模組根據指令信號PS停止再 新計數器進行再新。藉此，DRAM中記憶的資料會被破壞 ，但可減少再新所須要的電力。 要更進一步減少耗電，可在記憶體模組内部中切斷對 DRAM供給的電源。此時電力模組根據機器輸出的指令信 號PS停止對DRAM供給的Dl-VCC，D2-VCC的電力供給。電 源切斷對2個DRAM進行亦可，只切斷一方的DRAM的電源 亦可。 此外，要更進一步減少耗電時，電力模組亦可根據指令 信號PS停止對CHIP2(SRAM+CTL_L0GIC)中與DRAM的記 憶體存取相關的部分的電源供給即可。本狀態中可例如在 CHIP2(SRAM+CTL—LOGIC)中除了 SRAM 以外，只對 MMU 及AS連接電源而動作，成為只執行對SRAM的存取的模式。 再者，亦可根據指令PS而成為只保持SRAM的資料的動作 狀態。本種情況下，切斷連接SRAM的電源（S-VCC，S-VSS) -63· 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
1278861 A7 _B7_._ 五、發明説明（61 ) 以外的電源，禁止對記憶體進行存取。本狀態中記憶體模 組只進行SRAM中所記憶的資料的保持。 暫時停止對DRAM供給電源而停止動作後要使DRA重新動 作，除了重新開始供給電源之外，必須進行DRAM的初始 化。初始化方法為一般的方法’在本記憶體模組中，初始 化電路（INT)對存取控制器（A_CONT)指示初始化的順序而 執行初始化。 又，停止DRAM的再新後要使DRAM重新動作時，亦必須 進行DRAM的初始化，初始化電路（INT)仍然要對存取控制 器（A—CONT)指示初始化的順序而執行初始化。 圖37所示為經MMU變換的記憶體映像的一例。此等記憶 體映像均可根據MMU内部的暫存器的設定値而選擇。雖並 不特別受限，本實施例中係以FLASH的記憶區域為256+8 Mb、SRAM的資料保持區域為2 Mb、DRAM的記憶區域為 256 Mb的記憶體模組為例說明了代表性記憶體映像。 圖3 7所示之記憶體映像係以從外部輸入的位址A0〜A24為 基礎，記憶體管理單元MMU對指令暫存器REG、SRAM、 DRAM内工作區域、DRAM内FLASH複製區域、FLASH進行 位址變換。根據位址選擇而存取之。 對控制電路（CTL—LOGIC)内部存在的指令暫存器REG， 從外部寫入載入命令、儲存命令、MMU暫存器變更命令、 斷電命令等命令碼或載入命令或儲存命令時的開始位址或 結束位址。 於指令暫存器REG中寫入載入命令後，控制電路從 -64- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
1278861 A7 B7 五、發明説明（62 ) FLASH對DRAM傳送資。易言之，對DRAM。儲存命令寫入 後，控制電路將資料從DRAM傳送到FLASH。即對DRAM進 行讀取。· 2個DRAM(CHIP3及CHIP4)保持映像到同一位址空間的同 一資料。各個DRAM交互重覆負責存取的期間（WORK期間） 及優先執行再新的期間（REF.期間）。來自外部的記憶體存 取則對WORK期間中的DRAM執行。 又，本例中2 Mb的SRAM區域設定成集中於位址空間的下 部，本區域與DRAM重複映像於記憶體空間中，但不進行 DRAM的存取，只進行SRAM的存取。 控制記憶體模組的電源只保持SRAM的資料而使用時， 可集中管理SRAM的區域。 未被存取的DRAM的區域（SHADOW)可用於救濟DRAM的 記憶胞。本記憶體模組設計成可在低溫時延再新間隔而減 少耗電，此時會產生資料保持困難的記憶胞（Fail bit)。因 此，可使用該成為SHADOW的DRAM進行Fail bit的代替。 圖37中WORK期間中的DRAM有Fail bit A，REF.期間中的 DRAM有Fail bit B，其址事前有登錄，對Fail bit進行存取 時，則存取各自的SHADOW以代之。藉由SHADOW的代替 ，可救濟Fail bit，藉由延長低溫時的再新間隔，得到耗電 少的記憶體模組。 圖3 8所示為隱藏DRAM的再新的存取控制方式的原理。本 發明中的DRAM的動作可用REF期間中對庫（bank)的存取賦 與優先順序而執行的想法來說明。 -65· 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（63 ) 圖35(A)所示為存取的優先順序示意圖《本圖表示DRAM1 在WORK期間中，DRAM2在REF.期間中。又，圖中顯示暫 時代為存取的CACHE、暫時保管寫入資料的FIFO、從RC產 生的再新要求、載入及儲存命令時的DRAM存取。 WORK期間中的DRAM1中只進行從外部的存取另一 方面，REF期間中的DRAM2中則首先最優先進行再新②。 其次，執行保持於FIFO中的資料的寫入③。其次，執行 CACHE所保持的載入命令對DRAM寫回寫入資料④，最後 ，執行載入命令及儲存命令對DRAM存取⑤。此等動作均由 存取控制電路（A—CONT)判斷其優先順序而執行。 又，外部存取執行一次存取要80 ns，再新②及從FIFO寫 回③、從CACHE的寫入存取④、載入、儲存命令時的存取⑤ 的執行要70 ns。本記憶體模組利用該時間差從外部隱蔵再 新。 - 訂
圖38(B)所示為執行讀取存取的情形。顯示DRAM1在 WORK期間中連續進行讀取存取的情形。DRAM1中只有外 部存取③執行80 ns，讀出資料後結束存取。另一方面， DRAM2中再新②只執行70 ns。 圖38(C)所示為進行寫入存取的情形。從外部的寫入存取 時首先在WORK期間中的DRAM1中執行《同時將寫入資料 暫時保存於FIFO中。REF期間中的DRAM2中首先最優先進 行再新②。其次執行保持於FIFO中的資料的寫回③。 於此，WORK期間中的DRAM 1 —次的動作須要80 ns，相 對於此，REF期間中的DRAM2中一次的動作70 ns即結束。 -66- 本紙張尺度適用中國國家揉準(CNS) A4規格(210 X 297公釐） 1278861 A7 B7 五、發明説明（64 ) 因此，即使DRAM2進行再新動作，.由於寫入動作進行得比 DRAM1快，故可結束FIFO中的所有資料寫入而追上DRAM1。 圖3 9所示為以載入及儲存命令對DRAM寫入或讀取存取隱 蔵動作。 圖39(A)所示為以儲存命令對DRAM執行讀取存取時，從 外部產生讀取存取及寫入存取時對DRAM存取的情形。顯 示DRAM 1在WORK期間中，DRAM2在REFRESH期間中例。 DRAM1中只有從外部的讀取存取時執行80 ns。另一方面， DRAM2中以儲存命令對DRAM只執行70 ns的的讀取存取④。 圖39(B)所示為以載入命令對DRAM執行寫入存取時，從 外部產生寫入存取時對DRAM存取的情形。DRAM1中從外 部的寫入存取時執行80 ns，同時將寫入資料暫時保持於 FIFO。 REF期間中的DRAM2中，以載入命令對DRAM進行寫入 存取⑤，同時將寫入資料保持於CACHE。其次，執行保持 於FIFO中的資料的寫入③。又，保持於CACHE中的資料在 DRAM1的REFRESH期間中寫回DRAM1。 於此，WORK期間中的DRAM1—次動作須要80 ns，相對 於此，REF期間中的DRAM2中一次的動作70 ns即結束。因 此，即使DRAM2以載入命令進行寫入動作，由於寫入動作 進行得比DRAM 1快，故可結束FIFO中的所有資料寫入而追 上DRAM1。 圖39(C)所示為DRAM1換到REFRESH期間、DRAM2換到 WORK期間時執行從CACHE到DRAM的寫入存取時，從外 •67- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 1278861 A7 B7 五、發明説明（65 ) 部產生寫入存取時對DRAM存取的情形^ DRAM2中從外部
的寫入存取時執行80ns，同時將寫入資料暫時保持於FIFO 〇 REF期間中的DRAM 1中，執行從CACHE到DRAM的寫入 存取④，接著執行保持於FIFO中的資料的寫入③。 於此，WORK期間中的DRAM2—次動作須要80 ns，相對 於此，REF期間中的DRAM1中一次的動作70 ns即結束。因 此，即使DRAM1進行從CACHE的寫入動作，由於寫入動作 進行得比DRAM2快，故可結束FIFO中的所有資料寫入而追 上DRAM2〇 如此，可隱蔵載入命令及儲存命令對DRAM内部的存取， 而從外部執行存取。 圖40所示為為了隱蔵DRAM的再新或載入命令或儲存命令 對DRAM内部的存取，使2個DRAM分時動作的情形。圖 40(A)為通常使用溫度範圍之75°C以下的DRAM的動作例。2 個DRAM(DRAM1及DRAM2)交互重覆WORK期間及REF.期 間。在標示WORK的WORK期間中的DRAM對外部存取動作 。最初的DRAM1進入WORK期間，對應來自外部的存取。 另一方面，REF.期間中的DRAM優先進行再新動作，外部 存取在寫入之時於再新結束後進行資料的寫入。 DRAM的記憶胞通常必須在64 ms以内進行再新，圖示的 例中在該時間内切換WORK期間及REF.期間8次，DRAM 1及 DRAM2互相重覆WORK期間及REF.期間各4次。 於此，以於一次的REF.期間的8 ms間進行再新所須要的 -68- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（66 ) 時間為T1，將在同一期間内進行寫入存取之後累積在FIFO 的資料寫回所須要的時間為T2，可進行載入命令時的寫入 存取的時間為T3，說明REF.期間中進行的再新、載入時寫 入存取及寫回。 以256 Mbit的SDRAM為例，其記憶體構成為8192行x512 列xl6位元x4庫，在64 ms的期間内進行32768次（8192行x4 庫分）的再新即可。因此，圖40(A)的例中對1個DRAM在 64ms的期間内有4次REF.期間，故一次REF.期間（8 ms)内進 行8192次再新。 一次的再新須要的時間是70 ns，故T1 = 70ns X 8 192次= 0.574 ms。另一方面，求出在8 ms的期間内從外部進行的寫 入存取的最大値，每次的存取均為寫入的話，則為100000 次（8 ms / 80 ns)。將之寫回REF·期間中的DRAM所須要的時 間丁1為7 1115(7〇115\ 100000次）。若進行載入時寫入存取 4096次，則載入時寫入存取所須要的時間T3 = 70 ns X 4096 次=0.287ms 〇 因此，T1 + T2 + T3 = 7.861 ms < 8 ms，得知在 REF.期 間中可充分地執行再新及載入命令的寫入存取及寫回。又 ，再新亦可在REF期間中的DRAM内的複數個庫同時執行》 此時可減少T1期間内執行的再新的次數，故可縮短T1期間 。若縮短T1期間，則可以減少FIFO的記憶容量外，亦可得 到從外部存取的間隔較短的高速記憶體。 圖40(B)所示為變更DRAM的再新間隔的情形般而言 ，DRAM的再新特性在高溫時會惡化。因此例如在75 °C以 -69- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
1278861 A7 B7 五、發明説明（67 ) 上的高溫下縮短再新間隔即可保持.資料，可在更大的溫度 範圍内動作。本例中高溫時的再新間隔縮短到48 ms。T1未 改變，而T2變為5.25 ms，T3變為0.144 ms的話，T1 + T2 + T3 = 597 ms < 6 ms，得知在REF.期間中可充分執行再新 及載入時寫入存取及寫回。 另一方面，在低溫時可縮短再新間隔以減少資料保持電 流。圖示的例中低溫時將再新間隔延長成2倍，達到128 ms 。此時REF期間為16 ms。T1未改變，而T2變為14 ms，T3 變為 1.15 ms，ΤΙ + T2 +T3 = 15.8 ms < 16 ms，得知在 REF.期間中可充分執行再新及載入時寫入存取及寫回。 本實施例中以每一晶片說明DRAM的動作單位，但亦可因 應記憶體模組的性能或記憶體晶片的構成以庫（bank)為動作 單位。又，將再新間隔64 ms分割為8個期間做為WORK期 間及REF期間，若再更細分則可減少保持資料及位址用的 FIFO的記憶容量。相反地分割成較大單位的話則可減少 WORK期間與REF期間的切換次數，故可簡化切換用的控制 電路。 圖41說明CACHE的作用。圖41(A)所示為WORK期間與 REF.期間切換之前從外部進行寫入存取的情形。於此在 DRAM1的WORK期間結束時進行外部存取A 〇此時DHAM1 的WORK期間到寫入存取結束為止延長dT。另一方面， DRAM2貝]如預定的WORK期間，不寫入寫入資料而待命到 寫入存取結束為止。未寫入DRAM2的資料先暫時保持在 CACHE。WORK期間中與保持於CACHE中者相同的位址產 -70- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝 訂
線 1278861 A7 B7 οδ ---- 五、發明説明（ ） 生存取時，則不對DRAM2而對CACHE進行讀寫。又，存取 為寫入存取時，對REF.期間中的DRAM1與平常相同地經由 FIFO進行寫入。保持於CACHE中的資料則在DRAM2的 WORK期間結束的下一個REF·期間内被寫回。該寫回結束 後清除CACHE的内容。 存取為讀取存取時，到存取結束為止，將DRAM1的 WORK期間延長dT。 圖41(B)所示為一次的存取進行得較WORK期間及REF.期 間為長的情形，或延長期間dT無法完全涵蓋的情形。 DRAM 1在WORK期間中開始的外部存取B超過延長時間dT ，而在其次的REF·期間中仍然繼續存取。此時的存取由 CACHE接手，DRAM1進入REF·期間。DRAM2按照預定進 行WORK期間，進入待機狀態。讀取存取之時資料從 DRAM 1給CACHE接手。寫入·存取之時持續進行的存取結束 後，將寫入CACHE的資料寫回DRAM 1及DRAM2。寫回在 各個DRAM進入REF·期間後進行。二者的寫回結束後，清 除CACHE的内容。如此使用CACHE可處理跨WORK期間及 REF·期間的存取或一次或複數次的超過WORK期間的存取。 圖42所示為本發明的記憶體模組的動作波形的一例。A〇 〜A20，S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE 為輸出 到記憶體模組的信號，即所謂非同步SRAM的界面信號。資 料輸出入信號1/00〜1/015分為資料的輸入及輸出，各以 DIN、DOUT 表示。MMU，ATD，DTD 各表示乂乂口電路、 ATD電路、CTD電路的輸出信號。D1-CLK為供給到DRAM1 -71 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝 訂
1278861 A7 B7 -©β»--— 五、發明説明（ ） 的時鐘信號，D1-C0M為供給到DRAM1的指令信號的總稱 ，D1-A0〜D1-A15為供給到DRAM的DRAM1的位址信號， D1-DQ0〜D1-DQ15為DRAM的I/O線，為DRAM1的輸出入 資料信號。'
裝 D2-CLK為供給到DRAM2的時鐘信號，D2-C0M為供給到 DRAM2的指令信號的總稱，D2-A0〜D2-A15為供給到 DRAM 的 DRAM2的位址信號，D2-DQ0 〜D2-DQ15 為 DRAM 的I/O線，為DRAM2的輸出入資料信號。 •f k 首先，說明開始時進行的讀取存取。輸入位址A0〜A24後 ，MMU電路輸出變換後的位址。ATD電路偵測位址A0〜 A24 及指令類（S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE) 的變化，位址及指令確定後輸出脈衝。以本脈衝為起點， 對WORK期間中的DRAM1發出庫主動指令A及列位址Ra， 其次發出讀取指令R及行位址Co。從DRAM1讀出的資料輸 出到D-DQ0〜D-DQ15，先通過R/W BUFFER再輸出到1/00 〜1/015。又，對REF·期間中的DRAM2以庫主動指令A及預 先充電指令P進行再新。 再說明下一週期中的寫入存取的執行例。 寫入存取之時亦與讀取存取同様地以ATD信號的下降為 起點對DRAM1及DRAM2發出庫主動指令A及列位址Ra。寫 入存取時未進行再新動作，故發出指令及位址給DRAM1及 DRAM2雙方。 其後，CTD電路偵測指令類（S-/CE1，S-CE2，S-/LB，S-/UB，S-/OE，S-/WE)的變化，辦識其為寫入動作，輸出脈衝 -72- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1278861 A7 B7 五、發明説明（7Q ) 。以該脈衝為起點對DRAM1及DRAM2雙方發出寫入指令W 及列指令Co，執行寫入。 如上說明的實施例中，可沿用SRAM界面方式而使用便宜 的泛用DRAM得到大容量記憶體模組。本發明的控制電路 (CTL_LOGIC)中係使用DRAM，但由於DRAM所須要的再新 係由控制電路（CTL—LOGIC)所執行，故與SRAM同様地可不 考慮再新而使用。再者，由於可藉DRAM中的資料保持的 二重化及進行再新的時序及載入或儲存命令對DRAM内部 的存取的調整，可將DRAM的再新及内部存取從記憶體模 組外部隱蔵起來，因此存取本記憶體模組時不必考慮再新 及DRAM的内部存取而調整時序。因此可以與先前只使用 的SRAM記憶體模組同様地使用，故不必變更先前的系統即 可使用大容量記憶體模組。又，藉由減少DRAM的再新間 隔，在高溫時亦可使DRAM動作，可得到使用溫度範圍大 的記憶體模組。另一方面，藉由在低溫時增加DRAM的再 新間隔，可減少資料保持所須要的電力，得到資料保持電 力少的記憶體模組。 電力模組PM的作用下，可停止DRAM的一部分全部的電 源供給，限定記憶區域，而減少資料保持所須要的電力。 再者，藉由也停止對控制電路供給電源，可得到資料保持 電力少的記憶體模組。又，此種情形下可用MMU自由地設 定進行資料保持的記憶區域，故可對應於各種機器廣泛地 使用。 <實施例5 > -73- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
1278861 A7 B7 五、發明説明（71 ) 圖43所示為本發明之記億體模組的第四實施例。圖43(A) 為俯視圖，圖43(B)為剖面圖。本記憶體模組在藉由球狀格 子陣列（Ball Grid Array，BGA)安裝於裝置上的基板（例如玻 璃環氧基板所製成的印刷電路板PCB)上，安裝 CHIPl(FLASH)、CHIP2(SRAM+CTL_L0GIC)、CHIP3(DRAM1) 及CHIP4(DRAM2)。雖不特別受限，CHIP3及CHIP4中使用 所謂在晶片的中央排列1列信號及電源銲墊列的泛用DRAM 的成對晶片。又，雖不特別受限，CHIP1中使用所謂在晶片 的一端排列一排信號及電源銲墊列的FLASH的泛用成對晶 片。 CHIP1及基板上的接合墊以接合線（PATH2)連接，CHIP2 及基板上的接合墊以接合線（PATH3)連接。CHIP3及CHIP4 與CHIP2以接合線（PATH1)連接。CHIP1及CHIP2以接合線 (PATH4)連接。搭載有晶片的·基板上面進行樹脂模塑，以保 護各晶片及連接配線。又，亦可另外於其上加上金屬、陶 瓷或樹脂的蓋子（COVER)。 本發明的實施例中由於在印刷電路板PCB上直接搭載成對 晶片，故可形成安裝面積小的記憶體模組。又，由於可近 接配置各晶片，故可縮短晶片間配線長度。藉由將晶片間 的配線及各晶片與基板間的配線統一成接合線方式，可用 較少的步驟數製造記憶體模組、再者，藉由以接合線對晶 片間直接配線，可減少基板上的接合墊數及接合線的條數 ，以較少的步驟數製造記憶體模組。由於可使用大量量産 的泛用DRAM的成對晶片，故可便宜且安定地供給記憶體 •74- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1278861 A7 B7 五、發明説明（72 ) 模組。使用樹脂蓋時，可形成更強.靭的記憶體模組。使用 陶瓷或金屬蓋時，除了強度外，更可形成放熱性或遮蔽效 果優良的記偉體模組。 圖44所示為本發明的記憶體模組的圖43的變形例。圖 44(A)為俯視圖，圖44(B)為剖面圖。本例中，CHIP2 (SRAM + CTL—LOGIC)安裝於 CHIP3 及 CHIP4Jl 〇 對(：朦2及 CHIP3或CHIP4的配線係使用PATH5。CHIP1及基板上的接 合墊係以接合線（PATH2)連接，CHIP2及基板上的接合墊係 以接合線（PATH3)連接。CHIP1及CHIP2以接合線（PATH4) 連接。 本安裝方法可減少印刷電路板PCB的面積。 又，藉由積層後的晶片間的配線PATH1，可縮短配線長 度’故除了可提高配線的可靠度外，亦可降低對外部的雜 訊輻射。 - <實施例6 > 圖45所示為使用本發明的記憶體模組的行動電話機的實 施例。 行動電話由、天線ANT、無線區塊RF、基頻區塊BB、聲 音編解碼器區塊SP、揚聲器SK、拾音器MK、處理器CPU、 液晶顯示部LCD、鍵盤KEY、本發明的記憶體模組MEM所 構成。 說明通話時的動作^ 透過天線ANT收到的聲音被無線區塊放大，輸出到基頻 區塊BB ^基頻區塊BB將聲音的類比信號變換成數位信號， -75· 國國家棣準(CNS) A4規格(210 X 297公爱) 1278861 A7 B7 五、發明説明（73 ) 進行錯誤修正及解調處理，輸出到聲音編解碼器區塊SP。 聲音編解碼器區塊將數位信號變換成類比信號，輸出到揚 聲器SK後，·從揚聲器可聽到對方的聲音。 茲說明從行動電話機存取網際網路的網頁，下載音樂資 料，播放收聽，最後儲存下載音樂資料的一連串的作業的動 作。
記憶體模組MEM中，存放有基本程式、應用程式（電子郵 件、Web瀏覽器、音樂播放、遊戲等）。
從鍵盤指示起動Web瀏覽器後，存放於記憶體模組MEM 内的FLASH的Web瀏覽器的程式被傳送到同一記憶體模組 内的DRAM。對DRAM的傳送結束後，處理器CPU執行 DRAM内的Web瀏覽器的程式，在液晶顯示LCD上顯示Web 瀏覽器。存取所要的網頁，從鍵盤指示下載喜歡的音樂資 料後，透過天線ANT接收音樂資料，以無線區塊放大，輸 入到基頻區塊BB。基頻區塊BB將為類比信號的音樂資料變 換成數位信號，進行錯誤修正及解調處理。最後，將數位 信號化的音樂資料先存放到記憶體模組MEM的DRAM中， 再傳送到FLASH。 其次以鍵盤KEY指示音樂播放程式的起動後，存放於記 憶體模組MEM内的FLASH中的音樂播放程式被傳送到同一 記憶體模組内的DRAM。對DRAM的傳送結束後，處理器 CPU執行DRAM内的聲音播放程式，在液晶顯示LCD中顯示 音樂播放程式。 從鍵盤下達聽取下載到DRAM中的音樂資料的指示後，處 •76- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 1278861 A7 B7 五、發明説明（74 ) 理器CPU執行音樂播放程式，處理保持於DRAM中的音樂資 料，最後從揚聲器SK聽到音樂。 此時，由·於本發明的記憶體模組係使用大容量的DRAM， 故Web瀏覽器及音樂播放程式被保持於DRAM中，哪一個程 式均被CPU同時執行。再者，亦可同時起動電子郵件程式 ，收發電子郵件。 由於Web瀏覽器停止時亦保持於記憶體模組内的DRAM中 ，故要再起動時可立即起動。 從键盤輸入斷電的指示後，記憶體模組只使SRAM動作， 進行最低限度的資料保持，可使耗電極小。 如此，藉由使用本發明的記憶體模組，可存放大量的電 子郵件、音樂播放、應用程式、音樂資料、影像資料、動 晝資料等，再者，可同時執行複數個程式。 發明的效果 · 如上所說明者，本發明的較佳實施例所得到的效果如下 。藉由將FLASH的資料複製到DRAM，可使FLASH資料的 讀取及寫入速度與SDRAM及SRAM相當。 圖式的簡單說明 圖1所示為使用了本發明的記憶體模組的構成圖。 圖2所示為顯示圖1的CHIP2的一例的區塊圖。 圖3所示為使用了本發明的記憶體模組的位址映像的一例 的說明圖。 圖4所示為使用了本發明的記憶體模組的位址映像的一例 的說明圖。 -77- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
訂
1278861 A7 B7 五、發明説明（75 ) 圖5所示為使用了本發明的記憶體模組在電源投入時的動 作的一例的圖。 圖6所示為從本發明的記憶體模組内的FLASH對DRAM傳 送資料的動作的流程的流程圖》 圖7所示為從本發明的記憶體模組内的DRAM對FLASH傳 送資料的動作的流程的流程圖。 圖8 A-B所示為對本發明的記憶體模組内的DRAM進行讀 取動作及寫入動作的流程的流程圖。 圖9所示為圖2所示的資料更新管理電路CPB的動作的一例 的圖。 圖10所示為本發明的記憶體模組在斷電時的動作的流程 的流程圖。 圖11所示為來自記憶體模組外部的載入命令造成的DRAM 的動作的一例的圖。 - 圖12所示為來自記憶體模組外部的儲存命令造成的DRAM 的動作的一例的圖。 圖13A-B所示為本發明的記憶體模組内對DRAM的的讀取 動作及寫入動作的一例的圖。 圖14所示為儲存命令造成的對DRAM的讀取動作進行時， 從外部對DRAM產生讀取動作時從DRAM的讀取動作的一例 的圖。 圖15所示為圖1所示的FLASH的一構成例的區塊圖。 圖16所示為從圖15所示的FLAH讀取資料時時時序圖的一 例0 -78- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
線 1278861 A7
圖17所示為使用了本發明的記憶體模組的一構成例的圖。 圖18所示為圖17所示2FLASH的一構成例的區塊圖。 圖19所示為從圖18所示iFLAH讀取資料的時序圖的一例。 圖20所示為DRAM的一構成例的區塊圖。 圖21所示為使用了本發明的記憶體模組的構成圖。 圖22所示為圖22的CHIP2的一例的區塊圖。 圖23所不為使用了本發明的記憶體模組的位址映像的一 例的說明圖。 圖24所示為使用了本發明的記憶體模組的位址映像的一 例的說明圖。 圖25所示為使用了本發明的記憶體模組在電源投入時的 動作的一例的圖。 圖26為使用了本發明的記憶體模組在電源投入時的動作 的一例的圖。 . 圖27A-C所示為對本發明的記憶體模組存取的優先順序及 動作的一例的圖。 圖28A-B所示為來自記憶體模組外部的載入命令及儲存命 令所造成的DRAM的動作的一例的圖。 圖29A-B所示為載入命令及儲存命令對dram進行存取時 ，從外部對DRAM產生存取時DRAM的動作的一例的圖。 圖3 0所示為使用了本發明的記憶體模組的時序圖一例。 圖31所示為使用了本發明的記憶體模組的時序圖的一例。 圖32所示為SRAM的一構成例的區塊圖。 圖33 A-B所示為本發明的記憶體模組的安裝形態的一例。 -79· 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） A7 B7 1278861 五、發明説明（77 ) 圖34A-B所示為本發明的記憶體模組的安裝形態的一例。 圖3 5所示為使用了本發明的記憶體模組的構成圖。 圖36所示·為圖35的CHIP2的一例的區塊圖。 圖3 7所示為使用了本發明的記憶體模組的位址映像的一 例的説明圖。 圖38A-C所示為從外部同時對DRAM進行存取及再新的情 形的説明圖。 圖39A-C所示為同時從外部存取DRAM及從内部存取 DRAM存取的情形的説明圖。 圖40A-B所示為DRAM的再新方式的一例的圖。 圖41A-B所示為WORK期間、REF·期間的切換時接手存取 的情形的説明圖。 圖4 2所示為使用了本發明的記憶體模組的時序圖的一例。 圖43 A-B所示為本發明的記憶體模組的安裝形態的一例。 圖44A-B所示為本發明的記憶體模組的安裝形態的一例。 圖45所示為利用本發明的記憶體模組的行動電話的構成 例的圖。 符號的説明 CHIP1…非揮發性記憶體、CHIP2…控制電路 (CTL—LOGIC)或靜態隨機存取記憶體（SRAM)及積體有控制 電路（CTL_LOGIC)的半導體晶片、CHIP3···動態隨機存取記 憶體（DRAM)或動態隨機存取記憶體（DRAM1)、CHIP4···動 態隨機存取記憶體（DRAM2)、S-VCC…CHIP2的電源、S· VSS…CHIP2的接地、PS···電力控制信號、L-VCC…CHIP2 -80- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝. 訂
A7 B7 1278861 五、發明説明（78 ) 的電源、L-VSS…CHIP2接地、CLK…CHIP2的時鐘信號、 CKE…CHIP2的時鐘致能信號、/CS…CHIP2的晶片選擇信 號、/RAS ··· CHIP2的列位址選通信號、/CAS…CHIP2的行 位址選通信號、/WE…CHIP2的寫入致能信號、 DQMU/DQML…CHIP2的輸入/輸出罩幕信號、WAIT…CHIP 的等待信號、AO〜A15…CHIP2的位址信號、Dl-CLiO" CHIP3的時鐘信號、D1-CKE-.CHIP3的時鐘致能信號、D1-/CS-CHIP3的晶片選擇信號、D1-/RAS…CHIP3的列位址選 通信號、D1-/CAS…CHIP3的行位址選通信號、D1-/WE… CHIP3的寫入致能信號、D1-A0〜D1-A15...CHIP3的位址信 號、D1-DQMU/DQML…CHIP3的輸入/輸出罩幕信號、D1-DQ0〜D2-DQ15…CHIP3 的資料輸出入、D1-VCC...CHIP3的 電源、D1-VSS …CHIP3 的接地、D1-VCCQ …CHIP3 的 I/O 用 電源、D1-VSSQ…CHIP3的I/O用接地、F-/CE…CHIP1的晶 片致能信號、F-/OE…CHIP1的輸出致能信號、F-/WE… CHIP1的寫入致能信號、F-SC…CHIP1的串列時鐘信號、F-/RES··· CHIP1的重置信號、F-CDE··· CHIP1的指令資料致能 信號、F-RDY/BUSY…CHIP1的待命/忙碌信號、1/00〜1/07 …CHIP1的輸出入信號、c〇M^_GEN…指令產生器、INr·· 初始化電路、MMU…記憶體管理單元、CPB…資料更新位 址管理電路、REG…指令暫存器、A_C0NT存取控制器、 PM···電力管理模組、R/w BUFFER…讀取/寫入緩衝器、 CLKBUF···時鐘緩衝器、FGEN…快閃制御信號產生電路、 ECC ···錯誤修正電路、REP…代替處理電路、 -——-———- 81 · 本纸張尺度適用中H H家操準(CNS) A视格㈣心7公釐）
裝. 訂
線
1278861 A7 B7 五、發明説明（79 ) FLASHCopyArea···快閃資料複製區域、WorkArea···工作區 域、MD_Area…主資料區域、REP — Area…代替區域、Fail Area B…不良區域B、Fail Area C…不良區域C、A、As···主 動命令、R、Rs···讀取命令、W…寫入命令、RR、R〇、ri 、RD、RT、RU···列位址、RC、CO、Cl、CD、CF、CT、 CU、CR…行位址、Ld···載入命令碼、Sa···開始位址、Ea··· 結束位址、P、Ps…預先充電命令、In…輸入資料、〇、〇s …輸出資料、St···儲存命令碼、B、BOs···庫位址、C-BUF …控制器信號緩衝、CTL…指令控制器、MUX…多工器、 DI-BUF…資料輸入緩衝、輸入資料控制器IDC…輸入資料 控制器、SA-BUF…扇區位址緩衝、X-DEC…X解碼器、MA …記憶體陣列、Y-CT…Y位址計數器、Y-DEC…Y解碼器、 YGATE/SENSE-AMP··· Y閘極 & 感測放大電路、DATA-REG …資料暫存器、DO-BUF…資料輸出緩衝、Rcode…讀取命 令碼、ADI、AD2、AD3…位址、F-/CE···晶片致能信號、 F-CLE…指令閂鎖致能信號、F-ALE…位址閂鎖致能信號、 F-/WE…寫入致能信號，F-/RE…讀取致能信號、F-/WP···寫 入保護信號、F-R/B…待命/忙碌信號，1/00〜1/07···用於輸 出入信號的位址的輸入或資料的輸出入。 L-C0NT…動作邏輯控制器、CTL…控制電路、I/0-C0NT …輸出入控制電路、STREG…狀態暫存器、ADREG…位址 暫存器、C0MREG…指令暫存器、R-B…待命忙碌電路、 VL-GEN ···高電壓產生電路、R0W-BUF…歹"立址緩衝、 ROW-DEC···列位址解石馬器、C0L — BUF…行緩衝器、C0L- ___ -82- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
裝· 訂
1278861 A7 B7 五、發明説明（8Q ) DEC…列解碼器、DATA — REG…資料暫存器、SENSE-AMP…感測放大、MA…記憶體陣列、X-ADB…X位址緩衝 、REF.COUNTER…再新計數器，X-DEC…X解碼器、MA… 記憶體陣列，Y-ADB…Y位址緩衝、Y-AD COUNTER…Y位 址計數器、Y-DEC …Y 解碼器，SENS AMP.& I/O BUS··· 感測放大電路&Y閘極、INPUT BUFFER…輸入資料緩衝電 路、OUTPUT BUFFER…輸出資料緩衝電路、CONTROL LOGIC & TG···控制電路&時序產生電路、S-/CE1，、S-CE2···晶片致能信號、S-/OE…輸出致能信號、S-/WE… 寫入致能信號、S-/LB…低位元組選擇信號、S-/UB…高 位元組選擇信號、AS···存取開關電路、SRAM…靜態隨機 存取記憶體、ATD…位址轉換偵測器、CTD…指令轉換偵 測器、TMP…溫度測定模組、RC…再新計數器、X-DEO·· X解碼器、MA(SRAM)···記憶體陣列、Y-GATE…Y閘極、 Y-DEC…Y解碼器、D_CTL…輸入資料控制電路、 CONTROL LOGIC…控制電路、PCB…印刷電路基板、 COVER···模組的密封蓋、PATH1…連接CHIP1及CHIP3或 CHIP4的接合配線、PATH2…連接PCB及CHIP1的接合配線 、PATH3···連接PCB及CHIP2的接合配線、PATH4…連接 CHIP1及CHIP2的接合配線、PATH5…連接CHIP3或CHIP4 及CHIP3及安裝在CHIP4上的CHIP2的配線，FIFO…先進先 出（記憶體）、CACHE…快取記憶體、SHADOW…投影區域 、WORK···工作期間、rEF…再新期間、ANT…天線、RF··· 無線區塊、BB…基頻區塊、SP…聲音編解碼器區塊、SK… _____ -83- 本紙乐尺度適用中國國家襟準(CNS) A4規格(210X 297公釐）
裝· 訂
線 1278861 A7 B7 五、發明説明（81 ) 揚聲器、MK…拾音器、CPU…處理.器、LCD…液晶顯示部 、KEY…鍵盤、MEM…本發明的記憶體模組 -84-
裝· 訂
線 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 、申請專利範固 [•一種半導體記憶裝置，其包含： 非揮發性記憶體，其具有第1讀取時間· 較第存=?，其具有第2讀取時間，其讀取時間 季乂刖述第1碩取時間至少少1〇〇倍以上，· 于间 電路，其與前述非揮發 憶體結合，並包含―，制雷體及别述隨機存取記 3控制電路，用於控制對前 取石己憶體及則述非揮發性記憶體之存取，·及 子 複數個輸出入端子，與前述電路結合； 2. 3. 4. 5. y其中藉由别述輸出入端子對前述非揮發性記憔赞、隹 行的存取缝由前賴㈣取記㈣進行者。 圍第1項之半導體裝置，其中對前述半 動作電源的初期中，前述非揮發性吃 =體的-部的記憶資㈣傳送„述„ “ 第1區域而被記憶於該第！區域者。 隐體之 ^據申請專利範圍第2項之半導體記憶裝置， :述輸出人端子對前述非揮發性記憶體進行的存取= 别述隨機存取記‘«之前述第1IS域而進行者。 根據申請專利範圍第3項之半導體記憶裝置 控制電路具有-^ 述幻區域存取而因資料的更新所產生的位址，且 、了在特定的時序將前述第1區域之更新所產生的位址 的資料寫回到前述非揮發性記憶體卜 根據申5月專利範圍第1項之半導體記憶裝置’其中前述 隨機存取記憶體具有： T則述 77701-950908.doc 六、 7. 8. 9· 申請專利範園 第1區域，其被傳送複製前述非揮發性記憶體之 2記憶貢料且為前述非揮發性記憶體之存取之緩衝區， 第2區域，其為對於來自前述半導體記憶裝置之 之存取所用之 工作區域。 6· 根據申請專利範圍第i項之半導體記憶裝置，其中前 隨機存取記憶體係時鐘同步型DRAM，其藉由前述輸出 入端子而從前述半導體記«置的外部到前述非揮發性 記憶體及前述隨機存取記憶體的存取係 型DRAM之界面進行者。 于起门步 根據申請專利範圍第！項之半導體裝置，其中前述 發性記憶體為NAND型快閃記憶體，且 前述隨機存取記憶體為時鐘同步型D R a m。 根據申請專利範圍第丨項之半導體裝置，其中前述 體記憶裝置為多晶片記憶體模組，包含第1半導體曰1 、第2半導體晶片及第3半導體晶片， 斤別述第1半導體晶片包含前述非揮發性記憶體 半導體晶片包含前述電路，前述第3半導體晶片包二 前述隨機存取記憶體。 3 根據申請專利範圍第丨項之半導體裝置，1 包含靜態隨機存取記憶體， z、丨，…路 猎由前述輸出入端子對前述非揮發性記憶體及 隨機存取記憶體所進行的存取係在前述靜態隨機存取^ 憶體之界面進行者。 〇£ -2 - 7770U950908.doc 本紙張尺度制t S目家標^i) A4規格(21GX297公爱)_
    '申請專利範 10.，據申請專利範圍第W之半導體裝置，其中前述 存取兄憶體為動態隨機存取記憶體， 出入端子對前述動態隨機存取記 進灯的存取中，對前述動態隨機存取記憶 (refresh)被隱蔵。 新 之半導體記憶裝置，其中前述 記憶體模組，在其基板上安裝 、第2半導體晶片、第3半導體 根據申請專利範圍第9項 半導體記憶裝置為多晶片 並密封有第1半導體晶片 晶片及第4晶片， 半導體晶片包含前述非揮發性記憶體，前述 半導體晶片包含前述電路，前述第3半導體晶片包含 前述隨機存取記憶體之—部分，且前述第4晶片包含前 述隨機存取記憶體的另一部分。 12· —種半導體記憶裝置，其包含·· 快閃記憶體； dram ； 技制電路’其與前述快閃記憶體及前述DRAM結合， 且拴制對則述DRAM及對前述快閃記憶體進行的存取； 複數個輸出入端子，其與前述電路結合；其中 藉由前述輸出入端子對前述快閃記憶體所'進行的存 取係經由前述DRAM而進行者。 13.根據中請專利範圍第12之半導體記憶裝置，其中在對前 述半導體讀、裝.置從外部投動作電源的初期巾，前述快 77701-950908.doc 1_8:8傲換頁 1 ^ ^ _ 六、申請專利範園 閃記憶體的一部分的記憶資料被傳送到前述DRAM之第 Γ區域而被記憶於該第1區域。 14·根據中請專利範圍第13之半導體記憶裝置，其中前述控 制電路具有一電路，記憶對前述第1區域從外部存取而 造成的資料的更新所產生的位址， 可在特定的時序將前述第1區域之更新所產生的位址 的資料寫回到前述非揮發性記憶體中。 15· 一種半導體記憶裝置，其包含 非揮發性記憶體，包含第1區域及第2區域； 隨機存取記憶體，包含第3區域及第4區域；及 己隐肋*控制器，與前述非揮發性記憶體及前述隨機 存取記憶結合，其中 刖述第1區域及前述第3區域保持相同的資料；且 …十别述非揮發性记憶體進行的存取係經由前述隨機 存取記憶體進行者。 16·根據申δ月專利範圍第15項之半導體記憶裝置，其中前述 ，憶體控制器具有錯誤修正電路，進行自前述非揮發性 記憶體讀取之資料之錯誤偵測及修正，且在將資料從前 述非揮發性記憶體之前述第i區域傳送到前述隨機存取 體之前述第3區域之時’將前述錯誤修正電路所修 正之資料傳送到前述第3區域。 η.根據申請專利範圍第15項之半導體記憶震置，其中前述 記Μ控㈣心憶前述第3區域之資料被更新之更新 止斷電時將對應於前述更新位址之更新資料從第 -4- 77701-950908.doc 本紙張i適用7®剛準(CNS)A4規格(摩撕公着) 3區域傳送到第丨記憶體，該傳送結束後切斷前述 取記憶體的電源。 存 18·根^申請專利範圍第15之半導體記憶裝置，其中 、、:述記憶體控制器具有存取優先判斷電路，以對前 jP現機存取記憶體之再新要求為第1優先，以從外部對 前=隨機存取記憶體之存取要求為第2優先，以前述非 揮魯性屺憶體及前述隨機存取記憶體間之資料傳送相關 之存取要求為第3優先。 19·根據申請專利範圍第15項之半導體裝置，其中 前述記憶體控制器形成在第！半導體晶片上，前述隨 機存取記憶體形成在第2半導體晶片上，前述非揮發性 記憶體形成在第3半導體晶片上， 前述半導體記憶裝置另具有一密封體，於其内部包 含前述第1、第2及第3半導體晶；=;， 前述密封體具有複數個第1電極，用於與前述第1半 導體晶片及前述第2半導體晶片做電性連接；複數個第2 電極，用於與前述第1半導體晶片及前述第3半導體晶片 做電性連接；複數個第3電極，用於對前述第丨半導體晶 片及密封體的外部做電性連接；及複數個第4電極，用 於對前述第3半導體晶片及密封體的外部做電性連接。 77701-950908.doc 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐] ：-----------
TW091107320A 2001-06-11 2002-04-11 Semiconductor memory device TWI278861B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001174978A JP4049297B2 (ja) 2001-06-11 2001-06-11 半導体記憶装置

Publications (1)

Publication Number Publication Date
TWI278861B true TWI278861B (en) 2007-04-11

Family

ID=19016190

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091107320A TWI278861B (en) 2001-06-11 2002-04-11 Semiconductor memory device

Country Status (5)

Country Link
US (8) US6791877B2 (zh)
JP (1) JP4049297B2 (zh)
KR (8) KR100924407B1 (zh)
CN (4) CN100350393C (zh)
TW (1) TWI278861B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483107B (zh) * 2012-04-03 2015-05-01 Winbond Electronics Corp 串列介面快閃記憶體裝置及其狀態暫存器的寫入方法

Families Citing this family (193)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
JP2003006041A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
US7155560B2 (en) * 2001-06-27 2006-12-26 Intel Corporation Method and apparatus for storing data in flash memory
FI20021620A (fi) * 2002-09-10 2004-03-11 Nokia Corp Muistirakenne, järjestelmä ja elektroniikkalaite sekä menetelmä muistipiirin yhteydessä
JP4499982B2 (ja) * 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
WO2004049168A1 (ja) * 2002-11-28 2004-06-10 Renesas Technology Corp. メモリモジュール、メモリシステム、及び情報機器
DE10255872B4 (de) * 2002-11-29 2004-09-30 Infineon Technologies Ag Speichermodul und Verfahren zum Betrieb eines Speichermoduls in einem Datenspeichersystem
JP4322068B2 (ja) * 2003-03-07 2009-08-26 富士通株式会社 ストレージシステム及びそのデイスク負荷バランス制御方法
JP2004318933A (ja) * 2003-04-11 2004-11-11 Renesas Technology Corp 半導体記憶装置
US7606993B2 (en) 2003-06-10 2009-10-20 Tdk Corporation Flash memory controller, memory control circuit, flash memory system, and method for controlling data exchange between host computer and flash memory
KR100685770B1 (ko) * 2003-06-27 2007-02-26 후지쯔 가부시끼가이샤 데이터 전송 방법 및 시스템
US7752380B2 (en) * 2003-07-31 2010-07-06 Sandisk Il Ltd SDRAM memory device with an embedded NAND flash controller
EP1796100A3 (en) * 2003-07-31 2007-10-31 M-Systems Flash Disk Pioneers Ltd SDRAM memory device with an embedded NAND flash controller
JP2005071234A (ja) * 2003-08-27 2005-03-17 Hitachi Ltd 電子機器、及び、かかる電子機器におけるシステムの起動方法
JP2005092969A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 不揮発性半導体記憶装置
US7797693B1 (en) * 2003-12-12 2010-09-14 Hewlett-Packard Development Company, L.P. NAND mobile devices capable of updating firmware or software in a manner analogous to NOR mobile devices
US7173863B2 (en) * 2004-03-08 2007-02-06 Sandisk Corporation Flash controller cache architecture
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
KR100606242B1 (ko) * 2004-01-30 2006-07-31 삼성전자주식회사 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치
KR101085406B1 (ko) 2004-02-16 2011-11-21 삼성전자주식회사 불 휘발성 메모리를 제어하기 위한 컨트롤러
US20050213399A1 (en) * 2004-03-29 2005-09-29 Hoover Patricia J Method and apparatus to write data
US20050231080A1 (en) * 2004-04-14 2005-10-20 Edward Torrance Cable organizer cabinet
US7904895B1 (en) 2004-04-21 2011-03-08 Hewlett-Packard Develpment Company, L.P. Firmware update in electronic devices employing update agent in a flash memory card
WO2006003693A1 (ja) * 2004-06-30 2006-01-12 Renesas Technology Corp. データプロセッサ
US8526940B1 (en) 2004-08-17 2013-09-03 Palm, Inc. Centralized rules repository for smart phone customer care
JP5007485B2 (ja) * 2004-08-26 2012-08-22 ソニー株式会社 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
DK1797645T3 (en) * 2004-08-30 2018-11-19 Google Llc Systems and methods for providing non-volatile memory management in cordless phones
US7882299B2 (en) * 2004-12-21 2011-02-01 Sandisk Corporation System and method for use of on-chip non-volatile memory write cache
US7424663B2 (en) * 2005-01-19 2008-09-09 Intel Corporation Lowering voltage for cache memory operation
US7315928B2 (en) * 2005-02-03 2008-01-01 Mediatek Incorporation Apparatus and related method for accessing page mode flash memory
KR100640555B1 (ko) 2005-02-07 2006-10-31 삼성전자주식회사 데이터 복사 방법 및 이를 위한 어플리케이션 프로세서
US7623355B2 (en) * 2005-03-07 2009-11-24 Smart Modular Technologies, Inc. Extended universal serial bus connectivity
US7702839B2 (en) * 2005-04-12 2010-04-20 Nokia Corporation Memory interface for volatile and non-volatile memory devices
JP2006323739A (ja) 2005-05-20 2006-11-30 Renesas Technology Corp メモリモジュール、メモリシステム、及び情報機器
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8438647B2 (en) * 2005-07-14 2013-05-07 Imation Corp. Recovery of encrypted data from a secure storage device
US8335920B2 (en) 2005-07-14 2012-12-18 Imation Corp. Recovery of data access for a locked secure storage device
US8015606B1 (en) 2005-07-14 2011-09-06 Ironkey, Inc. Storage device with website trust indication
US8321953B2 (en) * 2005-07-14 2012-11-27 Imation Corp. Secure storage device with offline code entry
US7345918B2 (en) 2005-08-31 2008-03-18 Micron Technology, Inc. Selective threshold voltage verification and compaction
JP5242397B2 (ja) 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
US20070067620A1 (en) * 2005-09-06 2007-03-22 Ironkey, Inc. Systems and methods for third-party authentication
KR100673013B1 (ko) * 2005-09-21 2007-01-24 삼성전자주식회사 메모리 컨트롤러 및 그것을 포함한 데이터 처리 시스템
KR100737913B1 (ko) 2005-10-04 2007-07-10 삼성전자주식회사 반도체 메모리 장치의 읽기 방법
JP2007164893A (ja) 2005-12-13 2007-06-28 Toshiba Corp 半導体記憶装置
US8639873B1 (en) * 2005-12-22 2014-01-28 Imation Corp. Detachable storage device with RAM cache
US8266378B1 (en) 2005-12-22 2012-09-11 Imation Corp. Storage device with accessible partitions
US7519754B2 (en) * 2005-12-28 2009-04-14 Silicon Storage Technology, Inc. Hard disk drive cache memory and playback device
US20070147115A1 (en) * 2005-12-28 2007-06-28 Fong-Long Lin Unified memory and controller
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
KR100775710B1 (ko) 2006-02-28 2007-11-09 주식회사 대우일렉트로닉스 전자기기의 이이피롬 데이터 처리 시스템 및 방법
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
JP2007323321A (ja) * 2006-05-31 2007-12-13 Toshiba Corp 半導体記憶装置およびそのデータ送信方法
US8209676B2 (en) 2006-06-08 2012-06-26 Hewlett-Packard Development Company, L.P. Device management in a network
US8752044B2 (en) 2006-07-27 2014-06-10 Qualcomm Incorporated User experience and dependency management in a mobile device
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
JP2008047244A (ja) * 2006-08-18 2008-02-28 Toshiba Corp 半導体記憶装置、半導体装置、及びデータ書き込み方法
JP2008077810A (ja) 2006-09-25 2008-04-03 Toshiba Corp 不揮発性半導体記憶装置
KR20080029687A (ko) * 2006-09-29 2008-04-03 한국전자통신연구원 암호화 기능이 내장된 메모리를 이용한 고속 대용량의암호화 장치 및 그 구현 방법
US7584335B2 (en) * 2006-11-02 2009-09-01 International Business Machines Corporation Methods and arrangements for hybrid data storage
US8745315B2 (en) * 2006-11-06 2014-06-03 Rambus Inc. Memory Systems and methods supporting volatile and wear-leveled nonvolatile physical memory
CN101211649B (zh) * 2006-12-27 2012-10-24 宇瞻科技股份有限公司 带有固态磁盘的动态随机存取内存模块
US7564722B2 (en) * 2007-01-22 2009-07-21 Micron Technology, Inc. Memory system and method having volatile and non-volatile memory devices at same hierarchical level
KR100816154B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 어드레스 스케쥴링 방법
KR100875293B1 (ko) 2007-02-08 2008-12-23 삼성전자주식회사 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템
KR100866624B1 (ko) 2007-02-23 2008-11-03 삼성전자주식회사 둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치
EP2132635B1 (en) 2007-03-30 2017-08-16 Rambus Inc. System including hierarchical memory modules having different types of integrated circuit memory devices
JP5669338B2 (ja) 2007-04-26 2015-02-12 株式会社日立製作所 半導体装置
US8819384B1 (en) * 2007-05-17 2014-08-26 Marvell International Ltd. Method and system for embedded virtual memory management
KR100909965B1 (ko) 2007-05-23 2009-07-29 삼성전자주식회사 버스를 공유하는 휘발성 메모리 및 불휘발성 메모리를구비하는 반도체 메모리 시스템 및 불휘발성 메모리의 동작제어 방법
US8904098B2 (en) 2007-06-01 2014-12-02 Netlist, Inc. Redundant backup using non-volatile memory
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
JP2008305350A (ja) * 2007-06-11 2008-12-18 Spansion Llc メモリシステム、メモリ装置、およびメモリ装置の制御方法
US7986553B2 (en) * 2007-06-15 2011-07-26 Micron Technology, Inc. Programming of a solid state memory utilizing analog communication of bit patterns
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
JP4922860B2 (ja) * 2007-08-01 2012-04-25 株式会社日立製作所 半導体装置
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
JP4525816B2 (ja) * 2007-09-28 2010-08-18 株式会社デンソー 電子機器及びプログラム
US7593284B2 (en) * 2007-10-17 2009-09-22 Unity Semiconductor Corporation Memory emulation using resistivity-sensitive memory
WO2009052525A1 (en) 2007-10-19 2009-04-23 Virident Systems, Inc. Managing memory systems containing components with asymmetric characteristics
US8332572B2 (en) 2008-02-05 2012-12-11 Spansion Llc Wear leveling mechanism using a DRAM buffer
US8275945B2 (en) 2008-02-05 2012-09-25 Spansion Llc Mitigation of flash memory latency and bandwidth limitations via a write activity log and buffer
US8209463B2 (en) * 2008-02-05 2012-06-26 Spansion Llc Expansion slots for flash memory based random access memory subsystem
US8352671B2 (en) 2008-02-05 2013-01-08 Spansion Llc Partial allocate paging mechanism using a controller and a buffer
KR101529291B1 (ko) 2008-02-27 2015-06-17 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
JP2009211153A (ja) * 2008-02-29 2009-09-17 Toshiba Corp メモリ装置、情報処理装置及び電力制御方法
US8745311B2 (en) * 2008-03-31 2014-06-03 Spansion Llc Flash memory usability enhancements in main memory application
US8738840B2 (en) * 2008-03-31 2014-05-27 Spansion Llc Operating system based DRAM/FLASH management scheme
JP4762267B2 (ja) * 2008-04-21 2011-08-31 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2009137371A2 (en) * 2008-05-02 2009-11-12 Ironkey, Inc. Enterprise device recovery
US20100146239A1 (en) * 2008-12-08 2010-06-10 Infinite Memories Ltd. Continuous address space in non-volatile-memories (nvm) using efficient embedded management of array deficiencies
CN101552032B (zh) * 2008-12-12 2012-01-18 深圳市晶凯电子技术有限公司 用较大容量dram参与闪存介质管理构建高速固态存储盘的方法及装置
US7864620B1 (en) * 2009-03-19 2011-01-04 Altera Corporation Partially reconfigurable memory cell arrays
EP2441007A1 (en) 2009-06-09 2012-04-18 Google, Inc. Programming of dimm termination resistance values
CN101615145B (zh) * 2009-07-24 2011-12-07 中兴通讯股份有限公司 一种提高存储器数据缓存可靠性的方法和装置
US8180500B2 (en) * 2009-07-29 2012-05-15 Nanya Technology Corp. Temperature sensing system and related temperature sensing method
US8745365B2 (en) * 2009-08-06 2014-06-03 Imation Corp. Method and system for secure booting a computer by booting a first operating system from a secure peripheral device and launching a second operating system stored a secure area in the secure peripheral device on the first operating system
US8683088B2 (en) 2009-08-06 2014-03-25 Imation Corp. Peripheral device data integrity
US8402203B2 (en) * 2009-12-31 2013-03-19 Seagate Technology Llc Systems and methods for storing data in a multi-level cell solid state storage device
CN101894584B (zh) * 2010-06-12 2013-01-16 苏州国芯科技有限公司 一种动态随机存储器读写模式信号时序参数的实现方法
US8793419B1 (en) * 2010-11-22 2014-07-29 Sk Hynix Memory Solutions Inc. Interface between multiple controllers
US9821073B2 (en) 2010-12-27 2017-11-21 Apo-T B.V. Polypeptide that binds aberrant cells and induces apoptosis
KR20120079682A (ko) * 2011-01-05 2012-07-13 삼성전자주식회사 디램 캐시를 포함하는 메모리 장치 및 이를 포함하는 시스템
US8578208B2 (en) * 2011-01-13 2013-11-05 Micron Technology, Inc. Determining location of error detection data
KR20120118763A (ko) * 2011-04-19 2012-10-29 삼성전자주식회사 디램 패키지, 디램 패키지를 포함하는 디램 모듈, 디램 패키지를 포함하는 그래픽 모듈, 그리고 디램 패키지를 포함하는 멀티미디어 장치
US8913447B2 (en) * 2011-06-24 2014-12-16 Micron Technology, Inc. Method and apparatus for memory command input and control
US10838646B2 (en) 2011-07-28 2020-11-17 Netlist, Inc. Method and apparatus for presearching stored data
US10198350B2 (en) 2011-07-28 2019-02-05 Netlist, Inc. Memory module having volatile and non-volatile memory subsystems and method of operation
US10380022B2 (en) 2011-07-28 2019-08-13 Netlist, Inc. Hybrid memory module and system and method of operating the same
US8423722B1 (en) * 2011-08-26 2013-04-16 Western Digital Technologies, Inc. System and method for high performance command processing in solid state drives
EP2760892A1 (en) 2011-09-29 2014-08-06 Apo-T B.V. Multi-specific binding molecules targeting aberrant cells
US20130183307A1 (en) 2012-01-13 2013-07-18 Johan Renes Aberrant cell-restricted immunoglobulins provided with a toxic moiety
US9147461B1 (en) 2012-11-28 2015-09-29 Samsung Electronics Co., Ltd. Semiconductor memory device performing a refresh operation, and memory system including the same
US9047172B2 (en) * 2012-11-29 2015-06-02 Intel Corporation Adaptive power control of memory map storage devices
KR20140082181A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 메모리 시스템
US10372551B2 (en) 2013-03-15 2019-08-06 Netlist, Inc. Hybrid memory system with configurable error thresholds and failure analysis capability
WO2014155592A1 (ja) * 2013-03-27 2014-10-02 株式会社日立製作所 Ｓｄｒａｍインターフェイスを有するｄｒａｍ、フラッシュメモリ混載メモリモジュール
CN105027092B (zh) * 2013-03-27 2018-01-30 株式会社日立制作所 具有sdram接口的dram、混合闪存存储器模块
CN103280444B (zh) * 2013-04-09 2016-03-23 北京兆易创新科技股份有限公司 增强型Flash的多芯片的封装芯片、同步方法和封装方法
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
WO2014203383A1 (ja) * 2013-06-20 2014-12-24 株式会社日立製作所 異種メモリを混載したメモリモジュール、及びそれを搭載した情報処理装置
EP3036641B1 (en) * 2013-08-21 2023-11-01 Everspin Technologies, Inc. Non-destructive write/read leveling
TWI588843B (zh) * 2013-08-23 2017-06-21 慧榮科技股份有限公司 存取快閃記憶體中儲存單元的方法以及使用該方法的裝置
CN104425019B (zh) * 2013-08-23 2018-07-06 慧荣科技股份有限公司 存取快闪存储器中存储单元的方法以及使用该方法的装置
CN107341071A (zh) * 2013-08-23 2017-11-10 慧荣科技股份有限公司 存取快闪存储器中储存单元的方法以及使用该方法的装置
CN104425018B (zh) 2013-08-23 2019-07-23 慧荣科技股份有限公司 存取快闪存储器中储存单元的方法以及使用该方法的装置
US10185515B2 (en) * 2013-09-03 2019-01-22 Qualcomm Incorporated Unified memory controller for heterogeneous memory on a multi-chip package
US10193377B2 (en) * 2013-10-30 2019-01-29 Samsung Electronics Co., Ltd. Semiconductor energy harvest and storage system for charging an energy storage device and powering a controller and multi-sensor memory module
US10248328B2 (en) 2013-11-07 2019-04-02 Netlist, Inc. Direct data move between DRAM and storage on a memory module
KR102249416B1 (ko) 2014-06-11 2021-05-07 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 구동 방법
KR102291639B1 (ko) * 2015-07-13 2021-08-20 에스케이하이닉스 주식회사 레디 비지 신호를 출력하는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
KR102430561B1 (ko) * 2015-09-11 2022-08-09 삼성전자주식회사 듀얼 포트 디램을 포함하는 메모리 모듈
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US9880778B2 (en) 2015-11-09 2018-01-30 Google Inc. Memory devices and methods
KR102473209B1 (ko) * 2015-12-14 2022-12-02 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US10296238B2 (en) 2015-12-18 2019-05-21 Intel Corporation Technologies for contemporaneous access of non-volatile and volatile memory in a memory device
CN105608027B (zh) * 2015-12-18 2018-10-19 华为技术有限公司 非易失存储设备和访问非易失存储设备的方法
US9847105B2 (en) * 2016-02-01 2017-12-19 Samsung Electric Co., Ltd. Memory package, memory module including the same, and operation method of memory package
US10209895B2 (en) * 2016-02-18 2019-02-19 Toshiba Memory Corporation Memory system
US9965017B2 (en) 2016-04-12 2018-05-08 International Business Machines Corporation System and method for conserving energy in non-volatile dual inline memory modules
KR102592359B1 (ko) 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US11133042B2 (en) 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
US11217286B2 (en) 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10037788B2 (en) * 2016-08-02 2018-07-31 SK Hynix Inc. Semiconductor devices and semiconductor systems
JP6178909B1 (ja) * 2016-09-15 2017-08-09 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
JP2018049385A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 メモリシステムおよびプロセッサシステム
JP6697360B2 (ja) * 2016-09-20 2020-05-20 キオクシア株式会社 メモリシステムおよびプロセッサシステム
US9934841B1 (en) 2016-10-21 2018-04-03 Altera Corporation Systems and methods for refreshing data in memory circuits
CN108121664A (zh) * 2016-11-28 2018-06-05 慧荣科技股份有限公司 数据储存装置以及其操作方法
US9865323B1 (en) * 2016-12-07 2018-01-09 Toshiba Memory Corporation Memory device including volatile memory, nonvolatile memory and controller
US10147712B1 (en) 2017-07-21 2018-12-04 Micron Technology, Inc. Memory device with a multiplexed command/address bus
US10395722B2 (en) * 2017-09-29 2019-08-27 Intel Corporation Reading from a mode register having different read and write timing
WO2019132968A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies with communication networks
US11030132B2 (en) 2018-02-05 2021-06-08 Micron Technology, Inc. Synchronous memory bus access to storage media
US11226909B2 (en) 2018-08-24 2022-01-18 Rambus Inc. DRAM interface mode with interruptible internal transfer operation
KR102653251B1 (ko) * 2018-09-07 2024-04-01 에스케이하이닉스 주식회사 고속 데이터 리드아웃 장치 및 그를 이용한 씨모스 이미지 센서
CN109582523B (zh) * 2018-11-26 2022-03-25 深圳忆联信息系统有限公司 有效分析SSD前端NVMe模块性能的方法及系统
CN111312319B (zh) * 2018-12-12 2022-03-01 北京兆易创新科技股份有限公司 一种数据替换的方法以及装置
US11301403B2 (en) * 2019-03-01 2022-04-12 Micron Technology, Inc. Command bus in memory
JP2020154525A (ja) 2019-03-19 2020-09-24 キオクシア株式会社 メモリシステムおよび情報処理システム
US20210271393A1 (en) * 2020-03-02 2021-09-02 Silicon Motion, Inc. Method and apparatus for performing data access management of all flash array server
US11409684B2 (en) 2020-07-31 2022-08-09 Alibaba Group Holding Limited Processing accelerator architectures
US11625341B2 (en) 2020-08-11 2023-04-11 Alibaba Group Holding Limited Narrow DRAM channel systems and methods
US11929130B2 (en) * 2020-09-30 2024-03-12 Changxin Memory Technologies, Inc. Method and device for testing sr cycle as well as method and device for testing ar number
KR20230050612A (ko) 2021-10-08 2023-04-17 삼성전자주식회사 로그 정보를 제공하는 반도체 메모리 장치

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0251724A (ja) 1988-08-15 1990-02-21 Hitachi Ltd ディスク制御装置
US5315549A (en) * 1991-06-11 1994-05-24 Dallas Semiconductor Corporation Memory controller for nonvolatile RAM operation, systems and methods
JPH0546328A (ja) 1991-08-13 1993-02-26 Fujitsu Ltd 半導体記憶装置のステージング方法
TW231343B (zh) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
JPH05299616A (ja) * 1992-04-16 1993-11-12 Hitachi Ltd 半導体記憶装置
JPH06195258A (ja) * 1992-07-08 1994-07-15 Nec Corp 半導体記憶装置
ZA936048B (en) * 1992-09-02 1994-03-15 Dainippon Pharmaceutical Co Novel 3-oxadiazolyl-1,6-napthyridine derivatives
AU664912B2 (en) 1992-09-02 1995-12-07 Dainippon Pharmaceutical Co. Ltd. Novel 3-oxadiazolyl-1,6-naphthyridine derivatives
JPH0799512B2 (ja) * 1992-11-18 1995-10-25 インターナショナル・ビジネス・マシーンズ・コーポレイション プログラム可能な外部記憶制御装置
JPH06215589A (ja) 1993-01-18 1994-08-05 Hitachi Ltd 半導体メモリ
KR970008188B1 (ko) 1993-04-08 1997-05-21 가부시끼가이샤 히다찌세이사꾸쇼 플래시메모리의 제어방법 및 그것을 사용한 정보처리장치
JPH07146820A (ja) 1993-04-08 1995-06-06 Hitachi Ltd フラッシュメモリの制御方法及び、それを用いた情報処理装置
US5650976A (en) 1993-05-14 1997-07-22 Micron Technology, Inc. Dual strobed negative pumped wordlines for dynamic random access memories
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
US5974513A (en) * 1993-11-04 1999-10-26 Hitachi Maxell, Ltd. IC memory card having read/write inhibit capabilities
US5666516A (en) * 1993-12-16 1997-09-09 International Business Machines Corporation Protected programmable memory cartridge having selective access circuitry
US5696917A (en) 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
JPH08129509A (ja) 1994-11-01 1996-05-21 Canon Inc メモリ制御装置及び方法
US5654746A (en) 1994-12-01 1997-08-05 Scientific-Atlanta, Inc. Secure authorization and control method and apparatus for a game delivery service
JPH1011348A (ja) 1996-06-24 1998-01-16 Ricoh Co Ltd Ｄｒａｍの制御装置およびそのｄｒａｍ
JPH10134008A (ja) * 1996-11-05 1998-05-22 Mitsubishi Electric Corp 半導体装置およびコンピュータシステム
JPH10269109A (ja) * 1997-03-21 1998-10-09 Mitsubishi Electric Corp マイクロコンピュータ
JP4229482B2 (ja) * 1997-10-24 2009-02-25 株式会社ルネサステクノロジ フラッシュメモリ内蔵マイクロコンピュータ
KR100266899B1 (ko) * 1997-12-26 2000-10-02 윤종용 동기형 메모리 장치
JP4146006B2 (ja) * 1998-09-28 2008-09-03 富士通株式会社 フラッシュメモリを有する電子機器
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
JP2001005723A (ja) 1999-06-21 2001-01-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP4017177B2 (ja) 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
JP2002312232A (ja) * 2001-04-10 2002-10-25 Mitsubishi Electric Corp 半導体記憶装置
JP4049297B2 (ja) * 2001-06-11 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI483107B (zh) * 2012-04-03 2015-05-01 Winbond Electronics Corp 串列介面快閃記憶體裝置及其狀態暫存器的寫入方法

Also Published As

Publication number Publication date
KR100928364B1 (ko) 2009-11-23
KR20110128761A (ko) 2011-11-30
US7872895B2 (en) 2011-01-18
KR20090045166A (ko) 2009-05-07
US20090268502A1 (en) 2009-10-29
KR101050898B1 (ko) 2011-07-20
KR20100005201A (ko) 2010-01-14
US20050232059A1 (en) 2005-10-20
JP2002366429A (ja) 2002-12-20
CN1391166A (zh) 2003-01-15
US20110078366A1 (en) 2011-03-31
US20070211543A1 (en) 2007-09-13
KR20110037995A (ko) 2011-04-13
KR100990299B1 (ko) 2010-10-26
KR20020095109A (ko) 2002-12-20
KR100924408B1 (ko) 2009-10-29
CN100350393C (zh) 2007-11-21
CN101131860A (zh) 2008-02-27
US20040223366A1 (en) 2004-11-11
KR20080108959A (ko) 2008-12-16
US6791877B2 (en) 2004-09-14
US20060221756A1 (en) 2006-10-05
US7280426B2 (en) 2007-10-09
US20130145081A1 (en) 2013-06-06
US7554830B2 (en) 2009-06-30
KR100924407B1 (ko) 2009-10-29
JP4049297B2 (ja) 2008-02-20
US7068562B2 (en) 2006-06-27
KR20100089042A (ko) 2010-08-11
KR20120054000A (ko) 2012-05-29
CN101131860B (zh) 2010-06-02
US20020185337A1 (en) 2002-12-12
US6952368B2 (en) 2005-10-04
CN101127238A (zh) 2008-02-20
CN101131861A (zh) 2008-02-27
KR101151085B1 (ko) 2012-06-01
US8432716B2 (en) 2013-04-30

Similar Documents

Publication Publication Date Title
TWI278861B (en) Semiconductor memory device
JP5272038B2 (ja) メモリモジュール、メモリシステム、及び情報機器
JP4499982B2 (ja) メモリシステム
JP4922860B2 (ja) 半導体装置
JP5391370B2 (ja) メモリモジュールとコントローラ
JP2005038454A (ja) メモリモジュール及びメモリシステム
KR100958767B1 (ko) 메모리 모듈
JP4766526B2 (ja) メモリモジュール
JP2010225161A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees