JP2000293427A - フラッシュメモリを搭載する記憶装置 - Google Patents

フラッシュメモリを搭載する記憶装置

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Abstract

(57)【要約】 【課題】 搭載するフラッシュメモリのセクタ容量より
小容量のバッファメモリを使用することを可能にした、
低コストの記憶装置を提供することである。 【解決手段】 記憶装置がホストシステムより受けるメ
ディアセクタアドレスの下位２ビットを、フラッシュメ
モリのセクタ内のカラムアドレスに対応するデータとし
て使用する。例えば、フラッシュメモリのセクタ容量が
２０４８バイトで記憶装置のセクタ容量が５１２バイト
である場合において、データ転送制御部８はメディアセ
クタアドレスの下位２ビット００、０１、１０，１１が
入力されるとそれぞれカラムアドレス０ｈ、２００ｈ、
４００ｈ、６００ｈに対応するタイミングでバッファメ
モリからフラッシュメモリへのデータ転送を開始する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記憶装置に関し、
より特定的には、フラッシュメモリを搭載する記憶装置
に関する。
【０００２】
【従来の技術】近年、半導体製造技術の進歩に伴い、フ
ラッシュメモリの記憶容量も大きくなってきている。こ
の大容量化に伴い、小型でかつ低消費電力である特性を
生かして特に携帯機器の分野においては記録メディアと
してフラッシュメモリを搭載した記憶装置が使用される
ようになってきた。
【０００３】
【発明が解決しようとする課題】フラッシュメモリは、
不揮発性で、一括消去後再書込ができる半導体記憶装置
である。フラッシュメモリは、高密度に記憶素子を集積
し、かつ、高速にデータ授受をするため、セクタアドレ
スを指定して一定量のデータをセクタ単位で読出、消
去、書込（プログラム）を一括して行う。フラッシュメ
モリの大容量化に伴い、フラッシュメモリが一括してデ
ータを読出す単位であるセクタ容量も増加する傾向にあ
り、たとえば、２５６ＭビットのＡＮＤ型フラッシュメ
モリではこのセクタ容量は２０４８バイトになってい
る。
【０００４】一方、パーソナルコンピュータを初めとす
る情報機器がハードディスクやメモリカード等の記憶装
置とデータ授受を行なう際の単位のデータ容量（本明細
書中では以降メディアセクタ容量と称する）は、たとえ
ば、標準的には５１２バイトであり、このメディアセク
タ容量は特に増加する傾向は見られない。
【０００５】このような、セクタ構造を持ったフラッシ
ュメモリを搭載する記憶装置では、フラッシュメモリの
セクタデータを一時的に格納し、ホストシステムとのデ
ータ転送を行なうためのタイミングおよび容量の調整を
行なうためのバッファメモリを記憶装置の内部に搭載す
る必要がある。このバッファメモリは通常ＳＲＡＭ（St
atic Random Access Memory）等が用いられる。
【０００６】ホストシステムとのデータ転送の容量、す
なわちメディアセクタ容量が、フラッシュメモリのセク
タ容量よりも小容量である場合でも、バッファメモリの
容量は、フラッシュメモリのセクタ容量と同容量もしく
はそれ以上の容量にする必要があった。
【０００７】しかしながら、フラッシュメモリのセクタ
容量が年々大容量化しつつあり、このような場合には、
バッファメモリとして大容量のＳＲＡＭを搭載する必要
があり、コスト的にデメリットが生じていた。
【０００８】本発明は、このような問題点を解決するよ
うになされたもので、その目的は、メディアセクタ容量
に相当する小容量のバッファメモリを搭載することを可
能にし、コストダウンを図ったフラッシュメモリを搭載
する記憶装置を提供することである。
【０００９】
【課題を解決するための手段】請求項１に記載のフラッ
シュメモリを搭載する記憶装置は、ホストシステムから
外部書込アドレス信号と外部書込データとを受けてデー
タ記憶を行う書込モードを備える記憶装置であって、デ
ータ消去時には所定数のデータを保持するメモリ領域を
最小単位とする一括消去が行われ、所定数のデータ長を
単位として複数のデータの書込がなされるフラッシュメ
モリを備え、フラッシュメモリは、書込モードにおい
て、内部書込アドレス信号を受けて、内部書込データに
含まれる複数のデータを取込み保持し、書込モードにお
いて、外部書込アドレス信号を受けて内部書込アドレス
信号を発生し、外部書込データを受けて保持して外部書
込データと外部書込アドレス信号とに基づいて内部書込
データを出力するデータ入出力部をさらに備え、データ
入出力部は、書込モードにおいて、ホストシステムから
外部書込データおよび外部書込アドレス信号を受ける第
１のインタフェイス部と、外部書込データの数以上で、
かつ、内部書込データの数より少ない記憶容量を有し、
書込モードにおいて第１のインタフェイス部から外部書
込データを受け取る、バッファメモリと、書込モードに
おいて、第１のインタフェイス部から外部書込アドレス
信号を受けて内部書込アドレス信号を発生し、バッファ
メモリから読出した外部書込データにメモリ領域のデー
タ書換が生じない外部書込アドレス信号に対応するダミ
ーデータを加えて内部書込データを発生する第２のイン
タフェイス部とを含む。
【００１０】請求項２に記載のフラッシュメモリを搭載
する記憶装置は、請求項１に記載のフラッシュメモリを
搭載する記憶装置の構成において、ダミーデータは、フ
ラッシュメモリがデータ消去された直後に保持するデー
タに対応する値であり、第２のインタフェイス部は、内
部書込データに含まれるデータ長のデータを所定の順序
で逐次出力し、外部書込データは、所定の順序において
外部書込アドレス信号に対応する位置を先頭位置とする
連続する位置を占める。
【００１１】請求項３に記載のフラッシュメモリを搭載
する記憶装置は、先頭位置は、請求項２に記載のフラッ
シュメモリを搭載する記憶装置の構成において、外部書
込アドレス信号に応じて外部書込データに含まれるデー
タ数を単位として所定の順序の第１番目を基準にして不
連続に決定される。
【００１２】請求項４に記載のフラッシュメモリを搭載
する記憶装置は、請求項３に記載のフラッシュメモリを
搭載する記憶装置の構成において、内部書込データに含
まれるデータ数は、外部書込データに含まれるデータ数
の整数倍である。
【００１３】請求項５に記載のフラッシュメモリを搭載
する記憶装置は、請求項２に記載のフラッシュメモリを
搭載する記憶装置の構成に加えて、フラッシュメモリ
は、クロックに同期して内部書込データを順次取込み、
第２のインタフェイス部は、バッファメモリに対する読
出制御信号を発生してバッファメモリから外部書込デー
タを受けて内部書込データを発生し、外部書込アドレス
信号から内部書込アドレス信号を発生する、データ転送
制御部を有し、データ転送制御部は、フラッシュメモリ
に内部書込データの書込が開始されるときに、クロック
のカウントを開始するカウンタと、外部書込アドレス信
号に含まれるオフセット信号とカウンタのカウント値の
上位から所定数ビットとが一致した時に一致信号を出力
する比較器と、バッファメモリがクロックに同期して外
部書込データを出力するように一致信号に応じて読出制
御信号をバッファメモリに与えるゲート回路と、一致信
号が非活性化されている時はフラッシュメモリの消去後
の初期値に対応する値をフラッシュメモリに与え、一致
信号が活性化した時はバッファメモリから読出された外
部書込データをフラッシュメモリに与える選択回路とを
有する。
【００１４】請求項６に記載のフラッシュメモリを搭載
する記憶装置は、請求項１に記載のフラッシュメモリを
搭載する記憶装置の構成に加えて、ホストシステムから
外部読出アドレス信号を受けてホストシステムに外部読
出データを出力する読出モードをさらに備え、データ入
出力部は、読出モード時に、外部読出アドレス信号を受
けて内部読出アドレス信号を発生してフラッシュメモリ
に与え、フラッシュメモリから読出される内部読出デー
タの一部を選択して外部読出データとして保持した後、
ホストシステムに対して外部読出データを出力し、第１
のインタフェイス部は、読出モード時に、ホストシステ
ムから受けた外部読出アドレス信号に応じた外部読出デ
ータをホストシステムに出力し、バッファメモリは、外
部読出データの数以上で、かつ、内部読出データの数よ
り少ない記憶容量を有し、読出モード時に、第１のイン
タフェイス部に対して保持していた外部読出データを出
力し、第２のインタフェイス部は、読出モード時に、第
１のインタフェイス部から外部読出アドレス信号を受け
て内部読出アドレス信号を発生してフラッシュメモリに
与えてフラッシュメモリから内部読出データが含む複数
のデータを読出し、内部読出しデータの一部を外部読出
データとしてバッファメモリに送出する。
【００１５】請求項７に記載のフラッシュメモリを搭載
する記憶装置は、請求項６に記載のフラッシュメモリを
搭載する記憶装置の構成に加えて、フラッシュメモリ
は、内部読出アドレス信号に応じて内部読出データに含
まれるデータ長のデータを所定の順序で逐次出力し、外
部読出データは、所定の順序において外部読出アドレス
信号に対応する位置を先頭位置とする連続する位置を占
める。
【００１６】請求項８に記載のフラッシュメモリを搭載
する記憶装置は、請求項７に記載のフラッシュメモリを
搭載する記憶装置の構成において、先頭位置は、外部読
出アドレス信号に応じて外部読出データに含まれるデー
タ数を単位として所定の順序の第１番目を基準にして不
連続に決定される。
【００１７】請求項９に記載のフラッシュメモリを搭載
する記憶装置は、請求項８に記載のフラッシュメモリを
搭載する記憶装置の構成において、内部書込データに含
まれるデータ数は、外部書込データに含まれるデータ数
の整数倍である。
【００１８】請求項１０に記載のフラッシュメモリを搭
載する記憶装置は、請求項７に記載のフラッシュメモリ
を搭載する記憶装置の構成に加えて、フラッシュメモリ
は、クロックに同期して内部読出データを順次出力し、
第２のインタフェイス部は、外部読出アドレス信号から
内部読出アドレス信号を発生し、内部読出データの一部
を選択して外部読出データとしてバッファメモリが格納
するようにバッファメモリへ書込制御信号を発生する、
データ転送制御部を有し、データ転送制御部は、フラッ
シュメモリから内部読出データの読出が開始されるとき
に、クロックのカウントを開始するカウンタと、外部書
込アドレス信号に含まれるオフセット信号とカウンタの
カウント値の上位から所定数ビットとが一致した時に一
致信号を出力する比較器と、バッファメモリがクロック
に同期して内部読出データの一部を外部読出データとし
て格納するように一致信号に応じて書込制御信号をバッ
ファメモリに与えるゲート回路とを有する。
【００１９】請求項１１に記載のフラッシュメモリを搭
載する記憶装置は、ホストシステムから外部アドレス信
号を受けて外部データを授受するデータ記憶を行う記憶
装置であって、外部アドレスに対応する内部主アドレス
および内部副アドレスを発生するデータ入出力部と、デ
ータ消去時には所定数のデータを保持するメモリ領域を
最小単位とする一括消去が行われ、内部主アドレスによ
ってメモリ領域単位の選択が行われ、内部副アドレスに
よってメモリ領域内のデータ授受開始位置が指定され複
数のデータを含む内部データを逐次授受することが可能
なフラッシュメモリとを備え、メモリ領域の記憶容量
は、外部データに含まれるデータ数より大きく、内部副
アドレスは、外部書込データに含まれるデータ数を単位
としてメモリ領域の先頭アドレスを基準として不連続に
発生される。
【００２０】請求項１２に記載のフラッシュメモリを搭
載する記憶装置は、請求項１１に記載のフラッシュメモ
リを搭載する記憶装置の構成に加えて、データ入出力部
は、ホストシステムとフラッシュメモリとの間のタイミ
ング調整をするために外部データと内部データとを一時
的に保持する外部データに含まれるデータ数に対応する
記憶容量を有するバッファメモリを含む。
【００２１】
【発明の実施の形態】以下図面を参照しつつ、本発明の
実施の形態について詳しく説明する。なお、図中同一符
号は、同一または相当部分を示す。
【００２２】［実施の形態１］図１は、フラッシュメモ
リを搭載した記憶装置１の概略構成を示すブロック図で
ある。
【００２３】図１を参照して、記憶装置１は、ホストシ
ステム１２と記憶する外部データの授受を行なうための
ものであり、ホストシステムからメディアアドレスを受
けてアドレス変換を行い、ホストシステムの間で外部デ
ータを授受するためにデータ変換を行うデータ入出力部
９と、データ入出力部９が変換したアドレス信号に応じ
てデータ授受を行うフラッシュメモリ１０とを含む。デ
ータ入出力部９はフラッシュメモリ１０が入出力するデ
ータと外部データとの間のデータの変換を行う。
【００２４】データ入出力部９は、ホストシステムとデ
ータ転送を行なうホストインタフェイス部２と、ホスト
インタフェイス部２がホストシステム１２とデータ転送
を行なうためにフラッシュメモリのセクタデータの一部
を一時的に格納する５１２バイトの容量を持つバッファ
メモリ４と、ホストインタフェイス部２からの指令に応
じてバッファメモリ４とフラッシュメモリとのデータ授
受のコントロールを行なうフラッシュインタフェイス部
７と、記憶装置１が記憶すべきデータを保持する半導体
装置であるフラッシュメモリ１０とを含む。
【００２５】フラッシュインタフェイス部７は、フラッ
シュメモリの仕様にあわせたシーケンスで、読出や書込
等の動作を設定するコマンドや、読出や書込時にメモリ
領域を指定するためのアドレスをフラッシュメモリに送
出するシーケンサ部６と、ホストシステム１２から与え
られたメディアセクタアドレスからフラッシュメモリの
セクタアドレスおよびカラムアドレスオフセットを生成
するデータ転送制御部８とを含む。
【００２６】フラッシュメモリ１０は、各々が２０４８
バイトの容量を持つ複数のセクタを有する。フラッシュ
メモリ１０は、セクタアドレスが指定されると、指定さ
れたセクタに記憶されている２０４８バイトのデータを
シリアルに出力することができる。
【００２７】図２は、実施の形態１におけるフラッシュ
メモリとバッファメモリとのアドレスの対応関係を示す
メモリマップである。
【００２８】図２を参照して、メディアセクタ容量、す
なわち記憶装置１が一括してデータ授受を行なうセクタ
容量が５１２バイト、フラッシュメモリ１０の１セクタ
が２０４８バイトである場合のメモリアップであり、フ
ラッシュメモリ１０の１／４セクタをメディアセクタと
して割当てている。
【００２９】たとえば、メディアセクタアドレス０ｈ
は、フラッシュセクタアドレス０ｈのフラッシュカラム
アドレス０ｈ〜１ＦＦｈに相当する。メディアセクタア
ドレス１ｈは、フラッシュセクタアドレス０ｈのフラッ
シュカラムアドレス２００ｈ〜３ＦＦｈに相当する。同
様に、メディアセクタアドレス２ｈは、フラッシュセク
タアドレス０ｈのフラッシュカラムアドレス４００ｈ〜
５ＦＦｈに相当する。メディアセクタアドレス３ｈは、
フラッシュセクタアドレス０ｈのフラッシュカラムアド
レス６００ｈ〜７ＦＦｈに相当する。つまり、各フラッ
シュセクタアドレスはそれぞれ４分割され、メディアセ
クタアドレスに割当てられている。
【００３０】図３は、メディアセクタアドレスをフラッ
シュセクタアドレスとカラムアドレスオフセット生成ビ
ットとに変換する説明をするための図である。
【００３１】図３を参照して、メディアセクタアドレス
ＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセク
タアドレスＳＡ１３〜ＳＡ０として使用される。また、
メディアセクタアドレスのうち下位２ビットであるＭＡ
１、ＭＡ０は、カラムアドレスオフセット生成ビットＣ
１、Ｃ０として使用され、このカラムアドレスオフセッ
ト生成ビットから後に説明するスタートフラッシュカラ
ムアドレスオフセットを発生する。
【００３２】図４は、スタートフラッシュカラムアドレ
スオフセットとメディアセクタアドレスの下位２ビット
との関係を示す図である。
【００３３】図４を参照して、ＭＡ１、ＭＡ０がともに
０であるときは、スタートフラッシュカラムアドレスオ
フセットは０ｈに設定され、メディアセクタ容量である
５１２バイトのデータの授受がバッファメモリとフラッ
シュメモリとの間で行なわれる。
【００３４】ＭＡ１、ＭＡ０がそれぞれ、０、１である
ときは、スタートフラッシュカラムアドレスオフセット
は２００ｈに設定され、バッファメモリとフラッシュメ
モリとの間のデータ授受が行なわれる。
【００３５】ＭＡ１、ＭＡ０がそれぞれ１、０の場合に
は、スタートフラッシュカラムアドレスオフセットは４
００ｈに設定され、バッファメモリとフラッシュメモリ
との間でデータ授受が行なわれる。
【００３６】ＭＡ１、ＭＡ０がともに１であるときは、
スタートフラッシュカラムアドレスオフセットは６００
ｈに設定され、バッファメモリとフラッシュメモリとの
間のデータ授受が行なわれる。
【００３７】図５は、実施の形態１の記憶装置の処理の
メインフローを示す図である。図５を参照して、ステッ
プＳ０１は、ホストシステムからの要求待ちのステップ
である。続いて、ステップＳ０２において、読出の要求
があったか否かが判断される。読出要求があった場合に
は、ステップＳ０４に移り、読出処理が行なわれる。読
出処理が完了すると、再び、ステップＳ０１に戻りホス
トシステムからの要求待ち状態となる。
【００３８】ステップＳ０２において、読出要求が行な
われていない場合には、ステップＳ０３に進む。ステッ
プＳ０３では、ホストシステムから書込要求が行なわれ
ていないかどうかが判断される。書込要求があった場合
には、ステップＳ０５に進み、書込処理が行なわれる。
書込処理が完了すると、再び、ステップＳ０１に進みホ
ストシステムからの要求待ち状態となる。
【００３９】ステップ０３において、書込要求が行なわ
れなかった場合には、再び、ステップＳ０１に戻り、ホ
ストシステムからの要求待ち状態となる。
【００４０】図６は、図５に示したステップＳ０４の読
出処理の詳細を示すフローチャートである。
【００４１】図６を参照して、ステップＳ１１におい
て、読出が開始される。次いで、ステップＳ１２におい
て、メディアセクタアドレスがホストシステムから受信
される。続いて、受信したメディアセクタアドレスをも
とにアドレス変換が行なわれ、図４で示したスタートフ
ラッシュカラムアドレスオフセットの値が生成される。
【００４２】続いてステップＳ１４において、フラッシ
ュメモリからセクタ読出が行なわれる。そして読出され
たデータは、ステップＳ１５において、オフセット値に
基づきバッファメモリに書込まれる。続いてステップＳ
１６において、ホストシステムに割込み信号を送出し、
ステップＳ１７において、バッファメモリに書込まれた
データをホストシステムに対して読出データとして送出
する。そしてステップＳ１８において、読出が終了す
る。
【００４３】図７は、図６に示した読出処理の各ステッ
プが記憶装置内のどのブロックで実施されているかを示
す図である。
【００４４】図７を参照して、まずホストシステムから
コントローラやバッファメモリに対してメディアセクタ
アドレスの読出要求が発信される。コントローラという
のは、図１におけるホストインタフェイス部２およびフ
ラッシュインタフェイスシーケンサ部６に該当する。
【００４５】これを受けて、コントローラではメディア
セクタアドレスからフラッシュメモリのセクタアドレス
ＳＡとオフセット値の生成がされる。そして、フラッシ
ュメモリに対してリードコマンドとセクタアドレスＳＡ
が発信される。応じて、フラッシュメモリではセクタリ
ードが行なわれ２０４８バイトのデータが順次フラッシ
ュインタフェイスデータ出力としてコントローラに送出
される。これを受けてコントローラではメディアセクタ
アドレスに基づくオフセットに対応する５１２バイトの
データを抜き出してバッファメモリへと転送する。
【００４６】そしてバッファメモリへのデータの格納が
終了すると、コントローラはホストシステムに対してメ
ディアセクタアドレスのデータ読出要求を行ないホスト
システムは割込みを受付ける。続いて、コントローラは
バッファメモリからデータを出力しこれによりメディア
セクタアドレスのデータ読出が行なわれる。そして読出
が終了する。
【００４７】図８は、図５に示したステップＳ０５にお
ける書込処理の詳細を示すフローチャートである。
【００４８】図８を参照して、まず、ステップＳ２１に
おいて書込が開始される。続いて、ステップＳ２２にお
いてホストシステムから発信されたメディアセクタアド
レスが受信される。
【００４９】続いて、ステップＳ２３において、記憶装
置がホストシステムに対してデータを要求する。そし
て、ステップＳ２４において、記憶装置がホストシステ
ムからデータを受信する。このデータはステップＳ２５
において、バッファメモリに書込まれる。
【００５０】そして、ステップＳ２６において、ステッ
プＳ２２で受信したメディアセクタアドレスからオフセ
ット値の生成がされる。その後、ステップＳ２７におい
てフラッシュメモリに対するプログラムコマンドの設定
がされる。続いて、ステップＳ２８において、バッファ
メモリからのデータを初期値データと合成し所定のタイ
ミングでフラッシュメモリに書込が行なわれる。
【００５１】そして、ステップＳ２９において書込が終
了する。図９は、図８に示した書込処理の各ステップが
ホストシステムとコントローラおよびバッファメモリと
フラッシュメモリとの間でどのように行なわれるかを示
す図である。
【００５２】図９を参照して、まずホストシステムから
メディアセクタアドレスの書込要求がコントローラに向
けて発信される。続いて、コントローラはこれを受けて
メディアセクタアドレスへのデータ書込要求をホストシ
ステムに対して行なう。応じてホストシステムはメディ
アセクタアドレスに対するデータの書込を行なう。この
データはコントローラを経由してバッファメモリに入力
される。
【００５３】続いて、コントローラでは受信していたメ
ディアセクタアドレスからフラッシュメモリのセクタア
ドレスおよびオフセット値の生成がされる。そして、フ
ラッシュメモリに対するプログラムコマンドおよびセク
タアドレスの発信がされる。
【００５４】これを受けて、フラッシュメモリはデータ
書込可能状態となる。そして、コントローラからの所定
の信号に基づきバッファメモリからはオフセット値に基
づいて格納されていた５１２バイトのデータが転送され
る。フラッシュメモリへの書込データが転送されている
期間のうち、バッファメモリに格納されていたデータが
転送される期間以外の書込データとしては“ＦＦｈ”が
転送される。フラッシュメモリへバッファメモリのデー
タを含む書込データが入力されると、その後、所定のウ
エイト時間経過後書込が終了する。
【００５５】ここで、書込みデータ“ＦＦｈ”について
説明する。フラッシュメモリの各メモリセルは、フロー
ティングゲートを有するＭＯＳトランジスタで構成され
ている。各メモリセルはＭＯＳトランジスタのしきい値
電圧の状態でデータ“１”、“０”を保持している。一
般に、メモリセルの消去直後の状態は、保持データ
“１”に対応する。データ“０”の書込動作がされると
しきい値電圧が変化し、変化後のしきい値電圧を有する
メモリセルの状態が保持データ“０”に対応する。一
方、データ“１”の書込動作ではしきい値電圧は変化し
ない。このため、初期状態としてデータ“０”を保持し
ているメモリセルに対してデータ“１”の書込動作が行
われても、保持データは変化しない。
【００５６】つまり、通常は、メモリセルデータの消去
が行なわれてからデータの書込が行なわれるが、実施の
形態１では、消去動作を行わずデータとして“ＦＦｈ”
を書込む。“ＦＦｈ”はビットがすべて“１”の１バイ
トのデータであるため、フラッシュメモリは書込む直前
のデータを保持するのである。
【００５７】図１０は、図１に示したデータ転送制御部
８の詳細を示すブロック図である。図１０を参照して、
データ転送制御部８は、記憶装置内部で生成されるリー
ドセクタイネーブル信号ＲＳＥ♯をクロック信号ＳＣの
立上がりに同期してラッチするフリップフロップ２２
と、フリップフロップ２２の出力と記憶装置内部で生成
されるライトセクタイネーブル信号ＷＳＥ♯との論理和
をリセット信号ＲＳＴとして出力するＡＮＤ回路２４
と、リセット信号ＲＳＴによってリセットされその後ク
ロック信号ＳＣの立上がりに応答してカウントアップを
開始するＳＣカウンタ２６と、ホストシステムより１６
ビットのメディアセクタアドレスをラッチして上位１４
ビットをシーケンサ部６へセクタアドレスＳＡ０〜ＳＡ
１５として出力するメディアセクタアドレスラッチ部３
０と、ＳＣカウンタ２６の出力である１１ビットの計数
値のうち上位２ビットとメディアセクタアドレスラッチ
部３０がラッチしたメディアセクタアドレスの下位２ビ
ットとを比較する比較器３２とを含む。
【００５８】比較器３２は、ＳＣカウンタ２６からの２
ビットのデータとメディアセクタアドレスラッチ部３０
からの２ビットのデータとが一致したときにＬレベルと
なる比較結果信号をＣＭＰを出力する。
【００５９】データ転送制御部８は、さらに、フリップ
フロップ２２の出力とクロック信号ＳＣと結果信号ＣＭ
Ｐとを受けてライトイネーブル信号／ＷＥ♯を出力する
ゲート回路２８と、バッファメモリ４からの出力と固定
データ“ＦＦｈ”とを受けて比較結果信号ＣＭＰに応じ
てフラッシュメモリに対して出力するセレクタ３４とを
含む。セレクタ３４は、比較信号ＣＭＰがＬのときはバ
ッファメモリからの出力をフラッシュメモリに対して出
力し、比較信号ＣＭＰがＨのときは固定データ“ＦＦ
ｈ”をフラッシュメモリに対して出力する。
【００６０】尚、説明の便宜のため、図１０にはバッフ
ァメモリ４が記載されている。バッファメモリ４は、Ｓ
Ｃカウンタ２６の１１ビットの計数値のうちの下位９ビ
ットをアドレス信号ＡＤＲとして受け、ライトセクタイ
ネーブル信号ＷＳＥ♯をアウトプットイネーブル信号／
ＯＥ♯として受け、ゲート回路２８の出力をライトイネ
ーブル信号／ＷＥ♯として受けこれらに応答してフラッ
シュメモリからのデータ入力ＤＩを受けて保持し、また
はセレクタ３４を介してフラッシュメモリへデータ出力
ＤＯを送出する。
【００６１】図１１は、フラッシュメモリからバッファ
メモリへのデータ転送の様子を示すタイミング図であ
る。
【００６２】図１１を参照して、時刻ｔ１からクロック
信号ＳＣに応じてデータ信号ＤＡＴＡがフラッシュメモ
リから読出される。この読出は、セクタ単位で行なわれ
るため、通常は２０４８データが連続して以後読出され
る。
【００６３】ここで、ホストシステムから指定されたメ
ディアセクタアドレスのうち最下位の２ビットである
（ＭＡ１，ＭＡ０）が（０，１）のときには時刻ｔ１〜
ｔ２においては、フラッシュメモリから読出されたデー
タはバッファメモリへは転送されない。
【００６４】そして、時刻ｔ２〜ｔ３において、カラム
アドレス２００ｈ〜３ＦＦｈに相当するデータがフラッ
シュメモリから読出されている間は、これらのデータは
バッファメモリへと転送されて保持される。この保持さ
れるデータは、フラッシュメモリから読出されるセクタ
容量２０４８バイトのうちの５１２バイトであり、セク
タ容量の４分の１である。
【００６５】時刻ｔ３以降は、カラムアドレス４００ｈ
以降のデータが順次読出されるが、これらはバッファメ
モリへは保持されることはない。
【００６６】図１２は、図１１に示したバッファメモリ
へのデータ書込の動作をより詳細に示した動作波形図で
ある。
【００６７】図１０、図１２を参照して、時刻ｔ０にお
いて、ホストシステムから読出要求が行なわれたことに
応じて、リードセクタイネーブル信号ＲＳＥ♯がＨレベ
ルからＬレベルへと立下がる。続いて、時刻ｔ１におい
てリセット信号ＲＳＴがＨレベルからＬレベルへと立下
がり、ＳＣカウンタ２６のリセットが解除される。以
降、時刻ｔ１〜ｔ２において、クロック信号ＳＣの入力
に応じてＳＣカウンタ２６は１１ビットのカウント値を
０ｈから１ＦＦｈまでカウントアップする。カウント値
の下位９ビットであるバッファメモリに入力されるアド
レス信号ＡＤＲは、同様に０ｈから１ＦＦｈまで変化す
る。このとき、比較器３２に入力されるカウント値の上
位２ビットは（０，０）であり、メディアセクタアドレ
スラッチ部３０からの２ビットの入力は（０，１）であ
るため、比較結果信号ＣＭＰは不一致を示すＨレベルで
ある。そのため、データ入力信号ＤＩの内容は、時刻ｔ
１〜ｔ２においては、バッファメモリ４に書込まれるこ
とはない。
【００６８】時刻ｔ２において、ＳＣカウンタ２６のカ
ウント値が２００ｈになり、カウント値の上位２ビット
がメディアセクタアドレスラッチ部３０から入力される
２ビットの信号と一致する。応じて、比較結果信号ＣＭ
ＰがＨからＬレベルへと立下がる。すなわち、そして、
比較結果信号ＣＭＰは、カウント値が２００ｈ〜３ＦＦ
ｈである間Ｌレベルとなる。この比較結果信号ＣＭＰの
変化に応じて、ゲート回路２８がクロック信号ＳＣをラ
イトイネーブル信号／ＷＥ♯としてバッファメモリに対
して出力する。バッファメモリ４は、ライトイネーブル
信号／ＷＥ♯が入力されるため、ライトイネーブル信号
／ＷＥ♯の立上がりエッジにおけるアドレス信号ＡＤＲ
が示すアドレスにデータ入力であるデータ０ｈ〜データ
１ＦＦｈが書込まれる。
【００６９】時刻ｔ３以降においては、ＳＣカウンタ２
６のカウント値が４００ｈ以上となるため、比較結果信
号ＣＭＰは再びＨレベルになり、以降入力されるデータ
はバッファメモリへは書込まれない。
【００７０】図１３は、バッファメモリからフラッシュ
メモリへのデータ転送の様子を示すタイミング図であ
る。
【００７１】図１３を参照して、メディアセクタアドレ
ス（ＭＡ１，ＭＡ０）が（０，１）のときには、時刻ｔ
１〜ｔ２において、フラッシュメモリのカラムアドレス
０ｈ〜１ＦＦｈには、ダミーデータである“ＦＦｈ”が
書込まれる。このダミーデータは、フラッシュメモリの
消去直後の初期値に対応するデータであり、一般に、フ
ラッシュメモリはこの初期値データを書込む動作を行な
っても既に内部に保持されているデータが破壊されるこ
とはない。
【００７２】したがって、実施の形態１の記憶装置は、
一括消去され、その後逐次データを追加していくような
用途、例えば、デジタルカメラの画像の一時保存や、携
帯型デジタルオーディオ機器の音響信号の保存等に好適
に用いられる。
【００７３】時刻ｔ２〜ｔ３において、フラッシュメモ
リのカラムアドレス２００ｈ〜３ＦＦｈには、バッファ
メモリからデータが順次書込まれる。このデータはフラ
ッシュメモリのセクタ容量の１／４に相当する５１２バ
イトのデータである。
【００７４】時刻ｔ３以降は、時刻ｔ１〜ｔ２と同様
に、ダミーデータである“ＦＦｈ”が書込まれる。
【００７５】図１４は、図１３に示したバッファメモリ
からフラッシュメモリへのデータ転送の様子をさらに詳
しく説明するための動作波形図である。
【００７６】図１０、図１４を参照して、時刻ｔ０にお
いて、ホストシステムからの書込要求に応じてライトセ
クタイネーブル信号ＷＳＥ♯がＨレベルからＬレベルへ
と立下がる。応じて、リセット信号ＲＳＴがＨレベルか
らＬレベルへと立下がり、ＳＣカウンタ２６のリセット
が解除される。また、バッファメモリのアウトプットイ
ネーブル入力信号／ＯＥ♯はＨレベルからＬレベルへと
立下がり、バッファメモリ４は、アクセス可能な状態と
なる。
【００７７】時刻ｔ１〜ｔ２において、クロック信号Ｓ
Ｃの立上がりに同期して、セレクタ３４が出力するデー
タ出力信号がフラッシュメモリへ書込まれる。そのとき
の書込カラムアドレスに対応するカウント値がＳＣカウ
ンタ２６によってカウントアップされる。時刻ｔ１〜ｔ
２においてはメディアセクタアドレス（ＭＡ１，ＭＡ
０）がＳＣカウンタ２６の上位２ビットと一致しないの
で、データ出力信号ＤＯはセレクタ３４の“１”側の入
力ノードに入力されている固定データ“ＦＦｈ”であ
る。
【００７８】時刻ｔ２において、カウント値の変化に従
って、比較結果信号ＣＭＰはＨレベルからＬレベルへと
立下がり、アドレス信号ＡＤＲに指定されるアドレスの
データはバッファメモリ４から読出され、セレクタ３４
を介してデータ出力信号Ｄ０としてフラッシュメモリへ
と転送される。以降時刻ｔ３に至るまでの間バッファメ
モリからフラッシュメモリへとデータ転送が行なわれ
る。
【００７９】データ０ｈ〜データ１ＦＦｈの５１２バイ
トのデータの転送が終了すると、時刻ｔ３において、カ
ウント値の変化に従い比較結果信号ＣＭＰがＬレベルか
らＨレベルへと立上がるため、再びデータ出力信号はセ
レクタ３４の“１”側の入力ノードに入力されている固
定値“ＦＦｈ”となる。
【００８０】以上説明したように、実施の形態１の記憶
装置は、一括消去され、その後逐次データを追加してい
くような用途、例えば、デジタルカメラの画像の一時保
存や、携帯型デジタルオーディオ機器の音響信号の保存
等に好適に用いられる。
【００８１】そして、使用するフラッシュメモリの１セ
クタの容量よりもホストシステムとのデータ転送の単位
容量であるメディアセクタ容量が小さい場合に、一時的
なデータ格納を行なうバッファメモリの容量をメディア
セクタ容量に合わせて小さくすることができるため、ハ
ードウェアを構成する上でコスト的に有利な記憶装置を
提供することができる。
【００８２】［実施の形態２］図１５は、実施の形態２
の記憶装置５１の概略構成を示すブロック図である。
【００８３】図１５を参照して、記憶装置５１は、ホス
トシステム１２と記憶する外部データの授受を行なうた
めのものであり、ホストシステムからメディアアドレス
を受けてアドレス変換を行い、ホストシステムの間で外
部データを授受するためにデータ変換を行うデータ入出
力部５９と、データ入出力部５９が変換したアドレス信
号に応じてデータ授受を行うフラッシュメモリ６０とを
含む。データ入出力部５９はフラッシュメモリ６０が入
出力するデータと外部データとの間のデータの変換を行
う。
【００８４】データ入出力部５９は、ホストシステム１
２とデータ転送を行なうホストインタフェイス部５２
と、ホストインタフェイス部５２がホストシステム１２
とデータ転送を行なうために記憶データを一時的に格納
する５１２バイトの容量を持つバッファメモリ５４と、
ホストインタフェイス部５２からの指令に応じてバッフ
ァメモリ５４とフラッシュメモリ６０とのデータ授受の
コントロールを行なうフラッシュインタフェイス部５７
とを含む。
【００８５】フラッシュインタフェイス部５７は、フラ
ッシュメモリの仕様にあわせたシーケンスで、読出や書
込等の動作を設定するコマンドや、読出や書込時にメモ
リ領域を指定するためのアドレスをフラッシュメモリに
送出するシーケンサ部５６と、ホストシステム１２から
与えられたメディアセクタアドレスからフラッシュメモ
リのセクタアドレスとセクタアドレスで指定されたカラ
ムの読出開始位置を指定するスタートカラムアドレスと
を生成するカラムアドレス制御部５８とを含む。
【００８６】図１５において、フラッシュメモリ６０
は、データのリードおよびプログラムをセクタの任意の
カラムアドレスから読出および書込開始をすることがで
きる分割リード／プログラム機能を有する。
【００８７】フラッシュメモリ６０は、各々が２０４８
バイトの容量を持つ複数のセクタを有する。フラッシュ
メモリは、セクタアドレスが指定されると、指定された
セクタ容量分だけのデータをクロック信号に同期してシ
リアルに出力することができる。そして、スタートカラ
ムアドレスがさらに指定されると、指定されたセクタの
カラムアドレスに該当するデータからセクタの最終アド
レスに該当するデータまでをクロック信号に同期してシ
リアルに出力することができる。
【００８８】図１６は、実施の形態２におけるフラッシ
ュメモリとバッファメモリとの対応関係を示すメモリマ
ップである。
【００８９】図１６に示されるメモリマップは、図２に
示した実施の形態１に用いられるメモリマップと同様の
割付を示しているため説明は繰返さない。
【００９０】図１７は、メディアセクタアドレスがフラ
ッシュセクタアドレスとスタートカラムアドレスとに変
換されることを説明するための図である。
【００９１】図１７を参照して、メディアセクタアドレ
スＭＡ１５〜ＭＡ０の上位１４ビットは、フラッシュセ
クタアドレスＳＡ１３〜ＳＡ０として使用される。ま
た、メディアセクタアドレスのうち下位２ビットである
ＭＡ１、ＭＡ０は、スタートカラムアドレスのうちそれ
ぞれＣＡ１０、ＣＡ９として使用される。また、スター
トカラムアドレスの他のビットであるＣＡ１１、ＣＡ８
〜ＣＡ０はすべて“０ｈ”に設定される。
【００９２】図１８は、フラッシュメモリのスタートカ
ラムアドレスとメディアセクタアドレスの下位２ビット
との関係を示す図である。
【００９３】図１８を参照して、ＭＡ１、ＭＡ０がとも
に０であるときは、スタートカラムアドレスは０ｈに設
定され、ＭＡ１、ＭＡ０がそれぞれ０、１であるとき
は、スタートカラムアドレスは２００ｈに設定される。
【００９４】ＭＡ１、ＭＡ０がそれぞれ１、０であると
きは、スタートカラムアドレスは４００ｈに設定され、
ＭＡ１、ＭＡ０がともに１であるときは、スタートカラ
ムアドレスは６００ｈに設定される。このアドレス変換
は図１５のカラムアドレス制御部５８で行われるが、図
１８に対応する配線の接続をするだけで容易に実現でき
る。
【００９５】図１９は、スタートカラムアドレスの説明
をするための概念図である。図１９を参照して、１セク
タが２０４８バイトであるときは、フラッシュセクタア
ドレスＳＡに対応して０ｈ〜７ＦＦｈのカラムアドレス
が存在する。スタートカラムアドレスＣＡを設定する
と、設定したフラッシュセクタアドレスＳＡ中のスター
トカラムアドレスに対応するカラムのデータからクロッ
ク信号に同期して読出が開始される。
【００９６】図２０は、分割リード／プログラム機能を
有するフラッシュメモリからデータを読出す際のコマン
ド設定とアドレス設定とを説明するための動作波形図で
ある。
【００９７】図２０を参照して、時刻ｔ１において、コ
マンドデータイネーブル信号／ＣＤＥ♯がＬレベルのと
きに、ライトイネーブル信号／ＷＥ♯の立上がりが検出
されると、そのタイミングにおいて、リードコマンドが
フラッシュメモリに取込まれる。
【００９８】時刻ｔ２において、ライトイネーブル信号
／ＷＥ♯の立上がりエッジにおいて、セクタアドレスの
下位８ビットであるＳＡ（１）が取込まれる。次いで時
刻ｔ３において、ライトイネーブル信号／ＷＥ♯の立上
がりエッジにおいて、セクタアドレスの上位６ビットで
あるＳＡ（２）がフラッシュメモリに取込まれる。
【００９９】次いで、時刻ｔ４において、ライトイネー
ブル信号／ＷＥ♯の立上がりエッジでスタートカラムア
ドレスＣＡの下位８ビットであるＣＡ（１）がフラッシ
ュメモリに取込まれる。続いて、時刻ｔ５において、ラ
イトイネーブル信号／ＷＥ♯の立上がりエッジでスター
トカラムアドレスの上位４ビットであるＣＡ（２）が取
込まれる。
【０１００】時刻ｔ６以降は、クロック信号ＳＣに同期
してアドレス／データ入出力端子から指定されたスター
トカラムアドレスのデータを先頭にしてフラッシュメモ
リからデータが出力される。
【０１０１】図２１は、実施の形態２においてフラッシ
ュメモリにデータを書込む入力波形を示す図である。
【０１０２】図２１を参照して、時刻ｔ１において、コ
マンドデータイネーブル入力／ＣＤＥ♯がＬレベルのと
きに、ライトイネーブル信号／ＷＥ♯の立上がりエッジ
が検出されると、プログラムコマンドがフラッシュメモ
リに読込まれる。
【０１０３】続いて、時刻ｔ２において、ライトイネー
ブル信号／ＷＥ♯の立上がりエッジでセクタアドレスの
下位８ビットであるＳＡ（１）がフラッシュメモリに取
込まれる。続いて、時刻ｔ３において、ライトイネーブ
ル信号／ＷＥ♯の立上がりエッジでセクタアドレスの上
位６ビットであるＳＡ（２）がフラッシュメモリに取込
まれる。
【０１０４】時刻ｔ４において、ライトイネーブル信号
／ＷＥ♯の立上がりエッジでスタートカラムアドレスの
下位８ビットであるＣＡ（１）がフラッシュメモリに取
込まれる。続いて、時刻ｔ５において、ライトイネーブ
ル信号／ＷＥ♯の立上がりエッジでスタートカラムアド
レスの上位４ビットであるＣＡ（２）がフラッシュメモ
リに取込まれる。以上でアドレス設定が終了する。
【０１０５】時刻ｔ６以降は、設定されたセクタアドレ
スのスタートカラムアドレスに対応するデータを先頭と
してクロック信号ＳＣに同期してシリアルにデータ入力
がされ対応するアドレスにデータが書込まれる。
【０１０６】図２０、図２１で示したフラッシュメモリ
に対するコマンドやアドレス信号を与える制御は、図１
５におけるフラッシュインタフェイスシーケンサ部５６
で行なわれる。
【０１０７】図２２は、実施の形態２の記憶装置の処理
のメインフローを示す図である。図２２を参照して、実
施の形態２の記憶装置の処理のメインフローは、図５に
示した実施の形態１の読出処理ステップＳ０４に代えて
ステップＳ１０４を含み、書込処理ステップＳ０５に代
えてステップＳ１０５を含む点が図５で示したフローと
異なる。他の部分は図５で示したフローと同様であるの
で説明は繰返さない。
【０１０８】図２３は、図２２に示したステップＳ１０
４の読出処理の詳細を示すフローチャートである。
【０１０９】図２３を参照して、ステップＳ１１１にお
いて、読出が開始される。次いで、ステップＳ１１２に
おいて、メディアセクタアドレスがホストシステムから
受信される。続いて、ステップＳ１１３において、受信
したメディアセクタアドレスを変換してフラッシュメモ
リのセクタアドレスＳＡおよびスタートカラムアドレス
ＣＡが発生される。続いて、ステップＳ１１４におい
て、フラッシュメモリの分割リードコマンドが設定され
セクタアドレスＳＡおよびスタートカラムアドレスＣＡ
も指定される。そして、ステップＳ１１５において、デ
ータがフラッシュメモリから読出され、バッファメモリ
に書込まれる。
【０１１０】バッファメモリへの書込が終了すると、ス
テップＳ１１６においてホストシステムに対して割込信
号が送出される。
【０１１１】続いて、ステップＳ１１７において、バッ
ファメモリに書込まれたデータはホストシステムに対し
て読出データとして送出される。そして、ステップＳ１
１８において、読出が終了する。
【０１１２】図２４は、図２３で示した読出処理の各ス
テップが記憶装置内のどのブロックで実施されているか
を示す図である。
【０１１３】図２４を参照して、まずホストシステムか
らコントローラやバッファメモリに対してメディアセク
タアドレスの読出要求が発信される。コントローラとい
うのは、図１５におけるホストインタフェイス部５２お
よびフラッシュインタフェイスシーケンサ部５６に該当
する。
【０１１４】これを受けてコントローラではメディアセ
クタアドレスからフラッシュメモリのセクタアドレスＳ
ＡとスタートカラムアドレスＣＡとが生成される。そし
てコントローラからはリードコマンドとセクタアドレス
およびスタートカラムアドレスとがフラッシュメモリに
送出される。応じて、フラッシュメモリでは、分割リー
ド動作が行なわれ、５１２バイトのデータがバッファメ
モリへと出力される。バッファメモリへのデータ書込が
終了すると、コントローラは指定されたメディアセクタ
アドレスのデータ読出をホストシステムに対して要求す
る。そして、バッファメモリからはホストシステムに対
してデータの読出が行なわれ、読出動作は終了する。
【０１１５】図２５は、図２２に示したステップＳ１０
５における書込処理の詳細を示すフローチャートであ
る。
【０１１６】図２５を参照して、まずステップＳ１２１
において書込が開始される。続いてステップＳ１２２に
おいてホストシステムから発信されたメディアセクタア
ドレスが受信される。
【０１１７】続いて、ステップＳ１２３において、記憶
装置がホストシステムに対してデータを要求する。そし
て、ステップＳ１２４においてホストシステムからデー
タを受信する。このデータは、ステップＳ１２５におい
てバッファメモリに書込まれる。
【０１１８】そして、ステップＳ１２６において、ステ
ップＳ１２２で受信したメディアセクタアドレスからフ
ラッシュメモリのセクタアドレスＳＡおよびスタートカ
ラムアドレスＣＡが生成される。続いてステップＳ１２
７において、フラッシュメモリに対して分割プログラム
コマンドが設定され、続いてセクタアドレスＳＡおよび
スタートカラムアドレスＣＡの指定がされる。
【０１１９】そして、ステップＳ１２８において、デー
タが、バッファメモリから読出されフラッシュメモリに
書込まれる。そしてステップＳ１２９において、データ
の書込が終了する。
【０１２０】図２６は、図２５に示した書込処理の各ス
テップがホストシステムとコントローラおよびバッファ
メモリとフラッシュメモリとの間でどのように行なわれ
るかを示す図である。
【０１２１】図２６を参照して、まずホストシステムか
らメディアセクタアドレスの書込要求がコントローラに
向けて発信される。続いて、コントローラはこれを受け
てメディアセクタアドレスのデータ書込要求をホストシ
ステムに対して行なう。応じてホストシステムはメディ
アセクタアドレスに対するデータの書込を行なう。この
データはコントローラを経由してバッファメモリに入力
される。
【０１２２】続いて、コントローラでは、受信していた
メディアセクタアドレスからフラッシュメモリのセクタ
アドレスＳＡおよびスタートカラムアドレスＣＡが生成
される。そして、コントローラがフラッシュメモリに対
してプログラムコマンドとセクタアドレス／ＳＡおよび
スタートカラムアドレス／ＣＡの設定を行なう。応じ
て、フラッシュメモリは、分割プログラム動作を行な
う。そしてバッファからは５１２バイトのデータがフラ
ッシュメモリに対して入力され、所定のカラムアドレス
を先頭にしてデータ書込が行なわれる。フラッシュメモ
リへバッファメモリから５１２バイトの書込データが入
力されると、その後、所定のウエイト時間経過後書込が
終了する。
【０１２３】実施の形態２においては、バッファメモリ
のアドレス制御およびメディアセクタアドレスからフラ
ッシュメモリに与えるアドレス信号の生成は図１５にお
けるカラムアドレス制御部５８で行なわれる。
【０１２４】図２７は、図１５におけるカラムアドレス
制御部５８の詳細を示すブロック図である。
【０１２５】図２７を参照して、カラムアドレス制御部
５８は、記憶装置内部で生成されるリードセクタイネー
ブル信号ＲＳＥ♯をクロック信号ＳＣの立上がりに同期
してラッチするフリップフロップ７２と、フリップフロ
ップ７２の出力と記憶装置内部で生成されるライトセク
タイネーブル信号ＷＳＥ♯との論理和をリセット信号Ｒ
ＳＴとして出力するＡＮＤ回路７４と、リセット信号Ｒ
ＳＴによってリセットされその後クロック信号ＳＣの立
上がりに応答してカウントアップを開始する９ビットの
ＳＣカウンタ７６と、ホストシステムより１６ビットの
メディアセクタアドレスをラッチして上位１４ビット、
下位２ビットをそれぞれセクタアドレスＳＡ０〜ＳＡ１
５、スタートカラムアドレスＣＡ０〜１としてシーケン
サ部６へ出力するメディアセクタアドレスラッチ部３０
と、フリップフロップ７２の出力とクロック信号ＳＣと
を受けてライトイネーブル信号／ＷＥ♯を出力するゲー
ト回路７８とを含む。
【０１２６】尚、説明の便宜のため、図１０にはバッフ
ァメモリ４が記載されている。バッファメモリ４は、Ｓ
Ｃカウンタ２６の計数値９ビットをアドレス信号ＡＤＲ
として受け、ライトセクタイネーブル信号ＷＳＥ♯をア
ウトプットイネーブル信号／ＯＥ♯として受け、ゲート
回路２８の出力をライトイネーブル信号／ＷＥ♯として
受けこれらに応答してフラッシュメモリからのデータ入
力ＤＩを受けて保持し、またはフラッシュメモリへデー
タ出力ＤＯを送出する。
【０１２７】以上説明したように、実施の形態２におい
ては、ホストインタフェイス部がホストシステムとデー
タ転送を行なうときにデータを一時的に格納するバッフ
ァメモリの容量をフラッシュメモリの１セクタの容量よ
りも小さくできるため、コストメリットのある記憶装置
を提供することができる。さらに、分割リード／プログ
ラム可能なフラッシュメモリを搭載し使用することで、
メディアセクタ単位で読出および再書込が可能である。
【０１２８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２９】
【発明の効果】請求項１に記載のフラッシュメモリを搭
載する記憶装置は、セクタ読出をするフラッシュメモリ
を記憶用半導体装置として用いる場合小容量のバッファ
メモリを搭載するのでコスト的に有利である。
【０１３０】請求項２に記載のフラッシュメモリを搭載
する記憶装置は、請求項１に記載のフラッシュメモリを
搭載する記憶装置が奏する効果に加えて、ダミーデータ
としてフラッシュメモリが消去された直後のデータと同
じデータを書込むため、既にデータ保持が行なわれた部
分のデータが失われることはない。
【０１３１】請求項３〜５に記載のフラッシュメモリを
搭載する記憶装置は、請求項１に記載のフラッシュメモ
リを搭載する記憶装置が奏する効果に加えて、フラッシ
ュメモリのセクタ容量を外部のメディアセクタ容量で区
切って使用することができ、効率的にフラッシュメモリ
を使用することができる。
【０１３２】請求項６〜７に記載のフラッシュメモリを
搭載する記憶装置は、請求項１に記載のフラッシュメモ
リを搭載する記憶装置が奏する効果に加えて、セクタデ
ータの読出をする際にも小容量のバッファメモリを使用
することができる。
【０１３３】請求項８〜１０に記載のフラッシュメモリ
を搭載する記憶装置は、請求項６に記載のフラッシュメ
モリを搭載する記憶装置が奏する効果に加えて、フラッ
シュメモリのセクタ容量を外部のメディアセクタ容量で
区切って使用することができ、効率的にフラッシュメモ
リを使用することができる。
【０１３４】請求項１１〜１２に記載のフラッシュメモ
リを搭載する記憶装置は、小容量のバッファメモリを搭
載するのでコスト的に有利であり、さらに、メディアセ
クタ単位でデータの再書込が可能である。
【図面の簡単な説明】
【図１】 フラッシュメモリを搭載した記憶装置１の概
略構成を示すブロック図である。
【図２】 実施の形態１におけるフラッシュメモリとバ
ッファメモリとのアドレスの対応関係を示すメモリマッ
プである。
【図３】 メディアセクタアドレスをフラッシュセクタ
アドレスとカラムアドレスオフセット生成ビットとに変
換する説明をするための図である。
【図４】 スタートフラッシュカラムアドレスオフセッ
トとメディアセクタアドレスの下位２ビットとの関係を
示す図である。
【図５】 実施の形態１の記憶装置の処理のメインフロ
ーを示す図である。
【図６】 図５に示したステップＳ０４の読出処理の詳
細を示すフローチャートである。
【図７】 図６に示した読出処理の各ステップが記憶装
置内のどのブロックで実施されているかを示す図であ
る。
【図８】 図５に示したステップＳ０５における書込処
理の詳細を示すフローチャートである。
【図９】 図８に示した書込処理の各ステップがホスト
システムとコントローラおよびバッファメモリとフラッ
シュメモリとの間でどのように行なわれるかを示す図で
ある。
【図１０】 図１に示したデータ転送制御部８の詳細を
示すブロック図である。
【図１１】 フラッシュメモリからバッファメモリへの
データ転送の様子を示すタイミング図である。
【図１２】 図１１に示したバッファメモリへのデータ
書込の動作をより詳細に示した動作波形図である。
【図１３】 バッファメモリからフラッシュメモリへの
データ転送の様子を示すタイミング図である。
【図１４】 図１３に示したバッファメモリからフラッ
シュメモリへのデータ転送の様子をさらに詳しく説明す
るための動作波形図である。
【図１５】 実施の形態２の記憶装置５１の概略構成を
示すブロック図である。
【図１６】 実施の形態２におけるフラッシュメモリと
バッファメモリとの対応関係を示すメモリマップであ
る。
【図１７】 メディアセクタアドレスをフラッシュセク
タアドレスとフラッシュカラムアドレスとに変換を説明
するための図である。
【図１８】 フラッシュカラムアドレスとメディアセク
タアドレスの下位２ビットとの関係を示す図である。
【図１９】 スタートカラムアドレスの説明をするため
の概念図である。
【図２０】 分割リード／プログラム機能を有するフラ
ッシュメモリからデータを読出す際のコマンド設定とア
ドレス設定とを説明するための動作波形図である。
【図２１】 実施の形態２においてフラッシュメモリに
データを書込む入力波形を示す図である。
【図２２】 実施の形態２の記憶装置の処理のメインフ
ローを示す図である。
【図２３】 図２２に示したステップＳ１０４の読出処
理の詳細を示すフローチャートである。
【図２４】 図２３で示した読出処理の各ステップが記
憶装置内のどのブロックで実施されているかを示す図で
ある。
【図２５】 図２２に示したステップＳ１０５における
書込処理の詳細を示すフローチャートである。
【図２６】 図２５に示した書込処理の各ステップがホ
ストシステムとコントローラおよびバッファメモリとフ
ラッシュメモリとの間でどのように行なわれるかを示す
図である。
【図２７】 図１５におけるカラムアドレス制御部５８
の詳細を示すブロック図である。
【符号の説明】
１，５１ 記憶装置、２，５２ ホストインタフェイス
部、４，５４ バッファメモリ、６，５６ フラッシュ
インタフェイスシーケンサ、８ データ転送制御部、１
０，６０ フラッシュメモリ、５８ カラムアドレス制
御部、２２ フリップフロップ、２４ ＡＮＤ回路、２
６ ＳＣカウンタ、２８ ゲート回路、３０ メディア
セクタアドレスラッチ部、３２ 比較器、３４ セレク
タ。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ホストシステムから外部書込アドレス信
    号と外部書込データとを受けてデータ記憶を行う書込モ
    ードを備える記憶装置であって、 データ消去時には所定数のデータを保持するメモリ領域
    を最小単位とする一括消去が行われ、前記所定数のデー
    タ長を単位として複数のデータの書込がなされるフラッ
    シュメモリを備え、 前記フラッシュメモリは、前記書込モードにおいて、内
    部書込アドレス信号を受けて、内部書込データに含まれ
    る複数のデータを取込み保持し、 前記書込モードにおいて、前記外部書込アドレス信号を
    受けて前記内部書込アドレス信号を発生し、前記外部書
    込データを受けて保持して前記外部書込データと前記外
    部書込アドレス信号とに基づいて前記内部書込データを
    出力するデータ入出力部をさらに備え、 前記データ入出力部は、 前記書込モードにおいて、前記ホストシステムから前記
    外部書込データおよび前記外部書込アドレス信号を受け
    る第１のインタフェイス部と、 前記外部書込データの数以上で、かつ、前記内部書込デ
    ータの数より少ない記憶容量を有し、前記書込モードに
    おいて前記第１のインタフェイス部から前記外部書込デ
    ータを受け取る、バッファメモリと、 前記書込モードにおいて、前記第１のインタフェイス部
    から前記外部書込アドレス信号を受けて前記内部書込ア
    ドレス信号を発生し、前記バッファメモリから読出した
    前記外部書込データに前記メモリ領域のデータ書換が生
    じない前記外部書込アドレス信号に対応するダミーデー
    タを加えて前記内部書込データを発生する第２のインタ
    フェイス部とを含む、フラッシュメモリを搭載する記憶
    装置。
  2. 【請求項２】 前記ダミーデータは、前記フラッシュメ
    モリがデータ消去された直後に保持するデータに対応す
    る値であり、 前記第２のインタフェイス部は、前記内部書込データに
    含まれる前記データ長のデータを所定の順序で逐次出力
    し、 前記外部書込データは、前記所定の順序において前記外
    部書込アドレス信号に対応する位置を先頭位置とする連
    続する位置を占める、請求項１に記載のフラッシュメモ
    リを搭載する記憶装置。
  3. 【請求項３】 前記先頭位置は、前記外部書込アドレス
    信号に応じて前記外部書込データに含まれるデータ数を
    単位として前記所定の順序の第１番目を基準にして不連
    続に決定される、請求項２に記載のフラッシュメモリを
    搭載する記憶装置。
  4. 【請求項４】 前記内部書込データに含まれるデータ数
    は、前記外部書込データに含まれるデータ数の整数倍で
    ある、請求項３に記載のフラッシュメモリを搭載する記
    憶装置。
  5. 【請求項５】 前記フラッシュメモリは、クロックに同
    期して前記内部書込データを順次取込み、 前記第２のインタフェイス部は、 前記バッファメモリに対する読出制御信号を発生して前
    記バッファメモリから前記外部書込データを受けて前記
    内部書込データを発生し、前記外部書込アドレス信号か
    ら前記内部書込アドレス信号を発生する、データ転送制
    御部を有し、 前記データ転送制御部は、 前記フラッシュメモリに前記内部書込データの書込が開
    始されるときに、前記クロックのカウントを開始するカ
    ウンタと、 前記外部書込アドレス信号に含まれるオフセット信号と
    前記カウンタのカウント値の上位から所定数ビットとが
    一致した時に一致信号を出力する比較器と、 前記バッファメモリが前記クロックに同期して前記外部
    書込データを出力するように前記一致信号に応じて読出
    制御信号を前記バッファメモリに与えるゲート回路と、 前記一致信号が非活性化されている時は前記フラッシュ
    メモリの消去後の初期値に対応する値を前記フラッシュ
    メモリに与え、前記一致信号が活性化した時は前記バッ
    ファメモリから読出された前記外部書込データを前記フ
    ラッシュメモリに与える選択回路とを有する、請求項２
    に記載のフラッシュメモリを搭載する記憶装置。
  6. 【請求項６】 前記記憶装置は、前記ホストシステムか
    ら外部読出アドレス信号を受けて前記ホストシステムに
    外部読出データを出力する読出モードをさらに備え、 前記データ入出力部は、前記読出モード時に、前記外部
    読出アドレス信号を受けて内部読出アドレス信号を発生
    して前記フラッシュメモリに与え、前記フラッシュメモ
    リから読出される内部読出データの一部を選択して前記
    外部読出データとして保持した後、前記ホストシステム
    に対して前記外部読出データを出力し、 前記第１のインタフェイス部は、前記読出モード時に、
    前記ホストシステムから受けた前記外部読出アドレス信
    号に応じた前記外部読出データを前記ホストシステムに
    出力し、 前記バッファメモリは、前記外部読出データの数以上
    で、かつ、前記内部読出データの数より少ない記憶容量
    を有し、前記読出モード時に、前記第１のインタフェイ
    ス部に対して保持していた前記外部読出データを出力
    し、 前記第２のインタフェイス部は、前記読出モード時に、
    前記第１のインタフェイス部から前記外部読出アドレス
    信号を受けて前記内部読出アドレス信号を発生して前記
    フラッシュメモリに与えて前記フラッシュメモリから前
    記内部読出データが含む複数のデータを読出し、前記内
    部読出しデータの一部を前記外部読出データとしてバッ
    ファメモリに送出する、請求項１に記載のフラッシュメ
    モリを搭載する記憶装置。
  7. 【請求項７】 前記フラッシュメモリは、前記内部読出
    アドレス信号に応じて前記内部読出データに含まれる前
    記データ長のデータを所定の順序で逐次出力し、 前記外部読出データは、前記所定の順序において前記外
    部読出アドレス信号に対応する位置を先頭位置とする連
    続する位置を占める、請求項６に記載のフラッシュメモ
    リを搭載する記憶装置。
  8. 【請求項８】 前記先頭位置は、前記外部読出アドレス
    信号に応じて前記外部読出データに含まれるデータ数を
    単位として前記所定の順序の第１番目を基準にして不連
    続に決定される、請求項７に記載のフラッシュメモリを
    搭載する記憶装置。
  9. 【請求項９】 前記内部書込データに含まれるデータ数
    は、前記外部書込データに含まれるデータ数の整数倍で
    ある、請求項８に記載のフラッシュメモリを搭載する記
    憶装置。
  10. 【請求項１０】 前記フラッシュメモリは、クロックに
    同期して前記内部読出データを順次出力し、 前記第２のインタフェイス部は、 前記外部読出アドレス信号から前記内部読出アドレス信
    号を発生し、前記内部読出データの一部を選択して前記
    外部読出データとして前記バッファメモリが格納するよ
    うにバッファメモリへ書込制御信号を発生する、データ
    転送制御部を有し、 前記データ転送制御部は、 前記フラッシュメモリから前記内部読出データの読出が
    開始されるときに、前記クロックのカウントを開始する
    カウンタと、 前記外部書込アドレス信号に含まれるオフセット信号と
    前記カウンタのカウント値の上位から所定数ビットとが
    一致した時に一致信号を出力する比較器と、 前記バッファメモリが前記クロックに同期して前記内部
    読出データの一部を前記外部読出データとして格納する
    ように前記一致信号に応じて前記書込制御信号を前記バ
    ッファメモリに与えるゲート回路とを有する、請求項７
    に記載のフラッシュメモリを搭載する記憶装置。
  11. 【請求項１１】 ホストシステムから外部アドレス信号
    を受けて外部データを授受するデータ記憶を行う記憶装
    置であって、 前記外部アドレスに対応する内部主アドレスおよび内部
    副アドレスを発生するデータ入出力部と、 データ消去時には所定数のデータを保持するメモリ領域
    を最小単位とする一括消去が行われ、前記内部主アドレ
    スによって前記メモリ領域単位の選択が行われ、前記内
    部副アドレスによって前記メモリ領域内のデータ授受開
    始位置が指定され複数のデータを含む内部データを逐次
    授受することが可能なフラッシュメモリとを備え、 前記メモリ領域の記憶容量は、前記外部データに含まれ
    るデータ数より大きく、 前記内部副アドレスは、前記外部書込データに含まれる
    データ数を単位として前記メモリ領域の先頭アドレスを
    基準として不連続に発生される、フラッシュメモリを搭
    載する記憶装置。
  12. 【請求項１２】 前記データ入出力部は、 前記ホストシステムと前記フラッシュメモリとの間のタ
    イミング調整をするために前記外部データと前記内部デ
    ータとを一時的に保持する前記外部データに含まれるデ
    ータ数に対応する記憶容量を有するバッファメモリを含
    む、請求項１１に記載のフラッシュメモリを搭載する記
    憶装置。
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