CN101026006B - 等待时间控制电路及其方法和包括其的半导体存储器设备 - Google Patents

Abstract

提供了一种等待时间控制电路及其方法和自动预充电控制电路及其方法。范例的等待时间控制电路可以包括：基于参考信号和内部时钟信号来激活至少一个主信号的主单元；和接收该至少一个主信号的多个从单元，多个从单元中的每一个接收多个信号并且至少部分地基于接收到的多个信号中的一个来输出一输出信号。范例的自动预充电控制电路可以包括：响应于内部时钟信号和写自动预充电命令信号而产生多个第一预充电命令延迟信号的预充电命令延迟单元，输出延迟的存储体地址信号的至少一个存储体地址延迟单元，以及基于延迟的存储体地址信号而向存储体输出预充电主信号的预充电主信号发生器。

Description

等待时间控制电路及其方法和包括其的半导体存储器设备

本申请要求在韩国知识产权局于2005年11月19日提交的韩国专利申请No.10-2005-0111027、于2006年5月3日提交的韩国专利申请No.10-2006-0039897、于2006年7月6日提交的韩国专利申请No.10-2006-0063463的优先权，在此通过参考引入其全部内容。 

技术领域

本发明的范例实施例通常涉及等待时间控制电路及其方法和自动预充电控制电路，更特别涉及等待时间控制电路和控制等待时间的方法以及自动预充电控制电路。 

背景技术

可以将数据与外部时钟信号同步地输入到同步半导体设备和/或从同步半导体设备中输出。双数据速率(DDR)动态随机存取存储器(DRAM)可以使用写等待时间(WL)方案和/或附加等待时间(AL)方案以增加地址总线或命令总线的效率。 

如果使用了等待时间方案，在已经计数了与等待时间相对应的时钟周期数之后，响应于从控制器接收到的命令(例如，读或写命令)，地址信号可以被激活，用于指定可以向/从其输入/输出内部命令信号和/或数据的存储器地址。可以进一步包括用于将外部地址信号或命令信号延迟WL、AL或(WL+AL)的电路。 

图24是描述了传统的等待时间控制电路1500的电路图。参考图24，传统的等待时间控制电路1500可以包括多个寄存器1511到1517和多个多路复用器1521到1527，它们可以相互串联连接。WL信号WLi(例如，其中i＝1～M)可以是基于WL的。例如，如果WL被设为7，则只有信号WL7可以被激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)并且剩余的信号WLi，其中i＝1、2、3、4、5、6，可以被无效(例如，设为第二逻辑电平，诸如较低 逻辑电平或逻辑“0”)。因此，如果WL为7，则地址信号Ai可以通过7个寄存器1511到1517，然后可以被输出作为延迟的地址信号CAi。替换地，如果WL为4，则地址信号Ai可以通过4个寄存器1511到1514，然后可以被输出作为延迟的地址信号CAi，等等。因此，在由外部命令(例如，写命令)所引起的输入等待时间(WL+AL)之后，可以产生用于激活列选择线的列地址CAi。所以，寄存器数可以至少等于地址信号Ai每一位的输入等待时间(WL+AL)数。在一个实例中，各寄存器可以由触发器来实现。因而，触发器数可以等于产生地址信号一位的电路中的输入等待时间数，使得该电路可以与内部时钟信号PCLK同步并可以将地址信号延迟预期的等待时间，从而产生列地址CAi。 

因为在传统的等待时间控制电路1500中可以包括许多触发器，电流消耗可能相对较大。另外，在传统的等待时间控制电路1500中可能要为触发器预留较高比例的可用布局面积。 

随着操作频率的增加(例如，在DDR-DRAM中高于800MHz)，AL和WL可以增加到10或更多。结果，在地址和/或命令上执行等待时间控制所需的寄存器数也同样增加。例如，如果在512兆字节(MB)DDR同步DRAM(SDRAM)中AL为8且WL为10，则16位地址信号的每一位可能需要18个寄存器(即，用于AL的8个寄存器和用于WL的10个寄存器)。另外，每一命令可能需要用于AL的8个寄存器。因而，如果从外部接收到总计5个命令(例如，/WE、/CS、/RAS、/CAS和/OE)，地址和命令上的等待时间控制所需要的寄存器数可以被表示为18*16+8*5＝248。如果寄存器数增加到阈值(例如，200个寄存器)以上，则寄存器所占用的面积可能增加且布线可能变得愈加复杂。此外，寄存器数可能进一步增加以适应脉冲串长度。脉冲串长度可以指的是响应于写或读命令的每一数据输入/输出引脚可以连续输入或输出的位数。在传统的存储设备(例如DDR2)中，在单个时钟周期内每一数据输入/输出引脚可以输入或输出2位数据，地址可以被延迟与“脉冲串长度/2”相对应的时钟周期，并因此可能至少需要与“脉冲串长度/2”相对应的寄存器数以输出单个地址信号。因此，随着等待时间控制电路1500的大小增加，输入到等待时间控制电路1500的时钟信号的线路或传导路径可能变得较长，从而增加了时钟信号的延迟时间。 

为了快速执行写和/或读操作，半导体存储设备，特别是DRAM设备，可 以执行预充电操作，用于将位线充电至给定的电压电平以关闭激活的存储体。在可以断开激活的存储体中新的行之前可以对激活的存储体进行预充电。换句话说，如果数据通过位线被写入存储单元或从存储单元中读出，则位线的电位可能被改变。因此，在数据写或读操作之后将位线预充电至给定的电压电平可能是必需的。 

可以使用预充电命令或自动预充电功能来执行传统的预充电操作。也可以在写操作之后使用预充电命令或自动预充电功能来执行预充电操作。如果在写命令之后发出预充电命令来执行预充电操作，则可能降低数据总线的传输效率，这是因为可能出现空闲部分(例如，在其上没有数据可以通过系统中的总线而被传输的部分)。因此，通常使用自动预充电功能来执行预充电操作。 

通常，可以响应于写自动预充电命令来执行写自动预充电功能，写自动预充电命令可以通过使给定的信号(例如，地址信号中的位A10)转换到第一逻辑电平(例如较高电平或逻辑“1”)而被定义，该给定的信号可以连同从外部源(例如，存储器控制器)施加的写命令一起被输入。 

因而，如果给定的信号(例如，地址信号中的位A10)被设为第一逻辑电平并与写命令一起被接收，则DRAM可以在内部产生写自动预充电命令并可以执行写自动预充电操作。首先可以基于所产生的写自动预充电命令来执行写命令。在响应于写命令而将脉冲串写序列中的最后一数据存储在存储器阵列中之前不可以执行预充电操作。在最后一数据被存储在存储器阵列中之后的给定时段后，可以执行预充电操作。 

给定时段可以是写恢复时间tWR(例如，数据可以被写入存储单元之前的最小“等候时间”)。在一个实例中，写恢复时间tWR可以被固定为大约15ns。因此，可以在写恢复时间tWR之后执行预充电操作。从而可能必须对写自动预充电命令进行延迟。 

图25描述了将写自动预充电命令延迟了写恢复时间tWR的传统的自动预充电控制电路2100。 

参考图25，自动预充电控制电路2100可以是用于控制DDR3DRAM的自动预充电操作的电路，DDR3DRAM可以包括8个存储体并可以具有1.6GHz的操作频率。因此，因为施加到DDR3DRAM的时钟信号可以具有800GHz的频率和1.25ns的周期，自动预充电命令可以被延迟时钟信号的12个时钟周 期，其可以对应于15ns的写恢复时间tWR。 

参考图25，自动预充电控制电路2100可以包括预充电子信号发生器2110和预充电主信号发生器2120。预充电子信号发生器2110可以包括解码器2111和AND元件阵列2112。解码器2111可以基于存储体地址信号dBA0到dBA2而输出可以分别对应于8个存储体的第一预充电子信号BANK0到BANK7。AND元件阵列2112可以包括并联连接的8个AND元件，并可以对每一个第一预充电子信号BANK0到BANK7与写自动预充电命令信号dWAP执行AND运算，以输出第二预充电子信号FAP0到FAP7。 

参考图25，预充电主信号发生器2120可以包括多个寄存器阵列，所述多个寄存器阵列可以分别对从预充电子信号发生器2110输出的第二预充电子信号FAP0到FAP7进行延迟，并可以分别向存储体输出预充电主信号PAPB0到PAPB7。预充电操作可以基于预充电主信号PAPB0到PAPB7来执行。 

参考图25，为了将第二预充电子信号FAP0到FAP7延迟写恢复时间tWR，每个寄存器阵列可以包括响应于内部时钟信号PCLK的12个串联连接的寄存器。 

因此，参考图25，包括在自动预充电控制电路2100中的寄存器数可以是96，这可以通过将存储体数(即，8)乘以与写恢复时间tWR(例如，15ns)相对应的内部时钟信号PCLK的时钟周期数(即，12)来获得。如上所述，寄存器数可以与存储体数和时钟信号周期有关。随着在存储器设备中操作频率的增加和时钟信号周期的减少，对应于写恢复时间tWR的内部时钟信号PCLK的时钟周期数可能增加。结果，执行写自动预充电命令所需的寄存器数可能增加。 

随着寄存器数与寄存器在布局中所占用的面积的增加，可以被输入到每一寄存器的内部时钟信号PCLK的负载也可能增加。结果，功率消耗或电流消耗可能增加。 

发明内容

本发明的一个范例实施例针对一种等待时间控制电路，其包括基于参考信号和内部时钟信号来激活至少一个主信号的主单元以及接收所述至少一个主信号的多个从单元，所述多个从单元中的每一个接收多个信号并且至少部分地基于接收到的多个信号中的一个来输出一输出信号。

本发明的另一范例实施例针对一种控制等待时间的方法，其包括：接收至少一个主信号，接收到的至少一个主信号基于参考信号和内部时钟信号而被激活，以及接收多个信号并至少部分地基于接收到的多个信号中的一个和等待时间信息来输出一输出信号。 

本发明的另一范例实施例针对一种自动预充电控制电路，其包括：预充电命令延迟单元，响应于内部时钟信号和写自动预充电命令信号而产生多个第一预充电命令延迟信号；至少一个存储体地址延迟单元，输出延迟的存储体地址信号；以及预充电主信号发生器，基于延迟的存储体地址信号而向存储体输出预充电主信号。 

本发明的另一范例实施例针对一种等待时间控制电路和用于减少控制等待时间的寄存器数的方法，从而减少布线复杂度、电路面积以及时钟信号的延迟。 

本发明的另一范例实施例针对一种使用等待时间控制电路的半导体存储器设备和对半导体存储器设备进行操作的方法。 

本发明的另一范例实施例针对一种自动预充电控制电路以及包括该电路的半导体存储器设备，该自动预充电控制电路用于减少寄存器数以减少布局中寄存器所占用的面积并减少内部时钟信号的负载，从而减少电流消耗。 

本发明的另一范例实施例针对一种使用自动预充电控制电路控制预充电操作的方法，包括基于执行的存储器命令之间的最小时间间隔来对存储体地址信号进行延迟，并基于延迟的存储体地址信号来向一个或多个存储器存储体输出预充电主信号。 

附图说明

引入附图以提供对本发明的进一步理解，附图被结合且构成本说明书的一部分。这些图描述了本发明的范例实施例并与文字描述一起用来解释本发明的原理。 

图1是依据本发明一个范例实施例的半导体存储器设备的框图。 

图2是依据本发明另一范例实施例的等待时间控制电路的框图。 

图3是依据本发明另一范例实施例的主单元的电路图。 

图4是依据本发明另一范例实施例的从单元的电路图。

图5A是描述了依据本发明另一范例实施例的、当WL为6时图2的等待时间控制电路的操作的信号时序图。 

图5B是描述了依据本发明另一范例实施例的、当WL为4时图2的等待时间控制电路的操作的信号时序图。 

图6和7是分别描述依据本发明的另一范例实施例的主单元和从单元的电路图； 

图8是依据本发明另一范例实施例的另一等待时间控制电路的框图。 

图9是依据本发明另一范例实施例的图8的主单元的电路图。 

图10是依据本发明另一范例实施例的从单元的电路图。 

图11是描述了依据本发明另一范例实施例的、当WL为9时图8的等待时间控制电路的操作的信号时序图。 

图12是依据本发明另一范例实施例的命令检测电路的框图。 

图13是依据本发明另一范例实施例的命令检测电路的框图。 

图14是依据本发明另一范例实施例的另一等待时间控制电路的框图。 

图15是依据本发明另一范例实施例的另一等待时间控制电路的框图。 

图16A是描述了依据本发明另一范例实施例的、当WL为7且BL为4时图15的等待时间控制电路的操作的信号时序图。 

图16B是描述了依据本发明另一范例实施例的、当WL为1且BL为4时图15的等待时间控制电路的操作的信号时序图。 

图17A和17B是依据本发明另一范例实施例的各个触发器的电路图。 

图18是依据本发明另一范例实施例的半导体存储器设备的框图。 

图19是依据本发明另一范例实施例的自动预充电控制电路的框图。 

图20是依据本发明另一范例实施例的预充电命令延迟单元的电路图。 

图21是依据本发明另一范例实施例的存储体地址延迟单元的电路图。 

图22是依据本发明另一范例实施例的预充电主信号发生器的电路图。 

图23是描述依据本发明另一范例实施例的自动预充电控制电路的操作的信号时序图。 

图24是描述传统的等待时间控制电路的电路图。 

图25描述了将写自动预充电命令延迟写恢复时间tWR的传统的自动预充电控制电路。

具体实施方式

在此公开了详细描述的本发明的范例实施例。然而，在此公开的特定结构和功能的细节仅仅是代表性的，以便对本发明的范例实施例进行描述。然而，本发明的范例实施例可以被具体表现为多种替换形式并且不应当被理解为限制于在此公开的实施例。 

因此，虽然本发明的范例实施例容许各种变型和替换形式，但其特定实施例借助于附图中的实例而被示出并将在此进行详细描述。然而，应当理解，并非想要将本发明的范例实施例限制到所公开的特定形式，而是相反地，本发明的范例实施例将覆盖落入本发明精神和范围内的所有变型、等价物、以及替换物。在贯穿附图的描述中相同的数字可以指示相同的元件。 

应当理解，尽管在此可以使用术语第一、第二等来描述不同的元件，但这些元件不应当被这些术语所限制。这些术语仅用来将一个元件与另一元件区分开。例如，在不背离本发明范围的情况下，可以把第一元件称为第二元件，并且类似地，可以把第二元件称为第一元件。如在此所使用的，术语“和/或”包括一个或更多个相关联的列出项目的任一个和所有的组合。 

应当理解，当一个元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在着插入元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在插入元件。应当以同样的方式(例如，“在......之间”对“直接在......之间”，“临近”对“直接临近”等等)来解释用来描述元件之间的关系的其他词。 

在此使用的术语只是为了对特定实施例进行描述而并非想要对本发明的范例实施例进行限制。如在此所使用的，单数形式“一”、“一个”和“该”也是要包括复数形式，除非上下文另外清楚地指出。还应当理解，当术语“包括”、“包含”、“含有”和/或“算入在内”在此使用时，指定了规定的特征、整体、步骤、操作、元件和/或组件的存在，但不排除附加的一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合的存在。 

除非另有定义，在此使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域普通技术人员通常所理解的相同的含义。还应当理解，诸如在通常使用的辞典中所定义的那些术语，应当被解释为具有与相关领域的背景相一致的含义且不应当被解释为理想化的或过度字面上的意义，除非在此清楚地 这样定义。 

图1是依据本发明范例实施例的半导体存储器设备100的框图。在图1的范例实施例中，半导体存储器设备100可以包括存储单元阵列110、地址缓冲器120、行解码器130、列解码器140、存储体解码器145、数据输入电路150、数据输出电路160、时钟电路170、命令检测电路180、模式寄存器组/扩展模式寄存器组(MRS/EMRS)电路190以及等待时间控制电路200。 

在图1的范例实施例中，存储单元阵列110可以是在其中将多个存储单元排列成行和列的数据存储器。通过数据输入电路150输入的输入数据IDATA可以基于地址信号ADDI而被写入存储单元阵列110。基于地址信号ADDI从存储单元阵列110读取的输出数据ODATA可以通过数据输出电路160而被输出到外部实体。为了指定可以向其写入或从其读出数据的一存储单元，可以将地址信号ADDI输入到地址缓冲器120。地址缓冲器120可以暂时存储从外部实体输入的地址信号ADDI。行解码器130可以接收从地址缓冲器120输出的地址信号ADD并将地址信号ADD解码为存储单元阵列110的行地址。列解码器140可以接收从等待时间控制电路200输出的列地址信号CA并可以将列地址信号CA解码为存储单元阵列110的列地址。存储体解码器145可以接收从等待时间控制电路200输出的存储体地址信号BAL，并可以将存储体地址信号BAL解码为指定一存储器存储体的存储体地址。存储单元阵列110可以从或向由存储体地址指定的存储器存储体中的由行地址和列地址所指定的存储单元读取数据或写入数据。 

在图1的范例实施例中，时钟电路170可以接收外部时钟信号ECLK，并可以根据外部时钟信号ECLK产生内部时钟信号PCLK。在一个实例中，内部时钟信号PCLK可以通过对外部时钟信号ECLK进行缓冲来获得。 

在图1的范例实施例中，命令检测电路180可以从外部实体接收命令信号CMD(例如，/WE、/CS、/RAS、/CAS等)，并可以对命令信号CMD进行解码以输出经解码的命令信号(例如，写命令信号PWA)。尽管在图1的范例实施例中未示出，但命令检测电路180可以进一步包括命令缓冲器和命令解码器。在另一实例中，命令检测电路180可以进一步包括等待时间控制电路，以便将命令信号CMD延迟与附加等待时间(AL)相对应的时钟周期数。可以从命令检测电路180中输出解码的命令信号(例如，写命令信号PWA)。

在图1的范例实施例中，MRS/EMRS电路190可以响应于MRS/EMRS命令MRS_CMD和/或地址信号ADD来设定内部模式寄存器，用于指定半导体存储器设备100的操作模式。输入等待时间(例如，写等待时间(WL)、AL等)可以被模式寄存器中的MRS/EMRS命令MRS_CMD所设定。MRS/EMRS电路190可以基于WL信息输出WL信号WLi(例如，其中“i”可以是正整数)，并可以基于AL信息输出AL信号ALj(例如，其中“j”可以是正整数)。 

在图1的范例实施例中，等待时间控制电路200可以从MRS/EMRS电路190接收WL信号WLi，并从地址缓冲器120接收地址信号ADD，并且可以基于WL信号WLi而控制在给定的时间上(例如，在给定的延迟周期之后)产生列地址信号CA和存储体地址信号BAL。等待时间控制电路200可以进一步从MRS/EMRS电路190接收AL信号ALj，并且基于WL信号WLi和AL信号ALj来控制产生列地址信号CA和存储体地址信号BAL的给定时间。 

图2是依据本发明另一范例实施例的等待时间控制电路200的框图。在图1和2的范例实施例中，等待时间控制电路200可以包括主单元210与多个从单元220、221、22n和230。等待时间控制电路200可以基于诸如WL信号WLi之类的等待时间信息，控制产生列地址信号CA和存储体地址信号BAL的时间。因而，在一个实例中，等待时间控制电路200可以基于写命令信号PWA被激活的时间而将地址信号延迟与等待时间信息相对应的时钟周期数，以控制列地址和存储体地址的产生时间或激活时间。 

在图2的范例实施例中，主单元210可以响应于内部时钟信号PCLK、写命令信号PWA及WL信号WLi而产生主信号PWA_WL5、PWA_WL1、和PWL_BL。写命令信号PWA可以通过命令检测电路180响应于外部写命令来产生。 

图3是依据本发明另一范例实施例的图2的主单元210的电路图。在图3的范例实施例中，主单元210可以包括写主信号发生器310和脉冲串主信号发生器330。 

在图3的范例实施例中，写主信号发生器310可以包括多个寄存器311到317和多个多路复用器321到327，它们可以级联连接或串联连接。在一个实例中，寄存器311到317中的每一个可以由触发器来实现。包括在写主信号发生器310中的触发器数可以由WL的最大值来确定。例如，如果WL的最大值是 M，其中M可以等于自然数(例如，大于或等于1的正整数)，则写主信号发生器310可以包括M个触发器。如下文所描述的，为了描述，在图3的范例实施例中，可以假定WL的最大值等于7(例如，M＝7)并且脉冲串长度具有值8。然而，应当理解，其他范例实施例可以包括不同于7的WL的最大值。 

在图3的范例实施例中，内部时钟信号PCLK可以通过时钟端CK输入到每个触发器311到317。多路复用器321到326中的每一个可以响应于对应的WL信号WLi(例如，其中i＝1到M)来选择并输出在前触发器的输出信号和写命令信号PWA中的一个，其中WL信号WLi可以基于WL而从MRS/EMRS电路190输出。例如，如果WL等于7，则WL信号WL7可以被激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)并且剩余的信号WLi(i＝1、2、3、4、5、6)可以被无效(例如，设为第二逻辑电平，诸如较低逻辑电平或逻辑“0”)。 

在图3的范例实施例中，如果对应的WL信号WLi(例如，i＝1～6)被激活，则第一到第六多路复用器321到326的每一个可以选择并输出写命令信号PWA，并且如果对应的WL信号WLi(i＝1～6)被无效，则可以替换地选择并输出在前触发器的输出信号。如果对应的WL信号WL7被激活，则第七多路复用器327可以选择并输出写命令信号PWA，并且如果WL信号WL7被无效，则可以替换地输出第二逻辑电平(例如，较低逻辑电平或逻辑“0”)。 

在图3的范例实施例中，触发器311到317中的每一个可以与内部时钟信号PCLK同步地输出一输入信号。例如，第一触发器311的输出信号可以被称为第一写主信号PWA_WL1，并且第五触发器315的输出信号可以被称为第二写主信号PWA_WL5，等等。 

在图3的范例实施例中，写主信号发生器310可以将写命令信号PWA延迟给定的延迟周期(例如，内部时钟信号PCLK的单个时钟周期的整数倍中的内部时钟信号PCLK的整数倍)，并且可以在延迟的信号中输出给定的信号作为写主信号PWA_WL1或PWA_WL5。写主信号PWA_WL1和PWA_WL5之间可以具有tCCD的时间间隔。在一个实例中，tCCD可以是CAS到CAS命令延迟，并可以以一定数量的时钟周期tCK表现出命令之间的最小时间间隔。在一个实例中，CAS到CAS命令延迟tCCD可以在制造半导体设备之前被确定并且可以等于(BL/2)，其中BL是脉冲串长度。单个时钟周期tCK可以被用作指示内部 时钟信号PCLK中的时钟周期数的单位。换句话说，1tCK可以指示内部时钟信号PCLK的一个时钟周期。 

在图3的范例实施例中，如果WL为7，写命令信号PWA可以作为输入信号被输入到第七触发器317中，并且其后可以分别顺序地通过第六、第五、第四、第三、第二以及第一触发器316、315、314、313、312以及311。结果，写命令信号PWA可以被延迟大约3tCK，从而产生第二写主信号PWA_WL5，并且写命令信号PWA可以被延迟与WL相对应的时钟周期数(例如，7tCK或时钟周期)，从而产生第一写主信号PWA_WL1。 

在图3的范例实施例中，如果WL为6，则写命令信号PWA可以作为输入信号被输入到第六触发器316中，并且其后可以分别顺序地通过第五、第四、第三、第二、以及第一触发器315、314、313、312以及311。结果，写命令信号PWA可以被延迟大约2tCK或时钟周期，从而产生第二写主信号PWA_WL5，并且写命令信号PWA可以被延迟与WL相对应的时钟周期数(例如，6tCK或时钟周期)，从而产生第一写主信号PWA_WL1。 

在图3的范例实施例中，如果WL被设为另一值(例如，5、4、3、2或1，不同于6或7的值，等等)，则写主信号发生器310可以采取与如上所述关于WL等于7或6时相同的方式进行操作。然而，如果WL为4、3、2或1，因为写命令信号PWA被输入到第四、第三、第二或第一触发器314、313、312或311中，所以可以不产生或激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)第二写主信号PWA_WL5，而可以只产生或激活第一写主信号PWA_WL1。 

在图3的范例实施例中，脉冲串主信号发生器330可以包括一个或更多个寄存器331到334。在一个实例中，寄存器331到334可以由触发器来实现。包括在脉冲串主信号发生器330中的触发器数可以由脉冲串长度(BL)来确定。在一个实例中，触发器数可以是(BL/2)。在另一实例中，BL可以等于8，并且因此包括在脉冲串主信号发生器330中的触发器数可以是4(例如，因为8/2＝4)。因而，寄存器331到334可以被称为第八到第十一触发器331到334。内部时钟信号PCLK可以通过时钟端CK而被输入到第八到第十一触发器331到334的每一个。 

在图3的范例实施例中，第八到第十一触发器331到334可以串联连接， 并且每一个可以接收之前或在前触发器的输出信号。因而，第八触发器331可以接收第一触发器311的输出信号(例如，第一写主信号PWA_WL1)。同样地，第九触发器332可以接收第八触发器331的输出信号，第十触发器333可以接收第九触发器332的输出信号，第十一触发器334可以接收第十触发器333的输出信号，等等。在一个实例中，第十一触发器334的输出信号可以被输出为脉冲串主信号PWA_BL。 

在图3的范例实施例中，脉冲串主信号发生器330可以将写主信号发生器310的最终输出信号(例如，第一写主信号PWA_WL1)延迟等于(BL/2)的时钟周期数，从而输出脉冲串主信号PWA_BL。因此，脉冲串主信号发生器330可以将已延迟了WL的写命令信号PWA进一步延迟(BL/2)。 

图4是依据本发明另一范例实施例的图2的从单元22i和230的电路图。在一个实例中，从单元22i可以表示从单元的任意数目，其中i可以等于0、1、......、n。因而，虽然图4只描述了用于列地址信号的从单元22i和用于存储体地址信号的从单元230，但是当列地址信号和/或存储体地址信号的位数增加时也可以添加额外的从单元。地址信号ADD可以包括列地址信号A和存储体地址信号BA。 

在图4的范例实施例中，列地址信号A和存储体地址信号BA可以是图1中示出的地址缓冲器120的输出信号，或者替换地，可以是通过锁存、采样和/或延迟地址缓冲器120的输出信号而获得的信号。 

在图4的范例实施例中，后缀i或添加到地址信号A、BA、CA或BAL的数字可以指示地址信号中的特定位。虽然图4的范例实施例描述了一位存储体地址信号BA0，但是应当理解，在本发明的其他范例实施例中存储体地址信号可以包括多位。因此，从单元的总数可以是列地址中的位数与存储体地址中的位数之和。 

在图4的范例实施例中，响应于从主单元210输出的多个主信号(例如，三个主信号PWA_WL5、PWA_WL1以及PWA_BL)，从单元22i和230的每一个可以产生与地址信号中的一个“随机”位(例如，任一位)相对应的延迟地址位信号。从单元22i和230通常可以具有相同的结构和操作，除了从单元22i可以接收列地址信号的一个“随机”位信号Ai(例如，其中i＝0～n)并且可以依据WL对信号Ai进行延迟，从而产生延迟的列地址位信号CAi，同时从单元 230可以接收存储体地址信号的一个随机位信号BA0并可以基于输入等待时间对信号BA0进行延迟，从而产生延迟存储体地址信号BAL0。 

在图4的范例实施例中，用于列地址信号的从单元22i可以包括多个触发器(例如，3个触发器411、412以及413)和一多路复用器421。第一触发器411可以通过时钟端CK接收第二写主信号PWA_WL5，并通过输入端接收列地址位信号Ai。因此，第一触发器411可以响应于第二写主信号PWA_WL5来输出一输入信号。第二触发器412可以通过时钟端CK接收第一写主信号PWA_WL1，并通过输入端接收多路复用器421的输出信号。多路复用器421可以响应于写等待时间编码信号WL1234来选择并输出列地址位信号Ai和之前或在前触发器(例如，第一触发器411)的输出信号之一。如果输入等待时间是1到4，则写等待时间编码信号WL1234可以被激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)，并且如果输入等待时间是5或更大，则写等待时间编码信号WL_1234可以被无效(例如，设为第二逻辑电平，诸如较低逻辑电平或逻辑“0”)。因此，第二触发器412可以接收多路复用器421的输出信号作为输入信号，并可以响应于第一写主信号PWA_WL1来输出所述接收到的输入信号。第三触发器413可以通过时钟端CK接收脉冲串主信号PWA_BL，并可以通过输入端接收第二触发器412的输出信号。因此，第三触发器413可以响应于脉冲串主信号PWA_BL来输出一输入信号。第三触发器413的输出信号可以是经延迟的列地址位信号CAi。 

在图4的范例实施例中，用于存储体地址信号的从单元230的结构和操作可以与用于列地址信号的从单元22i的结构和操作相同。因而，为了简洁起见将省略其详细的描述。 

在图4的范例实施例中，从单元22i和/或230可以接收列或存储体地址信号Ai或BA0，并可以响应于由主单元210顺序地激活(例如，设为第一逻辑电平，诸如较高逻辑电平或逻辑“1”)的主信号PWA_WL5、PWA_WL1以及PWA_BL来顺序地锁存地址信号Ai和/或BA0，从而输出已被延迟了(WL+BL/2)的地址信号Ai或BA0。 

图5A是描述了依据本发明的另一范例实施例的、当WL为6时图2的等待时间控制电路200的操作的信号时序图。图5B是描述了依据本发明的另一范例实施例的、当WL为4时图2的等待时间控制电路200的操作的信号时序 图。图5A和5B描述了在时钟信号的连续期间中的信号跃迁，该时钟信号的连续期间被示为从时间0到时间10的一连串时间单位。 

在图5A和5B的范例实施例中，如果在时间0从外部实体输入写命令WR，则可以产生写命令信号PWA。另外，也可以与写命令WR一起输入指示可以在其中写入输入数据D0到D7的存储单元的地址信号ADD。在时间0输入写命令WR之后，可以在tCCD的时间间隔处输入另一命令。然而，为了清楚起见，下面关于在时间0输入的单个写命令WR来给出图5A和5B的描述。 

现在，下面将参考图3、4以及5A对在WL等于6且tCCD为4tCK时执行的等待时间控制电路200的范例操作进行描述。 

在当WL等于6时的等待时间控制电路200的范例操作中，参考图3、4、以及5A，在包括在主单元210中的写主信号发生器310中，因为WL是6，等待时间信号WL6可以被激活(例如，设为第一逻辑电平)并且剩余的等待时间信号WLi(其中i＝1、2、3、4、5、7)可以被无效(例如，设为第二逻辑电平)。因此，第六多路复用器326可以选择并输出写命令信号PWA，并且剩余的多路复用器325到321可以分别选择并输出之前或在前触发器316到312的输出信号。结果，写命令信号PWA可以被输入到第六触发器316，然后与内部时钟信号PCLK同步地输出。第五多路复用器325可以选择并输出在前触发器(例如，第六触发器316)的输出信号，因此，第五触发器315可以接收第六触发器316的输出信号。第五触发器315可以响应于内部时钟信号PCLK来输出所述输入信号。其他多路复用器324、323、322以及321可以分别选择并输出它们的在前触发器的输出信号，因此，触发器324到321也可以分别接收它们之前的触发器的输出信号，并且可以响应于内部时钟信号PCLK来输出它们的输入信号。第五触发器315的输出信号可以被输出作为第二写主信号PWA_WL5，并且第一触发器311的输出信号可以被输出作为第一写主信号PWA_WL1。因此，如果将写命令信号PWA延迟大约2tCK则可以产生第二写主信号PWA_WL5，并且如果将写命令信号PWA延迟与WL相对应的时钟周期数(例如，在该实例中，因为WL等于6所以延迟大约6tCK)，则可以产生第一写主信号PWA_WL1。 

在当WL等于6时的等待时间控制电路200的范例操作中，参考图3、4以及5A，脉冲串主信号发生器330可以将写主信号发生器310的最终输出信号(例如，第一写主信号PWA_WL1)延迟4tCK，从而输出脉冲串主信号 PWA_BL。 

在当WL等于6时的等待时间控制电路200的范例操作中，参考图3、4以及5A，在从单元22i和230中，地址信号ADD(例如，包括列和存储体地址信号A和BA)可以响应于第二写主信号PWA_WL5而被输出。然后，响应于第二写主信号PWA_WL5输出的地址信号ADD，可以响应于第一写主信号PWA_WL1而被输出。响应于第一写主信号PWA_WL1输出的地址信号ADD，可以响应于脉冲串主信号PWA_BL而被输出，从而产生延迟的列和存储体地址信号CA和BAL。因此，可以在地址信号ADD的输入时间0之后的(WL+BL/2)tCK(例如，10tCK或时间10)之后，产生延迟的列和存储体地址信号CA和BAL。 

现在，下面将参考图3、4以及5B对当WL等于4且tCCD为4tCK时执行的等待时间控制电路200的范例操作进行描述。 

在当WL等于4时的等待时间控制电路200的范例操作中，参考图3、4以及5B，在包括在主单元210中的写主信号发生器310中，等待时间信号WL4可以被激活(例如，设为第一逻辑电平)并且剩余的等待时间信号WLi(其中i＝1、2、3、5、6、7)可以被无效(例如，设为第二逻辑电平)。因此，第四多路复用器324可以选择并输出写命令信号PWA。写命令信号PWA可以顺序地通过第三、第二以及第一触发器323、322以及321。因而，写命令信号PWA可以由第四触发器324进行锁存，第四触发器324的输出信号可以由第三触发器323进行锁存，第三触发器323的输出信号可以由第二触发器322进行锁存，并且第二触发器322的输出信号可以由第一触发器321进行锁存。因此，第五触发器325的输出信号(例如，第二写主信号PWA_WL5)可以不被激活(例如，从而保持在第二逻辑电平上)。另外，可以在与WL相对应的时钟周期数(例如，4tCK或时钟周期)之后，产生第一触发器321的输出信号(例如，第一写主信号PWA_WL1)，这是因为写命令信号PWA可以被输入到写主信号发生器310。 

在当WL等于4时的等待时间控制电路200的范例操作中，参考图3、4以及5B，脉冲串主信号发生器330可以将写主信号发生器310的最终输出信号(例如，第一写主信号PWA_WL1)延迟4tCK，从而输出脉冲串主信号PWA_BL。

在当WL等于4时的等待时间控制电路200的范例操作中，参考图3、4以及5B，在从单元22i和230中，地址信号ADD，包括列和存储体地址信号A和BA，可以响应于第一写主信号PWA_WL1而被输出。响应于第一写主信号PWA_WL1输出的地址信号ADD，可以响应于脉冲串主信号PWA_BL而被输出，从而产生延迟的列和存储体地址信号CA和BAL。因此，可以在地址信号ADD的输入时间0之后的(WL+BL/2)tCK(例如，8tCK或时钟周期)之后，产生延迟的列和存储体地址信号CA和BAL。可以以tCCD(例如，4tCK)的时间间隔产生多个延迟的列和存储体地址信号CA和BAL。 

在图5A和5B的上述范例操作中，tCCD＝4且BL＝8。然而，应当理解，本发明的其他范例实施例可以针对配置为以tCCD和/或BL的任意值进行操作的主单元210与从单元22i和230。 

图6和7分别是描述依据本发明另一范例实施例的主单元610与从单元710的电路图。在图6和7的范例实施例中，可以描述其中tCCD＝2且BL＝4的实例，同时应当理解，本发明的其他范例实施例不需要被限制到配置为以这种值进行操作的结构。 

在图6的范例实施例中，主单元610可以具有类似于图3中描述的主单元210的结构和操作。然而，主单元610可以输出额外的写主信号PWA_WL7和PWA_WL3，这样使得写主信号之间的时间间隔可以是tCCD(例如，2tCK)的整数倍。另外，因为BL＝4，可以在输出第一写主信号之后的BL/2时钟周期(即，2tCK)后输出脉冲串主信号PWA_BL’。因此，第九触发器332的输出信号可以作为脉冲串主信号PWA_BL’输出。因而，不需要包括第十及第十一触发器333和334。 

在图7的范例实施例中，同图4中描述的从单元22i和230相比，从单元710可以进一步包括响应于额外的写主信号PWA_WL7和PWA_WL3的触发器711和713。从单元710可以包括分别响应于从主单元610输出的5个主信号PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1以及PWA_BL’的触发器711到715。从单元710可以进一步包括多路复用器721到723。 

在图7的范例实施例中，多路复用器721到723中的每一个可以响应于对应的WL编码信号WL_56、WL_34和/或WL_12来选择并输出之前或在前触发器的输出信号和地址信号(Ai+BA0)中的一个。WL编码信号WL_56、WL_34 和WL_12可以基于WL信息而被激活(例如，设为第一逻辑电平)。例如，如果WL是1或2，则WL编码信号WL_12可以被激活。替换地，如果WL是3或4，则WL编码信号WL_34可以被激活。在另一替换的实施例中，如果WL是5或6，则WL编码信号WL_56可以被激活。因此，如果WL是1或2，则地址信号Ai或BA0可以被触发器714和715顺序地延迟，然后输出作为延迟的列或存储体地址信号CAi或BAL0。如果WL是3或4，则地址信号Ai或BA0可以被触发器713、714及715顺序地延迟，然后输出作为延迟的列或存储体地址信号CAi或BAL0，等等。 

在图7的范例实施例中，从单元710可以接收列或存储体地址信号Ai或BA0，并且可以响应于可以从主单元610顺序输出的主信号PWA_WL7、PWA_WL5、PWA_WL3、PWA_WL1、以及PWA_BL’中激活的主信号，来顺序地锁存并输出接收到的列/存储体地址信号Ai/BA0。结果，从单元710可以在将接收到的地址信号Ai和BA0延迟(WL+BL/2)个时钟周期之后将其输出。 

图8是依据本发明另一范例实施例的等待时间控制电路200’的框图。在图8的范例实施例中，类似于图2中描述的等待时间控制电路200，等待时间控制电路200’可以包括主单元810与多个从单元82i和830(例如，其中i＝0～n)，并且可以基于WL信号WLi(例如，其中i可以是正整数)来控制列地址信号CA与存储体地址信号BAL的产生时间。 

图9是依据本发明另一范例实施例的图8的主单元810的电路图。在图9的范例实施例中，主单元810可以包括串联连接的多个寄存器911到918以及多个组合器921到925。在一个实例中，寄存器911到918中的每一个可以由触发器来实现，并且组合器921到925中的每一个可以由AND门来实现。因而，为了清楚的描述，触发器(例如，寄存器911到918)可以被称为第一到第八触发器911到918并且AND门可以被称为第一到第五AND门921到925。 

在图9的范例实施例中，第一到第八触发器911到918可以串联连接并且可以通过它们的时钟端CK接收内部时钟信号PCLK。第一触发器911可以接收写命令信号PWA作为输入信号并且第二到第八触发器912到918分别可以接收之前或在前触发器(例如，触发器911到918之中)的输出信号作为输入信号。第一到第八触发器911到918可以与内部时钟信号PCLK同步地输出它们各自的输入信号。因此，第一到第八触发器911到918可以分别产生延迟了 1到8tCK的写命令信号。 

在图9的范例实施例中，第一AND门921可以对写命令信号PWA与内部时钟信号PCLK执行AND运算，从而产生第一主信号CLK0。第二AND门922可以对第二触发器912的输出信号(例如，延迟了2tCK的写命令信号)与内部时钟信号PCLK执行AND运算，从而产生第二主信号CLK2。第三AND门923可以对第四触发器914的输出信号(例如，延迟了4tCK的写命令信号)与内部时钟信号PCLK执行AND运算，从而产生第三主信号CLK4。第四AND门924可以对第六触发器916的输出信号(例如，延迟了6tCK的写命令信号)与内部时钟信号PCLK执行AND运算，从而产生第四主信号CLK6。第五AND门925可以对第八触发器918的输出信号(例如，延迟了8tCK的写命令信号)与内部时钟信号PCLK执行AND运算，从而产生第五主信号CLK8。 

在图9的范例实施例中，主单元810可以将写命令信号PWA延迟内部时钟信号PCLK的整数倍(例如，时钟周期的整数倍)，并可以将延迟的信号中的给定信号作为主信号输出。可以在tCCD的整数倍的时间间隔输出“主信号”。在一个实例中，tCCD可以是2，因此，第一到第五主信号CLK0、CLK2、CLK4、CLK6以及CLK8可以具有2tCK的时间间隔。 

图10是依据本发明另一范例实施例的图8的从单元82i(例如，其中i＝0～n)的电路图。在图10的范例实施例中，从单元82i可以响应于图9中描述的主单元810的输出信号CLK0、CLK2、CLK4、CLK6及CLK8来进行操作。 

在图10的范例实施例中，从单元82i可以包括串联连接的多个寄存器1011到1015、多个开关1021到1025以及输出锁存器1030。在一个实例中，寄存器1011到1015中的每一个可以由触发器来实现，并且开关1021到1025中的每一个可以由传输门来实现。 

在图10的范例实施例中，从单元82i可以响应于从主单元810输出的主信号CLK0、CLK2、CLK4、CLK6以及CLK8，而产生与地址信号的随机位Ai相对应的延迟的地址位信号CAi(例如，其中i＝0～n)。因而，第一到第五触发器1011到1015可以通过它们各自的时钟端CK分别接收第一到第五主信号CLK0、CLK2、CLK4、CLK6以及CLK8。第一触发器1011可以接收地址信号Ai，并可以响应于第一主信号CLK0来输出所述接收到的地址信号Ai。第二到第五触发器1012到1015可以分别接收之前触发器1011到1014的输出信号， 并可以分别响应于第二到第五主信号CLK2、CLK4、CLK6以及CLK8输出各自接收到的信号。 

在图10的范例实施例中，因为第一到第五主信号CLK0、CLK2、CLK4、CLK6以及CLK8可以具有2tCK的时间间隔，第一到第五触发器1011到1015可以通过分别将地址信号Ai延迟0、2、4、6以及8tCK来产生地址信号Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910。 

在图10的范例实施例中，第一到第五触发器1011到1015的输出信号Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910可以通过第一到第五开关1021到1025被选择性地传输到输出锁存器1030，第一到第五开关1021到1025可以响应于WL编码信号WL_12、WL_34、WL_56、WL_78以及WL_910而被闭合或断开。 

在图10的范例实施例中，WL编码信号WL_12、WL_34、WL_56、WL_78以及WL_910可以基于WL信号而被激活(例如，设为第一逻辑电平)。例如，如果WL是1或2，则WL编码信号WL_12可以被激活。替换地，如果WL是3或4，则WL编码信号WL_34可以被激活。在另一替换的实例中，如果WL是5或6，则WL编码信号WL_56可以被激活。在一个实例中，假定WL是9，因此，WL编码信号WL_910可以被激活。因此，第五触发器1015的输出信号Ai_910可以被传输到输出锁存器1030。在输出锁存器1030之前可以提供暂存锁存器(未示出)，以暂时锁存从第一到第五开关1021到1025输出的信号。输出锁存器1030可以响应于锁存时钟信号LCLK而将接收到的输入信号作为延迟的地址信号CAi输出。锁存时钟信号LCLK可以通过把写命令WR延迟WL或(WL+AL)时钟信号所产生的信号与内部时钟信号PCLK进行组合而获得。因此，可以在输入写命令WR后的WL或(WL+AL)个时钟信号之后产生锁存时钟信号LCLK。 

在图10的范例实施例中，从单元82i可以接收列地址信号Ai，并响应于由主单元810顺序产生的主信号CLK0、CLK2、CLK4、CLK6以及CLK8而输出接收到的列地址信号Ai。因而，从单元82i可以将接收到的列地址信号Ai延迟WL个时钟周期，然后可以输出经延迟的列地址信号Ai。显而易见的是图10中描述的从单元82i可以替换地用于处理存储体地址信号。此外，例如，基于WL的最大值和/或tCCD的值，包括在从单元82i中的触发器和/或开关数目在本发明的其他范例实施例中可以变化。

在图10的范例实施例中，图9和10中描述的主单元810与从单元82i可以对应于tCCD等于2的范例情况。在替换的实例中，如果tCCD为4，从主单元810输出的主信号可以以4tCK的时间间隔被输出。因此，只需要从图9描述的主单元810中输出第一、第三、以及第五主信号CLK0、CLK4以及CLK8，而不需要输出第二和第四主信号CLK2和CLK6。因而，在从单元82i中不需要包括接收第二和第四主信号CLK2和CLK6的第二和第四触发器1012和1014，因此，可以减少包括在从单元中的触发器数。 

图11是描述依据本发明另一范例实施例的、当WL为9时图8的等待时间控制电路200’的操作的信号时序图。下面将参考图9、10以及11对等待时间控制电路200’的范例操作进行更详细的描述。 

在图8的等待时间控制电路200’的范例操作中并且当WL等于9时，参考图9、10以及11，在时间0可以从外部实体输入写命令WR，并且其后(例如，在时间1中)可以产生写命令信号PWA。另外，可以连同写命令WR一起输入地址信号ADD。 

在图8的等待时间控制电路200’的范例操作中并且当WL等于9时，参考图9、10以及11，可以将写命令信号PWA与内部时钟信号PCLK进行组合(例如，通过AND运算)，从而产生第一主信号CLK0。另外，可以将延迟了2、4、6、以及8tCK的写命令信号与内部时钟信号PCLK进行组合(例如，通过AND运算)，从而产生第二、第三、第四以及第五主信号CLK2、CLK4、CLK6以及CLK8。 

在图8的等待时间控制电路200’的范例操作中并当WL等于9时，参考图9、10以及11，从单元82i可以响应于由主单元810产生的主信号CLK0、CLK2、CLK4、CLK6以及CLK8而顺序输出所述接收到的地址信号Ai，从而分别产生延迟了0、2、4、6以及8tCK的地址信号Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910。因此，如图11所示，地址信号Ai_56、Ai_78以及Ai_910可以分别表示延迟了4、6以及8tCK的接收到的地址信号Ai。 

在图8的等待时间控制电路200’的范例操作中并当WL等于9时，参考图9、10以及11，响应于锁存时钟信号LCLK可以锁存经延迟的地址信号Ai_12、Ai_34、Ai_56、Ai_78以及Ai_910中的给定地址信号(例如，Ai_910)，从而产生延迟的地址信号CAi。可以以tCCD(例如，2tCK)的时间间隔产生延迟 的地址信号CAi，然而，为了解释的简单起见，在图11中描述了与在时间0输入的单个写命令WR相对应的延迟的地址信号CAi。 

依据图2和8的范例实施例的等待时间控制电路200和200’可以被分别配置为基于等待时间信息，诸如WL信息，来对地址信号进行延迟(例如，对地址信号的产生时间进行控制)。然而，应当理解，依据本发明其他范例实施例的等待时间控制电路不限于此，并且可以替换地用于基于等待时间信息对命令信号(例如，命令信号的产生时间)进行延迟。 

图12是依据本发明另一范例实施例的图1的命令检测电路180的框图。在图12的范例实施例中，命令检测电路180可以包括命令缓冲器1210和命令解码器1220。如果半导体存储器设备100包括如图12所示的命令检测电路180，则不需要对命令信号使用等待时间控制处理。 

图13是依据本发明另一范例实施例的命令检测电路180’的框图。在图13的范例实施例中，命令检测电路180’可以包括命令缓冲器1210、等待时间控制电路1300以及命令解码器1220。如果半导体存储器设备100包括如图13所示的命令检测电路180’，则等待时间控制处理(例如，上面关于图1到11所描述的)可以被用在命令信号上。 

在图13的范例实施例中，等待时间控制电路1300可以基于AL信号ALj(例如，其中“j”可以是正整数)来控制命令信号CMD(例如，/WE、/CS、/CAS等)的内部产生时间。因而，等待时间控制电路1300可以基于AL信号ALj对命令信号CMD进行延迟。 

图14是依据本发明另一范例实施例的等待时间控制电路1300的框图。在图14的范例实施例中，等待时间控制电路1300，类似于分别在图2和8中描述的等待时间控制电路200和200’，可以包括主单元1310和多个从单元132i(例如，其中i＝0～k)。 

在图14的范例实施例中，主单元1310可以响应于内部时钟信号PCLK、命令参考信号INCMD以及AL信号ALj来产生一个或更多个主信号MCLK。命令参考信号INCMD可以指何时产生具有内部时钟信号PCLK的整数倍(例如，时钟周期的整数倍)的时间间隔的主信号MCLK。例如，如果从外部实体向半导体存储器设备100施加命令信号，则命令参考信号INCMD可以是激活(例如，设为第一逻辑电平)的/CS信号或可替换地是一个基于/CS信号的信号。

在图14的范例实施例中，从单元132i可以响应于主单元210产生的主信号MCLK来锁存并输出相应的命令信号(例如，分别是/WE、/CS以及/CAS)。结果，从单元132i可以将它们各自接收到的命令信号/WE、/CS以及/CAS延迟AL个时钟周期。 

在图14的范例实施例中，除了包括在其中的输入和输出信号之外，主单元1310可以具有类似于主单元210、610和/或810的结构，并且从单元132i(例如，其中i＝0～k)可以具有类似于从单元22i、710或82i的结构。因而，为了简洁起见，已省略对主单元1310和从单元132i的结构与操作的详细描述。 

在图14的范例实施例中，可以在命令解码器1220之前配置等待时间控制电路1300。然而，在本发明的另一范例实施例中，虽未示出，但也可以在命令解码器1220之后配置等待时间控制电路1300。因而，可以依据AL来控制解码后的命令信号。 

在图14的范例实施例中，可以基于AL信息产生写命令信号PWA。例如，在从外部实体输入写命令信号PWA之后的与AL相对应的时钟周期数之后可以产生或激活(例如，设为第一逻辑电平)写命令信号PWA。因此，列或存储体地址信号CA或BAL可以基于相应于AL延迟的写命令信号PWA而被控制，也可以基于AL与WL信息而被产生。替换地，可以不考虑等待时间信息“立即”(例如，没有延迟)产生写命令信号PWA，并且可以基于AL与WL信息来产生列或存储体地址信号CA或BAL。 

在图14的范例实施例中，从等待时间电路的主单元产生的多个主信号可以被设为具有大约tCCD的时间间隔。然而，应当理解，本发明的其他范例实施例可以针对具有不同时间间隔的主信号。 

图15是依据本发明另一范例实施例的等待时间控制电路200”的框图。 

在图15的范例实施例中，类似于上述的等待时间控制电路200和200’，图15中描述的等待时间控制电路200”可以进一步包括主单元410与从单元420。虽然在图15中仅示出一个从单元420，但是应当理解，在本发明的其他范例实施例的等待时间控制电路200”中可以包括任意数目(例如，与地址信号的位数相对应)的从单元。例如，等待时间控制电路200”可以包括多个从单元，每个从单元可以接收从主单元410输出的多个主信号CSi。如将在下文中描述的，为了举例，可以假定等待时间控制电路200”被具体化为满足tCCD＝2、 BL＝4以及WL的最大值是7的条件。 

在图15的范例实施例中，主单元410可以包括可级联或串联连接的多个寄存器411到419和多个多路复用器321到327。在一个实例中，每一寄存器411到419可以由触发器来实现。包括在主单元410中的触发器数可以由WL的最大值和BL来确定。例如，如果WL的最大值是M(例如，其中M可以是自然数，或者大于或等于1的正整数)并且脉冲串长度是BL，则主单元410可以包括至少(M+BL/2)个触发器。 

在图15的范例实施例中，主单元410的结构可以类似于图3所描述的主单元210的结构。在主单元410中，模块410-1和410-2可以分别对应于包括在图3所描述的主单元210中的写主信号发生器310和脉冲串主信号发生器330。然而，主单元410与主单元210的不同点在于从主单元410输出的多个主信号CSi(例如，CS1到CS6)中的时间间隔可以不是tCCD的整数倍。例如，可以在不超出tCCD的范围内选择从主单元410输出的多个主信号CSi中相邻的主信号之间的时间间隔。 

在图15的范例实施例中，在一个实例中，主信号之间的时间间隔可以不大于(BL/2-0.5)tCK、或tCCD-0.5tCK。0.5tCK可以是在通过触发器传送信号(例如，PWA或Ai)时所考虑的容限。然而，可以按照需要调整这个容限。因此，相邻主信号之间的时间间隔可以不大于(BL/2-α)tCK，其中α可以指至少等于0且小于tCCD的实数。为了将主信号之间的时间间隔调整到(BL/2-α)tCK而不是tCCD，来自触发器的内部节点的输出信号可以被包括在主单元中。稍后将对这种触发器的结构进行更详细的描述。 

在图15的范例实施例中，主信号CSi之间的时间间隔可以是(BL/2-0.5)tCK(例如，1.5tCK)。然而，不需要将主信号CSi之间的时间间隔限制到相对恒定的1.5tCK。相反，时间间隔可以被设为任一公知的数值，诸如1.5tCK和1.0tCK。另外，为了调整总的延迟时间，主信号CSi之间的时间间隔的至少一个值可以是1.0tCK或更小(例如，0.5tCK)。 

在图15的范例实施例中，从单元420可以包括多个触发器421到426(例如，6个)和多路复用器431到435。从单元420中的触发器421到426可以串联连接并且各自响应于从主单元410输出的多个主信号CSi中相对应的信号来接收一输入信号。从单元420可以进一步包括可以响应于写命令PWA来锁存 并输出地址信号TAi的触发器427。地址信号TAi可以是从图1中所描述的地址缓冲器120输出的信号ADD。触发器427可以在地址缓冲器120输出随后的地址信号之前锁存之前的地址信号。 

在图15的范例实施例中，每个多路复用器431到435可以响应于WL编码信号WL_1、WL_2、WL_34、WL5以及WL_67中相应的信号，来选择并输出之前或在前触发器的输出信号和地址信号Ai中的一个。WL编码信号WL_1、WL_2、WL_34、WL_5以及WL_67可以基于WL信息而被激活(例如，设为第一逻辑电平)。例如，如果WL＝1则WL编码信号WL1可以被激活(例如，设为第一逻辑电平)，如果WL＝2则WL编码信号WL_2可以被激活，如果WL＝3或4则WL编码信号WL_34可以被激活，如果WL＝5则WL编码信号WL_5可以被激活，以及如果WL＝6或7则WL编码信号WL_67可以被激活。因此，如果WL＝1，则地址信号Ai可以被触发器422和421顺序延迟并且可以产生经延迟的地址信号CAi。如果WL＝6或7，则地址信号Ai可以被触发器426、425、424、423、422以及421顺序延迟并且可以产生经延迟的地址信号CAi。 

在图15的范例实施例中，从单元420可以接收地址信号Ai，并且可以响应于由主单元410产生的多个主信号CSi中激活(例如，设为第一逻辑电平)的信号来顺序锁存地址信号Ai。因而，地址信号Ai可以被延迟(WL+BL/2)时钟周期。 

图16A是描述了依据本发明另一范例实施例的、当WL为7且BL为4时图15的等待时间控制电路200”的操作的信号时序图。现在，将参考图15和16A更详细地对当WL为7且BL为4时的等待时间控制电路200”的范例操作进行描述。 

在WL为7且BL为4时图15的等待时间控制电路200”的范例操作中，参考图15和16A，等待时间信号WL7可以被激活(例如，设为第一逻辑电平)并且剩余的等待时间信号WLi(例如，其中i＝1到6)可以被无效(例如，设为第二逻辑电平)。因此，多路复用器327可以选择并输出写命令信号PWA，而剩余的多路复用器326到321可以选择并输出对应的之前或在前触发器419到414。写命令信号PWA可以被输入到触发器419中并且可以与内部时钟信号PCLK的上升沿同步地输出。触发器419的输出信号可以被输入到随后的触发 器418中并且可以与内部时钟信号PCLK的下降沿同步地输出作为第一主信号CS1，也可以与内部时钟信号PCLK的上升沿同步地输出。触发器418的输出信号可以被输入到随后的触发器417中，并且可以与内部时钟信号PCLK的上升沿同步地输出。通过这种方式，写命令信号PWA可以通过9个触发器419到411，并且可以以给定时间间隔(例如，大约1.5tCK)产生第一到第六主信号CS1到CS6。因而，第一到第六主信号CS1到CS6可以在时间0(例如，在接收到写命令WR和地址信号ADD时)之后以大约1.5、3、4.5、6、7.5、以及8tCK的延迟而分别被顺序激活。 

当WL为7且BL为4时在图15的等待时间控制电路200”的范例操作中，参考图15和16A，从单元420可以响应于第一主信号CS1来输出地址信号Ai并响应于第二主信号CS2来输出给定信号(例如，给定信号的接收可以由第一主信号CS1触发)。因而，从单元420可以响应于第一到第六主信号CS1到CS6来顺序地延迟地址信号Ai并且可以产生延迟的地址信号CAi。因而，可以在输入了写命令WR和地址信号ADD时的时间0之后的(WL+BL/2)tCK(例如，9tCK)处产生延迟的地址信号CAi。 

图16B是描述了依据本发明另一范例实施例的、在WL为1且BL为4时图15的等待时间控制电路200”的操作的信号时序图。现在将参考图15和16B更详细地对当WL为1且BL为4时的等待时间控制电路200”的范例操作进行描述。 

当WL为1且BL为4时，在图15的等待时间控制电路200”的范例操作中，参考图15和16B，等待时间信号WL1可以被激活(例如，设为第一逻辑电平)并且剩余的等待时间信号WLi(例如，其中i＝2到7)可以被无效(例如，设为第二逻辑电平)。因此，写命令信号PWA可以被输入到触发器413中并且可以与内部时钟信号PCLK的上升沿同步地输出。触发器413的输出信号可以被输入到随后的触发器412中并且可以与内部时钟信号PCLK的下降沿同步地输出作为第五主信号CS5，还可以与内部时钟信号PCLK的上升沿同步地输出。触发器412的输出信号可以被输入到随后的触发器411并且可以与内部时钟信号PCLK的上升沿同步地输出。触发器411的输出信号可以是第六主信号CS6。因此，写命令信号PWA可以通过三个触发器413到411，并且可以以给定的时间间隔(例如，大约1.5tCK)产生第五和第六主信号CS5和CS6。

因而，第五和第六主信号CS5和CS6在写命令WR以及地址信号ADD被输入时的时间0之后大约1.5tCK和3tCK处分别被顺序激活。因此，剩余的主信号CS1到CS4可以不被激活。 

当WL为1且BL为4时在图15的等待时间控制电路200”的范例操作中，参考图15和16B，从单元420可以响应于第五主信号CS5来输出地址信号Ai，并且可以响应于第六主信号CS6来输出给定信号(例如，其接收可以由第五主信号CS5触发)，从而产生延迟的地址信号CAi。因而，可以在写命令WR和地址信号ADD被输入时的时间0之后的(WR+BL/2)tCK(例如，3tCK)处产生延迟的地址信号CAi。 

图17A和17B分别是依据本发明另一范例实施例的触发器1710和1720的电路图。在一个实例中，所述触发器可以被包括在一个或更多个等待时间控制电路200、200”等等之中。 

在图17A的范例实施例中，触发器1710可以包括开关元件TG1和TG2以及反相器IV1、IV2和IV3。在一个实例中，各个开关元件TG1和TG2可以由传输门来实现。 

在图17A的范例实施例中，第一开关元件TG1可以响应于被设为第二逻辑电平(例如，较低逻辑电平或逻辑“0”)的时钟信号PCLK来接收输入信号，并且可以响应于被设为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)的时钟信号PCLK而被截止。反相器IV1、IV2以及IV3可以充当锁存器。通过第一开关元件TG1接收到的输入信号可以被锁存并可以被输出作为第一输出信号OUTf。第二开关元件TG2可以响应于时钟信号PCLK的第一逻辑电平而将锁存的信号输出作为第二输出信号OUTr。因此，可以在时钟信号PCLK的第一边沿(例如，下降沿)输出第一输出信号OUTf，并在时钟信号PCLK的第二边沿(例如，上升沿)输出第二输出信号OUTr。因而，第一输出信号OUTf与第二输出信号OUTr之间的时间间隔可以是时钟信号PCLK的1/2个时钟周期。 

在图17B的范例实施例中，除图17A中描述的关于触发器1710的上述结构之外，触发器1720还可以包括延迟元件1721。延迟元件1721可以将内部节点的信号(例如，反相器IV2的输出信号)延迟给定的延迟时间。因此，延迟元件1721的输出信号OUTs和第二输出信号OUTr可以在其间具有给定的时间 间隔。可以通过调整延迟元件1721的延迟时间来调整延迟元件1721的输出信号OUTs与第二输出信号OUTr之间的时间间隔。因而，可以调整主信号之间的时间间隔。 

图18是依据本发明另一范例实施例的半导体存储器设备2200的框图。在图18的范例实施例中，半导体存储器设备2200可以包括：命令检测电路2210、地址缓冲器2220、多个存储体2230、时钟电路2240、等待时间控制电路2250以及自动预充电控制电路2300。在一个实例中，半导体存储器设备2200可以表示具有1.6GHz的操作频率、8个存储体、以及4个列命令延迟(CCD)的DDR3DRAM设备。 

在图18的范例实施例中，命令检测电路2210可以从外部实体接收命令信号/CS、/RAS、/CAS、以及/WE和给定的地址位信号A10，可以对接收到的命令信号进行解码，并可以输出内部命令信号(例如，基于解码)。例如，如果给定的地址位信号A10连同写命令一起被设为第一逻辑电平(例如，较高逻辑电平或逻辑“1”)，则命令检测电路2210可以输出写自动预充电命令信号WAP。 

在图18的范例实施例中，地址缓冲器2220可以缓冲外部输入的地址A0到An以及BA0到BA2，并可以输出缓冲的存储体地址bBA(例如，地址bBA0到bBA2)和存储单元地址ADDRESS，存储体地址bBA和存储单元地址ADDRESS分别指示将要执行写自动预充电命令的存储体和存储单元。 

在图18的范例实施例中，多个存储体2230可以各包括存储单元阵列并且可以充当数据存储器，基于可以从地址缓冲器2220输出的缓冲的存储体地址bBA和存储单元地址ADDRESS，数据可以被输入到数据存储器中或者从数据存储器中输出。依据缓冲的存储体地址bBA与写自动预充电命令信号WAP，可以对多个存储体2230执行写自动预充电操作。时钟电路2240可以基于外部时钟信号ECLK来产生内部时钟信号PCLK。 

在图18的范例实施例中，等待时间控制电路2250可以响应于内部时钟信号PCLK与等待时间控制信号WLi将写自动预充电命令信号WAP、缓冲的存储体地址bBA、以及存储单元地址ADDRESS延迟给定的延迟时间，并且可以输出延迟的存储体地址信号dBA(例如，信号dBA0到dBA2)与延迟的存储单元地址信号dADDRESS。给定的延迟时间可以与给定的写等待时间tWL加数据脉冲串周期tBURST相对应。在一个实例中，写等待时间tWL可以是内部 时钟信号PCLK的一个时钟周期，并且数据脉冲串周期tBURST可以是内部时钟信号PCLK的4个时钟周期。 

在图18的范例实施例中，存储体地址信号dBA与存储单元地址信号dADDRESS可以被输入到多个存储体2230中，并且存储体地址信号dBA可以被输入到自动预充电控制电路2300中。因此，在等待时间控制电路2250接收到写自动预充电命令信号WAP之后的与写等待时间tWL加数据脉冲串周期tBURST相对应的5个时钟周期之后，可以在多个存储体2230中的由存储体地址信号dBA与存储单元地址信号dADDRESS所指定的特定存储体中的单元上执行写操作。在一个实例中，等待时间控制电路2250可以对应于等待时间控制电路200、200’、200”以及1300的任何一个。 

在图18的范例实施例中，自动预充电控制电路2300可以将从等待时间控制电路2250输出的经延迟的写自动预充电命令信号dWAP和存储体地址信号dBA延迟写恢复时间tWR，并且可以向多个存储体2230输出预充电主信号PAPB(例如，信号PAPB0到PAPB7)，以便控制写操作完成之后预充电操作开始的时间。 

图19是依据本发明另一范例实施例的自动预充电控制电路2300的框图。在图19的范例实施例中，自动预充电控制电路2300可以包括预充电命令延迟单元2310、存储体地址延迟单元2320以及预充电主信号发生器2330。 

在图19的范例实施例中，预充电命令延迟单元2310可以响应于内部时钟信号PCLK来输出多个第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11，这些信号可以在输入了经延迟的写自动预充电命令信号dWAP之后的不同延迟时间上被使能。同样，预充电命令延迟单元2310可以将经延迟的写自动预充电命令信号dWAP同样延迟与写恢复时间tWR相对应的内部时钟信号PCLK的给定时钟周期数(例如，12个时钟周期)，并且可以输出第二预充电命令延迟信号ddWAP。 

在图19的范例实施例中，第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11中的使能时间间隔(例如，当第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11中的一个被使能时的时间与随后的第一预充电命令延迟信号被使能时的时间之间的时间间隔)可以小于或等于与命令之间的最小时间间隔tCCD(例如，因为存储体地址信号dBA0、dBA1以及dBA2 可以在命令之间的最小时间间隔tCCD被改变，诸如是4个时钟周期)相对应的内部时钟信号PCLK的时钟周期数(CCD＝4)。 

图20是依据本发明另一范例实施例的图19的预充电命令延迟单元2310的电路图。在图20的范例实施例中，预充电命令延迟单元2310可以包括第一寄存器阵列2311，其包括了多个串联连接的寄存器(例如，与写恢复时间tWR的内部时钟信号PCLK的时钟周期数相对应)。在一个实例中，写恢复时间tWR可以是15ns并且内部时钟信号PCLK的单个时钟周期可以是1.25ns，因此，第一寄存器阵列2311可以包括12(例如，15/1.25)个寄存器。 

在图19的范例实施例中，第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11可以分别从形成第一寄存器阵列2311的12个寄存器中的第三、第七以及第十一寄存器输出。第二预充电命令延迟信号ddWAP可以从形成第一寄存器阵列2311的12个寄存器中的“最后一个”(例如，第十二寄存器)输出。 

在图19的范例实施例中，第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11和第二预充电命令延迟信号ddWAP可以在内部时钟信号PCLK的3个、4个、4个以及1个时钟周期的时间间隔处而被分别使能。因而，使能的时间间隔可以小于或等于与命令之间的最小时间间隔tCCD相对应的内部时钟周期PCLK的时钟周期数(CCD＝4)。 

在图19的范例实施例中，存储体地址延迟单元2320可以响应于经延迟的写自动预充电命令信号dWAP和第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11来对存储体地址信号dBA0、dBA1以及dBA2进行延迟。 

图21是依据本发明另一范例实施例的图19的存储体地址延迟单元2320的电路图。在图21的范例实施例中，存储体地址延迟单元2320可以包括多个第二寄存器阵列2321、2322和2323，其中数目比第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11的数目多一个的寄存器可以串联连接。 

在图21的范例实施例中，第二寄存器阵列2321、2322以及2323中的第一寄存器可以响应于经延迟的写自动预充电命令信号dWAP来分别锁存并输出位信号dBA0、dBA1以及dBA2，并可以输出信号dBA_d1。每个第二寄存器阵列2321、2322以及2323中剩余的寄存器(例如，除第一寄存器之外)可以分别响应于第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11来锁 存并输出从它们之前或在前的寄存器输出的信号。 

在图21的范例实施例中，存储体延迟信号ddBA(例如，存储体延迟信号ddBA0到ddBA2)可以响应于第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11而被使能(例如，设为第一逻辑电平)，第一预充电命令延迟信号可以在小于或等于与命令之间的最小时间间隔tCCD相对应的内部时钟信号PCLK的时钟周期数(CCD＝4)的时间间隔被使能，这是因为DDR3中命令之间的最小时间间隔tCCD可以对应于内部时钟信号PCLK的4个时钟周期。 

在图21的范例实施例中，预充电主信号发生器2330可以基于存储体延迟信号ddBA0到ddBA2(例如，信号ddBA)和第二预充电命令延迟信号ddWAP来输出预充电主信号PAPB。 

图22是依据本发明另一范例实施例的图19的预充电主信号发生器2330的电路图。在图19和22的范例实施例中，预充电主信号发生器2330可以包括解码器2331和AND门阵列2332。 

在图22的范例实施例中，解码器2331可以基于存储体延迟信号ddBA来输出分别与多个存储体2230对应的预充电子信号BANK(例如，BANK0到BANK7)。 

在图22的范例实施例中，AND元件阵列2332可以包括并联连接的AND元件。每个AND元件可以对对应的一个预充电子信号BANK0到BANK7和第二预充电命令延迟信号ddWAP执行AND运算。第二预充电命令延迟信号ddWAP可以是通过将经延迟的写自动预充电命令信号dWAP延迟内部时钟信号PCLK的给定时钟周期数(例如，12个时钟周期)而从第一寄存器阵列2311的最后一个寄存器输出的给定信号。因此，从预充电主信号发生器2330输出的预充电主信号PAPB可以在接收到延迟的写自动预充电命令信号dWAP之后的写恢复时间tWR之后输出。 

图23是描述了依据本发明另一范例实施例的自动预充电控制电路2300的操作的信号时序图。现在，将参考图18到23对自动预充电控制电路2300的范例操作进行描述。 

在自动预充电控制电路2300的范例操作中，参考图18到23，写命令WR可以与外部命令时钟信号ECLK的给定上升沿同步地，以命令之间的最小时间间隔tCCD(例如，4个时钟周期)而从外部输入。写命令WR可以是由输入到 命令检测电路2210的命令信号/CS、/RAS、/CAS以及/WE的组合所确定的外部命令。如果给定的位信号A10以第一逻辑电平(例如，较高逻辑电平或逻辑“1”)与写命令WR一起输入，则可以内部地产生写自动预充电命令信号WAP。 

在自动预充电控制电路2300的范例操作中，参考图18到23，当输入写命令WR时，用于选择要执行写命令WR的存储体的存储体地址BA(BA0到BA2)可以被同时(例如，同步)输入到地址缓冲器2220。在写命令信号WR和存储体地址BA被输入之后，与写等待时间tWL加数据脉冲串周期tBURST对应的时钟周期数(例如，5个时钟周期)之后，经延迟的写自动预充电命令信号dWAP可以被等待时间控制电路2250使能(例如，设为第一逻辑电平)。其后，可以执行写操作。 

在自动预充电控制电路2300的范例操作中，参考图18到23，通过响应于经延迟的写自动预充电命令信号dWAP来对缓冲的存储体地址信号dBA进行延迟，可以从包括在存储体地址延迟单元2320中的各个第二寄存器阵列2321、2322以及2323中的第一寄存器输出信号dBA_d1。 

在自动预充电控制电路2300的范例操作中，参考图18到23，在使能了经延迟的写自动预充电命令信号dWAP之后，可以分别与内部时钟信号PCLK的第三、第七、第十一以及第十二个时钟周期的各个上升沿同步地，从自动预充电控制电路2300输出第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_dl1和第二预充电命令延迟信号ddWAP。 

在自动预充电控制电路2300的范例操作中，参考图18到23，通过基于经延迟的写自动预充电命令信号dWAP和第一预充电命令延迟信号dWAP_d3、dWAP_d7以及dWAP_d11来对存储体地址信号dBA进行延迟，可以从存储体地址延迟单元2320中输出存储体延迟信号ddBA。存储体延迟信号ddBA可以在使能了存储体地址信号dBA之后与内部时钟信号PCLK的第十一个时钟周期的上升沿同步地输出。 

在自动预充电控制电路2300的范例操作中，参考图18到23，在预充电主信号发生器2330中，可以根据存储体延迟信号ddBA的使能由解码器2331对预充电子信号BANK进行延迟。因此，预充电主信号PAPB可以在第二预充电命令延迟信号ddWAP的使能之后，与内部时钟信号PCLK的第一上升沿同步地输出。在一个实例中，同步的输出可以出现在经延迟的写自动预充电命令信 号dWAP的使能之后的内部时钟信号PCLK的12个时钟周期(例如，写恢复时间tWR)上。 

在自动预充电控制电路2300的范例操作中，参考图18到23，预充电主信号PAPB可以被输出到基于存储体地址信号dBA而从多个存储体(例如，8个存储体)中选择的给定的存储体(例如，如果dBA＝011则是存储体3)。 

因此，在一个实例中，包括在半导体存储器设备2200中的自动预充电控制电路2300可以包括第一寄存器阵列2311之中的12个寄存器和包括在每个第二寄存器阵列2321、2322及2323中的4个寄存器(例如，总计24个寄存器)，并且可以控制写自动预充电操作。当与包括在传统的自动预充电控制电路中的寄存器数(例如，96个寄存器)相比时，包括在自动预充电控制电路2300中的寄存器数相对很少。 

如上所述，依照本发明的范例实施例，等待时间控制电路可以具有“主-从”结构，使得可以与tCCD或BL成比例地减少包括在从单元中的寄存器数。因而，可以减少执行等待时间控制的寄存器的总数，从而减少电流消耗和半导体存储器设备的布局面积。 

在本发明的另一范例实施例中，可以使用按命令之间的最小时间间隔被分隔开的写自动预充电命令信号来取代内部时钟信号，以便对存储体地址信号进行延迟，从而减少执行写自动预充电命令所需的寄存器数。因而，可以减少布局中寄存器所占用的面积。同样，可以减少内部时钟信号的负载，从而减少半导体存储器设备的电流或功率消耗。 

这样描述了本发明的范例实施例，显而易见，同样可以通过很多方式对其进行改变。例如，虽然按照包括了特定数的寄存器、存储体等对本发明的范例实施例进行了描述，但是应当理解，本发明的其他范例实施例可以针对任意数目的存储体、寄存器等等。此外，应当理解，在本发明的范例实施例中，上述第一和第二逻辑电平可以分别对应于较高电平和较低逻辑电平。替换地，在本发明的其他范例实施例中，第一和第二逻辑电平/状态可以分别对应于较低逻辑电平和较高逻辑电平。 

这些变化不被认为是脱离了本发明范例实施例的精神和范围，并且对本领域技术人员来说显而易见的所有这些变型被规定为包括在所附权利要求的范围内。

Claims (42)

1.一种等待时间控制电路，包括：

主单元，基于参考信号和内部时钟信号来激活至少一个主信号；以及

多个从单元，接收所述至少一个主信号和多个信号，多个从单元中的每一个至少部分地基于接收到的多个信号中的一个来输出一输出信号，其中该输出信号是基于等待时间信息的。

2.如权利要求1所述的等待时间控制电路，其中，所述至少一个主信号包括多个主信号，所述多个主信号彼此之间具有不超过命令之间的最小时间间隔的时间间隔，并且接收到的多个信号对应于多个命令信号和多个地址信号中的一种信号。

3.如权利要求2所述的等待时间控制电路，其中，主单元包括各自接收内部时钟信号的多个主寄存器，每个从单元包括各自从多个主信号中接收对应的主信号的多个从寄存器，包括在每个从单元中的从寄存器数小于包括在主单元中的主寄存器数。

4.如权利要求2所述的等待时间控制电路，其中，参考信号是基于接收到的写命令而在内部产生的写命令信号，多个地址信号包括列地址信号和存储体地址信号，并且每个从单元从多个地址信号中接收对应的地址信号。

5.如权利要求4所述的等待时间控制电路，其中，主单元包括：

写主信号发生器，在写命令信号被激活之后的“m”个时钟周期激活多个主信号中的第一写主信号，其中“m”是正整数且是基于等待时间信息；以及

脉冲串主信号发生器，在第一写主信号被激活之后的“n”个时钟周期激活脉冲串主信号，其中“n”是正整数且是基于脉冲串长度。

6.如权利要求5所述的等待时间控制电路，其中，当(m-k)大于阈值时，主单元在写命令信号被激活之后的(m-k)个时钟周期进一步激活多个主信号中的第二写主信号，其中“k”是指示与命令之间的最小时间间隔的整数倍相对应的时钟周期数的正整数。

7.如权利要求6所述的等待时间控制电路，其中，阈值是0。

8.如权利要求5所述的等待时间控制电路，其中，每个从单元包括：

第一寄存器，响应于第一写主信号来锁存并输出所选择的信号；以及

第二寄存器，响应于脉冲串主信号来锁存第一寄存器的输出信号并将锁存的输出信号输出作为延迟的地址信号，

其中，如果第二写主信号被激活，则所选择的信号由响应于第二写主信号来锁存并输出对应的地址信号的第三寄存器来产生，并且如果第二写主信号未被激活，则所选择的信号是对应的地址信号。

9.如权利要求4所述的等待时间控制电路，其中，主单元包括：

“m”个寄存器，其中“m”是正整数；

多个选择电路；以及

“n”个串联连接的寄存器，响应于内部时钟信号而将“m”个寄存器中的第m个寄存器的输出信号进行移位，其中“n”是正整数，

其中，每个选择电路基于在等待时间信息基础上产生的多个等待时间信号中对应的等待时间信号，输出写命令信号和“m”个寄存器中一个对应的寄存器的输出信号之间的一个信号，作为“m”个寄存器中另一对应的寄存器的输入信号，

“m”个寄存器中的每一个响应于内部时钟信号来锁存从多个选择电路中对应的选择电路所输出的信号，

“m”个寄存器中第m个寄存器的输出信号是多个主信号中的第一写主信号，以及

“n”个寄存器中第(脉冲串长度/2)个寄存器的输出信号是多个主信号中的脉冲串主信号。

10.如权利要求9所述的等待时间控制电路，其中，“m”个寄存器中第(m-(脉冲串长度/2))个寄存器的输出信号是多个主信号中的第二写主信号。

11.如权利要求9所述的等待时间控制电路，其中，每个从单元包括：

第一寄存器，响应于第二写主信号来锁存对应的地址信号；

地址选择电路，基于对应的等待时间信号来选择性地输出对应的地址信号和第一寄存器的输出信号中的一个；

第二寄存器，响应于第一写主信号来锁存地址选择电路的输出信号；以及

第三寄存器，响应于脉冲串主信号来锁存第二寄存器的输出信号。

12.如权利要求11所述的等待时间控制电路，其中，第二写主信号的激活与第一写主信号的激活之间的第一时间间隔和第一写主信号的激活与脉冲串主信号的激活之间的第二时间间隔各对应于内部时钟信号的(脉冲串长度/2)个周期。

13.如权利要求4所述的等待时间控制电路，其中，主单元接收写命令信号，将写命令信号延迟内部时钟信号的1到“m”个时钟周期，将内部时钟信号与通过将写命令信号延迟1到“m”个时钟周期获得的信号中的至少一个信号进行组合，并且将写命令信号与内部时钟信号进行组合，从而产生多个主信号，其中“m”是正整数。

14.如权利要求13所述的等待时间控制电路，其中，每个从单元接收对应的地址信号，响应于多个主信号而顺序地延迟对应的地址信号，并输出延迟的地址信号中的与等待时间信息相对应的信号。

15.如权利要求4所述的等待时间控制电路，其中，主单元包括：

多个串联连接的主寄存器，多个主寄存器中的每一个接收内部时钟信号；以及

多个逻辑门，各自将多个主寄存器中对应的主寄存器的输出信号与内部时钟信号进行组合并将写命令信号与内部时钟信号进行组合，以产生多个主信号，

其中，多个主寄存器中的第一主寄存器接收写命令信号，并且除多个主寄存器中的第一主寄存器之外的多个主寄存器中的每一个接收另外主寄存器的输出信号。

16.如权利要求15所述的等待时间控制电路，其中，每个从单元包括：

多个串联连接的从寄存器，每个从寄存器响应于多个主信号中对应的主信号；

开关电路，输出多个从寄存器的输出信号中的与等待时间信息相对应的输出信号；以及

锁存器，锁存开关电路的输出信号，

其中，多个从寄存器中的第一从寄存器接收对应的地址信号，并且除第一从寄存器之外的多个从寄存器中的每一个接收多个从寄存器中另一个的输出信号。

17.如权利要求4所述的等待时间控制电路，其中，主单元在写命令信号被激活之后产生多个主信号，所述多个主信号具有等于命令之间的最小时间间隔(tCCD)减α的时钟周期数的时间间隔，其中α是等于或大于0且小于命令之间的最小时间间隔(tCCD)的值。

18.如权利要求2所述的等待时间控制电路，其中，等待时间信息与写等待时间和附加等待时间中的至少一个相关联。

19.如权利要求1所述的等待时间控制电路，其中，至少一个主信号包括在参考信号被激活之后的“m”个时钟周期被激活的第一主信号，“m”是基于等待时间信息的数。

20.如权利要求19所述的等待时间控制电路，其中，主单元进一步输出在第一主信号被激活之后的“n”个时钟周期被激活的第二主信号，其中“n”是对应于(脉冲串长度/2)的数并且多个从单元中的每一个响应于第二主信号来锁存多个信号中的一个。

21.如权利要求20所述的等待时间控制电路，其中，主单元包括(m+n)个串联连接的寄存器，(m+n)个寄存器中的每一个响应于内部时钟信号来锁存输入信号，每个从单元包括至少两个串联连接的寄存器，所述至少两个寄存器分别响应于第一主信号和第二主信号来锁存它们的输入信号。

22.如权利要求19所述的等待时间控制电路，其中，参考信号是基于外部写命令而产生的写命令信号，

如果(n-k)大于0，其中“k”是指示与命令之间的最小时间间隔(tCCD)的整数倍相对应的时钟周期数的正整数，则主单元进一步输出在写命令信号被激活之后的(n-k)个时钟周期被激活的第二主信号，以及

每个从单元响应于第二主信号来锁存多个信号中对应的地址信号，并响应于第一主信号来锁存已响应于第二主信号而被锁存的对应的地址信号。

23.如权利要求19所述的等待时间控制电路，其中，等待时间信息与写等待时间和附加等待时间中的一个相关联。

24.如权利要求1所述的等待时间控制电路，其中，至少一个主信号包括多个主信号，所述多个主信号具有等于命令之间的最小时间间隔减α的主信号之间的时间间隔，其中α是等于或大于0且小于命令之间的最小时间间隔的值，并且多个从单元中的每一个对接收到的多个信号中对应的信号进行延迟并输出所述输出信号，以便对应于与延迟的信号相关联的等待时间信息。

25.如权利要求24所述的等待时间控制电路，其中，等待时间信息与写等待时间和附加等待时间中的一个相关联。

26.如权利要求24所述的等待时间控制电路，其中，α等于0和0.5tCK中的一个，tCK对应于内部时钟信号的时钟周期。

27.如权利要求24所述的等待时间控制电路，其中，参考信号是基于外部写命令而产生的写命令信号，并且主单元包括：

多个串联连接的主寄存器，每个主寄存器接收内部时钟信号；以及

多个逻辑门，多个逻辑门中的每一个将多个主寄存器中对应的主寄存器的输出信号与内部时钟信号进行组合并将写命令信号与内部时钟信号进行组合，以产生多个主信号，

其中，多个主寄存器包括接收写命令信号的第一主寄存器，以及除第一主寄存器之外的多个主寄存器中的每一个接收多个主寄存器中另一个的输出信号。

28.一种半导体存储器设备，包括：

存储单元阵列，包括多个存储单元；

如权利要求1的等待时间控制电路；

时钟电路，基于外部时钟信号来产生内部时钟信号；

命令检测电路，接收并解码外部命令信号，从而产生解码的内部命令信号；

模式寄存器设置电路，响应于解码的内部命令信号中的第一命令信号来设置等待时间信息，

其中，接收到的多个信号对应于基于等待时间信息的、用于指定存储单元的多个地址信号，数据被配置为写入该存储单元或从该存储单元中读出。

29.如权利要求28所述的半导体存储器设备，其中，主单元包括：

多个主寄存器，各自接收内部时钟信号，

其中，多个从单元中的每一个包括接收多个主信号中对应的主信号的多个从寄存器。

30.如权利要求29所述的半导体存储器设备，其中，主单元响应于第二命令信号而产生所述多个主信号，第二命令信号是基于接收到的写命令而在内部产生的写命令信号。

31.一种控制等待时间的方法，包括：

接收至少一个主信号，接收到的至少一个主信号基于参考信号和内部时钟信号而被激活；以及

接收多个信号并至少部分地基于接收到的多个信号中的一个和等待时间信息来输出一输出信号，其中该输出信号是基于等待时间信息的。

32.一种半导体存储器设备，包括：

自动预充电控制电路；

多个存储体，在其中响应于预充电主信号来执行预充电操作；

时钟电路，基于外部时钟信号来产生内部时钟信号；

地址缓冲器，对从外部接收到的存储体地址进行缓冲；

命令检测电路，对写自动预充电命令进行解码；以及

如权利要求1所述的等待时间控制电路，响应于内部时钟信号而将解码的写自动预充电命令信号和缓冲的存储体地址信号延迟给定的写等待时间加给定的数据脉冲串周期

其中该自动预充电控制电路包括：

预充电命令延迟单元，响应于内部时钟信号和写自动预充电命令信号而产生多个第一预充电命令延迟信号；

至少一个存储体地址延迟单元，输出延迟的存储体地址信号；以及

预充电主信号发生器，基于延迟的存储体地址信号而向存储体输出预充电主信号。

33.如权利要求32所述的半导体存储器设备，其中，预充电命令延迟单元通过在写自动预充电命令信号被使能之后以给定的延迟时间使能多个预充电命令延迟信号中的每一个，来产生所述多个第一预充电命令延迟信号，至少一个存储体地址延迟单元包括多个存储体地址延迟单元，所述多个存储体地址延迟单元各自响应于多个第一预充电命令延迟信号而顺序地延迟多个存储体地址信号中的对应信号，并且预充电主信号发生器基于由多个存储体地址延迟阵列延迟的多个存储体地址信号来输出预充电主信号。

34.如权利要求33所述的半导体存储器设备，其中，预充电命令延迟单元包括：

第一寄存器阵列，所述第一寄存器阵列包括与写恢复时间的时钟周期数相对应的若干寄存器，第一寄存器阵列通过将写自动预充电命令信号延迟写恢复时间来输出第二预充电命令延迟信号。

35.如权利要求34所述的半导体存储器设备，其中，预充电主信号发生器基于由多个存储体地址延迟阵列延迟的多个存储体地址信号来输出预充电主信号和第二预充电命令延迟信号。

36.如权利要求34所述的半导体存储器设备，其中，多个第一预充电命令延迟信号中的一个信号被使能的时间与多个第一预充电命令延迟信号中随后的信号被使能的时间之间的时间间隔以命令之间的最小时间间隔为基础。

37.如权利要求32所述的半导体存储器设备，其中，预充电命令延迟单元对写自动预充电命令信号进行延迟并输出第二预充电命令延迟信号，所述至少一个存储体地址延迟单元响应于写自动预充电命令信号而对存储体地址信号进行延迟以产生延迟的存储体地址信号，以及预充电主信号发生器基于第二预充电命令延迟信号来输出预充电主信号。

38.如权利要求37所述的半导体存储器设备，其中，预充电命令延迟单元包括第一寄存器阵列，所述第一寄存器阵列包括与写恢复时间的时钟周期数相对应的若干寄存器，第一寄存器阵列通过将写自动预充电命令信号延迟写恢复时间来输出第二预充电命令延迟信号。

39.如权利要求38所述的半导体存储器设备，其中存储体地址延迟单元包括与存储体地址信号中的位数相对应的若干第二寄存器阵列，并且第二寄存器阵列响应于写自动预充电命令信号和第一预充电命令延迟信号而分别对存储体地址信号中的位进行延迟，从而输出延迟的存储体地址信号。

40.如权利要求39所述的半导体存储器设备，其中每个第二寄存器阵列包括串联连接并且其数比第一预充电命令延迟信号数多1的寄存器，这些寄存器中的第一寄存器响应于写自动预充电命令信号来锁存并输出存储体地址信号中对应的位，并且其他剩余的寄存器中的每一个响应于第一预充电命令延迟信号中对应的信号而锁存并输出从另外寄存器输出的信号。

41.如权利要求37所述的半导体存储器设备，其中，预充电主信号发生器包括：

解码器，基于延迟的存储体地址信号来输出预充电子信号；以及

逻辑电路，响应于预充电子信号和第二预充电命令延迟信号来产生预充电主信号。

42.如权利要求32所述的半导体存储器设备，其中，写自动预充电命令信号和延迟的存储体地址信号是基于写等待时间和数据脉冲串周期而延迟的信号。

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