KR101989861B1 - 반도체 메모리 장치의 버퍼 제어회로 - Google Patents

반도체 메모리 장치의 버퍼 제어회로 Download PDF

Info

Publication number
KR101989861B1
KR101989861B1 KR1020180088805A KR20180088805A KR101989861B1 KR 101989861 B1 KR101989861 B1 KR 101989861B1 KR 1020180088805 A KR1020180088805 A KR 1020180088805A KR 20180088805 A KR20180088805 A KR 20180088805A KR 101989861 B1 KR101989861 B1 KR 101989861B1
Authority
KR
South Korea
Prior art keywords
buffer control
control signal
delay
instruction
signal
Prior art date
Application number
KR1020180088805A
Other languages
English (en)
Other versions
KR20180089348A (ko
Inventor
송청기
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180088805A priority Critical patent/KR101989861B1/ko
Publication of KR20180089348A publication Critical patent/KR20180089348A/ko
Application granted granted Critical
Publication of KR101989861B1 publication Critical patent/KR101989861B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Dram (AREA)

Abstract

본 기술은 반도체 메모리 장치의 버퍼 제어회로는 복수의 명령어 레이턴시(latency)에 응답하여 명령어를 클럭에 따라 지연하여 복수의 지연신호를 생성하는 지연부; 및 상기 복수의 명령어 레이턴시 및 상기 복수의 지연신호를 수신하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함할 수 있다.

Description

반도체 메모리 장치의 버퍼 제어회로{Buffer Control Circuit Of Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 버퍼 제어회로에 관한 것이다.
반도체 메모리 장치는 쓰기(write) 동작 시에 쓰기 명령어가 입력되고, 쓰기 명령어에 동기되어 데이터를 버퍼(buffer)로 입력한다. 버퍼는 항상 턴온(turn-on)시키는 것이 아니라 전류 감소를 위해서 온/오프가 컨트롤 된다. 버퍼의 온/오프 컨트롤은 버퍼 제어신호에 의하여 컨트롤된다.
구체적으로 일반적인 버퍼 제어신호에 대하여 도 1a, 도 1b 및 도 1c를 참조하여 설명한다.
도 1a는 일반적인 버퍼 제어회로의 지연회로이고, 도 1b는 일반적인 버퍼 제어회로의 디코더이다. 도 1c는 일반적인 데이터 버퍼 제어신호의 타이밍 다이어그램이다.
도 1a는, 복수의 멀티플렉서(multiflexer)와 복수의 플립플롭(flip-flop)을 포함하는 일반적인 버퍼 제어회로의 지연회로이다. 명령어(cmd)가 입력되면 명령어 레이턴시(cwl<7:10>)의 제어에 따라 명령어(cmd)를 지연하여 제 1 내지 제 14 지연신호(L<1:14>)를 생성한다.
명령어(cmd)는 라이트 명령어일 수 있으며, 라이트 명령어가 반도체 메모리 장치에 입력된 후 실제 라이트 명령어에 따라 동작을 수행할 때까지의 시간을 카스라이트 레이턴시(Cas write latency, 이하 “cwl”)라 한다. 카스 라이트 레이턴시(cwl)는 그 값 자체가 동작 주파수에 따라 제한된 값을 갖도록 스펙에 규정되어 있다.
도 1b는, 복수의 논리회로를 포함하는 일반적인 버퍼 제어회로의 디코더(decoder)이다. 제 5내지 제 14 지연신호(L<5:14>)를 입력받아 버퍼 제어신호(endinds)를 생성한다.
도 1b를 참조하면, 디코더는 지연회로에서 순차적으로 생성된 제 5내지 제 14 지연신호(L<5:14>)를 입력받아 버퍼 제어신호(endinds)를 생성한다.
따라서, 버퍼 제어신호(endinds)는 제 5 지연신호(L5)가 인에이블(enable)되는 순간부터 생성되어 제 14 지연신호(L14)가 디스에이블(disable)될 때까지 유지된다.
도 1a, 1b 및 1c를 참조하여 데이터 버퍼 제어신호의 타이밍을 설명한다.
우선 카스라이트 레이턴시 값이 9인 경우를 설명한다. 도 1a에서, 지연회로는 제어신호인 cwl9에 따라 명령어(cmd)를 순차적으로 지연한다.
도 1b를 참조하면, 디코더(decoder)는 cwl9의 제어에 따라 지연된 명령어(cmd) 중에서 제 5 내지 제 14 지연신호(<L5:14>)를 입력받아 버퍼 제어신호(endinds)를 생성한다.
구체적으로, 도 1a의 지연회로에서 지연량을 비교하면, cwl9의 제어를 받은 명령어(cmd)가 4주기(4*tCK) 지연되면 제 5 지연신호(L5)이고, 9주기(9*tCK) 지연되면 제 10 지연신호(L10)이다.
도 1b의 디코더(decoder)는 제 5 지연신호(L5)를 입력받아 버퍼 제어신호(endinds)를 생성한다. 따라서, 명령어(cmd)가 입력되고, 4주기(4*tCK) 후에 버퍼 제어신호(endinds)가 생성된다.
cwl9는 명령어(cmd)가 입력되고, 9주기(9*tCK) 후에 실제적으로 명령어를 수행하는 신호이다. 도 1a의 지연회로에서, 명령어(cmd)가 입력되고 9주기(9*tCK) 후는 제 10 지연신호(L10)이다.
따라서, 버퍼 제어신호(endinds)가 인에이블되고, 5주기(5*tCK) 후에 실제적으로 명령어가 수행된다.
다음으로, 카스라이트 레이턴시 값이 7인 경우를 설명한다.
도 1a에서, 지연회로는 제어신호인 cwl7에 따라 명령어(cmd)를 순차적으로 지연한다.
도 1b를 참조하면, 디코더(decoder)는 cwl7의 제어에 따라 지연된 명령어(cmd) 중에서 제 5 내지 제 14 지연신호(<L5:14>)를 입력받아 버퍼 제어신호(endinds)를 생성한다.
구체적으로, 도 1a의 지연회로에서 지연량을 비교하면, cwl7의 제어를 받은 명령어(cmd)가 2주기(2*tCK) 지연되면 제 5 지연신호(L5)이고, 7주기(7*tCK) 지연되면 제 10 지연신호(L10)이다.
도 1b의 디코더(decoder)는 제 5 지연신호(L5)를 입력받아 버퍼 제어신호(endinds)를 생성한다. 따라서, 명령어(cmd)가 입력되고, 2주기(2*tCK) 후에 버퍼 제어신호(endinds)가 생성된다.
cwl7은 명령어(cmd)가 입력되고, 7주기(7*tCK) 후에 실제적으로 명령어를 수행하는 신호이다. 도 1a의 지연회로에서, 명령어(cmd)가 입력되고 7주기(7*tCK) 후는 제 10 지연신호(L10)이다.
따라서, 버퍼 제어신호(endinds)가 인에이블되고, 5주기(5*tCK) 후에 실제적으로 명령어가 수행된다.
이와 같이, 종래에는 버퍼 제어신호의 인에이블 구간이 고정되어 있어, 불필요한 전류소비를 하는 문제점이 있다.
본 발명은 반도체 메모리 장치의 버퍼 제어신호의 인에이블 구간을 변경하여, 전력소모를 개선할 수 있는 반도체 메모리 장치의 버퍼 제어회로를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 제어회로는 복수의 명령어 레이턴시(latency) 신호에 기초하여 명령어를 지연시켜 복수의 지연신호를 생성하는 지연부; 및 상기 복수의 명령어 레이턴시 신호 및 상기 복수의 지연신호에 기초하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함하고, 상기 버퍼 제어신호 생성부는 상기 명령어 레이턴시 신호에 따라 상기 버퍼 제어신호의 펄스 폭을 변화시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼 제어회로는 복수의 명령어 레이턴시(latency) 신호에 기초하여 명령어를 지연시켜 복수의 지연신호를 생성하는 지연부; 및 상기 복수의 명령어 레이턴시 신호 및 상기 복수의 지연 신호에 기초하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함하고, 상기 버퍼 제어신호 생성부는 명령어 레이턴시가 높은 값을 가질수록 상기 버퍼 제어신호의 펄스 폭을 증가시킬 수 있다.
본 발명은 반도체 메모리 장치의 버퍼 제어신호의 인에이블 구간을 변경함으로서, 반도체 메모리 장치의 전력소모를 개선할 수 있다.
도 1a는 일반적인 버퍼 제어회로의 지연회로,
도 1b는 일반적인 버퍼 제어회로의 디코더,
도 1c는 일반적인 버퍼 제어신호의 타이밍 다이어그램,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 버퍼 제어회로의 블록도,
도 3은 본 발명의 일 실시예에 따른 버퍼 제어부,
도 4는 본 발명의 일 실시예에 따른 지연부,
도 5는 본 발명의 일 실시예에 따른 버퍼 제어신호 생성부의 블록도,
도 6은 본 발명의 일 실시예에 따른 버퍼 제어신호 생성부,
도 7은 본 발명의 실시예에 따른 버퍼 제어신호의 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 버퍼 제어회로의 블록도이다.
도 2를 참조하면, 반도체 메모리 장치의 버퍼 제어회로는 명령어 디코더(100) 및 버퍼 제어부(200)를 포함한다.
명령어 디코더(100)는 클럭(clk)에 응답하여 명령어(cmd)를 디코딩한다. 즉, 명령어 디코더(100)는 명령어(cmd)를 디코딩하여 내부 명령어(icmd)를 출력한다. 내부 명령어(icmd)는 카스리드(casrd) 또는 카스라이트(caswt) 등으로 표현될 수 있는 레벨로 수신되는 컨트롤 신호들이다.
버퍼 제어부(200)는 클럭(clk), 내부 명령어(icmd) 및 명령어 레이턴시(cwl<7:10>)신호를 입력받아 버퍼 제어신호(endinds)를 생성한다.
반도체 메모리 장치에 명령어가 입력되면, 소정의 시간 후에 실제 명령어에 따른 동작을 수행한다. 반도체 메모리 장치에서 명령어가 입력된 후 실제 명령어에 따라 동작을 수행할 때까지의 시간을 레이턴시(latency)라 하며, 각 명령어에 따른 명령어 레이턴시 값은 미리 설정할 수 있다.
본 발명의 실시예에서는 내부 명령어(icmd)는 라이트(caswt) 명령어일 수 있으며, 라이트(caswt) 명령어가 반도체 메모리 장치에 입력된 후 실제 카스라이트(caswt) 명령어에 따라 동작을 수행할 때까지의 시간을 카스라이트 레이턴시(Cas write latency, 이하 'cwl')라 한다. 카스 라이트 레이턴시(cwl)는 그 값 자체가 동작 주파수에 따라 제한된 값을 갖도록 스펙에 규정되어 있다.
버퍼 제어부(200)는 명령어 디코더(100)에서 출력한 내부 명령어(icmd)를 수신하여 클럭(clk)에 따라 순차적으로 내부 명령어(icmd)를 지연하여 복수의 지연신호를 생성한다. 버퍼 제어부(200)는 명령어 레이턴시(cwl<7:10>)에 따라 복수의 지연신호의 지연량을 제어한다.
버퍼 제어부(200)는 복수의 지연신호를 이용하여 명령어 레이턴시(cwl<7:10>)가 인에이블(enable)되는 시점부터 복수의 지연신호를 인에이블한다.
버퍼 제어부(200)는 복수의 지연신호 및 명령어 레이턴시(cwl<7:10>)를 조합하여 버퍼 제어신호(endinds)를 생성한다.
도 3은 본 발명의 일 실시예에 따른 버퍼 제어부(200)이다.
도 3을 참조하면, 버퍼 제어부(200)는 지연부(210) 및 버퍼 제어신호 생성부(220)를 포함한다.
지연부(210)는 클럭(clk), 내부 명령어(icmd) 및 명령어 레이턴시(cwl<7:10>)를 입력받아 복수의 지연신호(d<1:m>, m은 자연수)를 생성한다. 내부 명령어(icmd)는 카스리드(casrd) 또는 카스라이트(caswt) 등으로 표현될 수 있는 레벨로 수신되는 컨트롤 신호들이다.
지연부(210)는 클럭(clk)에 따라 내부 명령어(icmd)를 순차적으로 지연하여 복수의 지연신호(d<1:m>)를 생성하며, 복수의 지연신호(d<1:m>)의 지연량은 명령어 레이턴시(cwl<7:10>)에 의하여 제어된다.
버퍼 제어신호 생성부(220)는 복수의 지연신호(d<1:m>) 및 명령어 레이턴시(cwl<7:10>)를 조합하여 버퍼 제어신호(endinds)를 생성한다.
버퍼 제어신호(endinds)는 명령어 레이턴시(cwl<7:10>)에 따라 인에이블 구간이 결정된다.
도 4는 본 발명의 일 실시예에 따른 지연부(210)이다.
지연부(210)는 제 1 내지 제 14의 지연소자(2101, 2102, 2103, … , 2114) 및 제 1 내지 4 멀티플렉서(2121,2122,2123,2124)를 포함한다.
제 1 멀티플렉서(2121)는 제 1 명령어 레이턴시(cwl10)가 인에이블(enable)되면 내부 명령어(icmd)를 출력한다. 제 1 명령어 레이턴시(cwl10)가 인에이블 되지 않으면, 접지전압(vss)을 출력한다.
제 1 지연소자(2101)는 클럭(clk)에 응답하여 내부 명령어(icmd)를 지연하여 제 1 지연신호(d1)를 생성한다.
제 2 멀티플렉서(2122)는 제 2 명령어 레이턴시(cwl9)가 인에이블되면 내부 명령어(icmd)를 출력한다. 제 2 명령어 레이턴시(cwl9)가 인에이블 되지 않으면, 제 1 지연신호(d1)를 출력한다.
제 2 지연소자(2102)는 클럭(iclk)에 응답하여 제 1 지연신호(d1)를 지연하여 제 2 지연신호(d2)를 생성한다.
제 3 멀티플렉서(2123)는 제 3 명령어 레이턴시(cwl8)가 인에이블되면 내부 명령어(icmd)를 출력한다. 제 3 명령어 레이턴시(cwl8)가 인에이블 되지 않으면, 제 2 지연신호(d2)를 출력한다.
제 3 지연소자(2103)는 클럭(clk)에 응답하여 제 2 지연신호(d2)를 지연하여 제 3 지연신호(d3)를 생성한다.
제 4 멀티플렉서(2124)는 제 4 명령어 레이턴시(cwl7)가 인에이블되면 내부 명령어(icmd)를 출력한다. 제 4 명령어 레이턴시(cwl7)가 인에이블 되지 않으면, 제 3 지연신호(d3)를 출력한다.
제 4 지연소자(2104)는 클럭(clk)에 응답하여 제 3 지연신호(d3)를 지연하여 제 4 지연신호(d4)를 생성한다.
제 5 지연소자(2105)는 클럭(clk)에 응답하여 제 4 지연신호(d4)를 지연하여 제 5 지연신호(d5)를 생성한다.
제 6 지연소자(2106)는 클럭(clk)에 응답하여 제 5 지연신호(d5)를 지연하여 제 6 지연신호(d6)를 생성한다.
제 7 지연소자(2107)는 클럭(clk)에 응답하여 제 6 지연신호(d6)를 지연하여 제 7 지연신호(d7)를 생성한다.
제 8 지연소자(2108)는 클럭(clk)에 응답하여 제 7 지연신호(d7)를 지연하여 제 8 지연신호(d8)를 생성한다.
제 9 지연소자(2109)는 클럭(clk)에 응답하여 제 8 지연신호(d8)를 지연하여 제 9 지연신호(d9)를 생성한다.
제 10 지연소자(2110)는 클럭(clk)에 응답하여 제 9 지연신호(d9)를 지연하여 제 10 지연신호(d10)를 생성한다.
제 11 지연소자(2111)는 클럭(clk)에 응답하여 제 10 지연신호(d10)를 지연하여 제 11 지연신호(d11)를 생성한다.
제 12 지연소자(2112)는 클럭(clk)에 응답하여 제 11 지연신호(d11)를 지연하여 제 12 지연신호(d12)를 생성한다.
제 13 지연소자(2113)는 클럭(clk)에 응답하여 제 12 지연신호(d12)를 지연하여 제 13 지연신호(d13)를 생성한다.
제 14 지연소자(2114)는 클럭(clk)에 응답하여 제 13 지연신호(d13)에 응답하여 제 14 지연신호(d14)를 생성한다.
도 5는 본 발명의 일 실시예에 따른 버퍼 제어신호 생성부(220)의 블록도이다. 도 5를 참조하면, 버퍼 제어신호 생성부(220)는 버퍼 제어신호 구간 선택부(221) 및 버퍼 제어신호 합성부(222)를 포함한다.
도 5에서, 버퍼 제어신호 구간 선택부(221)는 제 1 내지 4 명령어 레이턴시(cwl<7:10>) 신호 및 제 5 내지 6 지연신호(d<5:6>)를 입력받아 제 1 구간 선택신호(g3_out) 및 제 2 구간 선택신호(g4_out)을 출력한다.
버퍼 제어신호 구간 선택부(221)는 제 1 또는 2 명령어 레이턴시(cwl<9:10>) 신호가 인에이블(endable)되면 제 1 구간 선택신호(g3_out)을 출력한 다음에 제 2 구간 선택신호(g4_out)을 출력한다.
버퍼 제어신호 구간 선택부(221)의 제 1 구간 선택신호(g3_out)는 제 1 또는 제 2 명령어 레이턴시(cwl<9:10>) 신호가 인에이블 되고, 제 5 지연신호(d5)가 하이(high)레벨일 때, 하이(high) 레벨로 출력되는 신호이다.
다시 말하면, 버퍼 제어신호 구간 선택부(221)의 제 1 구간 선택신호(g3_out)는 제 1 또는 제 2 명령어 레이턴시(cwl<9:10>) 신호가 인에이블 되고, 제 5 지연신호(d5)가 인에이블될 때, 인에이블되는 신호이다.
버퍼 제어신호 타이밍 선택부(221)는 제 3 내지 4 명령어 레이턴시(cwl<7:8>) 신호가 인에이블(enable)되면 제 2 구간 선택신호(g4_out)를 출력한다.
버퍼 제어신호 구간 선택부(221)의 제 2 구간 선택신호(g4_out)은 제 1 내지 제 4 명령어 레이턴시(cwl<7:10>) 신호 중 어느 한 신호가 인에이블 되고, 제 6 지연신호(d6)가 하이(high)레벨일 때, 하이(high) 레벨로 출력되는 신호이다.
다시 말하면, 버퍼 제어신호 구간 선택부(221)의 제 2 구간 선택신호(g4_out)은 제 1 내지 제 4 명령어 레이턴시(cwl<7:10>) 신호 중 어느 한 신호가 인에이블 되고, 제 6 지연신호(d6)가 인에이블될 때, 인에이블되는 신호이다.
도 7은 본 발명의 실시예에 따른 버퍼 제어신호의 타이밍 다이어그램이다.
도 4 및 도 7을 참조하여 도 5의 버퍼 제어신호 구간 선택부(221)를 설명하면, 제 1 내지 4 명령어 레이턴시(cwl<7:10>) 신호에 의하여 데이터가 버퍼에 출력되는 타이밍은 제 10 지연신호(d10) 인에이블 타이밍과 동일하다.
버퍼 제어신호 구간 선택부(221)가 제 1 내지 2 명령어 레이턴시(cwl<9:10>)에 따라 제 1 구간 선택신호(g3_out)를 출력하면, 제 5 지연신호(d5)가 인에이블될 때 버퍼 제어신호(endinds)를 인에이블한다. 즉, 데이터가 버퍼에 입력되는 타이밍보다 5주기(5*tCK) 앞서 버퍼 제어신호(endinds)가 인에이블된다.
다시 말하면, 버퍼 제어신호 구간 선택부(221)가 제 1 내지 2 명령어 레이턴시(cwl<9:10>)에 따라 제 1 구간 선택신호(g3_out)을 출력하면, 제 1 또는 2 명령어 레이턴시(cwl<9:10>) 신호에 의하여 데이터가 버퍼에 입력되는 시점보다 5주기(5*tCK) 앞서 버퍼 제어신호(endinds)가 입력된다.
다음으로, 버퍼 제어신호 구간 선택부(221)가 제 3 내지 4 명령어 레이턴시(cwl<7:8>)에 따라 제 2 구간 선택신호(g4_out)를 출력하면, 제 6 지연신호(d6)가 인에이블될 때 버퍼 제어신호(endinds)를 인에이블한다. 즉, 데이터가 버퍼에 입력되는 타이밍보다 4주기(4*tCK) 앞서 버퍼 제어신호(endinds)가 인에이블된다.
다시 말하면, 버퍼 제어신호 구간 선택부(221)가 제 3 내지 4 명령어 레이턴시(cwl<7:8>)에 따라 제 2 구간 선택신호(g4_out)을 출력하면, 제 3 또는 4 명령어 레이턴시(cwl<7:8>) 신호에 의하여 데이터가 버퍼에 입력되는 시점보다 4주기(4*tCK) 앞서 버퍼 제어신호(endinds)가 입력된다.
다만, 버퍼 제어신호 구간 선택부(221)의 제 2 구간 선택신호(g4_out)은 제 1 내지 2 명령어 레이턴시(cwl<7:8>)가 입력되면 제 6 지연신호(d6)가 인에이블되면 출력되지만, 버퍼 제어신호 구간 선택부(221)의 제 1 구간 선택신호(g3_out)은 제 3 내지 4 명령어 레이턴시(cwl<9:10>)이 입력되면 출력되지 않는다.
버퍼 제어신호 합성부(222)는 버퍼 제어신호 구간 선택부(221)에서 버퍼 제어신호의 인에이블 구간을 선택하면, 제 1 내지 2 구간 선택신호(g3_out, g4_out) 와 순차적으로 인에이블되는 제 7 내지 14 지연신호(d<7:14>)를 합성하여 버퍼 제어신호(endinds)를 생성한다.
도 6은 본 발명의 실시예에 따른 버퍼 제어신호 생성부(220)이다.
본 발명의 실시예에 따른 버퍼 제어신호 생성부(220)는 복수의 논리회로를 포함한다.
제 1 논리회로(g1), 제 2 논리회로(g2) 및 제 5 내지 제 13 논리회로(g5, g6, g7, g8, g9, g10, g11, g12, g13)는 OR게이트로 구성된다.
제 3 논리회로(g3), 제 4 논리회로(g4)는 AND게이트로 구성된다.
도 4와 도 5를 참조하여 버퍼 제어신호 생성부(220)를 설명한다.
우선, 명령어 레이턴시(cwl<7:10>) 중에서 제 1 명령어 레이턴시(cwl10) 또는 제 2 명령어 레이턴시(cwl9)이 제 1 논리회로(g1)에 입력될 때, 제 1 명령어 레이턴시(cwl10) 또는 제 2 명령어 레이턴시(cwl9) 중에 어느 한 신호의 논리레벨이 하이(high)가 되면 제 3 논리회로(g3)에 하이(high) 값을 입력한다.
제 3 논리회로(g3)는 제 1 논리회로(g1)에서 입력받은 논리레벨과 제 5 지연신호(d5)의 논리레벨을 조합한다. 제 1 논리회로(g1)에서 입력받은 논리레벨이 하이(high)이고, 제 5 지연신호(d5)의 값이 하이(high)인 경우에 제 3 논리회로(g3)는 하이(high) 값을 제 5 논리회로(g5)에 입력한다. 도 4를 참조하면, 제 1 명령어 레이턴시(cwl10)에 따라 내부 명령어(icmd)의 논리레벨이 하이(high)로 입력되고, 제 1 지연소자(2101) 내지 제 5 지연소자(2105)를 순차적으로 통과하여 5주기(5*tCK) 지연된 후에 제 5 지연신호(d5)의 논리레벨이 하이(high)가 된다.
또한, 제 2 명령어 레이턴시(cwl9)에 따라 내부 명령어(icmd)의 논리레벨이 하이(high)로 입력되고, 제 2 지연소자(2102) 내지 제 5 지연소자(2105)를 순차적으로 통과하여 4주기(4*tCK) 지연된 후에 제 5 지연신호(d5)의 논리레벨이 하이(high)가 된다.
5 지연신호(d5)의 논리레벨이 하이(high)로 제 3 논리회로(g3)에 입력되면 제 1 논리회로(g1)에서 입력받은 논리레벨도 하이(high)이므로, 제 5 논리회로(g5)에 하이(high) 값을 입력한다.
제 5 논리회로(g5), 제 10 논리회로(g10), 제 12 논리회로(g12), 제 13 논리회로(g13)는 OR게이트이므로, 제 5 지연신호(d5)의 논리레벨이 하이(high)가 되는 시점에서 제 13 논리회로(g13)에서 생성되는 버퍼 제어신호(endinds)의 논리레벨도 하이(high)가 된다.
제 1 논리회로(g1)은 제 1 명령어 레이턴시(cwl10) 또는 제 2 명령어 레이턴시(cwl9)의 논리레벨을 연산한 값을 제 2 논리회로(g2)에 입력한다. 제 1 명령어 레이턴시(cwl10) 또는 제 2 명령어 레이턴시(cwl9)가 하이(high)이면, 제 2 논리회로(g2)는 제 4 논리회로(g4)에 하이(high) 값을 입력한다. 제 4 논리회로(g4)는 제 6 지연신호(d6)이 하이(high)값일 때 제 5 논리회로(g5)에 하이 값을 입력한다. 제 5 논리회로(g5), 제 10 논리회로(g10), 제 12 논리회로(g12) 및 제 13 논리회로(g13)는 순차적으로 하이(high) 값의 논리레벨을 입력받아 버퍼 제어신호(endinds)를 하이(high) 값으로 유지한다.
지연되어 순차적으로 하이(high) 값을 가지는 제 7 지연신호(d7) 내지 제 14 지연신호(d14)는 제 6 논리회로(g6) 내지 제 9 논리회로(g9)에 입력되어 하이(high)값을 제 10 논리회로(g10) 내지 제 13 논리회로(g13)에 순차적으로 전달하여 버퍼 제어신호(endinds)의 논리레벨을 하이(high) 값으로 유지한다.
다음으로, 명령어 레이턴시(cwl<7:10>) 중에서 제 3 명령어 레이턴시(cwl8) 또는 제 4 명령어 레이턴시(cwl7)이 제 2 논리회로(g2)에 입력되는 경우를 설명한다. 제 3 명령어 레이턴시(cwl8) 또는 제 4 명령어 레이턴시(cwl7) 중에 어느 한 신호의 논리레벨이 하이(high)가 되면 제 4 논리회로(g4)에 하이(high)값을 입력한다.
제 4 논리회로(g4)는 제 2 논리회로(g2)에서 입력받은 논리레벨과 제 6 지연신호(d6)의 논리레벨을 조합한다. 제 2 논리회로(g2)에서 입력받은 논리레벨이 하이(high)이고, 제 6 지연신호(d6)의 값이 하이(high)인 경우에 제 4 논리회로(g4)는 하이(high) 값을 제 5 논리회로(g5)에 입력한다. 도 4를 참조하면, 제 3 명령어 레이턴시(cwl8)에 따라 내부 명령어(icmd)의 논리레벨이 하이(high)로 입력되고, 제 3 지연소자(2103) 내지 제 6 지연소자(2106)를 순차적으로 통과하여 4주기(4*tCK) 지연된 후에 제 6 지연신호(d6)의 논리레벨이 하이(high)가 된다.
또한, 제 4 명령어 레이턴시(cwl7)에 따라 내부 명령어(icmd)의 논리레벨이 하이(high)로 입력되면, 제 4 지연소자(2104) 내지 제 6 지연소자(2106)을 순차적으로 통과하여 3주기(3*tCK) 지연된 후에 제 6 지연신호(d6)의 논리레벨이 하이(high)가 된다.
제 6 지연신호(d6)의 논리레벨이 하이(high)로 제 4 논리회로(g4)에 입력되면 제 2 논리회로(g2)에서 입력받은 논리레벨도 하이(high)이므로, 제 5 논리회로(g5)에 하이(high)값을 입력한다.
제 5 논리회로(g5), 제 10 논리회로(g10), 제 12 논리회로(g12), 제 13 논리회로(g13)는 OR게이트이므로, 제 5 지연신호(d5)의 논리레벨이 하이(high)가 되는 시점에서 제 13 논리회로(g13)에서 생성되는 버퍼 제어신호(endinds)의 논리레벨도 하이(high)가 된다.
지연되어 순차적으로 하이(high) 값을 가지는 제 7 지연신호(d7) 내지 제 14 지연신호(d14)는 제 6 논리회로(g6) 내지 제 9 논리회로(g9)에 입력되어 하이(high)값을 제 10 논리회로(g10) 내지 제 13 논리회로(g13)에 순차적으로 전달하여 버퍼 제어신호(endinds)의 논리레벨을 하이(high) 값으로 유지한다.
다시 말하면, 명령어 레이턴시(cwl<7:10>)중에서 제 1 명령어 레이턴시(cwl10) 또는 제 2 명령어 레이턴시(cwl9)에 의하여 데이터가 버퍼에 입력되는 시점보다 5주기(5*tCK) 앞서 버퍼 제어신호(endinds)가 인에이블된다. 즉, 제 5 지연신호(d5)가 인에이블 되는 타이밍에서부터 버퍼 제어신호(endinds)가 인에이블된다.
명령어 레이턴시(cwl<7:10>)중에서 제 3 명령어 레이턴시(cwl8) 또는 제 4 명령어 레이턴시(cwl7)에 의하여 데이터가 버퍼에 입력되는 시점보다 4주기(4*tCK) 앞서 버퍼 제어신호(endinds)가 인에이블된다. 즉, 제 6 지연신호(d6)가 인에이블 되는 타이밍에서부터 버퍼 제어신호(endinds)가 인에이블된다.
도 7은 본 발명의 실시예에 따른 버퍼 제어신호(endinds)의 타이밍 다이어그램이다.
*도 7을 참조하여 설명한다. 카스 라이트 레이턴시(CWL)가 9 일 때, 제 5 지연신호(d5)가 인에이블되는 타이밍에서 버퍼 제어신호(endinds)가 인에이블되며, 내부 명령어(icmd)가 입력되고, 9주기(9*tCK) 후에 버퍼에 데이터가 입력되며, 버퍼에 데이터 입력이 종료되면 디스에이블(disable)된다.
제 2 명령어 레이턴시(cwl9)는 내부 명령어(icmd)가 입력되고 9주기(9*tCK) 후에 실제적인 명령어를 지시하는 신호이며, 이는 도 4의 지연부에서 내부 명령어(icmd)가 제 2 명령어 레이턴시(cwl9)에 따라 제어된 내부 명령어(icmd)가 제 2 내지 제 10 지연소자를 통과하여 순차적으로 9번 지연된 타이밍과 동일하다. 제 10 지연소자(2110)를 통과한 신호는 제 10 지연신호(d10)이다. 따라서, 제 5 지연신호(d5)가 인에이블되는 타이밍에서 버퍼 제어신호(endinds)가 인에이블되면, 버퍼 제어신호(endinds)는 제 10 지연신호(d10)보다 5주기(5tCK) 전에 인에이블되는 것이다.
카스 라이트 레이턴시(CWL)가 8 일 때, 제 6 지연신호(d6)가 인에이블되는 타이밍에서 버퍼 제어신호(endinds)가 인에이블되며, 내부 명령어(icmd)가 입력되고, 8주기(8*tCK) 후에 버퍼에 데이터가 입력되며, 버퍼에 데이터 입력이 종료되면 디스에이블 된다.
제 3 명령어 레이턴시(cwl8)는 내부 명령어(icmd)가 입력되고 8주기(8*tCK) 후에 실제적인 명령어를 지시하는 신호이며, 이는 도 4의 지연부에서 내부 명령어(icmd)가 제 3 명령어 레이턴시(cwl8)에 따라 제어된 내부 명령어(icmd)가 제 3 내지 제 10 지연소자를 통과하여 순차적으로 8번 지연된 타이밍과 동일하다. 제 10 지연소자(2110)를 통과한 신호는 제 10 지연신호(d10)이다. 따라서, 제 6 지연신호(d6)에서 버퍼 제어신호(endinds)가 인에이블되면, 제 10 지연신호(d10)보다 4주기(4*tCK) 전에 인에이블 된다.
카스 라이트 레이턴시(CWL)가 7 일 때 즉, 제 6 지연신호(d6)가 인에이블되는 타이밍에서 버퍼 제어신호(endinds)가 인에이블되며, 내부 명령어(icmd)가 입력되고, 7주기(7*tCK) 후에 버퍼에 데이터가 입력되며, 버퍼에 데이터 입력이 종료되면 디스에이블 된다.
제 4 명령어 레이턴시(cwl7)는 내부 명령어(icmd)가 입력되고 7주기(8*tCK) 후에 실제적인 명령어를 지시하는 신호이며, 이는 도 4의 지연부에서 내부 명령어(icmd)가 제 4 명령어 레이턴시(cwl7)에 따라 제어된 내부 명령어(icmd)가 제 4 내지 제 10 지연소자를 통과하여 순차적으로 7번 지연된 타이밍과 동일하다. 제 10 지연소자(2110)를 통과한 신호는 제 10 지연신호(d10)이다. 따라서, 제 6 지연신호(d6)에서 버퍼 제어신호(endinds)가 인에이블되면, 제 10 지연신호(d10)보다 4주기(4*tCK) 전에 인에이블 된다.
도 1c와 도 7을 비교하면, 명령어 레이턴시(cwl<7:10>)에 따라 버퍼 제어신호(endinds)의 인에이블 구간이 달라지는 것을 확인할 수 있다.
제 1 내지 2 명령어 레이턴시(cwl<9:10>)일 때는, 버퍼 제어신호(endinds)의 인에이블 구간이 제 3 내지 4 명령어 레이턴시(cwl<7:8>)일 때보다 길어진다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 명령어 디코더 200: 버퍼 제어부
210: 지연부 220: 버퍼 제어신호 생성부
221: 버퍼 제어신호 구간 선택부 222: 버퍼 제어신호 합성부

Claims (5)

  1. 복수의 명령어 레이턴시(latency) 신호에 기초하여 명령어를 지연시켜 복수의 지연신호를 생성하는 지연부; 및
    상기 복수의 명령어 레이턴시 신호 및 상기 복수의 지연신호에 기초하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함하고,
    상기 버퍼 제어신호 생성부는 상기 명령어 레이턴시 신호에 따라 상기 버퍼 제어신호의 펄스 폭을 변화시키는 반도체 메모리 장치의 버퍼 제어회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 버퍼 제어신호 생성부는 명령어 레이턴시가 소정 값보다 작을 때 제 1 펄스 폭을 갖는 상기 버퍼 제어신호를 생성하고, 상기 명령어 레이턴시가 상기 소정 값보다 클 때 상기 제 1 펄스 폭보다 큰 제 2 펄스 폭을 갖는 상기 버퍼 제어신호를 생성하는 반도체 메모리 장치의 버퍼 제어회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 버퍼 제어신호 생성부는 명령어 레이턴시가 소정 값보다 클 때, 데이터가 입력되는 시점보다 제 1 시간 빠르게 상기 버퍼 제어신호를 인에이블시키고,
    상기 명령어 레이턴시가 상기 소정 값보다 작을 때, 상기 데이터가 입력되는 시점보다 제 2 시간 빠르게 상기 버퍼 제어신호를 인에이블시키며,
    상기 제 2 시간은 상기 제 1 시간보다 짧은 반도체 메모리 장치의 버퍼 제어회로.
  4. 복수의 명령어 레이턴시(latency) 신호에 기초하여 명령어를 지연시켜 복수의 지연신호를 생성하는 지연부; 및
    상기 복수의 명령어 레이턴시 신호 및 상기 복수의 지연 신호에 기초하여 버퍼 제어신호를 생성하는 버퍼 제어신호 생성부를 포함하고,
    상기 버퍼 제어신호 생성부는 명령어 레이턴시가 소정 값보다 클 때, 상기 명령어 레이턴시가 상기 소정 값보다 작을 때보다 상기 버퍼 제어신호의 펄스 폭을 증가시키는 반도체 메모리 장치의 버퍼 제어 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 버퍼 제어신호 생성부는 상기 명령어 레이턴시가 상기 소정 값보다 클 때, 데이터가 입력되는 시점보다 제 1 시간 빠르게 상기 버퍼 제어신호를 인에이블시키고,
    상기 명령어 레이턴시가 상기 소정 값보다 작을 때, 상기 데이터가 입력되는 시점보다 제 2 시간 빠르게 상기 버퍼 제어신호를 인에이블시키며,
    상기 제 2 시간은 상기 제 1 시간보다 짧은 반도체 메모리 장치의 버퍼 제어회로.
KR1020180088805A 2018-07-30 2018-07-30 반도체 메모리 장치의 버퍼 제어회로 KR101989861B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180088805A KR101989861B1 (ko) 2018-07-30 2018-07-30 반도체 메모리 장치의 버퍼 제어회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180088805A KR101989861B1 (ko) 2018-07-30 2018-07-30 반도체 메모리 장치의 버퍼 제어회로

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120056012A Division KR101898176B1 (ko) 2012-05-25 2012-05-25 반도체 메모리 장치의 버퍼 제어회로

Publications (2)

Publication Number Publication Date
KR20180089348A KR20180089348A (ko) 2018-08-08
KR101989861B1 true KR101989861B1 (ko) 2019-06-17

Family

ID=63230276

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180088805A KR101989861B1 (ko) 2018-07-30 2018-07-30 반도체 메모리 장치의 버퍼 제어회로

Country Status (1)

Country Link
KR (1) KR101989861B1 (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100636930B1 (ko) * 2004-12-28 2006-10-19 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브신호 발생회로
KR100818720B1 (ko) * 2005-11-19 2008-04-01 삼성전자주식회사 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
KR100949277B1 (ko) * 2008-08-20 2010-03-25 주식회사 하이닉스반도체 데이터 입력 버퍼 인에이블 신호 발생 회로 및 방법

Also Published As

Publication number Publication date
KR20180089348A (ko) 2018-08-08

Similar Documents

Publication Publication Date Title
KR101898176B1 (ko) 반도체 메모리 장치의 버퍼 제어회로
JP3993717B2 (ja) 半導体集積回路装置
US6987705B2 (en) Memory device with improved output operation margin
CN104868885B (zh) 具有可变延迟线单元的延迟线电路
JP4480471B2 (ja) レジスタ制御遅延固定ループ
JP5153094B2 (ja) Ｄｌｌ装置及びｄｌｌクロック生成方法
JPH09293374A (ja) 同期型半導体記憶装置
KR100535649B1 (ko) 디디알 메모리 소자의 디큐에스 신호 생성 회로 및 생성방법
JP4745782B2 (ja) 半導体記憶装置
US20100103762A1 (en) Memory device and method
EP1225597A1 (en) Synchronous-reading nonvolatile memory
US10802721B2 (en) Memory devices configured to latch data for output in response to an edge of a clock signal generated in response to an edge of another clock signal
CN103137177B (zh) 管道锁存器控制电路和使用它的半导体集成电路
KR100636676B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
JP2008507117A (ja) 性能パラメータの２値制御のための制御方式
JPS60120421A (ja) デイジタル・コンピユ−タのクロツク信号を最適に調節する方法
KR101989861B1 (ko) 반도체 메모리 장치의 버퍼 제어회로
US7313051B2 (en) Output control signal generating circuit
JP4854258B2 (ja) 同期式メモリ装置のデータ出力時点調節方法
KR20140136203A (ko) 반도체 집적회로
US6240044B1 (en) High speed address sequencer
JP2006294235A (ja) 同期型半導体記憶装置
JP2009070927A (ja) 半導体集積回路装置、同装置用クロックパルス最適化方法、及びそのプログラム
US20070150769A1 (en) Apparatus and method for controlling active cycle of semiconductor memory apparatus
KR20090063606A (ko) 어드레스 래치 클럭 제어장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant