KR100728970B1 - 비트 라인 센스 증폭기 구동 회로 - Google Patents

비트 라인 센스 증폭기 구동 회로 Download PDF

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Abstract

본 발명은 비트 라인 센스 증폭기 구동 전위의 오버랩 시점을 조절하기 위한 비트 라인 센스 증폭기 구동 회로를 개시한다. 이 회로는, 'm'비트의 테스트 신호(TM_EN1~TM_ENm)를 디코딩하여서 'n'개의 테스트 신호(TM1~TMn)로 출력하는 디코더부(100), 시점 제어 신호(SAENB_IN,SAE1B_IN)와 'n'개의 테스트 신호(TM1~TMn)를 입력받아서 센스앰프 인에이블 신호(SAENB_OUT,SAE1B_OUT,SAE2B_OUT)의 인에이블 시점을 조정하는 구동 시점 조정부(200), 및 센스앰프 인에이블 신호(SAENB_OUT,SAE1B_OUT,SAE2B_OUT)를 입력받아서 비트 라인 센스 증폭기를 구동시키기 위한 구동 전위를 센스앰프 구동 신호(RTO,SB)로 출력하는 센스앰프 구동부(300)를 포함한다.

Description

비트 라인 센스 증폭기 구동 회로{BIT LINE SENSING AMPLIFIER DRIVING CIRCUIT}
도 1은 종래 기술에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 센스앰프 구동부의 회로도.
도 2는 종래 기술에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 구동 시점 조정부의 회로도.
도 3은 종래 기술에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 구동 시점 조정부의 동작 파형도.
도 4는 구동 제어 신호(SAP1,SAP2)의 오버랩 시점을 설명하기 위한 파형도.
도 5는 본 발명에 따른 비트 라인 센스 증폭기 구동 회로의 블럭도.
도 6은 본 발명에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 디코더부(100)의 회로도.
도 7은 본 발명에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 구동 시점 조정부(200)의 일 실시 예를 도시한 회로도.
도 8은 본 발명에 따른 비트 라인 센스 증폭기 구동 회로에 구비된 구동 시점 조정부(200)의 다른 실시 예를 도시한 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트 라인 센스 증폭기 구동 전위의 오버랩 시점을 조절하기 위한 비트 라인 센스 증폭기 구동 회로에 관한 것이다.
도 1은 일반적인 비트 라인 센스 증폭기 구동 회로에 구비된 센스앰프 구동부의 동작을 설명하기 위한 회로도이다.
도시된 바와 같이, 센스앰프 구동부는 구동 제어 신호(SAP1,SAP2,SAN)가 디스에이블 상태일 때 프리차지 신호(PRECHAGE)에 의해 전원과 접지 사이의 중간 레벨을 가진 전위로 프리차지된 후, 구동 제어 신호(SAP1,SAP2,SAN)가 인에이블될 때 비트 라인 센스 증폭기(10)를 구동시키기 위한 구동 전위(VPP,VDD,VSS)를 센스앰프 구동 신호(RTO,SB)로 각각 출력한다.
여기서, 구동 제어 신호(SAP1)가 인에이블될 때 비트 라인 센스 증폭기(10)로 인가되는 구동 전위(VPP)는 구동 제어 신호(SAP2)가 인에이블될 때 비트 라인 센스 증폭기(10)로 인가되는 구동 전위(VDD)보다 상대적으로 높은 전원 레벨의 전위이고, 구동 제어 신호(SAN)가 인에이블될 때 비트 라인 센스 증폭기(10)로 인가되는 구동 전위(VSS)는 접지 레벨의 전위이다.
이와 같이, 센스앰프 구동부는 구동 제어 신호(SAP1,SAP2,SAN)에 의해 PMOS 트랜지스터(P1,P2)와 NMOS 트랜지스터(N1)가 각각 턴 온되어 비트 라인 센스 증폭기 구동 전위(VPP,VDD,VSS)를 출력하며, 종래에는 구동 시점 조절부를 통하여 구동 제어 신호(SAP1,SAP2,SAN)가 인에이블되는 시점을 각각 조절하였다.
이러한 종래의 구동 시점 조정부의 구성 및 동작을 도 2 및 도 3을 참조하여 상세히 살펴보면 아래와 같다.
우선, 종래의 구동 시점 조정부는 구동 제어 신호(SAN)와 동일한 펄스 폭을 가진 시점 제어 신호(SAENB_IN)와, 구동 제어 신호(SAP1)와 동일한 펄스 폭을 가진 시점 제어 신호(SAE1B_IN)를 입력받는다.
그 후, 다수의 인버터(IV1~IV4)는 입력된 시점 제어 신호(SAENB_IN)를 지연시켜 센스앰프 인에이블 신호(SAENB_OUT)로 출력하고, 다수의 인버터(IV5~IV8)는 입력된 시점 제어 신호(SAE1B_IN)를 지연시켜 센스앰프 인에이블 신호(SAE1B_OUT)로 출력한다. 또한, 낸드 게이트(NA1)는 인버터(IV1~IV3)를 통하여 지연/반전된 신호와 인버터(IV5,IV6)를 통하여 지연된 신호를 낸드 조합하여 센스앰프 인에이블 신호(SAE2B_OUT)로 출력한다.
이후, 종래의 구동 시점 조정부에서 출력된 센스앰프 인에이블 신호(SAENB_OUT)는 구동 제어 신호(SAN)로 입력되고, 센스앰프 인에이블 신호(SAE1B_OUT)는 구동 제어 신호(SAP1)로 입력되며, 센스앰프 인에이블 신호(SAE2B_OUT)는 구동 제어 신호(SAP2)로 입력된다.
이상에서 살펴본 바와 같이, 종래의 비트 라인 센스 증폭기 구동 회로는 구동 시점 조정부를 통하여 시점 제어 신호(SAENB_IN,SAE1B_IN)를 지연/조합하여서, 구동 제어 신호(SAN,SAP1,SAP2)가 인에이블되는 시점을 각각 조절하였다.
하지만, 종래의 구동 시점 조정부는 구동 제어 신호(SAN,SAP1,SAP2)가 인에 이블되는 시점을 각각 조정한 후, 구동 제어 신호(SAP1)가 디스에이블되는 시점과 구동 제어 신호(SAP2)가 인에이블되는 시점, 즉, 구동 제어 신호(SAP1)와 구동 제어 신호(SAP2)가 오버랩(overlap)되는 시점을 재조정할 필요가 있을 경우, 회로를 다시 구성해야 하는 문제점이 있다.
즉, 종래의 구동 시점 조정부는 도 4에 도시된 바와 같이, 구동 제어 신호(SAP1)와 구동 제어 신호(SAP2)의 오버랩 시점이 'B'와 같도록 조절한다. 이는, 구동 제어 신호(SAP1)와 구동 제어 신호(SAP2)의 오버랩 시점이 'A' 또는 'C'와 같이 될 경우 센스앰프 구동 신호(RTO)로 인가되는 전위 레벨이 순간적으로 변동될 수 있으므로, 오버랩 시점이 'B'와 같도록 조절하여 비트 라인 센스 증폭기의 구동 능력을 향상시키기 위함이다.
이와 같이, 종래의 구동 시점 조정부는 구동 제어 신호(SAP1,SAP2)가 인에이블되는 시점을 'B'와 같이 세팅한 후, 환경적 요인에 의해 구동 제어 신호(SAP1)와 구동 제어 신호(SAP2)의 오버랩 시점이 'A' 또는 'C'와 같이 변경될 경우, 이를 수정하기 위해 회로를 다시 구성해야 하므로 회로 구성 시간과 비용 손실이 추가로 발생하는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 테스트 모드를 사용하여 구동 제어 신호의 오버랩 시점을 조정함으로써, 별도의 회로 변경 없이 원하는 오버랩 시점으로 조정하기 위함이다.
상기한 바와 같은 목적을 달성하기 위한 비트 라인 센스 증폭기 구동 회로는, 테스트 모드로 진입하기 위한 'm'(m은 1 이상의 자연수)비트의 테스트 진입 신호를 디코딩하여서 'n'(m은 n보다 큰 자연수)개의 테스트 신호로 출력하는 디코더부; 제 1 및 제 2 시점 제어 신호를 지연 및 논리 조합하여서 비트 라인 센스 증폭기에 인가되는 전위를 제어하기 위한 제 1 내지 제 3 구동 제어 신호를 출력하며, 상기 'n'개의 테스트 신호의 입력과 지연 소자와의 연결을 제어하여서 상기 제 2 및 제 3 구동 제어 신호의 출력 시점을 조정하는 구동 시점 조정부; 상기 제 1 내지 제 3 구동 제어 신호가 디스에이블 상태일 때 제 1 레벨의 전위로 프리차지된 후, 상기 제 1 내지 제 3 구동 제어 신호가 인에이블될 때 비트 라인 센스 증폭기를 구동시키기 위한 제 2 내지 제 4 레벨의 전위를 각각 상기 비트 라인 센스 증폭기에 공급하는 센스앰프 구동부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 구동 시점 조정부는, 상기 제 1 시점 제어 신호를 지연 및 반전시키는 지연 반전 수단; 상기 지연 반전 수단에서 출력된 신호를 반전시켜 제 1 구동 제어 신호로 출력하는 반전 수단; 직렬로 연결되어 상기 제 2 시점 제어 신호를 지연시키며, 각 지연 수단의 출력 노드 중 하나에서 제 3 구동 제어 신호로 출력하는 'n'개의 지연 수단; 상기 'n'개의 지연 수단에서 출력되는 신호와 상기 'n'개의 테스트 신호를 각각 낸드 조합하는 'n'개의 제 1 조합 수단; 상기 'n'개의 조합 수단에서 출력된 신호들을 낸드 조합하는 제 2 조합 수단; 및 상기 지연 반전 수단에서 출력된 신호와 상기 제 2 조합 수단에서 출력된 신호를 낸드 조합하여 제 2 구동 제어 신호로 출력하는 제 3 조합 수단;을 포함하는 것이 바람직하다.
상기 구성에서, 상기 제 1 시점 제어 신호는 상기 제 2 시점 제어 신호보다 긴 주기를 갖는 것이 바람직하다.
상기 구성에서, 상기 구동 시점 조정부는 상기 각 지연 수단의 출력 노드에 스위칭 수단을 더 구비하여서, 상기 스위칭 수단의 턴 온 상태에 따라 상기 제 3 구동 제어 신호가 출력되는 시점을 조정하는 것이 바람직하다.
상기 구성에서, 상기 제 1 레벨의 전위는 전원 레벨과 접지 레벨 사이의 레벨을 갖는 전위이고, 상기 제 2 레벨의 전위는 전원 레벨을 갖는 전위이며, 상기 제 3 레벨의 전위는 상기 제 2 레벨의 전위보다 낮은 전원 레벨을 갖는 전위이고, 상기 제 4 레벨의 전위는 접지 레벨을 갖는 전위인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 5는 본 발명에 따른 비트 라인 센스 증폭기 구동 회로의 블럭도이다.
도시된 바와 같이, 본 발명에 따른 비트 라인 센스 증폭기 구동 회로는 'm'비트의 테스트 진입 신호(TM_EN1~TM_ENm)를 디코딩하여서 'n'개의 테스트 신호(TM1~TMn)로 출력하는 디코더부(100), 시점 제어 신호(SAENB_IN,SAE1B_IN)와 'n'개의 테스트 신호(TM1~TMn)를 입력받아서 센스앰프 인에이블 신호(SAENB_OUT,SAE1B_OUT, SAE2B_OUT)의 인에이블 시점을 조정하는 구동 시점 조정부(200), 및 센스앰프 인에이블 신호(SAENB_OUT,SAE1B_OUT,SAE2B_OUT)를 입력받아서 비트 라인 센스 증폭기를 구동시키기 위한 구동 전위를 센스앰프 구동 신호(RTO,SB)로 출력하는 센스앰프 구동부(300)로 구성된다. 여기서, 'm'은 1 이상의 자연수를 의미하며, 'n'은 'm'보다 큰 자연수를 의미한다.
디코더부(100)는 테스트 모드로 진입하기 위한 'm'비트의 테스트 진입 신호(TM_EN1~TM_ENm)를 디코딩하여서 'n'개의 테스트 신호(TM1~TMn)로 출력한다.
예를 들어 2비트의 디지털 신호를 입력받아서 4개의 아날로그 신호로 출력하는 디코딩 동작을 살펴보면, 도 6과 같은 회로로 구현될 수 있다.
즉, 도 6에 도시된 디코더부(100)는 2비트의 테스트 진입 신호(TM_EN1,TM_EN2)를 입력받은 후, 다수의 인버터(IV9~IV14)와 낸드 게이트(NA2~NA5)를 통하여 2비트의 테스트 신호(TM_EN1,TM_EN2)를 디코딩하여서 4개의 테스트 신호(TM1~TM4)로 출력한다.
여기서, 디코더부(100)로 입력되는 2비트의 테스트 진입 신호(TM_EN1,TM_EN2)는 구동 제어 신호(SAP2)가 인에이블되는 시점에 관한 정보를 가지고 있으며, 비트가 늘어날수록 더욱 정밀한 조정이 가능하다.
구동 시점 조정부(200)는 시점 제어 신호(SAENB_IN,SAE1B_IN)를 지연/논리 조합하여서 비트 라인 센스 증폭기에 인가되는 전위를 제어하는 센스앰프 인에이블 신호(SAENB_OUT,SAE1B_OUT,SAE2B_OUT)로 출력하며, 'n'개의 테스트 신호(TM_EN1~TM_ENm)를 이용하여 센스앰프 인에이블 신호(SAE2B_OUT)의 인에이블 시점을 조정한다.
이러한 구동 시점 조정부(200)의 동작을 도 7을 참조하여 상세히 살펴보면 아래와 같다. 여기서, 도 7은 일 예로 3개의 테스트 신호(TM1~TM3)를 이용하며, 센스앰프 인에이블 신호(SAE1B_OUT)가 출력되는 노드를 노드(ND2)에 연결한 구동 시점 조정부(200)를 도시한다.
도 7에 도시된 바와 같이, 구동 시점 조정부(200)는 직렬로 연결된 다수의 인버터(IV15~IV18)를 통하여 시점 제어 신호(SAENB_IN)를 지연시켜서 센스앰프 인에이블 신호(SAENB_OUT)로 출력한다.
그리고, 구동 시점 조정부(200)는 직렬로 연결된 다수의 인버터(IV19~IV24)를 통하여 시점 제어 신호(SAE1B_IN)의 지연량을 달리하여 각 노드(ND1~ND3)로 전달한다.
즉, 시점 제어 신호(SAE1B_IN)는 두 개의 인버터(IV19,IV20)에 대응되는 지연량만큼 지연되어 노드(ND1)로 전달되고, 네 개의 인버터(IV19~IV22)에 대응되는 지연량만큼 지연되어 노드(ND2)로 전달되며, 여섯 개의 인버터(IV19~IV24)에 대응되는 지연량만큼 지연되어 노드(ND3)로 전달된다.
이때, 구동 시점 조정부(200)는 센스앰프 인에이블 신호(SAE2B_OUT)를 출력하는 노드가 노드(ND2)에 연결되어 있으므로, 네 개의 인버터(IV19~IV22)를 통해 지연된 시점 제어 신호(SAE1B_IN)가 센스앰프 인에이블 신호(SAE1B_OUT)로 출력된다.
이후, 구동 시점 조정부(200)는 다수의 낸드 게이트(NA6~NA8)를 통하여 테스트 신호(TM1~TM3)와 노드(ND1~ND3)로 전달된 신호를 각각 낸드 조합한 후, 낸드 게 이트(NA9)를 통하여 다수의 낸드 게이트(NA6~NA8)에서 출력된 신호를 낸드 조합한다.
그 후, 구동 시점 조정부(200)는 낸드 게이트(NA10)를 통하여 다수의 인버터(IV15~IV18)에서 출력된 신호와 낸드 게이트(NA9)에서 출력된 신호를 낸드 조합하여 센스앰프 인에이블 신호(SAE2B_OUT)로 출력한다.
이와 같이, 구동 시점 조정부(200)는 3개의 테스트 신호(TM_EN1~TM_EN3)에 의해 센스앰프 인에이블 신호(SAE1B_OUT)가 인에이블되는 시점을 조정하는 동시에, 3개의 노드(ND1~ND3) 중 하나의 노드(ND2)에서 센스앰프 인에이블 신호(SAE1B_OUT)를 출력하여서 센스앰프 인에이블 신호(SAE1B_OUT)가 인에이블되는 시점을 조정한다.
또한, 구동 시점 조정부(200)는 도 8과 같은 회로로 구성될 수도 있다. 즉, 도 8에 도시된 바와 같이, 구동 시점 조정부(200)는 3개의 노드(ND4~ND6)와 센스앰프 인에이블 신호(SAE1B_OUT)의 출력 노드 사이에 퓨즈 또는 메탈 옵션과 같은 스위칭 소자(SW1,SW2,SW3)를 각각 연결하여서, 스위칭 소자(SW1,SW2,SW3) 중 하나를 선택적으로 연결한다.
따라서, 구동 시점 조정부(200)는 스위칭 소자(SW1,SW2,SW3)의 연결 상태에 따라 센스앰프 인에이블 신호(SAE1B_OUT)의 인에이블 시점이 달라진다.
센스앰프 구동부(300)는 도 1과 동일하게 구성될 수 있으며, 센스앰프 인에이블 신호(SAE1B_OUT,SAE2B_OUT)와 센스앰프 인에이블 신호(SAENB_OUT)를 각각 구동 제어 신호(SAP1,SAP2,SAN)로 입력받아서 구동 제어 신호(SAP1,SAP2,SAN)가 디스에이블 상태일 때 전원과 접지 사이의 중간 레벨을 가진 전위로 프리차지된 후, 구동 제어 신호(SAP1,SAP2,SAN)가 인에이블될 때 비트 라인 센스 증폭기를 구동시키기 위한 구동 전위(VPP,VDD,VSS)를 센스앰프 구동 신호(RTO,SB)로 각각 출력한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 비트 라인 센스 증폭기 구동 회로는 센스앰프 인에이블 신호(SAE1B_OUT,SAE2B_OUT)의 인에이블 시점을 조정하여 구동 제어 신호(SAP1,SAP2)의 오버랩 시점을 조정할 수 있다.
즉, 본 발명에 따른 비트 라인 센스 증폭기 구동 회로는 환경적 요인 등에 의해 구동 제어 신호(SAP1,SAP2)의 오버랩 시점이 변경될 경우, 'm'비트의 테스트 진입 신호(TM_EN1~TM_ENm)의 비트 값을 변경하여서 센스앰프 인에이블 신호(SAE2B_OUT)의 인에이블 시점을 조정할 수 있다.
또한, 본 발명에 따른 비트 라인 센스 증폭기 구동 회로는 환경적 요인 등에 의해 구동 제어 신호(SAP1,SAP2)의 오버랩 시점이 변경될 경우, 시점 제어 신호(SAE1B_IN)가 거치는 지연 소자의 개수를 조절하여서 센스앰프 인에이블 신호(SAE1B_OUT)의 인에이블 시점을 조정할 수 있다.
따라서, 본 발명에 따른 비트 라인 센스 증폭기 구동 회로는 환경적 요인 등에 의해 구동 제어 신호(SAP1,SAP2)의 오버랩 시점이 변경될 경우, 별도의 회로 변경 없이 구동 제어 신호(SAP1,SAP2)의 오버랩 시점을 재조정할 수 있으므로, 시간 및 비용 측면에서 종래보다 이득을 얻는 효과가 있다.
본 발명에 상기한 바와 같은 구성에 따라, 비트 라인 센스 증폭기 구동 회로에서, 환경적 요인 등에 의해 구동 제어 신호(SAP1,SAP2)의 오버랩 시점이 변경될 경우, 입력되는 'm'비트의 테스트 진입 신호(TM_EN1~TM_ENm)의 비트 값을 변경하고 시점 제어 신호(SAE1B_IN)가 거치는 지연 소자의 개수를 조절함으로써, 별도의 회로 변경 없이 구동 제어 신호(SAP1,SAP2)의 오버랩 시점을 재조정할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (5)

  1. 테스트 모드로 진입하기 위한 'm'(m은 1 이상의 자연수)비트의 테스트 진입 신호를 디코딩하여서 'n'(n은 m보다 큰 자연수)개의 테스트 신호로 출력하는 디코더부;
    제 1 및 제 2 시점 제어 신호를 지연 및 논리 조합하여서 비트 라인 센스 증폭기에 인가되는 전위를 제어하기 위한 제 1 내지 제 3 구동 제어 신호를 출력하며, 상기 'n'개의 테스트 신호의 입력과 지연 소자와의 연결을 제어하여서 제 2 및 제 3 구동 제어 신호의 출력 시점을 조정하는 구동 시점 조정부; 및
    상기 제 1 내지 제 3 구동 제어 신호가 디스에이블 상태일 때 제 1 레벨의 전위로 프리차지된 후, 상기 제 1 내지 제 3 구동 제어 신호가 인에이블될 때 비트 라인 센스 증폭기를 구동시키기 위한 제 2 내지 제 4 레벨의 전위를 각각 상기 비트 라인 센스 증폭기에 공급하는 센스앰프 구동부;를 포함하는 것을 특징으로 하는 비트 라인 센스 증폭기 구동 회로.
  2. 제 1 항에 있어서,
    상기 구동 시점 조정부는,
    상기 제 1 시점 제어 신호를 지연 및 반전시키는 지연 반전 수단;
    상기 지연 반전 수단에서 출력된 신호를 반전시켜 제 1 구동 제어 신호로 출력하는 반전 수단;
    직렬로 연결되어 상기 제 2 시점 제어 신호를 지연시키며, 각 지연 수단의 출력 노드 중 하나에서 제 3 구동 제어 신호로 출력하는 'n'개의 지연 수단;
    상기 'n'개의 지연 수단에서 출력되는 신호와 상기 'n'개의 테스트 신호를 각각 낸드 조합하는 'n'개의 제 1 조합 수단;
    상기 'n'개의 조합 수단에서 출력된 신호들을 낸드 조합하는 제 2 조합 수단; 및
    상기 지연 반전 수단에서 출력된 신호와 상기 제 2 조합 수단에서 출력된 신호를 낸드 조합하여 제 2 구동 제어 신호로 출력하는 제 3 조합 수단;을 포함하는 것을 특징으로 하는 비트 라인 센스 증폭기 구동 회로.
  3. 제 2 항에 있어서,
    상기 제 1 시점 제어 신호는 상기 제 2 시점 제어 신호보다 긴 주기를 갖는 것을 특징으로 하는 비트 라인 센스 증폭기 구동 회로.
  4. 제 2 항에 있어서,
    상기 구동 시점 조정부는 상기 각 지연 수단의 출력 노드에 스위칭 수단을 더 구비하여서, 상기 스위칭 수단의 턴 온 상태에 따라 상기 제 3 구동 제어 신호가 출력되는 시점을 조정하는 것을 특징으로 하는 비트 라인 센스 증폭기 구동 회로.
  5. 제 1 항에 있어서,
    상기 제 1 레벨의 전위는 전원 레벨과 접지 레벨 사이의 레벨을 갖는 전위이고, 상기 제 2 레벨의 전위는 전원 레벨을 갖는 전위이며, 상기 제 3 레벨의 전위는 상기 제 2 레벨의 전위보다 낮은 전원 레벨을 갖는 전위이고, 상기 제 4 레벨의 전위는 접지 레벨을 갖는 전위인 것을 특징으로 하는 비트 라인 센스 증폭기 구동 회로.
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