JP2013125577A - 半導体メモリ装置 - Google Patents

Abstract

【課題】低電圧特性を改善したビットラインセンスアンプを提供する。
【解決手段】本発明の一態様に係る半導体メモリ装置は、パワー駆動信号及び接地駆動信号で駆動され、ビットラインとビットラインバーとの間にラッチ構造に連結する第１インバータ及び第２インバータを有する第１感知増幅部と、接地駆動信号で駆動され、アクティブになったスイッチング信号が印加される場合にビットラインとビットラインバーとの間にラッチ構造に連結する第１トランジスタ及び第２トランジスタを有する第２感知増幅部とを備え、第２感知増幅部の閾値電圧が第１感知増幅部の閾値電圧よりも低く設定される。
【選択図】図３

Description

本発明は、半導体メモリ装置に関するもので、より詳しくはビットラインセンスアンプを含む半導体メモリ装置に関するものである。

半導体メモリ装置内に使われるビットラインセンスアンプは、メモリセルに保存されたデータを感知及び増幅する。ビットラインセンスアンプは、メモリセルと接続されたビットライン対と連結して、ビットライン対に電荷共有（チャージシェアリング；ｃｈａｒｇｅ ｓｈａｒｉｎｇ）されるメモリセルの電圧レベルを増幅する。

一般的なビットラインセンスアンプは、図１に図示されるように、２対のインバータ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）がビットライン対（ＢＬ、ＢＬＢ）の間にラッチ（ｌａｔｃｈ）構造で連結された形態である。このようなビットラインセンスアンプは、ワードライン（不図示）がアクティブにされることによって、ビットライン対（ＢＬ、ＢＬＢ）にチャージシェアリングされたメモリセルのデータを増幅させる役割をする。

このとき、所定のフリーチャージ電圧レベル（例えば、ＶＣＯＲＥ／２）を維持しているビットラインセンスアンプ駆動信号、すなわち、パワー駆動信号（ＲＴＯ）及び接地駆動信号（ＳＢ）が上昇及び下降して前記ビットラインセンスアンプがセンシング動作を行うようにする。ビットライン（ＢＬ）はＶｃｏｒｅレベル（あるいはＶｓｓレベル）に、ビットラインバー（ＢＬＢ）はＶｓｓレベル（あるいはＶｃｏｒｅレベル）に、それぞれ遷移される。

しかし、前記のような一般的なビットラインセンスアンプは、これを構成するモストランジスタの高い閾値電圧によって低電圧（ｌｏｗ ｖｏｌｔａｇｅ）特性が脆弱であるという短所がある。また、閾値電圧を下げることによって低電圧特性を改善することができるが、これは漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）を増加させるという短所がある。

図２は、低い閾値電圧を有する感知増幅部を追加的に具備するビットラインセンスアンプの回路図である。

図２に図示されたビットラインセンスアンプは、低電圧特性を改善するために考案されたものであって、図１に図示されたセンスアンプよりも低い閾値電圧を有するセンスアンプをさらに含んでいる。

図２のビットラインセンスアンプは、第１感知増幅部１０及び第２感知増幅部２０を含む。

前記第１感知増幅部１０は、図１に図示されたセンスアンプである。前記第１感知増幅部１０は、パワー駆動信号（ＲＴＯ）及び接地駆動信号（ＳＢ）によって駆動され、ビットライン（ＢＬ）とビットラインバー（ＢＬＢ）との間にラッチ構造に連結される第１インバータ（Ｎ１、Ｐ１）及び第２インバータ（Ｎ２、Ｐ２）を含む。

ワードライン（不図示）がアクティブにされると、前記ビットライン対（ＢＬ、ＢＬＢ）がメモリセル（不図示）に保存されたデータをチャージシェアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）する。前記パワー駆動信号（ＲＴＯ）及び前記接地駆動信号（ＳＢ）は、ビットラインセンスアンプ駆動信号として、所定のフリーチャージ電圧（例えばＶＣＯＲＥ／２）レベルを維持する。その後、ワードラインがアクティブにされると各々コア電圧及び接地電圧レベルに遷移する。

その後、ビットラインセンスアンプがセンシング動作を行う。ビットライン対（ＢＬ、ＢＬＢ）にシェアリングされたデータの電圧差をセンシングしてビットライン（ＢＬ）はコア電圧レベル（あるいは接地電圧レベル）に、ビットラインバー（ＢＬＢ）は接地電圧レベル（あるいはコア電圧レベル）に遷移させる。

しかし、このとき、ビットラインセンスアンプがセンシング動作を行うためには、ビットライン対（ＢＬ、ＢＬＢ）にシェアリングされたデータの電圧レベルがトランジスタ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）の閾値電圧よりも高く形成されなければならない。

第２感知増幅部２０は、前記第１感知増幅部１０に使われるトランジスタ（Ｎ１、Ｐ１、Ｎ２、Ｐ２）よりも低い閾値電圧を有するトランジスタを含む。前記第２感知増幅部２０は、アクティブにされたスイッチング信号（ＳＧ）が印加される場合、前記ビットライン（ＢＬ）と前記ビットラインバー（ＢＬＢ）との間にラッチ構造に連結されるトランジスタ対（Ｎ５、Ｎ６）を含む。

前記トランジスタ対（Ｎ５、Ｎ６）の第５ＮＭＯＳトランジスタ（Ｎ５）のゲート端子はビットライン（ＢＬ）に連結され、ドレーン端子はビットラインバー（ＢＬＢ）に連結され、ソース端子は接地電圧（ＶＳＳ）に連結される。第６ＮＭＯＳトランジスタ（Ｎ６）のゲート端子はビットラインバー（ＢＬＢ）に連結され、ドレーン端子はビットライン（ＢＬ）に連結され、ソース端子は接地電圧（ＶＳＳ）に連結される。

上記のように、ラッチ構造に連結されたトランジスタ対（Ｎ５、Ｎ６）によって、ビットライン（ＢＬ）またはビットラインバー（ＢＬＢ）にシェアリングされたデータのうち、ローレベルを接地電圧レベルに遷移させることによってデータを増幅させることができる。例えば、ビットライン（ＢＬ）にハイレバルのデータがシェアリングされた場合、第５ＮＭＯＳトランジスタ（Ｎ５）がターンオンされてビットラインバー（ＢＬＢ）が接地電圧（ＶＳＳ）レベルに遷移される。一方、ビットラインバー（ＢＬＢ）にハイレバルのデータがシェアリングされた場合、第６ＮＭＯＳトランジスタ（Ｎ６）がターンオンされてビットライン（ＢＬ）が接地電圧（ＶＳＳ）レベルに遷移される。

このとき、前記第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）は閾値電圧が低いので、漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が増加し得る。したがって、第２感知増幅部２０は、ビットライン対（ＢＬ、ＢＬＢ）と第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）との間に、スイッチング信号（ＳＧ）に応答して前記ビットライン対（ＢＬ、ＢＬＢ）と前記第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）とを連結する電圧パス部２１をさらに含んでいる。

前記スイッチング信号（ＳＧ）は、ビットラインにシェアリングされたデータの増幅動作が要求される場合にアクティブになる信号である。例えば、前記スイッチング信号（ＳＧ）は、アクティブ信号が入力されてビットラインセンシング動作が行われる場合、リード動作が行われる場合、またはライト動作が行われる場合にアクティブにできる。

前記電圧パス部２１は、第３及び第４ＮＭＯＳトランジスタ（Ｎ３、Ｎ４）を含むことができる。第３ＮＭＯＳトランジスタ（Ｎ３）は、前記スイッチング信号（ＳＧ）に応答してビットラインバー（ＢＬＢ）と第５ＮＭＯＳトランジスタ（Ｎ５）のドレーン端子とを連結する。第４ＮＭＯＳトランジスタ（Ｎ４）は、前記スイッチング信号（ＳＧ）に応答してビットライン（ＢＬ）と第６ＮＭＯＳトランジスタ（Ｎ６）のドレーン端子とを連結する。すなわち、前記電圧パス部２１によって第２感知増幅部２０が特定時間にだけセンシング動作を行うように制御することができる。

すなわち、第２感知増幅部２０は前記電圧パス部２１によってデータセンシングが必要な場合にだけアクティブにされるので、低い閾値電圧による漏洩電流を一定部分遮断することができるという効果がある。

しかし、前記第２感知増幅部２０は、前記第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）が接地電圧（ＶＳＳ）と連結されているので、スタンバイ状態においてフリーチャージ電圧（例えばＶＣＯＲＥ／２）にフリーチャージされているビットライン対（ＢＬ、ＢＬＢ）から、第３ＮＭＯＳトランジスタ（Ｎ３）及び第５ＮＭＯＳトランジスタ（Ｎ５）が連結された経路と第４ＮＭＯＳトランジスタ（Ｎ４）及び第６ＮＭＯＳトランジスタ（Ｎ６）が連結された経路とに、漏洩電流が発生し得る。

米国特許出願公開第２００９／０１０９７７９号明細書

本発明は、低電圧特性を改善したビットラインセンスアンプを提供する。

本発明の一態様に係る半導体メモリ装置は、パワー駆動信号及び接地駆動信号で駆動され、ビットラインとビットラインバーとの間にラッチ構造に連結する第１インバータ及び第２インバータを有する第１感知増幅部と、前記接地駆動信号で駆動され、アクティブになったスイッチング信号が印加される場合に前記ビットラインと前記ビットラインバーとの間にラッチ構造に連結する第１トランジスタ及び第２トランジスタを有する第２感知増幅部とを備え、前記第２感知増幅部の閾値電圧が、前記第１感知増幅部の閾値電圧よりも低く設定される。

本発明の他の一態様に係る半導体メモリ装置は、パワー駆動信号及び接地駆動信号で駆動され、ビットラインとビットラインバーとの間にラッチ構造に連結する第１インバータ及び第２インバータを有する第１感知増幅部と、活性化したアクティブ信号、リード信号及びライト信号によって活性化したスイッチング信号を生成する制御部と、前記接地駆動信号で駆動され、活性化したスイッチング信号が印加される場合に前記ビットラインと前記ビットラインバーとの間にラッチ構造に連結する第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２感知増幅部とを備え、前記第２感知増幅部の閾値電圧が、前記第１感知増幅部の閾値電圧よりも低く設定される。

本発明は、低い閾値電圧を有する感知増幅部を追加し、これを制御することによってビットラインセンスアンプの低電圧特性を改善することができる。

一般的なラッチ構造のインバータ対を含むビットラインセンスアンプの回路図である。 低い閾値電圧を有する感知増幅部を追加的に具備するビットラインセンスアンプの回路図である。 本発明の一実施形態に係るビットラインセンスアンプを含む半導体メモリ装置の構成図である。 本発明の一実施形態に係るビットラインセンスアンプの閾値電圧とチャージシェアリング電圧との関係を表すグラフである。 本発明の一実施形態に係るビットラインセンスアンプの閾値電圧とデータ出力所要時間との関係を表すグラフである。 図３の制御部の具体的な実施形態を表す回路図である。 本発明の一実施形態に係る半導体メモリ装置の動作を表す波形図である。 図３の制御部の異なる具体的な実施形態を表す回路図である。 図３の制御部の異なる具体的な実施形態を表す回路図である。

以下では、添付された図面を参照して本発明の一実施形態をさらに詳細に説明する。

図３は、本発明の一実施形態に係るビットラインセンスアンプを含む半導体メモリ装置を表す構成図である。

図３のメモリ装置は、ビットラインセンスアンプ１０、２００と、前記ビットラインセンスアンプを制御するスイッチング信号（ＳＧ）をコントロールする制御部３００とを含む。

前記ビットラインセンスアンプ１０、２００は、第１感知増幅部１０及び第２感知増幅部２００を含む。

前記第１感知増幅部１０は、図１に図示された一般的なセンスアンプであって、先に説明した内容と構成及び動作が同じである。

前記第２感知増幅部２００は、前記接地駆動信号（ＳＢ）で駆動され、アクティブになったスイッチング信号（ＳＧ）が印加される場合、前記ビットライン（ＢＬ）と前記ビットラインバー（ＢＬＢ）との間にラッチ構造に連結されるトランジスタ対を含む。前記トランジスタ対は、第９及び第１０ＮＭＯＳトランジスタ（Ｎ９、Ｎ１０）を含むことができる。

前記第２感知増幅部２００は、先に図２で説明した第２感知増幅部２０と構成及び動作が似ている。しかし、図２に図示された第２感知増幅部２０の第５及び第６ＮＭＯＳトランジスタ（Ｎ５、Ｎ６）のソース端子は接地電圧（ＶＳＳ）に連結されるが、図３に図示された第２感知増幅部２００の前記第９及び第１０ＮＭＯＳトランジスタ（Ｎ９、Ｎ１０）のソース端子は前記接地駆動信号（ＳＢ）に連結されることができる。

前記第２感知増幅部２００も、ビットライン対（ＢＬ、ＢＬＢ）と第９及び第１０ＮＭＯＳトランジスタ（Ｎ９、Ｎ１０）との間に、スイッチング信号（ＳＧ）に応答して前記ビットライン対（ＢＬ、ＢＬＢ）と前記第９及び第１０ＮＭＯＳトランジスタ（Ｎ９、Ｎ１０）とを連結する電圧パス部２１０をさらに含むことができる。前記電圧パス部２１０は、第７及び第８ＮＭＯＳトランジスタ（Ｎ７、Ｎ８）を含むことができる。

図２に図示された第２感知増幅部２０は常に接地電圧（ＶＳＳ）で駆動されるので、スタンバイ状態において、フリーチャージ電圧（例えばＶＣＯＲＥ／２）にフリーチャージされているビットライン対（ＢＬ、ＢＬＢ）から、第３ＮＭＯＳトランジスタ（Ｎ３）及び第５ＮＭＯＳトランジスタ（Ｎ５）が連結された経路に、または第４ＮＭＯＳトランジスタ（Ｎ４）及び第６ＮＭＯＳトランジスタ（Ｎ６）が連結された経路に、漏洩電流が発生し得る。

一方、本発明の一実施形態に係る第２感知増幅部２００は接地駆動電圧（ＳＢ）に駆動されるので、前記接地駆動電圧（ＳＢ）のレベルによって、スタンバイ状態においてはフリーチャージ電圧レベルに駆動され、ビットラインセンスアンプが駆動された時点からは接地電圧レベルに駆動される。したがって、スタンバイ状態においてビットライン対（ＢＬ、ＢＬＢ）と接地駆動電圧（ＳＢ）との電圧レベルがフリーチャージ電圧レベルと同じなので漏洩電流は発生しない。

また、ビットラインセンスアンプ駆動時には接地電圧レベルに駆動されるので、先に説明した図２の第２感知増幅部２０のように、ビットライン対（ＢＬ、ＢＬＢ）にシェアリングされたデータ電圧レベルを増幅することができる。

前記制御部３００は、アクティブ信号（ＡＣＴ）、リード信号（ＲＥＡＤ）及びコラム選択信号（ＹＩ）に応答してスイッチング信号（ＳＧ）を生成する。

前記スイッチング信号（ＳＧ）は、先に説明したように、ビットライン対にシェアリングされたデータのセンシング動作が要求される場合にアクティブになる信号である。したがって、前記アクティブ信号（ＡＣＴ）、リード信号（ＲＥＡＤ）及びコラム選択信号（ＹＩ）を組み合わせて該当ビットライン対（ＢＬ、ＢＬＢ）に連結されたビットラインセンスアンプが駆動されなければならない場合、前記スイッチング信号（ＳＧ）をアクティブにする。

例えば、アクティブにされたアクティブ（ＡＣＴ）信号が印加される場合、ワードライン（不図示）がアクティブになり、ビットラインセンスアンプ駆動信号（ＲＴＯ、ＳＢ）のレベルが各々コア電圧及び接地電圧レベルに遷移されると、前記スイッチング信号（ＳＧ）を活性化して第２感知増幅部２００がセンシング動作を行うようにする。

また、リード動作時において、アクティブになったリード信号（ＲＥＡＤ）が入力されて該当ビットライン対（ＢＬ、ＢＬＢ）を選択するコラム選択信号（ＹＩ）がアクティブになる場合、前記スイッチング信号（ＳＧ）を活性化して第２感知増幅部２００がセンシング動作を行うようにする。

加えて、前記制御部３００は、ライト信号（ＷＲＩＴＥ）を受信してライト動作時にも前記スイッチング信号（ＳＧ）をアクティブにすることによって第２感知増幅部２００を動作させることができる。

ただし、ライト動作時には外部から入力されるデータをビットライン対（ＢＬ、ＢＬＢ）に印加するので、既存電圧レベルを維持しようとする性質を有するラッチ構造に形成された第２感知増幅部２００を動作させることは逆にライト動作の妨げとなり得る。特に低い閾値電圧を有する第２感知増幅部２００は強いラッチ動作をするので、このことはより一層顕著となる。

したがって、ライト動作の初期には前記スイッチング信号（ＳＧ）を非活性化させて、所定時間以後、すなわちビットライン対（ＢＬ、ＢＬＢ）が外部から印加されるデータの電圧レベルを一定の部分シェアリングした場合、前記スイッチング信号（ＳＧ）をアクティブにして第２感知増幅部２００を動作させる。

前記制御部３００の具体的な構成を以下で説明する。

図４は、従来技術及び図３の実施形態に係るビットラインセンスアンプを使用するときの閾値電圧とチャージシェアリング電圧との関係を表したグラフである。図５は、従来技術及び図３の実施形態に係るビットラインセンスアンプを使用するときの閾値電圧とデータ出力所要時間との関係を表したグラフである。

図４を参照すると、従来技術のビットラインセンスアンプの場合には、トランジスタの閾値電圧（ＶＴ）を下げるほど漏洩電流が発生してビットラインにチャージシェアリングされる電圧（Ｖｃｈａｒｇｅ＿ｓｈａｒｉｎｇ）が低くなることが分かる。一方、図３のビットラインセンスアンプの場合には、第２感知増幅部２００を含んでいるので、漏洩電流の発生を防止することができる。これにより、トランジスタの閾値電圧（ＶＴ）を下げてもチャージシェアリング電圧（Ｖｃｈａｒｇｅ＿ｓｈａｒｉｎｇ）が一定に維持されることができる。

そして、図５を参照すると、図３のビットラインセンスアンプの場合には、前記第２感知増幅部２００を含み、漏洩電流を遮断することができるので、従来技術のビットラインセンスアンプよりも、アクティブ信号の印加後からデータ出力までの所要時間（ｔＲＣＤ＋ｔＡＡ）を短縮することができる。通常、アクティブ信号の印加後からデータ出力までの所要時間（ｔＲＣＤ＋ｔＡＡ）は、閾値電圧（ＶＴ）に対してＵ字型特性を有するので、最短の所要時間（ｔＲＣＤ＋ｔＡＡ）が消費される区間（Ａ〜Ｂ）に閾値電圧（ＶＴ）を設定することができる。

図６は、前記制御部３００の具体的な実施形態を表した回路図である。

前記制御部３００は、センシング信号生成部３１０、リード選択信号生成部３２０及びスイッチング信号生成部３４０を含むことができる。

前記センシング信号生成部３１０は、アクティブ信号（ＡＣＴ）を受信してビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）を生成する。前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）は、ワードラインがアクティブされてビットライン対（ＢＬ、ＢＬＢ）にデータがチャージシェアリングされた場合、これをセンシングするためにアクティブになる信号である。すなわち、アクティブになった前記アクティブ信号（ＡＣＴ）が印加されて前記パワー駆動信号（ＲＴＯ）及び前記接地駆動信号（ＳＢ）が各々コア電圧及び接地電圧レベルに駆動されると、すなわち前記ビットラインセンスアンプがイネーブルされると、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）をアクティブにする。

前記リード選択信号生成部３２０は、リード動作時において、該当ビットラインが選択された場合にリード選択信号（ＹＩ＿ＲＥＡＤ）をアクティブにする。具体的には、リード信号（ＲＥＡＤ）とコラム選択信号（ＹＩ）とを受信する第１アンドゲート（ＡＤ１）を含む。

前記スイッチング信号生成部３４０は、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）及び前記リード選択信号（ＹＩ＿ＲＥＡＤ）のうちいずれか１つがアクティブにされた場合、前記スイッチング信号（ＳＧ）をアクティブにする。

具体的には、前記スイッチング信号生成部３４０は、信号出力部３４１及びリード選択部３４２を含むことができる。

前記リード選択部３４２は、第１インバータ（ＩＶ１）及び第１パスゲート（ＰＧ１）を含む。

前記第１インバータ（ＩＶ１）は、前記リード選択信号（ＹＩ＿ＲＥＡＤ）を反転させて出力する。前記第１パスゲート（ＰＧ１）は、前記リード信号（ＲＥＡＤ、ＲＥＡＤ＿Ｂ）によって前記第１インバータ（ＩＶ１）の出力をスイッチング制御信号（ＹＳＧ＿Ｂ）として出力する。

すなわち、前記リード選択部３４２は、リード動作時において、前記リード選択信号（ＹＩ＿ＲＥＡＤ）をスイッチング制御信号（ＹＳＧ＿Ｂ）に出力する。このとき、前記スイッチング制御信号（ＹＳＧ＿Ｂ）は、第２バッファー部（ＢＵＦ２）を通してバッファリングされる。

前記スイッチング信号生成部３４０は、第１ナンドゲート（ＮＤ１）を含む。

前記第１ナンドゲート（ＮＤ１）は、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）及びスイッチング制御信号（ＹＳＧ＿Ｂ）を受信してスイッチング信号（ＳＧ）を生成する。前記スイッチング信号（ＳＧ）は、第１バッファー部（ＢＵＦ１）によってバッファリングされる。

すなわち、前記スイッチング信号生成部３４０は、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）及び前記スイッチング制御信号（ＹＳＧ＿Ｂ）のうちいずれか１つがアクティブにされた場合に、前記スイッチング信号（ＳＧ）をアクティブにする。

結果として、前記制御部３００は、ワードラインがアクティブになってビットラインセンシング動作が行われる場合に、または、該当ビットラインにリード動作が行われる場合に、前記スイッチング信号（ＳＧ）をアクティブにすることができる。

また、前記制御部３００は、ライト動作が行われる場合にも前記スイッチング信号（ＳＧ）をアクティブにするように構成されることができる。

すなわち、前記制御部３００は、ライト選択信号生成部３３０をさらに含むことができ、前記スイッチング信号生成部３４０は、ライト選択部３４３をさらに含むことができる。

前記ライト選択信号生成部３３０は、ライト動作時において、該当ビットラインが選択された場合にライト選択信号（ＹＩ＿ＷＲＩＴＥ）をアクティブにする。具体的には、ライト信号（ＷＲＩＴＥ）とコラム選択信号（ＹＩ）とを受信する第２アンドゲート（ＡＤ２）を含む。

前記ライト選択部３４３は、第２インバータ（ＩＶ２）、遅延部（Ｄｅｌａｙ）及び第２パスゲート（ＰＧ２）を含む。

前記第２インバータ（ＩＶ２）は、前記ライト選択信号（ＹＩ＿ＷＲＩＴＥ）を反転させて出力する。前記遅延部（Ｄｅｌａｙ）は、前記第２インバータ（ＩＶ２）の出力信号を所定時間遅延させて出力する。前記第２パスゲート（ＰＧ２）は、前記ライト信号（ＷＲＩＴＥ、ＷＲＩＴＥ＿Ｂ）によって前記遅延部（Ｄｅｌａｙ）の出力をスイッチング制御信号（ＹＳＧ＿Ｂ）として出力する。

すなわち、前記ライト選択部３４３は、ライト動作時において、所定時間以後に前記ライト選択信号（ＹＩ＿ＷＲＩＴＥ）をスイッチング制御信号（ＹＳＧ＿Ｂ）として出力する。

結果として、前記制御部３００は、ワードラインがアクティブになってビットラインセンシング動作が行われる場合及び該当ビットラインにリード動作が行われる場合だけではなく、該当ビットラインにライト動作が行われる場合にも前記スイッチング信号（ＳＧ）をアクティブにすることができる。

図７は、図６に係る半導体メモリ装置の動作波形図である。

アクティブ信号（ＡＣＴ）が印加されてワードライン（ＷＬ）がアクティブになると、これに従ってビットラインセンスアンプ駆動信号（ＲＴＯ、ＳＢ）が各々コア電圧及び接地電圧レベルに遷移する。このとき、ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）が所定期間イネーブルされる。

その後、リード動作またはライト動作が実行されることができる。まずリード信号（ＲＥＡＤ）がアクティブになって該当コラム選択信号（ＹＩ）がアクティブになる場合、スイッチング制御信号（ＹＳＧ＿Ｂ）がアクティブにされる。

また、ライト信号（ＷＲＩＴＥ）がアクティブになって該当コラム選択信号（ＹＩ）がアクティブになった場合、所定時間以後にスイッチング制御信号（ＹＳＧ＿Ｂ）がアクティブにされる。

結果として、スイッチング信号（ＳＧ）は、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）または前記スイッチング制御信号（ＹＳＧ＿Ｂ）がアクティブにされる場合にアクティブになる。

図８は、テストモードを通して、リード動作時またはライト動作時に第２感知増幅部２００を動作させることがデータセンシングに効果を及ぼすか否かを判断できるように具現した回路である。

テストモードを具現するための回路は、改良されたスイッチング信号生成部（３４０＿１）であって、図６に図示されたスイッチング信号生成部３４０においてリード選択部３４２及びライト選択部３４３がテストモード信号（ＴＭ）によって動作できるように変形されている。

変形されたリード選択部３４２＿１は、第２ナンドゲート（ＮＤ２）及び第１パスゲート（ＰＧ１）を含む。

前記第２ナンドゲート（ＮＤ２）は、リード選択信号（ＹＩ＿ＲＥＡＤ）と反転したテストモード信号（ＴＭＢ）とを受信する。前記第１パスゲート（ＰＧ１）は、前記リード信号（ＲＥＡＤ、ＲＥＡＤ＿Ｂ）によって前記第２ナンドゲート（ＮＤ２）の出力を通過させる。

すなわち、前記リード選択部３４２＿１は、テストモードではない場合には、該当ビットラインに対するリード動作時においてリード選択信号（ＹＩ＿ＲＥＡＤ）をスイッチング制御信号（ＹＳＧ＿Ｂ）として出力するが、テストモードの場合には、常に非活性化したスイッチング制御信号（ＹＳＧ＿Ｂ）を出力する。したがって、テストモードを利用してリード動作時の第２感知増幅部２００の効果を検証することができる。

変形されたライト選択部３４３＿１は、第３ナンドゲート（ＮＤ３）、遅延部（Ｄｅｌａｙ）及び第２パスゲート（ＰＧ２）を含む。

前記第３ナンドゲート（ＮＤ３）は、ライト選択信号（ＹＩ＿ＷＲＩＴＥ）と反転したテストモード信号（ＴＭＢ）とを受信する。前記遅延部（Ｄｅｌａｙ）は、前記第３ナンドゲート（ＮＤ３）の出力を所定期間遅延させる。前記第２パスゲート（ＰＧ２）は、前記ライト信号（ＷＲＩＴＥ、ＷＲＩＴＥ＿Ｂ）によって前記遅延部（Ｄｅｌａｙ）の出力を通過させる。

すなわち、前記ライト選択部３４３＿１は、テストモードではない場合には、該当ビットラインに対するライト動作時においてライト選択信号（ＹＩ＿ＷＲＩＴＥ）をスイッチング制御信号（ＹＳＧ＿Ｂ）として出力するが、テストモードの場合には、常に非活性化したスイッチング制御信号（ＹＳＧ＿Ｂ）を出力する。したがって、テストモードを利用してライト動作時の第２感知増幅部２００の効果を検証することができる。

図９は、テストモードを具現するためのスイッチング信号生成部３４０＿２の異なる実施形態を表した回路図である。

本発明の一実施形態に係るテストモードは、該当ビットラインのリード動作時においては第２感知増幅部２００が同時に作動することによって一定部分予想できる増幅効果を示すことができるが、反対にライト動作時においては第２感知増幅部２００が所定期間遅延時点に作動するので、これによる効果を予想することが難しいという点に着眼したライト動作のテストモードである。

すなわち、ノーマル動作時においては該当ビットラインのリード動作時にだけ第２感知増幅部２００を動作させるようにして、テストモードを通して該当ビットラインのライト動作時にも第２感知増幅部２００を動作させることによって第２感知増幅部２００がライト動作に及ぼす効果を検証することができる。

前記スイッチング信号生成部３４０＿２は、スイッチング信号生成部３４１、リード選択部３４２＿２及びライト選択部３４３＿２を含む。

前記スイッチング信号生成部３４１は、先に説明した図６のスイッチング信号生成部３４１と同じ構成である。すなわち、前記ビットラインセンシング信号（ＢＬｓｅｎｓｉｎｇ＿Ｂ）及びスイッチング制御信号（ＹＳＧ＿Ｂ）のうちいずれか１つがアクティブになった場合に、前記スイッチング信号（ＳＧ）をアクティブにする。

前記リード選択部３４２＿２は、第１インバータ（ＩＶ１）及び第１パスゲート（ＰＧ１）を含む。

前記第１インバータ（ＩＶ１）は、前記リード選択信号（ＹＩ＿ＲＥＡＤ）を反転させる。前記第１パスゲート（ＰＧ１）は、ライト信号（ＷＲＩＴＥ、ＷＲＩＴＥ＿Ｂ）によってライト動作を行わない場合には前記第１インバータ（ＩＶ１）の出力を通過させる。

前記ライト選択部３４３＿２は、第３ナンドゲート（ＮＤ３）、遅延部（Ｄｅｌａｙ）及び第２パスゲート（ＰＧ２）を含む。

前記第３ナンドゲート（ＮＤ３）は、ライト選択信号（ＹＩ＿ＷＲＩＴＥ）及びテストモード信号（ＴＭ）を受信して出力する。前記遅延部（Ｄｅｌａｙ）は、前記第３ナンドゲート（ＮＤ３）の出力を所定期間遅延させる。前記第２パスゲート（ＰＧ２）は、前記ライト信号（ＷＲＩＴＥ、ＷＲＩＴＥ＿Ｂ）によって、ライト動作時に前記遅延部（Ｄｅｌａｙ）の出力を通過させる。

本発明の一実施形態によると、テストモード時において、アクティブにされたライト選択信号（ＹＩ＿ＷＲＩＴＥ）が入力されると所定時間以後にスイッチング信号（ＳＧ）をアクティブにすることによって第２感知増幅部２００を動作させることができる。このとき、テストモードでのライト動作所要時間をノーマル動作でのライト動作所要時間と比較することによって、ライト動作での第２感知増幅部２００の効果を検証することができる。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。

１０ 第１感知増幅部
２０ 第２感知増幅部
２００ ビットラインセンスアンプ
３００ 制御部
３１０ センシング信号生成部
３２０ リード選択信号生成部
３３０ ライト選択信号生成部
３４０ スイッチング信号生成部

Claims (20)

1. パワー駆動信号及び接地駆動信号で駆動され、ビットラインとビットラインバーとの間にラッチ構造に連結する第１インバータ及び第２インバータを有する第１感知増幅部と、
   前記接地駆動信号で駆動され、アクティブになったスイッチング信号が印加される場合に前記ビットラインと前記ビットラインバーとの間にラッチ構造に連結する第１トランジスタ及び第２トランジスタを有する第２感知増幅部とを備え、
   前記第２感知増幅部の閾値電圧が、前記第１感知増幅部の閾値電圧よりも低く設定される半導体メモリ装置。
2. 前記パワー駆動信号及び前記接地駆動信号が、スタンバイ状態においてはフリーチャージ電圧レベルを有し、アクティブ状態においては各々コア電圧及び接地電圧レベルを有することを特徴とする、請求項１に記載の半導体メモリ装置。
3. 前記第２感知増幅部が、
   アクティブになった前記スイッチング信号に応答して前記ビットライン及び前記ビットラインバーの電圧を通過させる電圧パス部と、
   前記ビットラインの電圧レベルに応答して前記電圧パス部から印加される前記ビットラインバーの電圧を前記接地駆動信号と連結する前記第１トランジスタと、
   前記ビットラインバーの電圧レベルに応答して前記電圧パス部から印加される前記ビットラインの電圧を前記接地駆動信号と連結する前記第２トランジスタとを備えることを特徴とする、請求項２に記載の半導体メモリ装置。
4. 前記第１及び第２トランジスタが、各々第１及び第２ＮＭＯＳトランジスタであることを特徴とする、請求項３に記載の半導体メモリ装置。
5. 前記電圧パス部が、
   前記スイッチング信号に応答して前記ビットラインバーの電圧レベルをソース端子に印加する第３ＮＭＯＳトランジスタと、
   前記スイッチング信号に応答して前記ビットラインの電圧レベルをソース端子に印加する第４ＮＭＯＳトランジスタとを備えることを特徴とする、請求項４に記載の半導体メモリ装置。
6. 活性化したアクティブ信号及びリード信号によってアクティブになったスイッチング信号を生成する制御部をさらに備えることを特徴とする、請求項２から請求項５のいずれかに記載の半導体メモリ装置。
7. 前記制御部は、
   活性化した前記アクティブ信号からアクティブになったビットラインセンシング信号を生成するセンシング信号生成部と、
   コラム選択信号及び前記リード信号がすべてアクティブになった場合、活性化したリード選択信号を生成するリード選択信号生成部と、
   前記ビットラインセンシング信号及び前記リード選択信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにするスイッチング信号生成部とを備えることを特徴とする、請求項６に記載の半導体メモリ装置。
8. 前記センシング信号生成部は、前記ビットラインセンスアンプがイネーブルされた場合に前記ビットラインセンシング信号をアクティブにすることを特徴とする、請求項７に記載の半導体メモリ装置。
9. 前記スイッチング信号生成部は、
   前記リード信号がアクティブになった場合に前記リード選択信号を受信してスイッチング制御信号として出力するリード選択部と、
   前記ビットラインセンシング信号及び前記スイッチング制御信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにする信号出力部とを備えることを特徴とする、請求項７に記載の半導体メモリ装置。
10. 前記スイッチング信号生成部は、テストモードのとき、前記リード選択信号がアクティブになっても前記スイッチング信号を非活性化状態に維持することを特徴とする、請求項８に記載の半導体メモリ装置。
11. 前記スイッチング信号生成部は、
    非活性化したテストモード信号が印加される場合には、前記リード信号がアクティブになったときに前記リード選択信号を受信してスイッチング制御信号として出力し、活性化した前記テストモード信号が印加される場合には、非活性化した前記スイッチング制御信号を出力するリード選択部と、
    前記ビットラインセンシング信号及び前記スイッチング制御信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにする信号出力部とを備えることを特徴とする、請求項１０に記載の半導体メモリ装置。
12. パワー駆動信号及び接地駆動信号で駆動され、ビットラインとビットラインバーとの間にラッチ構造に連結する第１インバータ及び第２インバータを有する第１感知増幅部と、
    活性化したアクティブ信号、リード信号及びライト信号によって活性化したスイッチング信号を生成する制御部と、
    前記接地駆動信号で駆動され、活性化したスイッチング信号が印加される場合に、前記ビットラインと前記ビットラインバーとの間にラッチ構造に連結する第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有する第２感知増幅部とを備え、
    前記第２感知増幅部の閾値電圧が、前記第１感知増幅部の閾値電圧よりも低く設定される半導体メモリ装置。
13. 前記パワー駆動信号及び前記接地駆動信号が、スタンバイ状態においてはフリーチャージ電圧レベルを有し、アクティブ状態においては各々コア電圧及び接地電圧レベルを有することを特徴とする、請求項１２に記載の半導体メモリ装置。
14. 前記第２感知増幅部が、
    活性化した前記スイッチング信号に応答して前記ビットライン及び前記ビットラインバーの電圧を通過させる電圧パス部と、
    前記ビットラインの電圧レベルに応答して前記電圧パス部から印加される前記ビットラインバーの電圧を前記接地駆動信号と連結する前記第１ＮＭＯＳトランジスタと、
    前記ビットラインバーの電圧レベルに応答して前記電圧パス部から印加される前記ビットラインの電圧を前記接地駆動信号と連結する前記第２ＮＭＯＳトランジスタとを備えることを特徴とする、請求項１３に記載の半導体メモリ装置。
15. 前記制御部は、
    活性化した前記アクティブ信号からアクティブになったビットラインセンシング信号を生成するセンシング信号生成部と、
    コラム選択信号及び前記リード信号がすべてアクティブになった場合、活性化したリード選択信号を生成するリード選択信号生成部と、
    前記コラム選択信号及び前記ライト信号がすべてアクティブになった場合、活性化したライト選択信号を生成するライト選択信号生成部と、
    前記ビットラインセンシング信号、前記リード選択信号及び前記ライト選択信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにするスイッチング信号生成部とを備えることを特徴とする、請求項１３に記載の半導体メモリ装置。
16. 前記センシング信号生成部は、前記ビットラインセンスアンプがイネーブルされた場合に前記ビットラインセンシング信号をアクティブにすることを特徴とする、請求項１５に記載の半導体メモリ装置。
17. 前記スイッチング信号生成部は、
    前記リード信号がアクティブになった場合に前記リード選択信号を受信してスイッチング制御信号として出力するリード選択部と、
    前記ライト信号がアクティブになった場合に前記ライト選択信号を受信して所定時間遅延して前記スイッチング制御信号として出力するライト選択部と、
    前記ビットラインセンシング信号及び前記スイッチング制御信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにする信号出力部とを備えることを特徴とする、請求項１５に記載の半導体メモリ装置。
18. 前記スイッチング信号生成部は、テストモードのとき、前記リード選択信号または前記ライト選択信号がアクティブになっても前記スイッチング信号を非活性化状態に維持することを特徴とする、請求項１５に記載の半導体メモリ装置。
19. 前記スイッチング信号生成部は、
    非活性化したテストモード信号が印加される場合には前記リード信号がアクティブになったときに前記リード選択信号を受信してスイッチング制御信号として出力し、活性化した前記テストモード信号が印加される場合には非活性化した前記スイッチング制御信号を出力するリード選択部と、
    非活性化した前記テストモード信号が印加される場合には前記ライト信号がアクティブになったときに前記ライト選択信号を受信して所定時間遅延した後に前記スイッチング制御信号として出力し、活性化した前記テストモード信号が印加される場合には非活性化した前記スイッチング制御信号を出力するライト選択部と、
    前記ビットラインセンシング信号及び前記スイッチング制御信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにする信号出力部とを備えることを特徴とする、請求項１８に記載の半導体メモリ装置。
20. 前記スイッチング信号生成部は、
    前記ライト信号が非活性化した場合に前記リード選択信号を受信してスイッチング制御信号として出力するリード選択部と、
    活性化したテストモード信号が印加される場合には前記ライト信号がアクティブになったときに前記ライト選択信号を受信して所定時間遅延した後に前記スイッチング制御信号として出力し、非活性化した前記テストモード信号が印加される場合には非活性化した前記スイッチング制御信号を出力するライト選択部と、
    前記ビットラインセンシング信号及び前記スイッチング制御信号のうちいずれか１つがアクティブになった場合に前記スイッチング信号をアクティブにする信号出力部とを備えることを特徴とする、請求項１６に記載の半導体メモリ装置。

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