CN112967741A - 一种面向存算阵列的高速高压字线驱动电路 - Google Patents

一种面向存算阵列的高速高压字线驱动电路 Download PDF

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Abstract

本发明公开了一种面向存算阵列的高速高压字线驱动电路，属于集成电路技术领域。所述高速高压字线驱动电路包括字线选通电路和高压控制电路，所述字线选通电路的电源连接高压控制电路的输出，所述字线选通电路的输出端输出转换后的信号；通过改变所述高压控制电路的输入信号，使其输出第一正高压、VDD、GND和第一负高压，高压控制电路的输出与电平控制电路的电压输入相连，并命名为VREA、VERA和VCTR，所述字线选通电路可以输出第一正高压或GND。本发明公开面向存算阵列的高速高压字线驱动电路具有良好对称性，在版图设计阶段可实现良好的匹配与n阱和p阱的复用，减少版图面积，适用于大规模存算阵列。

Description

一种面向存算阵列的高速高压字线驱动电路
技术领域
本发明公开了一种面向存算阵列的高速高压字线驱动电路，集成电路技术领域。
背景技术
众所周知，自20世纪70年代起，冯诺依曼结构作为非常成熟的经典计算机结构沿用至今，但是随着技术的发展，这一结构在功耗、速度、延迟等方面已逐渐无法满足未来需要。存算一体架构利用了神经网络支持自适应性和容错性，将存储和计算融合，通过模数混合的存算一体技术，将权重嵌入存储单元，实现阵列的存算一体，从而降低了数据传输的时间和存取数据产生的功耗。
存算一体芯片由多个存算阵列构成，存算阵列的行列电压相比于Flash存储阵列具有独立性和多样性，需要在正高压、负高压和GND等多种电压中进行选择后施加到器件的栅极、源极、漏极、衬底、DNW等端口，通过器件端口的电压差实现存储和运算功能。存算阵列的拓扑结构与Flash存储器阵列相似，对于Flash存储器可以采用多层晶圆堆叠工艺，将核心器件与外围电路做到两个不同晶圆上，再采用特殊通孔工艺将其连接，从而提高核心器件所在晶圆的能效比。Flash阵列采用的非易失性器件用于实现存储数据的功能，因此可以采取扇区控制的方式，将行列化为不同扇区，由统一的驱动电路控制。
已有的Flash驱动电路的设计中[ROM存储阵列的字线驱动电路及ROM存储器CN09961810A]，在其电压转换模块必须保证精确的宽长比以保证PMOS导通电阻足够小，电平才可以翻转，另外将高压和低压施加于同一MOS的栅极和漏极会增加击穿风险。该方法使用了较多反相器增大了电路面积，在高密度的存算阵列中会降低整体能效比。该专利中没有对工作模式做明确说明，Flash采取扇区擦除的方式，并不适用于存算阵列。
存算一体阵列需要对权重和输入进行卷积运算，行列进行单独控制。存算一体芯片中的驱动电路的作用即为阵列提供工作电压，并直接改变器件所处的工作模式，驱动电路的切换频率直接决定了整体芯片的运算频率。为了追求更高的能效比和运算速度，除了减小核心器件的面积、缩短连线外，对驱动电路的性能、面积、可靠性也提出了更高的要求。因此需要设计一种新型对用于存算阵列的高速高压字线驱动电路，实现在输入、读出、擦除等模式下字线选中与未选中的高速切换。
发明内容
(一)解决的技术问题
为了解决字线驱动电路切换速度受限于电域和电压种类，并且实现存算阵列的行列单独控制，本发明提出一种面向存算阵列的高速高压字线驱动电路。
本发明公开了一种面向存算阵列的高速高压字线驱动电路，实现在输入、读出、擦除等模式下字线选中与未选中的高速切换。由于高压控制电路的模式选择功能，字线选通电路面积进一步降低，适用于在大规模存算阵列外围密集排布。
(二)技术方案
本发明公开了一种面向存算阵列的高速高压字线驱动电路，所述高速高压字线驱动电路包括字线选通电路和高压控制电路，所述字线选通电路的电源连接高压控制电路的输出，所述字线选通电路的输出端输出转换后的信号；通过改变所述高压控制电路的输入信号，使其输出第一正高压、VDD、GND和第一负高压，高压控制电路的输出与电平控制电路的电压输入相连，并命名为VREA、VERA和VCTR，所述字线选通电路可以输出第一正高压或GND。
可选的，所述字线选通电路包括：第一高压PMOS晶体管M1、第二高压PMOS晶体管M2、第三高压NMOS晶体管M3、第四高压NMOS晶体管M4、第五高压PMOS晶体管M5、第六高压PMOS晶体管M6、第七高压NMOS晶体管M7、第八高压NMOS晶体管M8、第九高压NMOS晶体管M9、第十高压PMOS晶体管M10和第一高压反相器I1。
可选的，所述第一高压PMOS晶体管M1的源极、第二高压PMOS晶体管M2的源极和第一高压反相器I1的高电平与VREA连接。
可选的，第一高压PMOS晶体管M1的栅极、第二高压PMOS晶体管M2的漏极、第四高压NMOS晶体管M4的源极、第十高压PMOS晶体管M10的源极连接。
可选的，所述第二高压PMOS晶体管M2的栅极、第一高压PMOS晶体管M1的漏极、第三高压NMOS晶体管M3的源极连接。
可选的，第三高压NMOS晶体管M3的栅极和第五高压PMOS晶体管M5的栅极都与in连接，第四高压NMOS晶体管M4的栅极和第六高压PMOS晶体管M6的栅极与in连接，第七高压NMOS晶体管M7的源极、第八高压NMOS晶体管M8的源极、第一高压I1反相器的低电平与VREA连接，第三高压NMOS晶体管M3的源极、第四高压NMOS晶体管M4的源极、第五高压PMOS晶体管M5的源极、第六高压PMOS晶体管M6的源极接VCTR，第五高压PMOS晶体管M5的漏极、第七高压NMOS晶体管M7的漏极、第八高压NMOS晶体管M8的栅极、第九高压NMOS晶体管M9的源极连接，第六高压PMOS晶体管M6的漏极、第八高压NMOS晶体管M8的漏极、第七高压NMOS晶体管M7的栅极连接，第九高压NMOS晶体管M9的漏极、第十高压PMOS晶体管M10的漏极与第一高压反相器I1的输入连接，第九高压PMOS晶体管M9的栅极与-VDD电平连接，第十高压NMOS晶体管M10的栅极与VDD电平连接。
可选的，所述第一字线选通电路包括第一字线选通电路响应于字线选通信号、第二字线选通电路、第二字线选通电路响应于字线选通信号；高压控制电路，高压控制电路响应于高压控制信号in_REA、in_CTR、in_ERA，每条字线响应与该条字线的字线选通信号，多个字线选通电路的VREA、VERA和VCTR接于同一高压控制电路。
可选的，所述高压控制电路，包括：第一正高压、VDD、GND、第一负高压的外接供电电源，in_REA、in_CTR、in_ERA三个信号输入端，VREA、VERA和VCTR三个输出端；所述字线选通电路包括VREA、VERA和VCTR三个电压输入端，in_WL<i>字线选通信号，OUT<i>字线选通电路电压输出。
(三)有益效果
与现有技术相比，本发明提供了一种面向存算阵列的高速高压字线驱动电路，具备以下有益效果：
1.在输入/读出模式下，通过高压控制电路产生的高压信号，字线选通电路工作于正电压域，字线选通电路响应于字线选通信号，实现字线电压在第一正高压与GND之间的高速切换；
2.在擦除模式下，通过高压控制电路产生的高压信号，字线选通电路工作于负电压域，字线选通电路响应于字线选通信号，实现字线电压在第一负高压与GND之间的高速切换；
3.电路结构具有良好对称性，在版图设计阶段可实现良好的匹配与n阱和p阱的复用，减少版图面积，适用于大规模存算阵列。
附图说明
图1为本发明的面向存算电路阵列的高速高压字线驱动电路结构示意图。
图2为存算一体阵列多条字线驱动电路连接方式示意图。
图3为图1的面向存算电路阵列的电压控制电路的字线选通电路示意图。
图4为图1中字线选通电路的仿真波形。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-4，一种面向存算阵列的高速高压字线驱动电路，包括字线选通电路和高压控制电路，所述字线选通电路的电源连接高压控制电路的输出，所述字线选通电路的输出端输出转换后的信号；通过改变所述高压控制电路的输入信号，使其输出第一正高压、VDD、GND和第一负高压，高压控制电路的输出与电平控制电路的电压输入相连，并命名为VREA、VERA和VCTR，所述字线选通电路可以输出第一正高压或GND、第一负高压或GND。
所述字线选通电路包括：第一高压PMOS晶体管M1，第二高压PMOS晶体管M2，第三高压NMOS晶体管M3，第四高压NMOS晶体管M4，第五高压PMOS晶体管M5，第六高压PMOS晶体管M6，第七高压NMOS晶体管M7，第八高压NMOS晶体管M8，第九高压NMOS晶体管M9，第十高压PMOS晶体管M10，第一高压反相器I1；所述第一高压PMOS晶体管M1的源极、第二高压PMOS晶体管M2的源极，第一高压反相器I1的高电平与VREA连接，第一高压PMOS晶体管M1的栅极、第二高压PMOS晶体管M2的漏极、第四高压NMOS晶体管M4的源极、第十高压PMOS晶体管M10的源极连接，第二高压PMOS晶体管M2的栅极、第一高压PMOS晶体管M1的漏极、第三高压NMOS晶体管M3的源极连接，第三高压NMOS晶体管M3的栅极和第五高压PMOS晶体管M5的栅极都与in连接，第四高压NMOS晶体管M4的栅极和第六高压PMOS晶体管M6的栅极与in连接，第七高压NMOS晶体管M7的源极、第八高压NMOS晶体管M8的源极、第一高压I1反相器的低电平与VREA连接，第三高压NMOS晶体管M3的源极、第四高压NMOS晶体管M4的源极、第五高压PMOS晶体管M5的源极、第六高压PMOS晶体管M6的源极接VCTR，第五高压PMOS晶体管M5的漏极、第七高压NMOS晶体管M7的漏极、第八高压NMOS晶体管M8的栅极、第九高压NMOS晶体管M9的源极连接，第六高压PMOS晶体管M6的漏极、第八高压NMOS晶体管M8的漏极、第七高压NMOS晶体管M7的栅极连接，第九高压NMOS晶体管M9的漏极、第十高压PMOS晶体管M10的漏极与第一高压反相器I1的输入连接，第九高压PMOS晶体管M9的栅极与-VDD电平连接，第十高压NMOS晶体管M10的栅极与VDD电平连接。
所述第一字线选通电路，包括：第一字线选通电路响应于字线选通信号；第二字线选通电路，第二字线选通电路响应于字线选通信号；高压控制电路，高压控制电路响应于高压控制信号in_REA、in_CTR、in_ERA，每条字线响应与该条字线的字线选通信号，多个字线选通电路的VREA、VERA和VCTR接于同一高压控制电路。
所述高压控制电路，包括：第一正高压、VDD、GND、第一负高压的外接供电电源，in_REA、in_CTR、in_ERA三个信号输入端，VREA、VERA和VCTR三个输出端；所述字线选通电路包括VREA、VERA和VCTR三个电压输入端，in_WL<i>字线选通信号，OUT<i>字线选通电路电压输出。
实施例一：
在输入/读出模式下：当高压控制电路输入端电压为in_REA＝VDD、in_CTR＝GND、in_ERA＝GND，则电平控制电路输出端有VREA＝第一正高压，VERA＝GND，VCTR＝GND；此时对于字线选通电路，其工作在GND-第一正高压的电压域内，由M1与M2的互锁结构通过传输管M10，最后经过反相器增强负载能力，实现输入GND-VDD到输出GND-第一正高压的电平转换，而M5、M6、M7、M8由于传输管M9的存在，通过调节Bulk电位为GND，避免了电荷倒灌而导致的短路。
在输入/读出模式下面端口电压如表1所示：
Figure BDA0002937575790000051
实施例二：
在擦除模式下：当高压控制电路输入端电压为in_REA＝GND、in_CTR＝VDD、in_ERA＝VDD时，则高压控制电路输出端有VREA＝GND V，VERA＝VDDV，VCTR＝第一负高压。此时对于字线选通电路，其工作在第一负高压-GND的电压域内，由M7与M8的互锁结构通过传输管M9，最后经过反相器增强负载能力，实现输入GND-VDD到输出第一负高压-GND的电平转换，而M1、M2、M3、M4由于传输管M10的存在，通过调节Bulk电位为第一正高压，避免了电荷倒灌而导致的短路。
在擦除模式下端口电压如表2所示：
Figure BDA0002937575790000061
假定存算阵列字线的输入和读出第一正高压为10V，擦除的第一负高压为-10V，系统的VDD为1.8V、GND为0V。通过本专利提出的高速高压字线驱动电路实现存算阵列不同模式下选中与为选中的高速切换。
如图1所示，面向存算阵列的高速高压字线驱动电路，包括字线选通电路和高压控制电路，所述字线选通电路的电源连接电平控制电路的输出，所述字线选通电路的输出端输出转换后的信号。
如图2所示，字线选通电路响应于字线选通信号，高压控制电路响应于高压控制信号，每条字线响应与该条字线的字线选通信号，多个字线选通电路的VREA、VERA和VCTR接于同一高压控制电路。
如图3所示，所述字线选通电路的电源连接电平控制电路的输出，所述字线选通电路的输出端输出转换后的信号。所述字线选通电路包括五个高压NMOS管，分别为：第三高压NMOS晶体管M3、第四高压NMOS晶体管M4、第七高压NMOS晶体管M7、第八高压NMOS晶体管M8、第九高压NMOS晶体管M9，五个高压PMOS管，分别为：第一高压PMOS晶体管M1、第二高压PMOS晶体管M2、第五高压PMOS晶体管M5、第六高压PMOS晶体管M6、第十高压PMOS晶体管M10、和一个高压反相器，第一高压反相器I1，所述第一高压PMOS晶体管M1的源极、第二高压PMOS晶体管M2的源极，第一高压反相器I1的高电平与VREA连接，第一高压PMOS晶体管M1的栅极、第二高压PMOS晶体管M2的漏极、第四高压NMOS晶体管M4的源极、第十高压PMOS晶体管M10的源极连接，第二高压PMOS晶体管M2的栅极、第一高压PMOS晶，体管M1的漏极、第三高压NMOS晶体管M3的源极连接，第三高压NMOS晶体管M3的栅极和第五高压PMOS晶体管M5的栅极都与in连接，第四高压NMOS晶体管M4的栅极和第六高压PMOS晶体管M6的栅极与in连接，第八高压NMOS晶体管M8的源极、第一高压I1反相器的低电平都与VERA连接，第三高压NMOS晶体管M3的源极、第四高压NMOS晶体管M4的源极、第五高压PMOS晶体管M5的源极、第六高压PMOS晶体管M6的源极接VCTR，第五高压PMOS晶体管M5的漏极、第七高压NMOS晶体管M7的漏极、第八高压NMOS晶体管M8的栅极、第九高压NMOS晶体管M9的源极连接，第六高压PMOS晶体管M6的漏极、第八高压NMOS晶体管M8的漏极、第七高压NMOS晶体管M7的栅极连接，第九高压NMOS晶体管M9的漏极、第十高压PMOS晶体管M10的漏极与第一高压反相器I1的输入连接，第九高压PMOS晶体管M9的栅极与-VDD电平连接，第十高压NMOS晶体管M10的栅极与VDD电平连接。
进一步的，本发明提供的面向存算阵列的高速高压字线驱动电路有以下四种工作状态，分别为：输入/读出模式下字线选通、输入/读出模式下字线未选通、擦除模式下字线选通以及擦除模式下字线未选通。
实施例三：
当字线处于输入/读出模式下字线选通的工作状态时，当所述in为1.8V，in_REA为1.8V、in_CTR为GDN、in_ERA为GDN时，所述高压控制电路输出VREA为10V，VERA为0V，VCTR为GDN；所述字线选通电路M1、M2、M10衬底为10V，其余MOS管衬底为0V。M3栅极为1.8V，工作在饱和区，将M2的栅极电位置0，因此M2导通，使M1的栅极和M10的源极置于10V，M1关断，M10导通，反相器I1的输入为10V，输出为0V；此时M9的漏极为10V，由于M9衬底为GDN，处于关断状态，源极电压被钳位至1.8V附近，因此M7、M8均处于关断状态。
在输入/读出模式下字线选通端口电压如表3所示：
Figure BDA0002937575790000071
当字线处于输入/读出模式下字线未选通的工作状态时，当所述in_WL<i>为0V，in_REA为1.8V、in_CTR为0V、in_ERA为0V时，所述高压控制电路输出VREA为10V，VERA为GDN，VCTR为GDN；所述字线选通电路M4栅极为1.8V，工作在饱和区，将M1的栅极电位置0，因此M1导通，使M2的栅极和M10的源极置于10V，M2关断，M10导通，反相器I1的输入为GDN，输出OUT<i>为10V；此时M9的漏极为GDN，处于关断状态，源极电压被钳位至1.8V附近，因此M7、M8均处于关断状态。
在输入/读出模式下字线未选通端口电压如表4所示：
Figure BDA0002937575790000081
当字线处于擦除模式下字线选通的工作状态时，当所述in_WL<i>为1.8V，in_REA为0V、in_CTR为1.8V、in_ERA为1.8V时，所述高压控制电路输出VREA为GDN，VERA为-10V，VCTR为1.8V；M6栅极为GDN，工作在饱和区，将M7的栅极电位置于1.8V，因此M7导通，使M8的栅极和M9的源极置于-10V，M8关断，M9导通，反相器I1的输入为-10V，输出OUT<i>为GDN；此时M10的漏极为-10V，源极电压被钳位至-1.8V附近，因此M1、M2均处于关断状态。
在擦除模式下字线选通端口电压如表5所示：
Figure BDA0002937575790000082
当字线处于擦除模式下字线未选通的工作状态时，当所述in_WL<i>为GDN，in为GDN，in_REA为GDN、in_CTR为1.8V、in_ERA为1.8V时，所述高压控制电路输出VREA为GDN，VERA为-10V，VCTR为1.8V；所述字线选通电路M5栅极为0V，工作在饱和区，将M8的栅极电位置1.8V，因此M8导通，使M7的栅极和M9的源极置于-10V，M7关断，M9导通，反相器I1的输入为GDN，输出OUT<i>为-10V；此时M10的漏极为GDN，源极电压被钳位至-1.8V附近，因此M1、M2均处于关断状态。
在擦除模式下字线未选通端口电压如表6所示：
Figure BDA0002937575790000083
综上所述，该面向存算阵列的高速高压字线驱动电路，在使用时，三种工作模式的仿真波形如图4所示，本发明电路可以实现不同模式下字线的选通功能。
由以上实例可以看出：1.在输入/读出模式下，通过高压控制电路产生的高压信号，字线选通电路工作于正电压域，字线选通电路响应于字线选通信号，实现字线电压在10V与GDN之间的高速切换；2.在擦除模式下，通过高压控制电路产生的高压信号，字线选通电路工作于负电压域，字线选通电路响应于字线选通信号，实现字线电压在-10V与GDN之间的高速切换。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种面向存算阵列的高速高压字线驱动电路，其特征在于，包括字线选通电路和高压控制电路，所述字线选通电路的电源连接高压控制电路的输出，所述字线选通电路的输出端输出转换后的信号；通过改变所述高压控制电路的输入信号，使其输出第一正高压、VDD、GND和第一负高压，高压控制电路的输出与电平控制电路的电压输入相连，并命名为VREA、VERA和VCTR，所述字线选通电路可以输出第一正高压或GND。
2.根据权利要求1所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于：所述字线选通电路包括：第一高压PMOS晶体管M1、第二高压PMOS晶体管M2、第三高压NMOS晶体管M3、第四高压NMOS晶体管M4、第五高压PMOS晶体管M5、第六高压PMOS晶体管M6、第七高压NMOS晶体管M7、第八高压NMOS晶体管M8、第九高压NMOS晶体管M9、第十高压PMOS晶体管M10和第一高压反相器I1。
3.根据权利要求2所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于：所述第一高压PMOS晶体管M1的源极、第二高压PMOS晶体管M2的源极和第一高压反相器I1的高电平与VREA连接。
4.根据权利要求3所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于：第一高压PMOS晶体管M1的栅极、第二高压PMOS晶体管M2的漏极、第四高压NMOS晶体管M4的源极、第十高压PMOS晶体管M10的源极连接。
5.根据权利要求4所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于：所述第二高压PMOS晶体管M2的栅极、第一高压PMOS晶体管M1的漏极、第三高压NMOS晶体管M3的源极连接。
6.根据权利要求5所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于：第三高压NMOS晶体管M3的栅极和第五高压PMOS晶体管M5的栅极都与in连接，第四高压NMOS晶体管M4的栅极和第六高压PMOS晶体管M6的栅极与in连接，第七高压NMOS晶体管M7的源极、第八高压NMOS晶体管M8的源极、第一高压I1反相器的低电平与VREA连接，第三高压NMOS晶体管M3的源极、第四高压NMOS晶体管M4的源极、第五高压PMOS晶体管M5的源极、第六高压PMOS晶体管M6的源极接VCTR，第五高压PMOS晶体管M5的漏极、第七高压NMOS晶体管M7的漏极、第八高压NMOS晶体管M8的栅极、第九高压NMOS晶体管M9的源极连接，第六高压PMOS晶体管M6的漏极、第八高压NMOS晶体管M8的漏极、第七高压NMOS晶体管M7的栅极连接，第九高压NMOS晶体管M9的漏极、第十高压PMOS晶体管M10的漏极与第一高压反相器I1的输入连接，第九高压PMOS晶体管M9的栅极与-VDD电平连接，第十高压NMOS晶体管M10的栅极与VDD电平连接。
7.根据权利要求1所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于，所述第一字线选通电路包括第一字线选通电路响应于字线选通信号、第二字线选通电路、第二字线选通电路响应于字线选通信号；高压控制电路，高压控制电路响应于高压控制信号in_REA、in_CTR、in_ERA，每条字线响应与该条字线的字线选通信号，多个字线选通电路的VREA、VERA和VCTR接于同一高压控制电路。
8.根据权利要求1所述的一种面向存算阵列的高速高压字线驱动电路，其特征在于，所述高压控制电路，包括：第一正高压、VDD、GND、第一负高压的外接供电电源，in_REA、in_CTR、in_ERA三个信号输入端，VREA、VERA和VCTR三个输出端；所述字线选通电路包括VREA、VERA和VCTR三个电压输入端，in_WL<i>字线选通信号，OUT<i>字线选通电路电压输出。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1190785A (zh) * 1997-01-30 1998-08-19 日本电气株式会社 非易失性半导体存储器
CN1317801A (zh) * 2000-03-10 2001-10-17 三星电子株式会社 非易失性存储器中具有分离的偏压线的字线驱动器和方法
CN1961379A (zh) * 2004-04-01 2007-05-09 爱特梅尔公司 用于嵌入式非易失性存储器的双电源供电的方法和设备
CN109961810A (zh) * 2017-12-22 2019-07-02 展讯通信（上海）有限公司 Rom存储阵列的字线驱动电路及rom存储器
CN111755048A (zh) * 2020-06-22 2020-10-09 上海华力微电子有限公司 下字线驱动读辅助电路和版图设计
CN112002366A (zh) * 2020-07-30 2020-11-27 澜智集成电路(苏州)有限公司 字线输出选通电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1190785A (zh) * 1997-01-30 1998-08-19 日本电气株式会社 非易失性半导体存储器
CN1317801A (zh) * 2000-03-10 2001-10-17 三星电子株式会社 非易失性存储器中具有分离的偏压线的字线驱动器和方法
CN1961379A (zh) * 2004-04-01 2007-05-09 爱特梅尔公司 用于嵌入式非易失性存储器的双电源供电的方法和设备
CN109961810A (zh) * 2017-12-22 2019-07-02 展讯通信（上海）有限公司 Rom存储阵列的字线驱动电路及rom存储器
CN111755048A (zh) * 2020-06-22 2020-10-09 上海华力微电子有限公司 下字线驱动读辅助电路和版图设计
CN112002366A (zh) * 2020-07-30 2020-11-27 澜智集成电路(苏州)有限公司 字线输出选通电路

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