CN115083473B - 一种三值化存内计算单元 - Google Patents
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Abstract
本发明涉及一种三值化存内计算单元。该单元中的选择器MUX的第一输入端与输入数据的符号位连接；选择器MUX的第二输入端与输入数据的符号位的相反数连接；选择器MUX的选择端通过位线BLR与第一SRAM的一个输出端连接；第一SRAM的另一个输出端与位线BLBR连接；选择器MUX的输出端与传输门T1及传输门T2的控制端连接；传输门T1及传输门T2的输入端与输入in连接；传输门T1的输出端通过字线WLL与第二SRAM连接；传输门T2的输出端通过字线WLR与第二SRAM连接；第二SRAM的输出端与位线BLL和位线BLBL连接。本发明能够提高三值化网络的乘累加计算效率。
Description
技术领域
本发明涉及存内计算领域，特别是涉及一种三值化存内计算单元。
背景技术
随着边缘计算的需求增加，三值化网络这样的轻量化的、参数更少的神经网络应运而生，相比于全精度的网络，三值化的网络不仅需要的数据量大大减少，其推理的精确度也和全精度的网络相差无几，完全可以满足边缘计算的需求，但如何提高三值化网络的乘累加计算效率，仍是现在亟需解决的问题。
发明内容
本发明的目的是提供一种三值化存内计算单元，能够提高三值化网络的乘累加计算效率。
为实现上述目的，本发明提供了如下方案：
一种三值化存内计算单元，包括：选择器MUX、第一SRAM、第二SRAM、传输门T1以及传输门T2；
所述选择器MUX的第一输入端与输入数据的符号位连接；所述选择器MUX的第二输入端与输入数据的符号位的相反数连接；所述选择器MUX的选择端通过位线BLR与所述第一SRAM的一个输出端连接；所述第一SRAM的另一个输出端与位线BLBR连接；所述选择器MUX的输出端分别与所述传输门T1的控制端以及所述传输门T2的控制端连接；所述传输门T1的输入端以及所述传输门T2的输入端与输入in连接；所述传输门T1的输出端通过字线WLL与所述第二SRAM连接；所述传输门T2的输出端通过字线WLR与所述第二SRAM连接；所述第二SRAM的输出端分别与位线BLL和位线BLBL连接；
所述第一SRAM用于存储权重的符号位；所述第二SRAM用于存储权重。
可选地，所述第一SRAM为6T SRAM。
可选地，所述第二SRAM为6T SRAM。
可选地，所述传输门T1的控制端以及所述传输门T2的控制端用于接收同一控制信号。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种三值化存内计算单元，该单元包括：选择器MUX、第一SRAM、第二SRAM、传输门T1以及传输门T2；所述第一SRAM用于存储权重的符号位；所述第二SRAM用于存储权重；所述选择器MUX的输出分别与传输门T1和传输门T2连接，通过传输门T1和传输门T2来控制第二SRAM的字线WLL和位线WLR的通断，进而将计算结果反映在位线BLL和位线BLBL的放电量上，实现了对输入和权重二者的正负区分，在面积增加量可以接受的情况下，实现了更高的精度；并且这样的设计可以在一个周期内完成一列的乘累加计算，进而用于加速三值化网络的乘累加计算，进一步提升计算效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种三值化存内计算单元结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种三值化存内计算单元，能够提高三值化网络的乘累加计算效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种三值化存内计算单元结构示意图，如图1所示，本发明所提供的一种三值化存内计算单元，包括：选择器MUX、第一SRAM、第二SRAM、传输门T1以及传输门T2。选择器MUX为2选1多路选择器。
所述选择器MUX的第一输入端与输入数据的符号位连接；所述选择器MUX的第二输入端与输入数据的符号位的相反数连接；选择器MUX的选择信号1对应选择符号位，0对应选择符号位的相反数。
所述选择器MUX的选择端通过位线BLR与所述第一SRAM的一个输出端连接；所述选择器MUX被第一SRAM控制，权重符号位为1（权重为正）输入符号位也为1（输入也为正），此时选择器MUX选择信号位1，选通了输入的符号位，也就是1，则结果符号也为1，也就是选择器MUX的输出结果也是正的，其他情况以此类推。
所述第一SRAM的另一个输出端与位线BLBR连接；所述选择器MUX的输出端分别与所述传输门T1的控制端以及所述传输门T2的控制端连接；所述传输门T1的输入端以及所述传输门T2的输入端与输入in连接；所述传输门T1的输出端通过字线WLL与所述第二SRAM连接；所述传输门T2的输出端通过字线WLR与所述第二SRAM连接；所述第二SRAM的输出端分别与位线BLL和位线BLBL连接。
当选择器MUX的输出结果为正时，传输门T1打开，字线WLL打开，位线BLL放电；当选择器MUX的输出结果为负时，传输门T2打开，字线WLR打开，位线BLBL放电。进而，计算结果反映在位线的放电量上。
所述第一SRAM用于存储权重的符号位；所述第二SRAM用于存储权重。
本发明所提供的一种三值化存内计算单元按列组合进行累加计算。
所述第一SRAM和所述第二SRAM均为6T SRAM。
所述传输门T1的控制端以及所述传输门T2的控制端用于接收同一控制信号。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。
Claims (4)
1.一种三值化存内计算单元，其特征在于，包括：选择器MUX、第一SRAM、第二SRAM、传输门T1以及传输门T2；
所述选择器MUX的第一输入端与输入数据的符号位连接；所述选择器MUX的第二输入端与输入数据的符号位的相反数连接；所述选择器MUX的选择端通过位线BLR与所述第一SRAM的一个输出端连接；所述第一SRAM的另一个输出端与位线BLBR连接；所述选择器MUX的输出端分别与所述传输门T1的控制端以及所述传输门T2的控制端连接；所述传输门T1的输入端以及所述传输门T2的输入端与输入in连接；所述传输门T1的输出端通过字线WLL与所述第二SRAM连接；所述传输门T2的输出端通过字线WLR与所述第二SRAM连接；所述第二SRAM的输出端分别与位线BLL和位线BLBL连接；
所述第一SRAM用于存储权重的符号位；所述第二SRAM用于存储权重。
2.根据权利要求1所述的一种三值化存内计算单元，其特征在于，所述第一SRAM为6TSRAM。
3.根据权利要求1所述的一种三值化存内计算单元，其特征在于，所述第二SRAM为6TSRAM。
4.根据权利要求1所述的一种三值化存内计算单元，其特征在于，所述传输门T1的控制端以及所述传输门T2的控制端用于接收同一控制信号。
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