CN104360976A - 一种ddr接口的数据编解码方法 - Google Patents

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Abstract

本发明涉及一种DDR接口的数据编解码方法。本发明中DDR为DDR2或DDR3。本发明方法的芯片内部模块通过数据编解码模块与DDR接口连接，数据编解码模块在向DDR接口写或读数据时，将数据进行编码或解码。编码时根据某时刻数据与前一时刻数据的汉明距离将数据进行翻转处理，并对数据翻转信息进行编码处理；解码时将输入的最后一个数据作为数据翻转信息，将输入的个数据中的第个与数据翻转信息的第位和第位异或后的结果异或输出。本专利方法实现了在不修改DDR总线标准的情况下，在DDR2和DDR3系统中减少DDR接口的SSN和减少DDR接口的功耗，有利于提高电路系统的稳定，并提高电路的工作频率和性能。

Description

一种DDR接口的数据编解码方法
技术领域
本发明属于集成电路技术领域，涉及一种DDR2(第二代DDR标准)和DDR3(第三代DDR标准)的数据总线编解码方法。
背景技术
DDR SDRAM(双倍速同步动态随机存储器，简称DDR)接口是芯片的一个重大的性能瓶颈。芯片封装特有的寄生电感引起的SSN(SimultaneousSwitching Noise,同步开关噪声)电源噪声会影响DDR系统的稳定性。DDR接口的数据翻转也会增加系统的功耗。
SSN效应可以由图1来说明。图1描述了一对电源地为两个DDR接口的IO驱动器提供电源地回路的情况。封装的寄生参数主要是电感，如图中与Vdd和GND连接的L。当芯片输出开始0到1跳变时，电流通过与Vdd相连的电感和PMOS管，并输出到PCB传输线。这引起PCB传输线电平升高。当输出信号从1翻转为0时电流从PCB传输线流入芯片，通过驱动器的NMOS管，然后通过与GND相连的电感回到PCB的地。DDR接口的驱动器在信号翻转过程中感受到的电源电平与地电平将是非理想电源电平与地电平。这种叠加噪声的电源电平与地电平引起IO输出延时发生抖动，输出波形的边沿发生恶化，最终导致系统的工作时序余量减少，数据采样异常，系统稳定性降低。
考查一对电源地为N个驱动器提供电源地回路的情况，如果N驱动器同时跳变时，每一份跳变电流都要在封装的寄生电感上产生感应电压即SSN。这个SSN又反作用于每个驱动器上。由电感的感应电压公式(1)可得SSN正比于电感值与变化电流，反比于电流变化时间。
SSN＝L×dI/dt           公式(1)
当同时翻转的数据位数增加时，SSN变得更加严重。以16比特位宽的DDR接口的设计为例，当16比特数据同时从0翻转到1时，此时将在电源上形成最大的SSN电压变形。如果要减少SSN，根据公式1可以减少L，增加dt，减少di，或者减少同时翻转的驱动器个数等。
在DDR4的设计规范中特别增加了数据翻转的功能，目的是为了在高翻转时通过数据电平翻转将高翻转的场景转换为低翻转的场景。但是DDR2与DDR3没有数据电平翻转的功能。
发明内容
本发明的目的是针对现有技术的不足，提供一种DDR接口的数据编解码方法。
本发明方法中所述的DDR为第二代DDR标准DDR2或第三代DDR标准DDR3，所述的DDR的总线位宽为n(n＝8,16,32)。
本发明方法采用一个数据编解码模块，芯片内部模块通过该数据编解码模块与DDR接口连接；数据编解码模块在芯片内部模块向DDR接口写数据时，将数据进行编码；数据编解码模块在芯片内部模块向DDR接口读数据时将数据进行解码；
编码方法具体是：
所述的数据编解码模块在编码时每次输入n-1个n比特的输入数据，输出n个n比特的输出数据；
当第i(1,2,…,n-1)时刻的数据与i-1时刻的数据的汉明距离大于n/2时，编码模块将第i时刻的数据取反后输出，且将数据翻转信息的第i位标记为1；当第i时刻的数据与i-1时刻的数据的汉明距离小于或等于n/2时，编码模块将第i时刻的数据输出，且将数据翻转信息的第i位标记为0；当i＝1时,第i-1时刻的数据用0代替；所述的汉明距离为两个数据对应位置的比特不同的个数；
将数据翻转信息进行编码处理，具体是：当数据翻转信息与第n-1位输出数据的汉明距离大于n/2时，数据翻转信息的第1至n-1位比特均取反，数据翻转信息的第n位比特为1；当数据翻转信息与第n-1位输出数据的汉明距离小于或等于8时，数据翻转信息的第1至n-1位比特不变，数据翻转信息的第n位比特为0；编码处理后的数据翻转信息作为第n个数据输出。
解码方法具体是：
所述的数据编解码模块在解码时每次输入n个n比特的输入数据，输出n-1个n比特的输出数据；
数据编解码模块将输入的前n-1个输入数据按顺序保存；将输入的第n个输入数据作为数据翻转信息；数据编解码模块按顺序将输入的n-1个数据中的第i(1,2,…,n-1)个数据与数据翻转信息的第i位和数据翻转信息的第n位异或后的结果异或输出。
本专利通过在DDR2和DDR3系统中增加数据编解码功能，实现在不修改DDR总线标准的情况下在DDR2和DDR3系统中通过数据电平翻转编解码来减少DDR接口的SSN和减少DDR接口的功耗，有利于提高电路系统的稳定，有利于提高电路的工作频率和性能。
附图说明
图1为SSN效应；
图2为原有的DDR的总线结构图；
图3为增加数据编解码模块的总线结构图；
图4为数据编解码模块编码的结构图；
图5为数据编解码模块解码的结构图。
具体实施方式
一种DDR接口的数据编解码方法，其中DDR为第二代DDR标准DDR2或第三代DDR标准DDR3，DDR的总线位宽为n(n＝8,16,32)。
如图2和3，图2是现有的未增加数据编解码模块的总线结构，图3是增加数据编解码模块的总线结构。如图3，该方法采用一个数据编解码模块，芯片内部模块通过该数据编解码模块与DDR接口连接；数据编解码模块在芯片内部模块向DDR接口写数据时将数据进行编码；数据编解码模块在芯片内部模块向DDR接口读数据时将数据进行解码。
编码方法具体是：
所述的数据编解码模块在编码时每次输入n-1个n比特的输入数据，输出n个n比特的输出数据；输出数据中的前n-1个n比特的数据是输入数据编码后的数据；输出数据中的第n个n比特的数据是编码处理后的数据翻转信息。
当第i(1,2,…,n-1)时刻的数据与i-1时刻的数据的汉明距离大于n/2时，编码模块将第i时刻的数据取反后输出，且将数据翻转信息的第i位标记为1；当第i时刻的数据与i-1时刻的数据的汉明距离小于或等于n/2时，编码模块将第i时刻的数据输出，且将数据翻转信息的第i位标记为0；当i＝1时,第i-1时刻的数据用0代替；所述的汉明距离为两个数据对应位置的比特不同的个数；
将数据翻转信息进行编码处理，具体是：当数据翻转信息与第n-1位输出数据的汉明距离大于n/2时，数据翻转信息的第1至n-1位比特均取反，数据翻转信息的第n位比特为1；当数据翻转信息与第n-1位输出数据的汉明距离小于或等于8时，数据翻转信息的第1至n-1位比特不变，数据翻转信息的第n位比特为0；编码处理后的数据翻转信息作为第n个数据输出。
解码方法具体是：
所述的数据编解码模块在解码时每次输入n个n比特的输入数据，输出n-1个n比特的输出数据；
数据编解码模块将输入的前n-1个输入数据按顺序保存；将输入的第n个输入数据作为数据翻转信息；数据编解码模块按顺序将输入的n-1个数据中的第i(1,2,…,n-1)个数据与数据翻转信息的第i位和数据翻转信息的第n位异或后的结果异或输出。
以下以16位的DDR接口进行说明。
16位总线增加1位数据翻转线相当于16比特的数据增加1比特的数据翻转指示。累积16个数据翻转指示可以构成1个总线数据。因此对原始数据做以下的数据编码：
将连续15个16比特数据为一个数据编码单元。以DDR总线的一个BURST8为操作单位。前15个时刻发送数据编码后的数据，最后一个时刻发送数据翻转信息。
数据翻转信息中第i位指标第i个时刻的总线数据是否极性翻转。数据翻转信息位的第16比特指示数据翻转信息本身有没有翻转。
最终数据编码后的数据为16个16比特数据。
数据编码规则如下：
1.数据翻转信息位初始化为16’b0。
2.若第一个时刻的数据中的1的个数超过8个，则将数据每位比特的极性翻转，数据翻转信息位的第1比特标记为1。否则数据保持不变，数据翻转信息的第1比特标记为0。
3.若第i个时刻的数据与第i-1时刻编码后的数据的翻转汉明距离大于8，则将第i个时刻的数据每位比特极性翻转，数据翻转信息的第i位标记为1。
4.完成15个数据编码后，若数据翻转信息与第15个时刻编码后的数据的汉明距离大于8，则将数据翻转信息的每比特极性翻转。
在向DDR进行读时进行数据解码。每读16个16比特数据进行一次数据解码。数据解码规则如下：
第i个时刻的数据等于第i个时刻的编码数据异或数据翻转信息中第i位异或数据翻转信息中第16位，i＝1,2,3,…,15。
数据编码将总线数据极性信息存储在DDR中，因此带来的负面影响是无法进行随机访问。每一次读写必需读写16个16比特数据。
表1是数据编码前的15个数据与初始化为0的数据翻转信息，表2是数据编码后的15个数据与数据翻转信息。对比可以发现数据编码前的汉明距离的最大值为12，经过数据编码后的汉明距离的最大值下降为8。其中第6，第8，第11-13行的数据极性被翻转。在数据读过程中利用数据翻转信息可将第6，第8，第11-13行的数据再一次翻转极性，即可得到原始的正确值。数据编码前的数据翻转总数为114个。数据编码后包括数据翻转信息的数据翻转总数为103。表明因为数据翻转在DDR接口的功耗也减少到原来的96％。而关注的峰值功耗减少到原来的66％。即意味着数据编码方法在大致不改变平均功耗的情况下大幅度减少了峰值功耗，也就是说SSN的效应相应地减少了。
表1
A B
1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 4
2 1 1 0 0 0 0 1 0 0 0 0 0 1 1 1 0 4
3 1 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 7
4 1 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 8
5 1 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0 7
6 0 1 0 1 0 1 0 0 1 0 0 1 1 0 1 1 12
7 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 1 8
8 0 0 0 0 1 1 1 0 0 1 0 0 0 0 1 0 11
9 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 1 9
10 0 1 1 0 0 0 1 1 1 1 0 1 1 1 1 0 8
11 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 1 9
12 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 5
13 0 1 1 1 0 1 1 0 0 0 1 1 1 1 1 0 6
14 1 0 1 1 0 0 0 0 1 0 1 0 1 0 1 1 8
15 0 0 1 0 1 0 1 1 1 0 1 0 1 1 0 0 8
BI 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8
A：编号；B:汉明距离；BI：数据翻转信息
表2
A B
1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 4
2 1 1 0 0 0 0 1 0 0 0 0 0 1 1 1 0 4
3 1 1 0 1 0 0 1 1 1 1 1 1 1 1 0 0 7
4 1 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 8
5 1 0 1 1 1 0 0 1 0 1 0 0 0 1 1 0 7
6 1 0 1 0 1 0 1 1 0 1 1 0 0 1 0 0 4
7 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 1 8
8 1 1 1 1 0 0 0 1 1 0 1 1 1 1 0 1 5
9 1 1 0 0 0 0 1 0 1 0 1 0 1 0 1 1 7
10 0 1 1 0 0 0 1 1 1 1 0 1 1 1 1 0 8
11 0 0 1 1 1 1 1 1 1 0 0 1 0 1 0 0 7
12 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 5
13 1 0 0 0 1 0 0 1 1 1 0 0 0 0 0 1 6
14 1 0 1 1 0 0 0 0 1 0 1 0 1 0 1 1 8
15 0 0 1 0 1 0 1 1 1 0 1 0 1 1 0 0 8
BI 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 0 7
A：编号；B:汉明距离；BI：数据翻转信息
本发明中的数据编解码模块包括编码电路和解码电路。
编码电路的结构如图4所示，包括一个加法器ADD，一个比较器CMP，一个选择器S和一组异或门XOR、一组非门NOT、一组当前数据存储单元C、一组前一时刻数据存储单元P。总线的待编码数据输入端口Input1与当前数据存储单元C对应的输入端口连接，当前数据存储单元C的输出端分别连接非门NOT的输入端、异或门XOR的一个输入端、选择器S的一个数据输入端，非门NOT的输出端连接选择器S的另一个数据输入端；前一时刻数据存储单元P的输出端连接异或门XOR的另一个输入端，异或门XOR的输出端连接加法器ADD的输入端，加法器ADD的输出端连接比较器CMP的输入端，比较器CMP的输出端连接选择器S的选择输入端，选择器S的输出端连接前一时刻数据存储单元P的输入端；选择器S的输出端的输出数据作为前一时刻数据，同时作为当前编码后的数据Output1。
解码电路的结构如图5所示，包括n个数据翻转信息存储单元F、n-1个待解码数据存储单元R、一组数据异或门XOR1、一个信息异或门XOR2,一个n-1选1选择器S2，一个模n-1计数器CNT1，n为DDR的总线位宽。本实施例中n＝16。总线的待解码数据输入端口Input2与n-1个依次串联后的待解码数据存储单元的最高位待解码数据存储单元R15的输入端连接，最低位待解码数据存储单元R1的输出端与数据异或门XOR1的一个输入端连接；n个数据翻转信息存储单元F的输入端与总线的待解码数据输入端口Input2连接；n个数据翻转信息存储单元F中除最高位数据翻转信息存储单元F16外的其他数据翻转信息存储单元的输出依顺序与n-1选1选择器S2的n-1个数据输入端连接；n-1选1选择器S2的选择输入端与模n-1计数器CNT1的输出端连接；n-1选1选择器S2的输出端与信息异或门XOR2的一个数据输入端连接；最高位数据翻转信息存储单元F16的输出端与信息异或门XOR2的另一个数据输入端连接；信息异或门XOR2的输出端与数据异或门XOR1的另一个输入端连接；数据异或门XOR1的输出端与解码数据输出端口Output2连接。
n-1选1选择器S2有n-1个数据输入端，1个选择输入端和1个输出端；功能是根据选择输入端的值i,连接第i个数据输入端与数据输出端。
模n-1计数器CNT1有1个输出端；功能是输出端口的值依次是1，2直到n-1，然后再重复。
应该理解的是上述实例只是对本发明的说明，而不是对本发明的限制，任何不超出本发明实质精神范围内的发明创造，均落入本发明的保护范围之内。

Claims (1)

1. 一种DDR接口的数据编解码方法，所述的DDR 为第二代DDR标准DDR2或第三代DDR标准DDR3，该方法包括编码方法和解码方法，其特征在于所述的编码方法具体是：
数据编解码模块在编码时每次输入                                               个比特的输入数据，输出个比特的输出数据；
当第时刻的数据与时刻的数据的汉明距离大于时，编码模块将第时刻的数据取反后输出，且将数据翻转信息的第位标记为1；当第时刻的数据与时刻的数据的汉明距离小于或等于时，编码模块将第时刻的数据输出，且将数据翻转信息的第位标记为0；当时, 第时刻的数据用0代替；所述的汉明距离为两个数据对应位置的比特不同的个数；
将数据翻转信息进行编码处理，具体是：当数据翻转信息与第位输出数据的汉明距离大于时，数据翻转信息的第1至位比特均取反，数据翻转信息的第位比特为1；当数据翻转信息与第位输出数据的汉明距离小于或等于8时，数据翻转信息的第1至位比特不变，数据翻转信息的第位比特为0；编码处理后的数据翻转信息作为第个数据输出；
所述的解码方法具体是：
数据编解码模块在解码时每次输入个比特的输入数据，输出个比特的输出数据；
数据编解码模块将输入的前个输入数据按顺序保存；将输入的第个输入数据作为数据翻转信息；数据编解码模块按顺序将输入的个数据中的第个数据与数据翻转信息的第位和数据翻转信息的第位异或后的结果异或输出。
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