JP2000222386A

JP2000222386A - 積和回路及び傾き検出装置

Info

Publication number: JP2000222386A
Application number: JP11307321A
Authority: JP
Inventors: Kazuyuki Maruo; 和幸丸尾; Sunao Shibata; 直柴田
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-11-25
Filing date: 1999-10-28
Publication date: 2000-08-11
Also published as: DE19957389A1; US6647406B1; DE19957389B4

Abstract

(57)【要約】【課題】画像の傾きを小さい回路で高速に算出するこ
とのできる傾き検出装置を提供すること。【解決手段】２つの入力電圧にそれぞれ所定の係数を
乗じて加算する積和回路５０であって、ドレイン７０、
ソース７２、及びフローティングゲート７４を有するν
ＭＯＳ型トランジスタと、２つの入力電圧を、それぞれ
フローティングゲート７４に容量結合する第１及び第２
のキャパシタンス（Ｃ１、Ｃ２）と抵抗素子Ｒ０及びν
ＭＯＳ型トランジスタの間に生じる電圧を出力する出力
端子８６とを備え、ドレイン７０及びソース７２間に抵
抗素子Ｒ０を介して定電圧が加えられている。抵抗素子
Ｒ０は、ＭＯＳ型トランジスタを有しても良い。フロー
ティングゲート７４とグランドとを接続する第３のキャ
パシタンスを更に備えてもよい。νＭＯＳ型トランジス
タがＮチャネルνＭＯＳトランジスタであり、ドレイン
７０がソース７２より高い電位に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積和回路及び傾き
検出装置に関する。特に本発明は、特にアナログ・多値
データを高速かつ高精度に演算することができる積和回
路及び当該積和回路を用いた傾き検出回路に関する。

【０００２】

【従来の技術】コンピュータは、アナログ量を扱う場
合、通常はまずＡ／Ｄコンバータを利用してアナログ量
をディジタル値に変換し、その後デジタル処理を行う。
ディジタル処理は正確であるが、データ量が膨大となり
処理段数が大きくなる。このため、特に２次元画像から
特定の形状を認識するような情報処理をディジタル回路
で構成した場合、実時間で応答することが困難になる。

【０００３】たとえば、２値画像内に存在する直線の位
置と回転角を検出する方法として、直線ハフ（Ｈｏｕｇ
ｈ）変換という画像処理が知られている。直線ハフ変換
は、２値画像中の活性画素（例えば、画素値‘１’の画
素）の座標値を入力として三角関数と積和演算を行い、
結果を２次元メモリにマッピングする。直線ハフ変換は
ノイズに対して頑強であり、直線が途中で切れていたり
複数の直線が複雑に交差していても直線の回転角を検出
することができるので、リアルタイム画像認識をはじめ
として様々な分野に応用されている。

【０００４】図１は、上記直線ハフ変換を実時間で実現
するためにディジタル信号処理回路を利用したハフ変換
集積回路を示す。本集積回路は、ＭＯＳ（Metal Oxide
Semiconductor）論理回路、あるいはＴＴＬ（Transisto
r Transistor Logic）などの論理集積回路で実現されて
おり、入力された２値画像における、活性画素アドレス
を逐次出力するアドレス出力手段１２と、三角関数表１
８を格納したＲＯＭ（Read Only Memory）１６と、アド
レス出力手段１２が出力したアドレス及び三角関数表１
８から読み出した三角関数に基づいて積和演算を行う積
和回路２０とを備える。

【０００５】更にハフ変換集積回路は、積和演算結果を
格納する２次元メモリ２４と、２次元メモリ２４に格納
された格納値から最大値を検出する最大値検出部２６
と、最大値検出部２６が検出した最大値に基づいて入力
画像の傾きを出力する傾き出力部２８とを備える。

【０００６】

【発明が解決しようとする課題】論理回路で上記ハフ演
算を行う為には、三角関数表１８を格納したＲＯＭ１６
からデータをラッチし、アドレス出力手段１２が出力し
たディジタルのアドレスデータと三角関数の積和演算を
行うという２段の処理が必要である。さらに、積和演算
処理をたとえば８ｂｉｔの精度で行う為には、８段の論
理積処理と８段の並列全加算処理が必要となるので回路
遅延が大きくなる。

【０００７】このハフ変換回路をたとえばＣＭＯＳ（Co
mplementary MOS）論理回路で、８ｂｉｔの演算精度で
構成した場合、三角関数を格納したＲＯＭに１００トラ
ンジスタ程度と、積和回路に１５００トランジスタ程度
が必要となり、合計１６００トランジスタ程度必要とな
る。処理速度を向上させるためにこのハフ変換回路を複
数並列化する場合には、たとえば６０並列の場合で約１
００、０００トランジスタが必要となり、現状の高集積
技術ではＬＳＩチップ全体を占有してしまう。従って、
ハフ変換結果を格納する２次元メモリ等は別チップへ実
装することになり、全体として複数チップを実装した大
規模な回路構成になってしまう。

【０００８】そこでこの発明は、従来論理集積回路で構
成されているハフ変換演算集積回路にＭＯＳアナログ回
路技術を導入することにより、処理速度を向上させ、か
つ回路規模を小さくして並列化を可能にした半導体集積
回路を提供することを目的とする。この目的は特許請求
の範囲における独立項に記載の特徴の組み合わせにより
達成される。また従属項は本発明の更なる有利な具体例
を規定する。

【０００９】

【課題を解決するための手段】本発明の第１の形態によ
れば、２つの入力電圧にそれぞれ所定の係数を乗じて加
算する積和回路であって、ドレイン７０、ソース７２、
及びフローティングゲート７４を有するνＭＯＳ型トラ
ンジスタと、所定の抵抗値を有する抵抗素子Ｒ０と、２
つの入力電圧を、それぞれフローティングゲート７４に
容量結合する第１及び第２のキャパシタンスと抵抗素子
Ｒ０及びνＭＯＳ型トランジスタの間に生じる電圧を出
力する出力端子（８６）とを備え、ドレイン７０及びソ
ース７２間に抵抗素子Ｒ０を介して定電圧が加えられて
いる。

【００１０】抵抗素子Ｒ０は、ＭＯＳ型トランジスタを
有しても良い。フローティングゲート７４とグランドと
を接続する第３のキャパシタンスを更に備えてもよい。
νＭＯＳ型トランジスタがＮチャネルνＭＯＳトランジ
スタであり、ドレイン７０がソース７２より高い電位に
接続されてもよい。νＭＯＳ型トランジスタがＰチャネ
ルνＭＯＳトランジスタであり、ソース７２がドレイン
７０より高い電位に接続されても良い。

【００１１】νＭＯＳ型トランジスタを複数備え、複数
のνＭＯＳ型トランジスタの各々に対して、抵抗素子Ｒ
０並びに第１及び第２のキャパシタンスを独立に設けて
いてもよい。各νＭＯＳ型トランジスタにおける、第１
のキャパシタンス及び第２のキャパシタンスの値を多様
な角度θにおけるsinθ及びcosθの値と等しくすること
により、積和回路は多様な角度θにおけるsinθ及びcos
θとｘ方向のアドレス及びｙ方向のアドレスとを高速に
積和することができる。このためハフ変換を高速に行う
ことができる。なおこの場合は、複数のνＭＯＳ型トラ
ンジスタにおける、第１のキャパシタンスの自乗及び第
２のキャパシタンスの自乗の和が等しくなる。

【００１２】フローティングゲート７４を接地電位に接
続するスイッチ８４を更に備えてもよい。これにより、
フローティングゲート７４の初期電荷や繰り返し使用す
ることによりフローティングゲート７４に蓄積するトン
ネル電荷を初期化するこができる。このため、積和演算
を正確に行うことができる。スイッチ８４は、ＣＭＯＳ
スイッチを利用しても、抵抗と容量の組み合わせで構成
してもよい。

【００１３】本発明の第２の形態によれば、入力画像の
傾きを検出する傾き検出装置であって、入力画像に含ま
れる複数の活性画素における、ｘ方向及びｙ方向のアド
レスをそれぞれ出力するアドレス出力手段１２と、アド
レス出力手段１２が出力したｘ方向及びｙ方向のアドレ
スをそれぞれアナログ値に変換するＤ／Ａコンバータ
と、Ｄ／Ａコンバータがアナログ値に変換したｘ方向ア
ドレス及びｙ方向のアドレスに、複数の角度θにおける
値cosθ及びsinθを乗じて加算し積和結果として出力す
るアナログ積和回路と、積和結果及び角度θに基づいて
アドレスが定められるメモリと、メモリにおける積和結
果及び角度θに基づいて定められたアドレスの格納値
を、活性画素毎に増加させる増加手段と、メモリに格納
された格納値に基づいて傾きを算出する傾き算出手段と
を備えた。

【００１４】アナログ積和回路は、積和結果をメモリの
アドレスの少なくとも一部に変換するＡ／Ｄコンバータ
を有してもよい。傾き算出手段は、２次元メモリに格納
された最も大きい格納値を検出する最大値検出手段と、
最大値検出手段が検出した格納値のアドレスに基づい
て、角度θを傾きとして出力する傾き出力手段とを有し
てもよい。なお上記の発明の概要は、本発明の必要な特
徴の全てを列挙したものではなく、これらの特徴群のサ
ブコンビネーションも又発明となりうる。

【００１５】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００１６】図２は、本実施形態における傾き検出装置
の構成を示すブロック図である。本傾き検出装置は、入
力された２値画像における、活性画素アドレスを出力す
るアドレス出力手段１２と、アドレス出力手段１２が出
力したアドレスをアナログ値に変換するＤ／Ａコンバー
タ１４と、Ｄ／Ａコンバータ１４がアナログ値に変換し
たアドレスに、各種角度θにおける値cosθ及びsinθを
乗じるアナログの積和回路２０と、メモリ２４におけ
る、積和回路２０が算出した値ρ及びそのときの角度θ
に基づいて定められるアドレスの値を増加させる増加手
段２２を備える。

【００１７】また傾き検出装置は、メモリ２４に格納さ
れたデータに基づいて入力画像の傾きを算出する傾き算
出手段３０とを備え、この傾き算出手段３０には、メモ
リ２４に格納されたデータ中の最大値を検出する最大値
検出部２６と、最大値検出部２６が検出したデータのア
ドレスに基づいて、入力画像の傾きθを算出して出力す
る傾き出力部２８とが設けられている。

【００１８】入力される２値画像は、活性画素（画素値
１の画素）及び非活性画素（画素値０の画素）を有す
る。活性画素としては、例えば読み取った対象物におけ
るエッジとして検出された画素が該当し、否活性画素に
は、例えばエッジ以外の画素が該当する。アドレス出力
手段１２は、入力された２値画像中の活性画素の座標値
を出力する。積和回路２０は、ｘ方向及びｙ方向の座標
値と三角関数を積和することにより直線ハフ変換を行
う。直線ハフ変換された結果が２次元メモリ２４に格納
され、最大値検出部２６が、２次元メモリ２４の中から
最大の値を有するデータを検出する。傾き出力部２８
は、最大値検出部２６が検出したアドレスに基づいて、
入力２値画像中に存在する直線の位置及び傾きを検出す
る。

【００１９】Ａ．ハフ変換手段積和回路２０が行うハフ変換の内容を説明する。ハフ変
換については、K. Hanahara, T. Maruyama and T. Uchi
yama, "A Real-Time Processor for the HoughTransfor
m" IEEE Trans. Pattern Anal. Machine Intel., Vol.
PAMI-10, No.1, pp. 121-125, Jan. 1988にも説明され
ているので、ここではハフ変換処理について、具体的な
画像サンプルを用いて簡単に説明する。

【００２０】図３は、直線成分を含む２値画像である。
図中の白い部分が活性画素、黒い部分が不活性画素であ
る。Ｌ１、Ｌ２、Ｌ３に示すように活性画素が複数の直
線を構成している。この２値画素に直線ハフ変換を適用
する。直線はある一つの原点からの法線の長さρと、法
線とｙ軸のなす角θで、次式のように表現される。

【００２１】

【数１】（１）１本の直線は、ρ-θ平面では一点で表現される。直線
ハフ変換においては、ｘ―ｙ平面上の一点をその点を通
すべての直線の集まりで表現する。これらの直線はρ―
θ空間ではサインカーブとなる。このサインカーブをハ
フ曲線とよぶ。

【００２２】図４に示す３点α（ｘ１、ｙ１）、β（ｘ
２、ｙ２）、γ（ｘ３、ｙ３）が、直線Ｌ上に乗ってい
るとすると、対応するハフ曲線は、図５に示すように直
線Ｌに対応する点（θο、ρο）で交わる。つまり直線
は、ρ―θ空間における複数のハフ曲線の交点として検
出することができる。交点の輝度は、交わるハフ曲線の
数に比例して高くなる。

【００２３】図６は、図３の画像に直線ハフ変換を適用
した結果を示す。ρ―β平面でθ＝２４°付近にいくつ
かの輝度値が高い点が見られる。輝度値に対して、例え
ばしきい値処理を適用することにより、図３のＬ１、Ｌ
２、Ｌ３の直線ペアーに対応する６個のピークを検出で
きる。６個のピークが生じている位置はいずれもθ＝２
４度であるから、図３に示す入力画像においては配線パ
ターンの回転角が２４度であることを検出することがで
きる。以上のように、直線ハフ変換を利用することによ
り、画像中の直線とその傾きを検出することができる。

【００２４】Ｂ．νＭＯＳ積和回路積和回路２０は、前節にて説明した式（１）のハフ変換
積和演算を“ニューロＭＯＳ（νＭＯＳと呼ぶ）”トラ
ンジスタを応用したアナログ回路にて実現する。νＭＯ
Ｓトランジスタについては、T. Shibata and T. Ohmi "
A Functional MOS Transistor Featuring Gate-Leve Wi
ghted Sum and Threshold Operations"IEEE Trans. Ele
ctron Devices, vol. 39, No. 6, pp. 121-132, June 1
992 にも説明されているので、ここではνＭＯＳ積和回
路について簡単に説明する。

【００２５】図７は、νＭＯＳの構成概念図を示す。ν
ＭＯＳは、フローティングゲート７４を追加し、入力ゲ
ート（７６ａ、７６ｂ、・・・７６ｎ）を複数並列に配
したＭＯＳトランジスタである。通常のＭＯＳトランジ
スタはゲートが１つなので、ゲート電圧によって、スイ
ッチのオン／オフが決まる。図７のνＭＯＳトランジス
タにおけるドレイン７０及びソース７２の構成は従来の
ＭＯＳトランジスタと同じなので、図７のフローティン
グゲート７４に印加された電圧によってドレイン電流が
定まる。フローティングゲート７４の電圧は、複数のゲ
ート電圧Ｖ_１、Ｖ_２、，，，、Ｖ_ｎの総和で決まる。

【００２６】図８は、実際のフローティングゲート７４
の電位φ_Ｆを求めるモデルを示す。入力ゲート側の容量
に蓄えられる電荷の合計Ｑ_Ｆは、フローティングゲート
７４の電位をφ_Ｆとすると、

【数２】（２）である。一方、基板側の容量に蓄えられる電荷Ｑ_０は、

【数３】（３）である。Ｑ_０＝Ｑ_Ｆなので、

【数４】（４）これより、フローティングゲート７４の電位φ_Ｆは、

【数５】（５）となる。

【００２７】図９にνＭＯＳ積和回路の回路図を示す。
ここでは入力ゲート（７６ａ及び７６ｂ）を２つにして
いる。フローティングゲート７４の電位φ_Ｆは式（５）
より、

【数６】（６）となる。

【００２８】この回路は、図９に示したドレイン電流の
向きから明らかなように、Ｖ_ｏｕｔ側がソース７２であ
る。これよりＶ_ｄｓ＝Ｖ_ｄｄ-Ｖ_ｏｕｔ‘Ｖ_ｇｓ＝φ_Ｆ-
Ｖ_ｏ _ｕｔとなり、Ｖ_ｄｓ-（Ｖ_ｇｓ-Ｖ_ｔ）＝Ｖ_ｄｄ-φ
_Ｆ＋Ｖ_ｔを得る。φ_Ｆ＜５Ｖなので、Ｖ_ｔ＞０であれ
ば、常にＶ_ｄｓ-（Ｖ_ｇｓ-Ｖ_ｔ）＞０、すなわちＶ_ｄｓ
＞Ｖ_ｇｓ-Ｖ_ｔが成立しているので、このｎＭＯＳトラ
ンジスタは常に飽和領域で動作する。したがって、ドレ
イン電流Ｉ_ｄｓは、

【数７】（７）と求められる。

【００２９】一方、抵抗Ｒ_０を通る電流は、Ｉ_ｒは、

【数８】（８）である。Ｉ_ｄｓ＝Ｉ_ｒなので、

【数９】（９）として、これからＶ_ｏｕｔをもとめると、

【数１０】（１０）となる。

【００３０】β＝７×１０^−５なので、Ｒ_０が数１０ｋ
Ω以上であれば、平方根の中の項は、

【数１１】（１１）となる。さらに、０Ｖ＜Ｖ_ｏｕｔ＜５Ｖなので、式（１
０）は、

【数１２】（１２）となる。

【００３１】図９の回路は、フローティングゲート７４
の電位φ_Ｆに対して線形に変化する電圧Ｖ_ｏｕｔを出力
する。ここでしきい値電圧をＶ_ｔ＝０Ｖとすると、入力
と全く同じ電圧を出力する回路を構成することができ
る。式（６）及び（１２）より、図９のソースフォロワ
回路の入出力は次のようになる。

【００３２】

【数１３】（１３）Ｖ_ｔ＝０Ｖ、Ｃ_{ＴＯＴＡＬ}＝Ｃ_０＋Ｃ_１＋Ｃ_２とする
と、

【数１４】（１４）となり、係数１／Ｃ_{ＴＯＴＡＬ}が掛かった積和演算器と
なる。以上のように、図９に示した回路は、積和回路に
なる。Ｖ_ｔ≠０Ｖの場合でも、積和演算の結果に一定の
オフセットが加わるだけで、積和演算の他の内容には影
響をあたえない。

【００３３】Ｃ．直線ハフ演算回路前節で説明した積和回路の動作、すなわち式（１４）に
おいて、Ｃ_１（θ）∝ｓｉｎθ、Ｃ_２（θ）∝ｃｏｓθ
とし、入力電圧を２値画像中の活性画素のｘ、ｙ座標値
のアナログ値（Ｖｘ、Ｖｙ）、おのおのの入力ゲート容
量をＣｓｉｎ（θ）、Ｃｃｏｓ（θ）とすると、式（１
４）は、

【数１５】（１５）となり、式（１）のハフ変換演算と同等になる。

【００３４】Ｃ_{ＴＯＴＡＬ}の値は一定であることが望ま
しいが、

【数１６】（１６）であり、ｓｉｎθ＋ｃｏｓθは一定でないので、Ｃ
_{ＴＯＴＡＬ}も一定にならない。そこで、図９の回路とア
ースとの間に次式で示す容量Ｃ_{ＴＯＴＡＬ}の入力ゲート
を追加する。

【数１７】（１７）

【００３５】図１０は容量Ｃ_{ＴＯＴＡＬ}の入力ゲートを
追加したνＭＯＳ回路５０を示す。また図１０では、図
９の回路素子Ｒ_０としてＰＭＯＳ７８を用い、ＮＭＯＳ
８０、ＰＭＯＳ７８のフローティングゲート７４を共通
にしたＣＭＯＳとしている。ＭＯＳ型トランジスタのチ
ャネル抵抗を負荷抵抗として利用することにより、小面
積で比較的高い抵抗を得ることができる。Ｃ_{ＴＯＴＡＬ}
は、必要十分な値、たとえばＣｃｏｓ（θ）＋Ｃｓｉｎ
（θ）の最大値とする。追加した入力ゲートを接地（＝
０Ｖ）することにより、θが変化してもＣ_{ＴＯＴＡＬ}を
一定にすることができる。接地入力ゲートを追加したこ
とによる出力電圧Ｖ_ｏｕｔは、

【数１８】（１８）となり所望の積和演算を行うことができる。

【００３６】図１１は、複数のνＭＯＳトランジスタ５
０〜６０を並列に配列した回路を示す。各νＭＯＳにお
ける２つの入力ゲートに接続された容量をそれぞれ、各
種θにおける値Ｃｓｉｎ（θ）及びＣｃｏｓ（θ）に比
例する大きさに設定し、各νＭＯＳにｘアドレス及びｙ
アドレスのアナログ値を入力する。これにより、ある活
性画素の各種θにおけるハフ変換演算を同時に行うこと
ができる。

【００３７】図１２は、増加手段２２の一部の構成とし
ての増加手段要素２２ａ、及び２次元メモリ２４の一部
の構成としての２次元メモリ要素２４ａを示す。図１１
に示す複数のνＭＯＳトランジスタ５０〜６０の各出力
に対して、それぞれ図１２に示す増加手段要素２２ａ及
び２次元メモリ要素２４ａが独立に設けられている。

【００３８】増加手段要素２２ａは複数の比較器１０３
を有し、各比較器１０３にはそれぞれ異なる参照電圧及
び積和回路２０の出力Ｖｏｕｔが入力される。比較器１
０３は、入力電圧Ｖｏｕｔが参照電圧より大きければ１
を、小さければ０を出力する。隣接する２つの比較器の
出力を排他的論理和回路１０４に入力することにより、
Ｖｏｕｔ電圧に最も近い参照電圧が入力された比較器１
０３が接続された排他的論理和回路１０４の出力が１と
なり、その他の排他的論理和回路１０４の出力は０とな
る。排他的論理和１０４に代えて、対応する比較器の出
力が０で１つ上の比較器の出力が１の場合にのみ０を出
力する論理回路を設けても良い。この場合は、例えば図
１３に示すように、対応する比較器の出力をＮＯＴゲー
トに入力し、ＮＯＴゲートの出力及び１つ上の比較器の
出力をＮＡＮＤゲートに入力すればよい。

【００３９】２次元メモリ要素２４ａは、ρに対応付け
られた複数のレジスタ１０５を有する。増加回路２２
は、出力が１となった排他的論理和回路１０４に接続さ
れたレジスタ１０５の値を１インクリメントする。複数
の活性画素の各々に対して上記処理を繰り返すことによ
り、入力画像をハフ変換することができる。

【００４０】最大値検出部２６は、ハフ変換処理が完了
した後に、２次元メモリ２４の各２次元メモリ要素２４
ａに含まれる各レジスタ１０５の値を読み取り、最大値
のアドレスを出力する。このアドレスに基づいて、傾き
検出部２６は入力２値画像中の直線の位置と回転角を検
出する。

【００４１】アナログ入力である電圧Ｖｘ、Ｖｙを積和
回路２０に印加する。たとえば、Ｖｘ＝５Ｖ、Ｖｙ＝５
Ｖ、θ＝４５°とし、入力ゲート容量をＣｓｉｎ（θ）
＝ｓｉｎθ×１００（フェムトファラッド）、Ｃｃｏｓ
（θ）＝ｃｏｓθ×１００（フェムトファラッド）、Ｃ
ａｄｄ＝０ファラッド、Ｃ_０＝３５（フェムトファラッ
ド）とすると、式（１８）のＶｏｕｔは約４（Ｖ）とな
る。

【００４２】図１４は、（Ｖｘ、Ｖｙ）＝｛２．５Ｖ、
２．５Ｖ｝、｛５Ｖ、５Ｖ｝、｛５Ｖ、０Ｖ｝、｛０
Ｖ、５Ｖ｝とし、θ＝０°、１０°、、、、、９０°に
対して、回路シュミレーション（商品名：ＨＳＰＩＣ
Ｅ）を利用して過渡解析した結果を示す。式（１５）に
より算術的に求められるＶｏｕｔとほぼ等しい電圧Ｖｏ
ｕｔが検出されているので、図１０の回路がハフ変換回
路として正しく動作していることがわかる。

【００４３】図１５は、図１４と同じ４通りの入力電圧
に対してθを０°≦θ≦９０°の範囲で変化させたとき
に２次元メモリ２４に格納される値を示す。｛０Ｖ、５
Ｖ｝、｛２．５Ｖ、２．５Ｖ｝、｛５Ｖ、０Ｖ｝の３点
はＶｘ―Ｖｙ平面内で４５°の直線上に乗っており、対
応する３本のハフ曲線がθ＝４５°で交差している。こ
れにより、本実施形態の傾き検出装置がハフ変換結果を
２次元メモリ２４に格納していることがわかる。

【００４４】本実施形態によると、活性画素１画素を、
直線ハフ変換演算し、更に２次元メモリへラッチする処
理を約５００ｎｓで終えることができた。従って２値画
像中の活性画素数を１０２４画素とすると、０．５msで
ＳＬＨＴ処理を完了できる。同様の処理をディジタル回
路で実現すると、クロック周波数２０ＭＨｚで１６．７
ｍｓかかるので本実施形態における処理速度は約３３倍
高速である。

【００４５】ハフ変換処理回路を１度の分解能で０°≦
θ≦９０°まで並列で行う場合、ＣＭＯＳ論理回路では
約２００Ｋトランジスタ必要であるが、本実施例では
０．３６Ｋしか必要としない。即ち、必要なトランジス
タ数が５５０分の１になっており、集積回路の面積比は
約３０分の１となる。

【００４６】図１５は、他の実施形態を示す。図１５に
示す傾き検出装置は、図１０を用いて説明した積和回路
２０のアナログ出力をディジタル値に変換するＡ／Ｄコ
ンバータ８８を有し、２次元メモリ２４への格納、最大
値検出などの処理をＤＳＰ（Digital Signal Processo
r）で代替する。図１５において、図１０と同一の符号
を付した構成は、図１０を用いて説明した構成と機能お
よび動作が同一なので説明を省略する。更に他の実施形
態としては、２次元メモリ２４及び最大値検出部２６
を、汎用のコンピュータ及びコンピュータ上で動作する
ソフトウェアによって提供してもよい。

【００４７】また更に他の実施形態としては、ρ−θ空
間上における輝度の大きい複数の点に基づいて、対象画
像の傾きを算出しても良い。例えば、前記度値のヒスト
グラムを取って、上位１０パーセントの点が含まれる輝
度を閾値とし、閾値以上の輝度を有する全ての点に基づ
いて対象画像の傾きを算出する方法が考えられる。この
ように複数の点に基づいて対象画像の傾きを算出する場
合には、それぞれの点によって算出される対象画像の傾
きθ１、θ２、・・・に、輝度に基づいて定められる重
みａ１、ａ２、・・・を乗じて積和平均を得ることが好
ましい。この場合、対象画像の傾きθは、次式 θ＝（ａ１θ１＋ａ２θ２＋・・・）／（ａ１＋ａ２＋
・・・）によって算出することができる。より簡単には、選択さ
れた複数の点にもとづいてそれぞれ算出される対象画像
の傾きの中央値または単純な平均値を対象画像の傾きと
しても良い。

【００４８】更に、各点に基づいて算出される傾きデー
タθ１、θ２、・・・のそれぞれを、各点の輝度に対応
付けてヒストグラムとして出力しても良い。この場合、
同一の角度θにおいて複数の点が選択されている場合
は、それら複数の点の輝度の合計値を角度θに対応付け
て出力することが好ましい。このようなヒストグラムに
よれば、算出された対象画像の角度、及びその角度に含
まれる誤差の大きさを把握することができる。さらに、
対象画像の傾きが算出された所定の範囲（例えばプラス
マイナス５度）に含まれる可能性の大きさを、ヒストグ
ラムと共に出力してもよい。

【００４９】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００５０】

【発明の効果】以上詳細に説明したように、本発明のニ
ューロＭＯＳアナログ積和回路によれば、従来のディジ
タル回線技術による実装ではかなり大規模な回路構成に
なってしまうハフ変換を小さな回路で実現することがで
きる。また高速にハフ変換処理を行うことができる。

【図面の簡単な説明】

【図１】従来の傾き検出装置の構成を示すブロック図で
ある。

【図２】実施形態における傾き検出装置の構成を示すブ
ロック図である。

【図３】本実施形態における入力２値画像の例を示すサ
ンプル画像である。

【図４】３画素の活性画素が直線Ｌに乗っている２値画
像である。

【図５】図４の２値画像をハフ変換処理した結果を示す
画像である。

【図６】図３のサンプル２値画像にハフ変換処理を適用
した結果を示す画像である。

【図７】ニューロＭＯＳ（νＭＯＳ）トランジスタの回
路構成図である。

【図８】νＭＯＳトランジスタの容量をモデル化して示
した等価回路である。

【図９】νＭＯＳ積和回路の構成図である。

【図１０】本実施形態で用いたνＭＯＳトランジスタの
回路構成図である。

【図１１】νＭＯＳによる直線ハフ変換演算回路をθを
変えながら複数並列に配置した回路図である。

【図１２】増加手段要素２２ａ及び２次元メモリ要素２
４ａの詳細な構成を示すブロック図である。

【図１３】増加手段要素２２ａ及び２次元メモリ要素２
４ａの他の構成を示すブロック図である。

【図１４】図１０ハフ変換処理回路のＨＳＰＩＣＥシュ
ミレーション結果である。

【図１５】図１２の、ハフ変換処理後の２次元メモリの
内容を画像イメージで表示した、ＨＳＰＩＣＥシュミレ
ーション結果を示す。

【図１６】傾き検出装置の他の実施形態を示す。

【符号の説明】

１２アドレス出力手段１４Ｄ／Ａコンバータ１６ＲＯＭ１８三角関数表２
０積和回路２２増加手段２４メモリ２
６最大値検出部２８傾き出力部３０傾き算出手段５
０ νＭＯＳトランジスタ１０３比較器１０４排他的論理和回路１
０５レジスタ

Claims

【特許請求の範囲】

【請求項１】第１の入力電圧に所定の角度θにおける
余弦値cosθを乗じた値と、第２の入力電圧に前記所定
の角度θにおける正弦値sinθを乗じた値とを加算した
積和値を出力する積和回路であって、ドレイン、ソース、及びフローティングゲートを有する
νＭＯＳ型トランジスタと、前記第１の入力電圧を前記フローティングゲートに容量
結合する、キャパシタンスが前記余弦値cosθである第
１のコンデンサと、前記第２の入力電圧を前記フローティングゲートに容量
結合する、キャパシタンスが前記正弦値sinθである第
２のコンデンサと、前記νＭＯＳ型トランジスタに接続された抵抗素子と、前記抵抗素子及び前記νＭＯＳ型トランジスタの間の電
位を出力する出力端子とを備え、前記ドレイン及び前記ソース間に前記抵抗素子を介して
定電圧が加えられることにより、前記積和値を前記出力
端子から出力することを特徴とする積和回路。
【請求項２】前記抵抗素子が、ＭＯＳ型トランジスタ
を有することを特徴とする請求項１に記載の積和回路。
【請求項３】前記フローティングゲートとグランドと
を接続する第３のコンデンサを更に備えたことを特徴と
する請求項１に記載の積和回路。
【請求項４】前記νＭＯＳ型トランジスタがＮチャネ
ルνＭＯＳトランジスタであり、前記ドレインが前記ソ
ースより高い電位に接続されることを特徴とする請求項
１に記載の積和回路。
【請求項５】前記νＭＯＳ型トランジスタがＰチャネ
ルνＭＯＳトランジスタであり、前記ソースが前記ドレ
インより高い電位に接続されることを特徴とする請求項
１に記載の積和回路。
【請求項６】前記νＭＯＳ型トランジスタを複数備
え、前記複数のνＭＯＳ型トランジスタの各々に対して、前
記抵抗素子及び前記第１のコンデンサ及び第２のコンデ
ンサが独立に設けられていることを特徴とする請求項１
に記載の積和回路。
【請求項７】前記複数のνＭＯＳ型トランジスタの各
々における、前記第１のコンデンサのキャパシタンスの
自乗及び前記第２のコンデンサのキャパシタンスの自乗
の和が等しいことを特徴とする請求項６に記載の積和回
路。
【請求項８】前記フローティングゲートを接地電位に
接続するスイッチを更に備えたことを特徴とする請求項
１に記載の積和回路。
【請求項９】入力画像の傾きを検出する傾き検出装置
であって、前記入力画像に含まれる複数の活性画素における、ｘ方
向及びｙ方向のアドレスをそれぞれ出力するアドレス出
力手段と、前記アドレス出力手段が出力した前記ｘ方向及びｙ方向
のアドレスをそれぞれアナログ値に変換するＤ／Ａコン
バータと、前記Ｄ／Ａコンバータがアナログ値に変換した前記ｘ方
向のアドレスに複数の角度θにおける余弦値cosθを乗
じた値と、前記Ｄ／Ａコンバータがアナログ値に変換し
たｙ方向のアドレスに前記複数の角度θにおける正弦値
sinθを乗じた値とを加算し積和結果として出力するア
ナログ積和回路と、前記積和結果及び前記角度θに基づいてアドレスが定め
られる２次元メモリと、前記２次元メモリにおける、前記積和結果及び前記角度
θに基づいて定められた前記アドレスの格納値を、前記
活性画素毎に増加させる増加手段と、前記２次元メモリに格納された前記格納値に基づいて前
記傾きを算出する傾き算出手段とを備えたことを特徴と
する傾き検出装置。
【請求項１０】前記アナログ積和回路は、前記積和結
果を前記２次元メモリのアドレスの少なくとも一部に変
換するＡ／Ｄコンバータを有することを特徴とする請求
項９に記載の傾き検出装置。
【請求項１１】前記傾き算出手段は、前記２次元メモリに格納された最も大きい格納値を検出
する最大値検出手段と、前記最大値検出手段が検出した前記最も大きい格納値の
アドレスに基づいて、前記角度θを前記傾きとして出力
する傾き出力手段とを有することを特徴とする請求項９
に記載の傾き検出装置。
【請求項１２】前記アナログ積和回路は、ドレイン、ソース、及びフローティングゲートを有する
νＭＯＳ型トランジスタと、前記Ｄ／Ａコンバータがアナログ値に変換した前記ｘ方
向のアドレスを前記フローティングゲートに容量結合す
る、キャパシタンスが前記余弦値cosθである第１のコ
ンデンサと、前記Ｄ／Ａコンバータがアナログ値に変換した前記ｙ方
向のアドレスを前記フローティングゲートに容量結合す
る、キャパシタンスが前記正弦値sinθである第２のコ
ンデンサと、 νＭＯＳ型トランジスタに接続された抵抗素子と、前記抵抗素子及び前記νＭＯＳ型トランジスタの間の電
位を出力する出力端子とを有し、前記ドレイン及び前記ソース間に前記抵抗素子を介して
定電圧が加えられることにより、前記積和結果を出力す
ることを特徴とする請求項９に記載の傾き検出装置。
【請求項１３】前記抵抗素子が、ＭＯＳ型トランジス
タを有することを特徴とする請求項１２に記載の傾き検
出装置。
【請求項１４】前記フローティングゲートとグランド
とを接続する第３のコンデンサを更に備えたことを特徴
とする請求項１２に記載の傾き検出装置。
【請求項１５】前記νＭＯＳ型トランジスタを複数備
え、前記複数のνＭＯＳ型トランジスタの各々に対して、前
記抵抗素子及び前記第１のコンデンサ及び第２のコンデ
ンサが独立に設けられていることを特徴とする請求項１
２に記載の傾き検出装置。
【請求項１６】各νＭＯＳ型トランジスタにおける、
前記第１のコンデンサのキャパシタンスの自乗及び前記
第２のコンデンサのキャパシタンスの自乗の和が等しい
ことを特徴とする請求項１５に記載の傾き検出装置。
【請求項１７】前記フローティングゲートを接地電位
に接続するスイッチを更に備えたことを特徴とする請求
項１２に記載の傾き検出装置。