CN111627476B - 具有低泄漏特性器件的动态存储器及阵列电路 - Google Patents

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Abstract

本发明公开了一种具有低泄漏特性器件的动态存储器及阵列电路，其中，动态存储器包括：写操作模块包括控制端、输入端和输出端，写操作模块由具有低泄漏特性的纳米机电继电器组成，以利用其低泄漏特点延长动态存储器的保持时间。写操作模块与信息存储模块的写操作端连接，用于对信息存储模块所存储的信息进行写操作；读操作模块包括控制端、输入端和输出端，读操作模块与信息存储模块的读操作端连接，用于对信息存储模块内的状态信息进行读操作；信息存储模块包括写操作端和读操作端。由此，提高了动态存储器的数据无损保持时间，从而降低了动态存储器的刷新功耗，是一类漏电小、功耗低的动态存储器。

Description

具有低泄漏特性器件的动态存储器及阵列电路
技术领域
本发明涉及低功耗存储设计以及动态随机存取存储设计技术领域，特别涉及一种具有低泄漏特性器件的动态存储器及阵列电路。
背景技术
随着物联网技术和传感器技术的发展，许多系统处理的数据量越来越大，大量的数据需要高性能存储器的支持。一个存储器性能的好坏由其存储容量、读写速度、功耗等因素的决定，其中任何一项性能的不足都会严重降低系统的性能。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)和静态随机存取存储器(Static Random Access Memory，SRAM)SRAM相比，密度更高，因此DRAM具有每单位比特价格低、集成度高等优点，可以在较小的芯片上安装更大容量的存储器。DRAM包括常见的独立封装的主存储器(Main Memory)和集成在计算芯片中的嵌入式DRAM，即Embedded DRAM(eDRAM)。由于eDRAM可以和计算芯片集成在一起，因此与独立封装的DRAM相比，eDRAM可以节省更多的面积。在集成芯片日益小型化的今天，eDRAM受到了越来越多的青睐。
常见的一种eDRAM单元电路由三个晶体管组成(3-Transistor per Cell eDRAM，即3T/C eDRAM)。3T/C eDRAM当前面临的一个很大的挑战就是刷新问题。如K.C.Chun等人在JSSC 2011上发表的“A 3T gain cell embedded DRAM utilizing preferentialboosting for high density and low power on-die caches”所述，由于存在写晶体管漏源沟道、存储晶体管栅极以及写晶体管源极处反偏PN结等漏电路径，单元内所存储的电荷会不断地减少。当电荷减少到一定程度的时候，存储器会因为访问速度太慢而无法正常工作，因此，各单元电路需要周期性地刷新以维持存储器正常工作，其中所允许的最大刷新周期定义为保持时间(Retention Time)。I.Bhati等人在IEEE Transaction on Computers上发表的“DRAM refresh mechanisms,penalties,and trade-offs”中指出，随着阵列规模的不断增大，刷新问题变得越来越严重。一方面，每次刷新都会消耗大量的能量，这严重降低了设备的工作时间；另一方面，频繁的刷新会阻塞正常的存储器访问操作，严重影响了设备的性能。因此，降低单元内所存储电荷的泄漏，进而延长保持时间来降低刷新所带来的影响至关重要。考虑到3T eDRAM所存储电荷的泄漏主要来源于写晶体管的亚阈值漏电(Subthreshold Leakage)，因此寻找漏电极低的器件来作为eDRAM的写晶体管是解决这一问题的有效途径。
纳米机电继电器(Nanoelectromechanical Relay，NEM Relay)是一种电制动的开关，纳米机电继电器可以制成3、4或5个端口配置。4端纳米机电继电器是一种CMOS兼容器件，由栅极(G)、漏极(D)、源极(S)和基极(B)组成；连接漏极和源极的通道通过绝缘层与栅极相互隔离。当开关断开时，通道与漏极、栅极都断开，漏极和栅极之间就被空气隔开，这种隔离使得纳米机电继电器拥有漏电极低等特性。近些年，随着技术的不断进步，纳米机电继电器飞速发展。K.Kato等人在EDL 2015上发表的“Non-volatile nanoelectromechanicalmemory for energy-efficient data searching”报道了操作电压与CMOS相兼容的纳米机电继电器，而C.Chen等人在FPGA 2010上发表的“Efficient FPGAs usingnanoelectromechanical relays”也指出高集成度的纳米机电继电器可以通过尺寸缩减和3D堆叠来实现。此外，后道工序(Back End of Line，即BEOL)技术的发展使得纳米机电继电器与CMOS工艺更加兼容，U.Sikder等人在S3S 2017上甚至报道了利用7纳米CMOS工艺下的BEOL技术所做纳米机电继电器。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的一个目的在于提出一种具有低泄漏特性器件的动态存储器，该动态存储器提高了动态存储器的数据无损保持时间，从而降低了动态存储器的刷新功耗，是一类漏电小、功耗低的动态存储器。
本发明的另一个目的在于提出一种阵列电路。
为达到上述目的，本发明一方面实施例提出了一种具有低泄漏特性器件的动态存储器，包括：写操作模块、信息存储模块和读操作模块；
所述写操作模块包括控制端、输入端和输出端，所述写操作模块由具有低泄漏特性的器件组成，所述低泄漏特性的器件包括纳米机电继电器，所述写操作模块与所述信息存储模块的写操作端连接，用于对所述信息存储模块所存储的信息进行写操作；
所述读操作模块包括控制端、输入端和输出端，所述读操作模块与所述信息存储模块的读操作端连接，用于对所述信息存储模块内的状态信息进行读操作；
所述信息存储模块包括写操作端和读操作端。
本发明实施例的具有低泄漏特性器件的动态存储器，可以有效地改善eDRAM在闲置状态下的漏电问题，可以通过降低漏电速度从而提高存储信息的保持时间、极大降低刷新功耗的动态存储器。
另外，根据本发明上述实施例的具有低泄漏特性器件的动态存储器还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述写操作模块与所述读操作模块独立设置或合并设置。
进一步地，在本发明的一个实施例中，所述信息存储模块与所述读操作模块分别用第一晶体管和第二晶体管实现；
所述信息存储模块的写操作端和读操作端分别与所述第一晶体管的栅极和漏极相连，所述读操作端的输入和输出分别与所述第二晶体管的漏极和源极相连，所述读操作端的控制信号与所述第二晶体管的栅极相连。
进一步地，在本发明的一个实施例中，所述第一晶体管和所述第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。
为达到上述目的，本发明另一方面实施例提出了一种阵列电路，包括：多个存储单元；每个存储单元包括具有低泄漏特性器件的动态存储器，所述低泄漏特性器件为纳米机电继电器；
所述多个存储单元以多行多列形式排列，同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
本发明实施例的包括多个存储单元的阵列电路具有低刷新频率的特性，所述信息存储模块使用薄栅晶体管时，读取速度更快，并可以有效地降低eDRAM在闲置状态下的刷新频率；所述信息存储模块使用厚栅晶体管时，可以极大提高存储信息的保持时间，具有准非易失的优点，是一类可以通过降低漏电速度从而提高存储信息的保持时间、降低刷新功耗的动态存储器。
另外，根据本发明上述实施例的阵列电路还可以具有以下附加的技术特征：
进一步地，在本发明的一个实施例中，所述纳米机电继电器的栅极与写字线相连，所述纳米机电继电器的漏极与写位线相连，所述纳米机电继电器的源极通过信息存储模块的写操作端与所述信息存储模块相连。
进一步地，在本发明的一个实施例中，写位线与读位线可以通过电气短接的方式连接。
进一步地，在本发明的一个实施例中，所述信息存储模块与读操作模块分别用第一晶体管和第二晶体管实现，所述第一晶体管的栅极与所述纳米机电继电器的源极相连，所述第一晶体管的漏极与所述第二晶体管的源极相连，所述第二晶体管的栅极与读字线相连，所述第二晶体管的漏极与读位线相连。
进一步地，在本发明的一个实施例中，所述第一晶体管和所述第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。
进一步地，在本发明的一个实施例中，进行某一个存储单元的写操作时，通过对应存储单元的写字线驱动并导通对应存储单元的写操作模块，通过对应存储单元的写位线的电压控制对应存储单元的信息存储模块的栅极电压，以改变存储信息状态；
进行某一个存储单元的读操作时，通过对应存储单元的读字线驱动并导通对应存储单元的读操作模块，以通过对应存储单元的读位线的电压电流特性，获取对应存储单元的存储信息。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明一个实施例的具有低泄漏特性器件的动态存储器结构示意图；
图2为根据本发明一个实施例的四端口的纳米机电继电器的实例示意图；
图3为根据本发明一个实施例的纳米机电继电器和场效应晶体管的电压电流特性对比图；
图4为根据本发明一个实施例的传统3T/C eDRAM的漏电原理示意图；
图5为根据本发明一个实施例的阵列电路结构示意图；
图6为根据本发明一个实施例的写操作的具体实现方式示意图；
图7为根据本发明一个实施例的读操作的具体实现方式示意图；
图8为根据本发明一个实施例的包括多个存储单元的阵列电路的结构示意图；
图9为根据本发明一个实施例的非易失性的仿真结果数据图；
图10为根据本发明一个实施例的在不同电压下的保持时间的仿真结果数据图；
图11为根据本发明一个实施例的在不同阵列规模或者电压下的刷新功耗的仿真结果数据图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的具有低泄漏特性器件的动态存储器及阵列电路。
首先将参照附图描述根据本发明实施例提出的具有低泄漏特性器件的动态存储器。
图1为根据本发明一个实施例的具有低泄漏特性器件的动态存储器结构示意图。
如图1所示，该具有低泄漏特性器件的动态存储器包括：写操作模块、信息存储模块和读操作模块。
写操作模块包括控制端、输入端和输出端，写操作模块由具有低泄漏特性的器件组成，写操作模块与信息存储模块的写操作端连接，用于对信息存储模块所存储的信息进行写操作；
读操作模块包括控制端、输入端和输出端，读操作模块与信息存储模块的读操作端连接，用于对信息存储模块内的状态信息进行读操作；
信息存储模块包括写操作端和读操作端。
作为一种具体的实现方式，该单元电路由两个晶体管和一个纳米机电继电器组成(2-Transistor-1-NEM-relay per Cell eDRAM，即2T1N/C eDRAM)。
进一步地，低泄漏特性的器件包括纳米机电继电器。
此外，纳米机电继电器工艺参数在一定范围内变化，对电路正常工作不产生影响。
本发明实施例的具有低泄漏特性器件的动态存储器，可以有效地改善eDRAM在闲置状态下的漏电问题，是一类可以通过降低漏电速度从而提高存储信息的保持时间、极大降低刷新功耗的动态存储器。
具体地，本发明实施例中的低功耗片上存储是将三管动态存储器中的用作写入访问开关的晶体管替换成具有低泄漏特性的器件，例如纳米机电继电器。与晶体管不同，纳米机电继电器是一种继电器件，具有关断状态超低外漏以及导通状态低阻抗、无阈值压降等特性，这使得本发明实施例中的存储数据保持时间变长，降低了刷新功耗。
如图2所示，展示了一个具有低泄漏特性的四端口器件的实例，及纳米机电继电器的结构、电路模型、两种状态等效电路模型以及ID-VG特性。可以看到在关断状态，纳米机电继电器源极和漏极之间的连接被空气所隔离，而空气是良好的绝缘体，因此纳米机电继电器在关断状态下的漏电极小。
图3为根据本发明一个实施例的纳米机电继电器和场效应晶体管的电压电流特性对比图。和MOSFET相比，纳米机电继电器作为一种机械开关装置，开关状态转变更急剧，且具有平坦的阻性和非常低的关断状态电流，因此导通-关断的漏极电流比率更大。
图4为根据本发明一个实施例的传统3T/C eDRAM的漏电原理示意图。3T/C eDRAM的漏电路径主要有三种：1)通过写晶体管的漏源沟道；2)通过存储晶体管的栅极；3)通过写晶体管源极处的反偏PN结(图中未标出)。其中，通过写晶体管漏源沟道的漏电是最主要的，其次是通过存储晶体管栅极的漏电，而通过写晶体管源极处反偏PN结的漏电非常少。因此，如果可以有效抑制通过写晶体管漏源沟道的漏电，3T/C eDRAM所存电荷的漏电速度会明显降低。而之前在图3中已经说明了纳米机电继电器在关断时具有非常低的关断状态电流，因此利用纳米机电继电器取代传统3T/C eDRAM电路中作为写访问开关的MOSFET，进而有效降低原传统电路的漏电速度，进而降低刷新频率。
如图1所示，写操作模块的写入访问开关利用纳米机电继电器实现，信息存储模块与读操作模块分别用第一晶体管和第二晶体管实现，第一晶体管和第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。纳米机电继电器的栅极与写字线相连，纳米机电继电器的漏极与写位线相连，纳米机电继电器的源极与第一晶体管的栅极相连，第一晶体管通过纳米机电继电器与写位线相连，第一晶体管通过第二晶体管与读位线相连，第二晶体管的栅极与读字线相连。
进行写操作时，写字线驱动纳米机电继电器使其导通，通过控制写位线的电压控制第一晶体管的栅极电压，从而改变第一晶体管所处的状态。进行读操作时，读字线驱动第二晶体管使其导通，进而通过第一晶体管的获取所存储的信息。从中可以看出，图1所示的单元电路在功能上与基于纯CMOS工艺的3T/C eDRAM基本一致。
图3所示的纳米机电继电器和MOSFET的电压电流特性对比图已经充分说明了使用纳米机电继电器作为3T/C eDRAM的写访问开关，可以有效降低3T/C eDRAM通过写晶体管的漏源沟道的漏电，进而降低刷新频率。
在本发明中，写操作模块与读操作模块可以独立设置或者合并设置。
本发明实施例的具有低泄漏特性器件的动态存储器，具有低刷新频率的特性，信息存储模块使用薄栅晶体管时，读取速度更快，和现有的基于纯CMOS工艺的3T/C eDRAM设计相比，可以有效地降低eDRAM在闲置状态下的刷新频率；信息存储模块使用厚栅晶体管时，和现有的基于纯CMOS工艺的3T/C eDRAM设计相比，可以极大提高存储信息的保持时间，具有准非易失的优点，是一类可以通过降低漏电速度从而提高存储信息的保持时间、降低刷新功耗的动态存储器。
其次参照附图描述根据本发明实施例提出的阵列电路。
利用图1所示的动态存储器单元电路可以搭建如图5所示的阵列。
在本发明实施例中，纳米机电继电器仅是一个实例，所有具有低泄漏特性的器件理论上都可以用于搭建本发明中提出的动态存储器。
如图5所示，该阵列电路包括：多个存储单元；每个存储单元包括具有低泄漏特性器件的动态存储器；
多个存储单元以多行多列形式排列，同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
进一步地，低泄漏特性器件为纳米机电继电器，纳米机电继电器的栅极与写字线相连，纳米机电继电器的漏极与写位线相连，纳米机电继电器的源极通过信息存储模块的写操作端与信息存储模块相连。
其中，写位线与读位线可以但不限于通过电气短接的方式连接。
进一步地，在本发明的一个实施例中，信息存储模块与读操作模块分别用第一晶体管和第二晶体管实现，第一晶体管的栅极与纳米机电继电器的源极相连，第一晶体管的漏极与第二晶体管的源极相连，第二晶体管的栅极与读字线相连，第二晶体管的漏极与读位线相连。
其中，第一晶体管和第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。
进一步地，在本发明的一个实施例中，进行某一个存储单元的写操作时，通过对应存储单元的写字线驱动并导通对应存储单元的写操作模块，通过对应存储单元的写位线的电压控制对应存储单元的信息存储模块的栅极电压，以改变存储信息状态；
进行某一个存储单元的读操作时，通过对应存储单元的读字线驱动并导通对应存储单元的读操作模块，以通过对应存储单元的读位线的电压电流特性，获取对应存储单元的存储信息。
在具体实现时，写操作模块被纳米机电继电器(N1)替代；读操作模块被读晶体管(M1)替代。同一行纳米机电继电器(N1)的栅极通过写字线(WWL)顺次连接；同一行纳米机电继电器(N1)的漏极通过写位线(WBL)顺次连接；同一行读晶体管(M1)的栅极通过读字线(RWL)顺次连接；同一行读晶体管(M1)的漏极通过读位线(RBL)顺次连接。
下面详细描述图5阵列电路的两大基本操作：写操作以及读操作。
图6展示了写操作的具体实现方式。对于写操作，先将写字线(WWL)上拉至高电平(VDD)，纳米机电继电器(N1)导通。若写位线(WBL)上的电压上拉至高电平(VDD)，第一晶体管栅极上的电压就等于VDD，高电平就被写入存储中，此时动态存储器的存储状态‘1’；如果写位线(WBL)上的电压下拉至GND(0V)，第一晶体管栅极上的电压就等于GND，GND就被写入存储中，此时动态存储器的存储状态‘0’。
图7展示了读操作的具体实现方式。对于读操作，先将读位线(RBL)预充电至某一特定电压值，然后将读字线(RWL)上拉至高电平，读晶体管导通。若存储状态‘0’，读位线(RBL)将保持高电平；若存储状态‘1’，读位线(RBL)将被下拉至低电平。灵敏电压放大器能根据读位线(RBL)电压的变化情况判断器件源极与漏极之间的阻抗，进而读出所存储的信息。
本发明实施例动态存储器是一类可以通过降低漏电速度从而提高存储信息的保持时间、极大降低刷新功耗的动态存储器。
进一步地，在本发明的一个实施例中，具有低泄漏特性的器件为纳米机电继电器，其中，纳米机电继电器作为第一开关，第一开关的控制信号与写字线相连，纳米机电继电器的漏极与写位线相连，纳米机电继电器的栅极与写字线相连，纳米机电继电器的源极通过信息存储模块的写操作端与信息存储模块相连，信息存储模块的漏极通过第二开关与读位线相连，第二开关的控制信号与读字线相连。
进一步地，在本发明的一个实施例中，信息存储模块与第二开关分别用第一晶体管和第二晶体管实现，其中第一开关的输入与输出两端分别与纳米机电继电器的源极和漏极两端分别相连，第一开关的控制信号与纳米机电继电器的栅极相连，第二开关的输入与输出两端分别与第二晶体管的源极和漏极两端分别相连，第二开关的控制信号与第二晶体管的栅极相连。
进一步地，在本发明的一个实施例中，写位线与读位线可以但不限于通过电气短接的方式连接在一起。
进一步地，在本发明的一个实施例中，结合图8所示，进行数据维持操作时不改变信息存储模块所存储的信息，将写字线的电压置零，使第一开关处于关断状态，信息存储模块与写位线不相连，从而避免所存储的信息发生变化；进行写操作时，写字线驱动第一开关使其导通，通过控制写位线的电压控制信息存储模块的栅极电压，以改变存储信息状态；进行读操作时，读字线驱动第二开关使其导通，以获取存储信息。
进一步地，在本发明的一个实施例中，选择栅长L＝260nm，栅厚H＝10nm来保持低压、器件尺寸以及最小供电电压之间的平衡。
此外，第一晶体管和第二晶体管使用厚栅晶体管时，可以提高存储信息的保持时间，具有准非易失的优点；第一晶体管和第二晶体管使用薄栅晶体管时，读取速度快，并可以有效地改善eDRAM在闲置状态下的漏电问题。
进一步地，如图9所示，在本发明的一个实施例中，比较了分别使用65nm工艺和130nm工艺的厚栅NMOS晶体管的2T1N/C eDRAM和3T/C eDRAM的非易失特性，经过相同时间，3T/C eDRAM存储数据的电压不断下降，而对于所提出的2T1N/C eDRAM电路，存储数据的电压保持不变，实现了数据长时间不丢失的特性。
进一步地，如图10所示，在本发明的一个实施例中，比较了分别使用65nm工艺和130nm工艺的薄栅NMOS晶体管的2T1N/C eDRAM和3T/C eDRAM的保持时间，在相同电压下，对于所提出的2T1N/C eDRAM电路，保持时间更长。
进一步地，如图11所示，在本发明地一个实施例中，比较了使用130nm工艺的薄栅NMOS晶体管的2T1N/C eDRAM和3T/C eDRAM的刷新功耗，在相同条件下，对于所提出的2T1N/C eDRAM电路，刷新功耗更低。
需要说明的是，前述对动态存储器实施例的解释说明也适用于该实施例的阵列电路，此处不再赘述。
本发明实施例的包括多个存储单元的阵列电路具有低刷新频率的特性，信息存储模块使用薄栅晶体管时，读取速度更快，并可以有效地降低eDRAM在闲置状态下的刷新频率；信息存储模块使用厚栅晶体管时，可以极大提高存储信息的保持时间，具有准非易失的优点，是一类可以通过降低漏电速度从而提高存储信息的保持时间、降低刷新功耗的动态存储器。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种具有低泄漏特性器件的动态存储器，其特征在于，包括：写操作模块、信息存储模块和读操作模块；
所述写操作模块包括控制端、输入端和输出端，所述写操作模块由具有低泄漏特性的器件组成，所述低泄漏特性的器件包括纳米机电继电器，所述写操作模块与所述信息存储模块的写操作端连接，用于对所述信息存储模块所存储的信息进行写操作，其中，在关断状态下，所述纳米机电继电器源极和漏极之间的连接被空气所隔离；
所述读操作模块包括控制端、输入端和输出端，所述读操作模块与所述信息存储模块的读操作端连接，用于对所述信息存储模块内的状态信息进行读操作；
所述信息存储模块包括写操作端和读操作端；其中，所述信息存储模块与所述读操作模块分别用第一晶体管和第二晶体管实现；
所述信息存储模块的写操作端和读操作端分别与所述第一晶体管的栅极和漏极相连，所述读操作端的输入和输出分别与所述第二晶体管的漏极和源极相连，所述读操作端的控制信号与所述第二晶体管的栅极相连；
其中，所述纳米机电继电器的栅极与写字线相连，所述纳米机电继电器的漏极与写位线相连，所述纳米机电继电器的源极与所述第一晶体管的栅极相连，第一晶体管通过纳米机电继电器与写位线相连，所述第一晶体管通过所述第二晶体管与读位线相连，所述第二晶体管的栅极与读字线相连；
其中，所述动态存储器为嵌入式动态存储器。
2.根据权利要求1所述的具有低泄漏特性器件的动态存储器，其特征在于，
所述写操作模块与所述读操作模块独立设置或合并设置。
3.根据权利要求1所述的具有低泄漏特性器件的动态存储器，其特征在于，所述第一晶体管和所述第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。
4.一种阵列电路，其特征在于，包括：多个存储单元；每个存储单元包括权利要求1-3所述的具有低泄漏特性器件的动态存储器，所述低泄漏特性器件为纳米机电继电器；
所述多个存储单元以多行多列形式排列，同一行内的存储单元之间通过字线相连，同一列内的存储单元之间通过位线相连，支持按行或按列进行信息的读操作或者写操作。
5.根据权利要求4所述的阵列电路，其特征在于，写位线与读位线可以通过电气短接的方式连接。
6.根据权利要求4或5所述的阵列电路，其特征在于，所述纳米机电继电器的栅极与写字线相连，所述纳米机电继电器的漏极与写位线相连，所述纳米机电继电器的源极通过信息存储模块的写操作端与所述信息存储模块相连。
7.根据权利要求6所述的阵列电路，其特征在于，所述信息存储模块与读操作模块分别用第一晶体管和第二晶体管实现，所述第一晶体管的栅极与所述纳米机电继电器的源极相连，所述第一晶体管的漏极与所述第二晶体管的源极相连，所述第二晶体管的栅极与读字线相连，所述第二晶体管的漏极与读位线相连。
8.根据权利要求7所述的阵列电路，其特征在于，所述第一晶体管和所述第二晶体管包括薄栅晶体管、厚栅晶体管、N型晶体管和P型晶体管。
9.根据权利要求8所述的阵列电路，其特征在于，进行某一个存储单元的写操作时，通过对应存储单元的写字线驱动并导通对应存储单元的写操作模块，通过对应存储单元的写位线的电压控制对应存储单元的信息存储模块的栅极电压，以改变存储信息状态；
进行某一个存储单元的读操作时，通过对应存储单元的读字线驱动并导通对应存储单元的读操作模块，以通过对应存储单元的读位线的电压电流特性，获取对应存储单元的存储信息。
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