CN116705128A - 增强相邻存储单元之间漏电的方法及漏电检测方法、装置 - Google Patents
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Abstract
本申请实施例公开了一种增强相邻存储单元之间漏电的方法及漏电检测方法、装置，所述增强相邻存储单元之间漏电的方法包括：对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种增强相邻存储单元之间漏电的方法及漏电检测方法、装置。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
随着DRAM的制程工艺越来越先进、存储密度越来越高，DRAM制程工艺中也出现了越来越多的问题，比如：副产物掉落引发的短路、位线漏电流、电容的倒塌、金属线的断裂，关键尺寸不合格造成的结构问题等，这些制程工艺中出现的问题需要在良率测试过程中筛选出来，但是现有的良率测试方法无法准确的检测出存在潜在漏电缺陷的存储单元，导致产品良率较低。
如何在良率测试过程中准确的检测出存在潜在漏电缺陷的存储单元，是本领域技术人员亟须解决的问题。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种增强相邻存储单元之间漏电的方法及漏电检测方法、装置。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种增强相邻存储单元之间漏电的方法，所述方法包括：
对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
在一种可选的实施方式中，对所述高电平存储单元进行电压调节，包括：
将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电平升高。
在一种可选的实施方式中，所述方法还包括：
对所述高电平存储单元进行多次刷新操作。
在一种可选的实施方式中，对所述低电平存储单元和所述高电平存储单元进行电压调节，还包括：
在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。
在一种可选的实施方式中，所述方法还包括：
对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。
在一种可选的实施方式中，所述方法还包括：
对所述低电平存储单元和所述高电平存储单元的位线预充电压VBLP进行降压调节。
在一种可选的实施方式中，所述低电平存储单元为写入逻辑为0的存储单元；所述高电平存储单元为写入逻辑为1的存储单元。
第二方面，本申请实施例提供一种基于第一方面任一项所述方法的漏电检测方法，所述方法包括：
对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
在一种可选的实施方式中，所述方法还包括：
得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。
第三方面，本申请实施例提供一种增强相邻存储单元之间漏电的装置，所述装置包括：
写入单元，用于对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
电压调节单元，用于对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
在一种可选的实施方式中，电压调节单元，具体用于将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电势升高。
在一种可选的实施方式中，所述装置还包括：
刷新单元，用于对所述高电平存储单元进行多次刷新操作。
在一种可选的实施方式中，所述电压调节单元还用于在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。
在一种可选的实施方式中，所述装置还包括：
第一调节单元，用于对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。
在一种可选的实施方式中，所述装置还包括：
第二调节单元，用于对所述低电平存储单元和所述高电平存储单元的位线预充电压VBLP进行降压调节。
在一种可选的实施方式中，所述低电平存储单元为写入逻辑为0的存储单元；所述高电平存储单元为写入逻辑为1的存储单元。
第四方面，本申请实施例提供一种包括第三方面任一项所述装置的漏电检测装置，所述装置包括：
读取单元，用于对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
处理单元，用于基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
在一种可选的实施方式中，所述装置还包括：
复原单元，用于在得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。
第五方面，本申请实施例提供一种半导体存储器，包括如第三方面任一项所述装置及如第四方面任一项所述装置。
在一种可选的实施方式中，所述半导体存储器为动态随机存取存储器DRAM。
在本申请所提供的技术方案中，提供了一种增强相邻存储单元之间漏电的方法，该方法中对按列排布的低电平存储单元和高电平存储单元进行写入操作，其中相邻两列低电平存储单元之间有N列高电平存储单元。本申请通过对低电平存储单元和高电平存储单元进行电压调节，以增加低电平存储单元和高电平存储单元之间的电势差，从而可以增强存储单元之间潜在的漏电缺陷，进而在进行漏电检测的时候能够检测出相邻存储单元之间潜在的漏电缺陷。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本申请公开的一些实施方式，而不应将其视为是对本申请范围的限制。
图1为本申请实施例提供的一种增强相邻存储单元之间漏电的方法的实现流程示意图；
图2为本申请实施例中形成列条纹测试图形的示意图；
图3A为本申请实施例提供的相邻存储单元之间漏电的示意图一；
图3B为本申请实施例提供的相邻存储单元之间漏电的示意图二；
图3C为本申请实施例提供的相邻存储单元之间漏电的示意图三；
图4为本申请实施例提供的正常情况下的漏电路径的示意图；
图5为本申请实施例提供的一种漏电检测方法的实现流程示意图；
图6为本申请一具体示例提供的一种漏电检测方法的实现流程示意图；
图7为本申请实施例提供的一种增强相邻存储单元之间漏电的装置的结构示意图；
图8为本申请实施例提供的一种漏电检测装置的结构示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体存储技术的发展，存储器的生产工艺也越来越成熟，半导体存储器也朝着更小尺度和更大集成的方向发展。半导体生产过程中，因生产工艺的高要求和高精度，往往会存在一定数量的缺陷产品。对于缺陷产品，有些缺陷暴漏较明显，能够在检测时检测出来进而进行修复或丢弃；但对于有些缺陷，在检测时往往不能检测出来，只有在以后的反复擦除与写入中才会显露出来。对于相邻存储单元之间的缺陷，其中一种是比较明显的缺陷在检测的时候能够快速、准确的检测出来；其中一种是潜在漏电缺陷。相邻存储单元之间的潜在漏电缺陷是指在存储器生产工艺流程中，因工艺的偏差、环境、设备等因素的影响，在相邻存储单元之间形成的漏电缺陷；对于此类缺陷在在对存储器进行检测阶段很难检测出来，只有在以后的使用中，因循环的读取和写入呈现出来，并造成数据读取错误等。
基于此，如何能够及时检测出相邻存储单元之间的潜在漏电缺陷成为了亟待解决的问题。
为此，提出了本申请以下实施方式。本申请实施例提供一种增强相邻存储单元之间漏电的方法，图1为本申请实施例提供的一种增强相邻存储单元之间漏电的方法的实现流程示意图，如图1所示，所述方法包括如下步骤：
步骤110：对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
步骤120：对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
需要说明的是，本申请实施例中以N＝3为例进行说明。
图2为本申请实施例中形成列条纹测试图形的示意图，如图2所示，在本申请实施例中，对存储阵列进行写入操作，形成列条纹测试图形，具体过程为：在WL0对应的存储单元中写入逻辑0，在WL1，WL2，WL3对应的存储单元中写入逻辑1；在WL4对应的存储单元中写入逻辑0，在WL5，WL6，WL7对应的存储单元写入逻辑1；……以此类推，直至存储阵列中所有列均进行写入操作。这里，WL0、WL4、WL8……对应的存储单元即为低电平存储单元，WL1，WL2，WL3、WL5，WL6，WL7、……对应的存储单元即为高电平存储单。低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有3列高电平存储单元。
在一些实施例中，测试图形为与存储阵列的各存储单元一一对应写入逻辑为“1”或“0”的任意组合，例如可以对存储阵列的各存储单元按列写入“1”或“0”(即列条纹测试图形)，或者对存储阵列的各存储单元按行写入“1”或“0”(即行条纹测试图形)。例如，本申请另一些实施例中也可以对存储阵列进行写入操作，形成行条纹测试图形，具体过程为：在BL0中写入逻辑0，然后在BL1，BL2，BL3写入逻辑1；在BL4中写入逻辑0，在BL5，BL6，BL7写入逻辑1；……以此类推，直至存储阵列中所有行均进行写入操作。这里，BL0、BL4、BL8……即为低电平存储单元，BL1，BL2，BL3、BL5，BL6，BL7、……即为高电平存储单。低电平存储单元和高电平存储单元按行排布，相邻两行低电平存储单元之间有3行高电平存储单元。
在本申请实施例中，将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电平升高。这里，高位电压VARY为写入逻辑为“1”时的电压信号。即本申请实施例中对WL1，WL2，WL3、WL5，WL6，WL7、……施加高位电压VARY，以在WL1，WL2，WL3、WL5，WL6，WL7、……中写入逻辑1。本申请实施例中通过将高位电压VARY连接至高压电压VDD，使所述高电平存储单元的电平升高，从而使得所述低电平存储单元和所述高电平存储单元之间的电势差加剧。
在本申请一具体实施方式中，高压电压VDD为1.4V。
在本申请实施例中，对所述高电平存储单元进行多次刷新操作。本申请实施例中以低电平存储单元为检测目标，对高电平存储单元进行多次刷新操作，从而加剧低电平存储单元和高电平存储单元之间的漏电，使得存在潜在漏电缺陷的存储单元得以被检测出来。
在本申请实施例中，在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。这里，所述第一步长可以为0.1、0.15或0.2。本申请实施例中通过分步减小极板电压VPLT，避免出现因极板电压VPLT骤变过大而导致的存储单元电势异常。
在一些实施例中，还可以以变化步长对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。例如，第一次调节时的步长可以为0.1，第二次调节的步长可以为0.2。
在一些实施例中，在对存储阵列进行写入操作后，也可以对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，以使所述极板电压VPLT降低。例如，在对存储阵列进行写入操作后，将所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT从0.5V调节为0.3V。
在本申请一具体实施方式中，所述极板电压VPLT的目标电压可以为0.1V。而所述极板电压VPLT的初始电压可以为0.5V。
在本申请实施例中，还可以进一步将位线预充电压VBLP进行降压调节。例如，将位线预充电压VBLP从0.5V调节为0.45V，以使得低电平存储单元的潜在的漏电缺陷更容易被检测出来。
图3A为本申请实施例提供的相邻存储单元之间漏电的示意图一，图3B为本申请实施例提供的相邻存储单元之间漏电的示意图二。需要说明的是，图3A所示的为未通过本申请提供的增强相邻存储单元之间漏电的方法对存储单元进行电压调节的漏电情况，图3B所示的为通过本申请提供的增强相邻存储单元之间漏电的方法对存储单元进行电压调节的漏电情况。如图3A所示，低电平存储单元对应的低位电压Vss为0V，低电平存储单元对应的极板电压VPLT为0.5V，高电平存储单元对应的高位电压VARY为1V，高电平存储单元对应的极板电压VPLT为0.5V。如图3B所示，将低电平存储单元和高电平存储单元对应的极板电压VPLT调整为0.3V，从而低电平存储单元对应的低位电压Vss将随之变为-0.2V，将高电平存储单元对应的高位电压VARY调整为1.4V，如此，相较于图3A，使得低电平存储单元和高电平存储单元之间的电势差由1V变为1.6V。由此，通过本申请提供的增强相邻存储单元之间漏电的方法，可以在很大程度上加剧低电平存储单元和高电平存储单元之间的漏电，使得存在潜在漏电缺陷的存储单元得以被检测出来。
图3C为本申请实施例提供的相邻存储单元之间漏电的示意图三，如图3C所示，在图3B的基础上，在对所述高电平存储单元进行刷新操作后，进一步将低电平存储单元和高电平存储单元对应的极板电压VPLT调整为0.1V，从而低电平存储单元对应的低位电压Vss将随之变为-0.4V，如此，相较于图3A，使得低电平存储单元和高电平存储单元之间的电势差由1V变为1.8V。进一步加剧了低电平存储单元和高电平存储单元之间的漏电，使得存在潜在漏电缺陷的存储单元更容易且更快被检测出来。
在本申请实施例中，对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。例如，将栅极电压VKK从-0.2V调节为-0.5V，以抑制正常情况下的漏电。
图4为本申请实施例提供的正常情况下的漏电路径的示意图，如图4所示，正常情况下存在3种漏电情况，第一种为PN结反偏下的漏电电流，对应漏电路径X；第二种为MOS晶体管截止状态下的漏电电流，对应漏电路径Y；第三种为存储单元到字线之间存在的强电势差引起的漏电电流，对应漏电路径Z。由于相邻存储单元之间存在的这些正常情况下的漏电会影响非正常情况下的漏电检测，基于此，本申请实施例中通过对栅极电压VKK进行降压调节来抑制第二种和第三种漏电情况。这里，栅极电压VKK为MOS晶体管截止状态下的栅极电压。且进一步地，本申请实施例中以低电平存储单元为检测目标，从而可以避免出现PN结反偏的情况，从而避免出现第一种漏电情况。如此，可以极大程度减小正常情况下的漏电，从而可以加强对非正常情况下的漏电的针对性检测。并且还可以避免出现因正常情况下的漏电而导致的正常的存储单元被检测出存在漏电缺陷的情况。
本申请实施例提供一种基于上述增强相邻存储单元之间漏电的方法的漏电检测方法，即本申请实施例提供的漏电检测方法是在增强相邻存储单元之间漏电的方法的基础上进行的。图5为本申请实施例提供的一种漏电检测方法的实现流程示意图，如图5所示，所述方法包括如下步骤：
步骤510，对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
步骤520，基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
在本申请实施例中，在对所述低电平存储单元和所述高电平存储单元进行电压调节后，在低温环境下对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据。这里，所述低温环境的温度范围为-40℃至-10℃。在低温环境下进行漏电检测，可以有效抑制图4所示的三种正常情况下的漏电。从而可以加强对非正常情况下的漏电的针对性检测。在一具体示例中，DDR4测试温度可以为-10℃，LPDDR4的测试温度可以为-33℃。
本申请实施例中以低电平存储单元为检测目标，在得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。需要说明的是，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原具体过程为，将所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT、所述高电平存储单元对应的高位电压VARY和所述低电平存储单元和所述高电平存储单元的栅极电压VKK恢复至初始电压。
图6为本申请一具体示例提供的一种漏电检测方法的实现流程示意图，需要说明的是，图6以N＝3为例进行说明。如图6所示，对存储阵列进行写入操作，形成列条纹测试图形，具体过程为：在WL0/WL4/…对应的存储单元中写入逻辑0，在WL1/WL5/…、WL2/WL6/…和WL3/WL7/…对应的存储单元中写入逻辑1。对于WL来说，WL0、WL1、WL2和WL3四个为一重复单元，该重复单元中WL的数量为4。WL0/WL4/…对应的存储单元为低电平存储单元，WL1/WL5/…、WL2/WL6/…和WL3/WL7/…对应的存储单元为高电平存储单元。
如图6所示，对所述低电平存储单元和所述高电平存储单元进行电压调节，具体过程为：将所述低电平存储单元和所述高电平存储单元的栅极电压VKK从-0.2V调节为-0.5V、将所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT从0.5V调节为0.3V、将位线预充电压VBLP从0.5V调节为0.45V以及将所述高电平存储单元对应的高位电压VARY调节为高压电压VDD。
如图6所示，对所述高电平存储单元WL1/WL5/…、WL2/WL6/…和WL3/WL7/…进行第一次刷新操作。
如图6所示，在第一次刷新操作后，以0.2为第一步长，对极板电压VPLT进行再次降压调节，直至所述极板电压VPLT下降至目标电压0.1V。而在此次降压调节后，极板电压VPLT已经调节为目标电压0.1V，因而在后续的刷新操作后，无需再对极板电压VPLT进行降压调节。
如图6所示，对所述高电平存储单元WL1/WL5/…、WL2/WL6/…和WL3/WL7/…进行多次刷新操作后，在低温环境下对所述低电平存储单元WL0/WL4/…进行读取操作，以读取所述低电平存储单元WL0/WL4/…内的读取数据，基于所述读取数据，获取所述低电平存储单元的漏电检测结果。本申请实施例中以低电平存储单元为检测目标，对高电平存储单元进行多次刷新操作，从而加剧低电平存储单元和高电平存储单元之间的漏电，使得存在潜在漏电缺陷的存储单元得以被检测出来。
如图6所示，以低电平存储单元WL0/WL4/…为检测目标，进行漏电检测后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原，具体过程为：将栅极电压VKK从-0.5V复原为-0.2V、将极板电压VPLT从复原0.1V为0.5V、将位线预充电压VBLP从0.45V复原为0.5V以及将所述高电平存储单元对应的高位电压VARY从VDD复原为1V。
由于此时已检测的存储单元并未涵盖整个存储阵列，因而需要进行检测目标的切换，以对未检测的存储单元进行检测。此时可以将WL1/WL5/…对应的存储单元作为检测目标，在WL1/WL5/…对应的存储单元中写入逻辑0，在WL0/WL4/…、WL2/WL6/…和WL3/WL7/…对应的存储单元中写入逻辑1。这里，WL1/WL5/…对应的存储单元为低电平存储单元，WL0/WL4/…、WL2/WL6/…和WL3/WL7/…对应的存储单元为高电平存储单元。对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差；再对所述低电平存储单元WL1/WL5/…进行读取操作，以读取所述低电平存储单元WL1/WL5/…内的读取数据；基于所述读取数据，获取所述低电平存储单元WL1/WL5/…的漏电检测结果。
以低电平存储单元WL1/WL5/…为检测目标，进行漏电检测后。再将WL2/WL6/…对应的存储单元作为检测目标进行漏电检测，在WL2/WL6/…对应的存储单元中写入逻辑0，在WL0/WL4/…、WL1/WL5/…和WL3/WL7/…对应的存储单元中写入逻辑1。WL2/WL6/…检测完成后，再将WL3/WL7/…对应的存储单元作为检测目标进行漏电检测，在WL3/WL7/…对应的存储单元中写入逻辑0，在WL0/WL4/…、WL1/WL5/…和WL2/WL6/…对应的存储单元中写入逻辑1。如此，经过4轮漏电检测，已检测的存储单元就涵盖了整个存储阵列，换言之，经过4轮漏电检测，即实现了整个存储阵列的检测。
需要说明的是，在实际应用时，可以根据实际检测需求而调整重复单元中WL的数量，从而基于重复单元中WL的数量来调整检测的轮数，基于检测的轮数即可控制检测时间。
进而本申请实施例还提供了一种漏电检测方法，在对低电平存储单元进行漏电检测时，使得存在潜在漏电缺陷的存储单元更容易且更快被检测出来。因此，本申请技术方案在一定程度上减少了存储器在使用过程中，相邻存储单元之间潜在缺陷因循环的读取和写入呈现出来，并造成数据读取错误等问题，保证了存储器的质量。
基于前述增强相邻存储单元之间漏电的方法相同的技术构思，本申请实施例提供一种增强相邻存储单元之间漏电的装置，图7为本申请实施例提供的一种增强相邻存储单元之间漏电的装置的结构示意图，如图7所示，所述增强相邻存储单元之间漏电的装置700包括：
写入单元710，用于对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
电压调节单元720，用于对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
在一些实施例中，电压调节单元720，具体用于将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电势升高。
在一些实施例中，所述装置还包括：
刷新单元730，用于对所述高电平存储单元进行多次刷新操作。
在一些实施例中，所述电压调节单元720还用于在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。
在一些实施例中，所述装置还包括：
第一调节单元740，用于对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。
在一些实施例中，所述装置还包括：
第二调节单元750，用于对所述低电平存储单元和所述高电平存储单元的位线预充电压VBLP进行降压调节。
在一些实施例中，所述低电平存储单元为写入逻辑为0的存储单元；所述高电平存储单元为写入逻辑为1的存储单元。
基于前述漏电检测方法相同的技术构思，本申请实施例提供一种漏电检测装置，图8为本申请实施例提供的一种漏电检测装置的结构示意图，如图8所示，所述漏电检测装置800包括：
读取单元810，用于在低温环境下对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
处理单元820，用于基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
在一些实施例中，所述装置还包括：
复原单元830，用于在得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。
本申请实施例还提供一种半导体存储器，包括上述增强相邻存储单元之间漏电的装置及上述漏电检测装置。本申请所指半导体存储器包括但不限于动态随机存取存储器DRAM等，半导体存储器可以采用本申请的增强相邻存储单元之间漏电的装置来增加所述低电平存储单元和所述高电平存储单元之间的电势差，从而可以增强相邻存储单元之间潜在的漏电缺陷，进而在采用本申请的漏电检测装置进行漏电检测的时候能够检测出相邻存储单元之间潜在的漏电缺陷。
在一些实施例中，所述半导体存储器为动态随机存取存储器DRAM芯片，所述动态随机存取存储器DRAM芯片的内存符合DDR2内存规格。
在一些实施例中，所述半导体存储器为动态随机存取存储器DRAM芯片，所述动态随机存取存储器DRAM芯片的内存符合DDR3内存规格。
在一些实施例中，所述半导体存储器为动态随机存取存储器DRAM芯片，所述动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
在一些实施例中，所述半导体存储器为动态随机存取存储器DRAM芯片，所述动态随机存取存储器DRAM芯片的内存符合DDR5内存规格。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (20)
1.一种增强相邻存储单元之间漏电的方法，其特征在于，所述方法包括：
对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
2.根据权利要求1所述的方法，其特征在于，对所述高电平存储单元进行电压调节，包括：
将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电平升高。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述高电平存储单元进行多次刷新操作。
4.根据权利要求3所述的方法，其特征在于，对所述低电平存储单元和所述高电平存储单元进行电压调节，还包括：
在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。
5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
对所述低电平存储单元和所述高电平存储单元的位线预充电压VBLP进行降压调节。
7.根据权利要求1所述的方法，其特征在于，所述低电平存储单元为写入逻辑为0的存储单元；所述高电平存储单元为写入逻辑为1的存储单元。
8.一种基于权利要求1至7任一项所述方法的漏电检测方法，其特征在于，所述方法包括：
对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。
10.一种增强相邻存储单元之间漏电的装置，其特征在于，所述装置包括：
写入单元，用于对存储阵列进行写入操作，形成列条纹测试图形；所述列条纹测试图形为低电平存储单元和高电平存储单元按列排布，相邻两列低电平存储单元之间有N列高电平存储单元，N≥2；
电压调节单元，用于对所述低电平存储单元和所述高电平存储单元进行电压调节，以增加所述低电平存储单元和所述高电平存储单元之间的电势差。
11.根据权利要求10所述的装置，其特征在于，电压调节单元，具体用于将所述高电平存储单元对应的高位电压VARY连接至高压电压VDD，以使所述高电平存储单元的电势升高。
12.根据权利要求10所述的装置，其特征在于，所述装置还包括：
刷新单元，用于对所述高电平存储单元进行多次刷新操作。
13.根据权利要求12所述的装置，其特征在于，所述电压调节单元还用于在每次刷新操作后，以第一步长，对所述低电平存储单元和所述高电平存储单元对应的极板电压VPLT进行调节，直至所述极板电压VPLT下降至目标电压。
14.根据权利要求10所述的装置，其特征在于，所述装置还包括：
第一调节单元，用于对所述低电平存储单元和所述高电平存储单元的栅极电压VKK进行降压调节。
15.根据权利要求10所述的装置，其特征在于，所述装置还包括：
第二调节单元，用于对所述低电平存储单元和所述高电平存储单元的位线预充电压VBLP进行降压调节。
16.根据权利要求10所述的装置，其特征在于，所述低电平存储单元为写入逻辑为0的存储单元；所述高电平存储单元为写入逻辑为1的存储单元。
17.一种包括权利要求10至16任一项所述装置的漏电检测装置，其特征在于，所述装置包括：
读取单元，用于对所述低电平存储单元进行读取操作，以读取所述低电平存储单元内的读取数据；
处理单元，用于基于所述读取数据，获取所述低电平存储单元的漏电检测结果。
18.根据权利要求17所述的装置，其特征在于，所述装置还包括：
复原单元，用于在得到所述低电平存储单元的漏电检测结果后，对所述低电平存储单元和所述高电平存储单元对应的电压进行复原。
19.一种半导体存储器，其特征在于，包括如权利要求10至16任一项所述装置及如权利要求17至18任一项所述装置。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM。
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