CN104425036A - 增强存储阵列位线缺陷漏电的方法 - Google Patents

Abstract

本发明涉及半导体存储技术领域，具体涉及一种增强存储阵列位线缺陷漏电的方法，所述方法包括：对存储阵列进行编程，形成棋盘格测试图形；所述形成棋盘格测试图形指存储阵列中形成的高阈值电压存储单元和低阈值电压存储单元依次间隔排列形成的高阈值电压存储单元和低阈值电压存储单元分布。在存储阵列相邻位线之间和相邻字线之间形成高电平和低电平；持续一定时间所述在存储阵列相邻位线之间和相邻字线之间形成的高电平和低电平，根据相邻位线之间形成的高低平和低电平的电压差增强位线之间潜在缺陷的漏电。本发明采用技术方案，增强了位线之间潜在缺陷的漏电，进而在检测阶段检测出来，提升了存储器读取数据的准确度。

Description

增强存储阵列位线缺陷漏电的方法

技术领域

本发明涉及半导体存储技术领域，具体涉及一种增强存储阵列位线缺陷漏电的方法。

背景技术

半导体存储技术的发展，存储器的生产工艺也越来越成熟，半导体存储器也朝着更小尺度和更大集成的方向发展。半导体生产过程中，因生产工艺的高要求和高精度，往往会存在一定数量的缺陷产品。对于缺陷产品，有些缺陷暴漏较明显，能够在检测时检测出来进而进行修复或丢弃；但对于有些缺陷，在检测时往往不能检测出来，只有在以后的反复擦除与写入中才会显露出来。对于存储阵列位线之间的缺陷，其中一种是比较明显的缺陷在检测的时候能够快速、准确的检测出来；其中一种是潜在缺陷。位线之间的潜在缺陷是指在存储器生产工艺流程中，因工艺的偏差、环境、设备等因素的影响，在存储阵列位线之间形成的缺陷；对于此类缺陷在在对存储器进行检测阶段很难检测出来，只有在以后的使用中，因循环的读取和写入呈现出来，并造成数据读取错误等。

图1所示是现有技术中存储阵列施加高电平示意图；如图1所示，现有技术中对每条位线都施加了高电平。利用此种方法进行对位线的检测，一定程度上能够检测出位线之间存在的较为明显的缺陷，进而对检测出来的存储阵列进行修复或淘汰。但现有技术中技术方案不能有效的对位线之间潜在缺陷进行处理，进而造成位线之间潜在缺陷在以后的使用中，因循环的读取和写入呈现出来，进而造成数据读取错误等。

发明内容

为使对存储阵列位线之间的潜在缺陷进行有效的处理，减少存储阵列位线之间潜在缺陷因循环的读取和写入呈现出来，进而造成数据读取错误，本发明实施例提供了如下技术方案：

一种增强存储阵列位线缺陷漏电的方法，包括：

对存储阵列进行编程或擦除，形成棋盘格测试图形；所述形成棋盘格测试图形指所述存储阵列中形成的高阈值电压存储单元和低阈值电压存储单元依次间隔排列形成的所述高阈值电压存储单元和所述低阈值电压存储单元分布；

在所述存储阵列相邻位线之间和相邻字线之间形成高电平和低电平；其中，所述高电平的电压值处于所述高阈值电压存储单元中形成的高阈值电压和所述低阈值电压存储单元中形成的低阈值电压之间；

持续一定时间所述在存储阵列相邻位线之间和相邻字线之间形成的高电平和低电平，根据所述相邻位线之间形成的高低平和低电平的电压差增强所述存储阵列位线之间潜在缺陷的漏电。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述在存储阵列相邻位线之间和相邻字线之间形成高电平和低电平，包括：

对存储阵列中奇数行字线施加低电平和偶数行字线施加高电平；

对所述存储阵列中奇数列位线施加高电平，其中偶数列位线在位线上导通存储单元作用下处于低电平。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述在存储阵列相邻位线之间和相邻字线之间形成高电平和低电平，包括：

对存储阵列中奇数行字线施加高电平和偶数行字线施加低电平；

对所述存储阵列中偶数列位线施加高电平，其中奇数列位线在位线上导通存储单元作用下处于低电平。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述高电平为4V。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述持续一定时间为1秒—3秒。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述持续一定时间为2秒。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述存储阵列为NOR型闪存存储阵列。

进一步的，所述的增强存储阵列位线缺陷漏电的方法，所述对存储阵列进行编程采用热电子注入方式。

本发明实施例中提供的技术方案，相邻位线之间形成的高电平和低电平使相邻位线之间存在电压差，在位线之间电压差的作用下，位线之间的漏电流逐渐增强，同时使位线之间的潜在缺陷逐渐的加重，显露出来，进而在对存储器进行检测的时候能够检测出存储器存储阵列中位线之间存在的潜在缺陷。因此，本发明技术方案一定程度上减少了存储器在使用过程中，位线之间潜在缺陷因循环的读取和写入呈现出来，并造成数据读取错误等，提升了存储器读取数据的准确度，进一步保证存储器产品的质量。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，并不构成对本发明的限定。在附图中：

图1所示是现有技术中存储阵列施加高电平示意图；

图2所示是本发明实施例一中NOR型闪存存储阵列位线之间潜在缺陷示意图；

图3所示是本发明实施例一中增强位线缺陷漏电的流程示意图；

图4所示是本发明实施例一中对待检测的NOR型存储单元的存储阵列进行编程后形成的棋盘格式高阈值电压存储单元和低阈值存储单元的分布示意图；

图5所示是本发明实施例一中在相邻位线之间和相邻字线之间形成的高电平和低电平的示意图；

图6是本发明实施例二中在存储阵列中相连位线之间和相邻字线之间形成的高电平和低电平的示意图。

具体实施方式

下面结合附图及具体实施例对本发明进行更加详细与完整的说明。可以理解的是，此处所描述的具体实施例仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部内容。

闪存（Flash Memory）是一种非易失性存储器，即断电后数据也不会丢失。闪存的存储单元是三端器件，并与场效应管有相同的名称：源极、漏极和栅极。闪存与场效应管不同的是闪存中还有一个浮置栅极，设置在控制栅极和衬底之间；控制栅极与硅衬底之间有二氧化硅绝缘层，用来保护浮置栅极中的电荷不会泄漏。因闪存的结构特性，使得闪存的存储单元具备了一定的电荷保持能力。闪存也是一种电压控制型器件，现阶段经常使用的闪存有NOR型闪存和NAND型闪存；其中，NAND型闪存的擦除和写入均是基于隧道效应，电流穿过浮置栅极与硅基层之间的绝缘层，对浮置栅极进行充电（写数据）或放电（擦除数据）。而NOR型闪存擦除数据仍是基于隧道效应（电流从浮置栅极到硅基层），但在写入数据时则是采用热电子注入方式，采用热电子注入方式电流从浮置栅极到源极进行数据的写入。

存储器在在制作工艺流程中，因各种因素的影响会产生一定的缺陷。对于闪存存储器来说，其中一种是位线之间的缺陷。对于存储阵列位线之间存在的缺陷，其中一种是比较明显的缺陷，在检测的时候能够快速、准确的检测出来；另一种是潜在缺陷。位线之间的潜在缺陷是指在存储器生产工艺流程中，因工艺的偏差、环境、设备等因素的影响，在存储阵列位线之间形成的缺陷。对于潜在缺陷，在存储器的检测阶段很难检测出来，只有在以后的循环读取和写入的使用中，不断的放大和加重呈现出来，进而造成数据读取的错误等。以此，为使闪存存储器在使用一定时间后仍能够准确的进行数据的读写，保证闪存存储器的质量，需要把这些潜在缺陷在出厂前检测出来，进行修复或淘汰。为此，本发明提供了一种增强位线之间潜在缺陷漏电的方式，通过此种方法能增强位线之间潜在缺陷的漏电，使潜在缺陷加重和放大，进而在检测阶段能够有效的检测出来。下述以NOR型闪存为例对本发明技术方案进行详细说明。下述实施例仅是示例性的对本发明技术方案进行说明。

图2所示是本发明实施例一中NOR型闪存存储阵列位线之间潜在缺陷示意图。如图2所示，位线BLn和位线BLn+1之间存在潜在缺陷，其中，为1的存储单元代表低阈值电压存储单元，为0的存储单元代表高阈值电压存储单元。低阈值电压存储单元是指当对存储单元擦除后，浮置栅极中不存在电荷，浮置栅极和硅衬底之间形成低阈值电压，以致存储单元处于导通状态的存储单元；当对低阈值电压存储单元进行读取时，因存储单元浮置栅极中不存在电荷，存储单元源极和漏极处于导通状态，则读取为1。高阈值电压存储单元是指当对存储单元进行编程后，存储单元浮置栅极中存在电荷，浮置栅极和硅衬底之间形成高阈值电压，以致存储单元处于截止状态的存储单元；当对高阈值电压存储单元进行读取时，因存储单元处于截止状态，则读取为0。

如图2所示，本实施例中当存储阵列位线之间存在潜在缺陷，对正常读取存储单元进行数据的读取。本实施例中正常读取存储单元是高阈值电压存储单元，正常读取存储单元处于截止状态；假设位线之间不存在潜在缺陷，当对正常读取存储单元进行读取时，因正常读取存储单元处于截止状态，BLn位线上不存在电流，读取为0。当位线之间存在潜在缺陷时，存储器进行反复多次的读取和写入后，潜在缺陷会使相互绝缘间隔的相邻位线之间形成电性连接，进而在进行数据读取时，由于BLn+1上误读存储单元为低阈值电压存储单元，则漏电流通过位线漏电传递到BLn上，进而造成BLn上有电流存在，将本应该存0的单元误读为存1单元。

图3所示是本发明实施例中一增强位线缺陷漏电的流程示意图。如图3所示，所述流程包括：

步骤301、对存储阵列进行编程或擦除，形成棋盘格测试图形；其中，形成的棋盘格测试图形指存储阵列中高阈值电压存储单元和低阈值电压存储单元依次间隔排列形成的高阈值电压存储单元和低阈值电压存储单元分布。为了实现本发明技术方案需要对待检测的存储阵列按一定的方式进行编程或擦除，在存储阵列对存储单元进行编程形成高阈值电压存储单元和低阈值电压存储单元按一定形式分布的存储阵列。

图4所示是本发明实施例中对待检测的NOR型存储单元的存储阵列进行编程后形成的棋盘格式高阈值电压存储单元和低阈值存储单元的分布示意图；其中，为1的存储单元代表低阈值电压存储单元，为0的存储单元代表高阈值电压存储单元。低阈值电压存储单元是指当对存储单元擦除后，浮置栅极中不存在电荷，浮置栅极和硅衬底之间形成低阈值电压，以致存储单元处于导通状态的存储单元；当对低阈值电压存储单元进行读取时，因存储单元浮置栅极中不存在电荷，存储单元源极和漏极存储处于导通状态，则读取为1。高阈值电压存储单元是指当对存储单元进行编程后，存储单元浮置栅极中存在电荷，浮置栅极和硅衬底之间形成高阈值电压，以致存储单元处于截止状态的存储单元；当对高阈值电压存储单元进行读取时，因存储单元处于截止状态，则读取为0。

优选的，本实施例中采用热电子注入方式对NOR型存储阵列中的存储单元进行编程，进而在存储阵列中形成高阈值电压存储单元。

步骤302、在相邻位线之间和相邻字线之间形成高电平和低电平；本步骤是在相邻位线之间和相邻字线之间形成高电平和低电平，进而通过相邻位线之间形成的高电平和低电平，在相邻位线之间形成一定的电压差；其中，高电平的电压值处于高阈值电压存储单元中形成的高阈值电压和低阈值电压存储单元中形成的低阈值电压之间。需要说明的是电压差的设定根据实际应用方式和对象的不同，可以有不同的设定。

图5所示是本发明实施例一中在相邻位线之间和相邻字线之间形成的高电平和低电平的示意图。在本实施例中通过以下方式实现在相邻位线之间和相邻字线之间形成高电平和低电平：对存储阵列中奇数行（WLn、WLn+2）字线施加低电平和偶数行（WLn+1、WLn+3）字线施加高电平；对存储阵列中奇数列（BLn、BLn+2）位线施加高电平，其中偶数列（BLn+1、BLn+3）位线在位线上导通的存储单元作用下将其拉低到低电平。对奇数列（BLn、BLn+2）位线施加高电平后，根据对存储单元编程形成的高阈值电压存储单元和低阈值电压存储单元分布，偶数列位线上的低阈值电压存储单元在字线高电平下导通，将偶数列的位线下拉到低电平，实现在相邻位线之间形成高低电平。

优选的本实施例中在存储阵列位线施加的高电平为4V。

步骤303、持续一定时间在存储阵列相邻位线之间和相邻字线之间形成的高电平和低电平，根据相邻位线之间形成的高低平和低电平的电压差增强位线之间潜在缺陷的漏电。其中，本领域技术人员应该了解的是持续一定时间是指在此时间内能够保证相邻位线之间潜在缺陷能够足够的放大和加重，进而能够在检测阶段检测出来。

位线之间潜在缺陷是指在存储器生产工艺流程中，因工艺的偏差、环境、设备等因素的影响，在存储阵列位线之间形成的缺陷；对于此类缺陷在对存储器进行检测阶段很难检测出来，只有在以后的循环读取和写入的使用中，呈现出来，造成数据读取错误等。

当在存储阵列位线之间施加高电平后，因位线之间导通的存储单元的作用下，在相邻两位线之间形成了一定的电压差。为了使施加在位线之间的电压差有足够时间作用于位线之间潜在缺陷，需要持续一定时间在位线之间形成高电平和低电平。当持续一定时间后，位线之间潜在缺陷因位线之间高电平和低电平形成的电压差作用下会增强位线之间潜在缺陷引起的漏电，进而加重位线之间潜在缺陷。例如，当位线之间的潜在缺陷是位线之间的绝缘层中进入了杂质，随着电压差的作用，进入绝缘层的杂质逐渐增多，位线之间的漏电流也将逐渐的增强，进而放大和加重了位线之间的缺陷，在检测的时候能够检测出来。

优选的本实施例中，保持一定时间段的相邻位线之间形成的高电平和低电平的时间为1秒。也即是当相邻位线之间形成高电平和低电平之后，保持相邻位线之间形成的电压差1秒的时间，以位线之间的漏电增强和加重，位线之间存在的潜在缺陷足够的放大和足够的加重，进而在检测时能够更准确的确定存储器存在的缺陷。需要说明的是本发明实施例中所限定的时间只是本发明的一种优选实施方式，本领域技术人员应该理解的是本发明可以应用于任何为足够加重存储阵列位线之间潜在缺陷的时间。

本发明实施例中的一种优选实施方式，保持一定时间段的相邻位线之间形成的高电平和低电平的时间为2秒。

本发明实施例中的一种优选实施方式，保持一定时间段的相邻位线之间形成的高电平和低电平的时间为3秒。

本发明实施例中提供的技术方案，相邻位线之间形成的高电平和低电平使相邻位线之间存在电压差，在位线之间电压差的作用下，位线之间的漏电流逐渐增强，同时使位线之间的潜在缺陷逐渐的加重，显露出来，进而在对存储器进行检测的时候能够检测出存储器存储阵列中位线之间存在的潜在缺陷。因此，本发明技术方案一定程度上减少了存储器在使用过程中，位线之间潜在缺陷因循环的读取和写入呈现出来，并造成数据读取错误等，提升了存储器读取数据的准确度，进一步保证存储器产品的质量。

图6是本发明实施例二中在存储阵列中相连位线之间和相邻字线之间形成的高电平和低电平的示意图。如图6所示，本实施例中与实施例一不同的是对对存储阵列中偶数行（WLn+1、WLn+3）字线施加低电平和奇数行（WLn、WLn+2）字线施加高电平；对存储阵列中偶数列（BLn+1、BLn+3）位线施加高电平，其中奇数列（BLn、BLn+2）位线在位线上导通的存储单元的作用下将其拉低到低电平。对偶数列（BLn+1、BLn+3）位线施加高电平后，根据对存储单元的编程形成的高阈值电压存储单元和低阈值电压存储单元分布，奇数列位线上的低阈值电压存储单元在字线高电平下导通，将奇数列的位线下拉到低电平，实现在相邻位线之间形成高低电平。

本发明实施例中提供的技术方案，相邻位线之间形成的高电平和低电平使相邻位线之间存在电压差，在位线之间电压差的作用下，位线之间的漏电流逐渐增强，同时使位线之间的潜在缺陷逐渐的加重，显露出来，进而在对存储器进行检测的时候能够检测出存储器存储阵列中位线之间存在的潜在缺陷。因此，本发明技术方案一定程度上减少了存储器在使用过程中，位线之间潜在缺陷因循环的读取和写入呈现出来，并造成数据读取错误等，提升了存储器读取数据的准确度，进一步保证存储器产品的质量。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种增强存储阵列位线缺陷漏电的方法，其特征在于，包括：

对存储阵列进行编程或擦除，形成棋盘格测试图形；所述形成棋盘格测试图形指所述存储阵列中形成的高阈值电压存储单元和低阈值电压存储单元依次间隔排列形成的所述高阈值电压存储单元和所述低阈值电压存储单元分布；

在所述存储阵列相邻位线之间和相邻字线之间形成高电平和低电平；其中，所述高电平的电压值处于所述高阈值电压存储单元中形成的高阈值电压和所述低阈值电压存储单元中形成的低阈值电压之间；

持续一定时间所述在存储阵列相邻位线之间和相邻字线之间形成的高电平和低电平，根据所述相邻位线之间形成的高低平和低电平的电压差增强所述存储阵列位线之间潜在缺陷的漏电。

2.如权利要求1所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述在存储阵列相邻位线之间和相邻字线之间形成高电平和低电平，包括：

对存储阵列中奇数行字线施加低电平和偶数行字线施加高电平；

对所述存储阵列中奇数列位线施加高电平，其中偶数列位线在位线上导通存储单元作用下处于低电平。

3.如权利要求1所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述在存储阵列相邻位线之间和相邻字线之间形成高电平和低电平，包括：

对存储阵列中奇数行字线施加高电平和偶数行字线施加低电平；

对所述存储阵列中偶数列位线施加高电平，其中奇数列位线在位线上导通存储单元作用下处于低电平。

4.如权利要求1所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述高电平为4V。

5.如权利要求1所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述持续一定时间为1秒—3秒。

6.如权利要求5所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述持续一定时间为2秒。

7.如权利要求1所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述存储阵列为NOR型闪存存储阵列。

8.如权利要求7所述的增强存储阵列位线缺陷漏电的方法，其特征在于，所述对存储阵列进行编程采用热电子注入方式。