CN107103926B - 挥发性半导体存储装置、其再新控制电路及方法 - Google Patents

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Abstract

本发明公开一种挥发性半导体存储装置、其再新控制电路及方法。所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制电路包括：第1比较部件，将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号，停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的临界电压为止。此处，所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元是形成在与所述通常存储用存储单元的阵列邻接的区域中。

Description

挥发性半导体存储装置、其再新控制电路及方法
技术领域
本发明涉及一种动态存取存储体(以下称作DRAM)等挥发性半导体存储装置的再新(refresh)控制电路及方法与挥发性半导体存储装置。
背景技术
图1是表示现有例的DRAM的存储单元(memory cell)MC1与再新控制电路的结构例的电路图。图1中，包括再新控制器10以及锁存型读出放大器11(latch-type senseamplifier)，位线BL及/BL连接至锁存型读出放大器11，通常存储用存储单元MC1是具备金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管(transistor)Q1以及电容器(capacitor)C1而构成。此处，电容器C1是通过利用一对电极膜夹住绝缘膜而形成。由锁存型读出放大器11经由位线(bit line)BL来从存储单元MC1的MOS晶体管Q1的漏极(drain)读出存储电压Vsn，来进行数据的判定。此处，在电容器C1中蓄积有电荷时，对于MOS晶体管Q1而言成为逆偏压状态，因此从电容器C1沿基板方向产生漏(leak)电流，从而产生电荷放电。因此，在DRAM中，对于各个位(bit)的存储单元MC1，必须定期地使存储单元MC1的状态复原，将此称作再新。在再新时，具体而言，通过选择字符线(word line)WL及位线BL来将选择用MOS晶体管Q1设为导通，根据要存储的数据来将规定的存储电压充电至电容器C1。该再新例如是以64ms的时间间隔来进行。
若假设DRAM的再新所耗费的消耗电力在所有存储单元中均相同，且在1次再新动作中耗费的消耗电流是固定的，则为了降低在再新动作中耗费的所有消耗电流，只要加长再新间隔，减少每单位时间的再新动作的次数即可。然而，理想的是，自我再新(selfrefresh)时的消耗电流少，因此再新间隔被控制为，在存储单元的特性(停顿(pause)时间特性)允许的范围内尽可能延长。此处，停顿时间特性存在温度依存性，在DRAM的存储单元中，温度越高则停顿时间越短，温度越低则停顿时间越长。
例如在专利文献1中揭示了：为了削减低温时的消耗电流，使DRAM的自我再新周期根据停顿特性的温度依存性来变化。具体而言，由第1电流生成电路、第2电流生成电路、脉波(pulse)信号生成电路以及计数器(counter)电路构成定时器(timer)电路。第1电流生成电路生成具备正的温度系数的第1电流I1，第2电流生成电路生成实质上不具备温度系数的固定值的第2电流I2，脉波信号生成电路生成具备与第1电流及第2电流之和的电流(I1+I2)相应的周期的脉波信号。计数器电路对由脉波信号生成电路所生成的脉波信号进行分频而输出定时器信号。
现有技术文献
专利文献
专利文献1：日本专利特开2006-228383号公报
非专利文献
非专利文献1：木原雄治等，「使用DRAM技术的新型SRAM技术」，电子通信资讯学会论文志，C，电子学，J89-C(10)，pp.725-734，2006年10月1日
[发明所欲解决的课题]
但是，专利文献1的再新控制电路存在下述问题，即，必须具备第1电流生成电路、第2电流生成电路、脉波信号生成电路与计数器电路，因此电路规模变得极大。
如上所述，DRAM的再新例如是以64ms的时间间隔来进行，例如在30度以上的高温下，这是合理(reasonable)的，但在例如20度左右的室温(低温)下是超规格(overspec)的，在室温(低温)下也必须适当地控制再新周期。
发明内容
本发明的目的在于解决以上的问题，提供一种挥发性半导体存储装置的再新控制电路及方法与挥发性半导体存储装置，能以比现有技术简单的电路结构来控制再新周期，以使室温下的消耗电力变小。
[解决课题的手段]
第1发明的挥发性半导体存储装置的再新控制电路中，所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制电路的特征在于包括：
第1比较部件，将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号，
停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的临界电压为止。
所述挥发性半导体存储装置的再新控制电路的特征在于，所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元是形成在与所述通常存储用存储单元的阵列(array)邻接的区域中。
而且，所述挥发性半导体存储装置的再新控制电路的特征在于，所述第1比较部件包括：
差动放大器，对所述挥发性半导体存储装置的存储电压与规定的临界电压进行差动放大；以及
数字(digital)化电路，将来自所述差动放大器的电压数字化，以产生所述比较结果信号。
进而，所述挥发性半导体存储装置的再新控制电路的特征在于，所述差动放大器基于指示所述存储单元自我再新的再新信号而设为动作状态。
进而，所述挥发性半导体存储装置的再新控制电路的特征在于，所述临界电压是基于针对多个所述存储单元的存储电压的累积分布来统计性地决定。
此处，所述挥发性半导体存储装置的再新控制电路的特征在于，所述存储电压的累积分布是在所述挥发性半导体存储装置的最差环境状态下测定所得。
所述挥发性半导体存储装置的再新控制电路中，所述临界电压被设定在所述挥发性半导体存储装置的电源电压至所述电源电压的1/2电压之间。
而且，所述挥发性半导体存储装置的再新控制电路的特征在于，所述临界电压被设定为所述挥发性半导体存储装置的电源电压的3/4。
进而，所述挥发性半导体存储装置的再新控制电路的特征在于包括：
开关部件，基于规定的控制信号，来将所述挥发性半导体存储装置的通常存储用存储单元的存储电压选择性地连接于电源电压；以及
第2比较部件，判断所述挥发性半导体存储装置的通常存储用存储单元的存储电压是否进入判断所述存储电压已下降的规定的临界值范围内，在进入所述临界值范围内时产生所述控制信号，
所述开关部件基于产生的所述控制信号来再新所述存储单元。
此处，所述挥发性半导体存储装置的再新控制电路的特征在于，所述存储电压具有高电平与低电平这二值，
(1)当所述通常存储用存储单元存储有所述高电平的存储电压时，所述临界值范围小于比所述电源电压低的电压，
(2)当所述通常存储用存储单元存储有所述低电平的存储电压时，所述临界值范围小于接地电压。
此处，所述挥发性半导体存储装置的再新控制电路的特征在于，所述开关部件为薄膜晶体管(Thin Film Transistor，TFT)型金属氧化物半导体晶体管。
第2发明的挥发性半导体存储装置的特征在于包括所述挥发性半导体存储装置的再新控制电路。
第3发明的挥发性半导体存储装置的再新控制方法中，所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制方法的特征在于包括下述步骤：
通过第1比较部件将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号；以及
停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的临界电压为止。
所述挥发性半导体存储装置的再新控制方法的特征在于还包括下述步骤：
通过第2比较部件判断所述挥发性半导体存储装置的通常存储用存储单元的存储电压是否进入判断所述存储电压已下降的规定的临界值范围内，在进入所述临界值范围内时产生控制信号；以及
通过开关部件基于产生的所述控制信号来再新所述存储单元，所述开关部件基于所述控制信号来将所述挥发性半导体存储装置的通常存储用存储单元的存储电压选择性地连接于电源电压。
[发明的效果]
根据本发明的挥发性半导体存储装置的再新控制电路及方法，能以比现有技术简单的电路结构来控制再新周期，以减小室温下的消耗电力。
附图说明
图1是表示现有例的DRAM的存储单元MC1与再新控制电路的结构例的电路图；
图2是表示本发明的实施方式1的、与DRAM的存储单元MC1不同的电平(level)测定用存储单元MC11与再新控制电路的结构例的电路图；
图3是表示使用图2的再新控制电路的DRAM的布局(layout)的平面图；
图4A是表示图2的电平(level)测定用存储单元MC11的附近布局的平面图；
图4B是关于图4A的A-A'线的纵剖视图；
图5A是表示图2的差动放大器12的结构例的电路图；
图5B是表示图5A的差动放大器12的布局的平面图；
图6是表示在使用图2的再新控制电路的DRAM中从存储单元读出高电平(highlevel)的数据时的动作的时序图(timing chart)；
图7是表示在使用图2的再新控制电路的DRAM中从存储单元读出低电平(lowlevel)的数据时的动作的时序图；
图8是表示本发明的实施方式2的DRAM的存储单元MC1的再新控制电路的结构例的电路图。
图9是表示图8的再新控制电路的动作的时序图；
图10A是实施方式1的实测结果，是表示再新时间Tref的累积分布图；
图10B是表示在高温时从再新算起64ms后的高电平的存储电压Vsn的分布(假定为标准分布)图；
图11A是表示在高温时从再新算起64ms后的存储电压Vsn的分布(假定为标准分布)图；
图11B是表示在低温时从再新算起64ms后的存储电压Vsn的分布(假定为标准分布)图。
符号说明
10：再新控制器
11：锁存型读出放大器
12：差动放大器
13：基准电压源
14：数字化电路
15、16、17：比较器
15R、16R、17R：基准电压源
19：控制信号产生器
20：通常存储用存储单元阵列
21：列冗余用存储单元阵列
22：行冗余用存储单元阵列
23：差动放大器阵列
24：漏电监测用存储单元阵列
51：半导体基板
51P：P阱区域
52～58、60：绝缘膜
61、62：电极膜
71、72、75、76、78：通路导体
73、74、77：导体膜
100：存储电压监测电路
101：再新控制电路
BL、/BL、BL1～BL3：位线
C1、C11：电容器
M1～M14、M11～M17：金属线
MC1、MC11：存储单元
MT1～MT5：模型晶体管
Q1、Q11～Q13、Q21～Q25：MOS晶体管
Q11A～Q13A、Q21A～Q25A：主动区域
Q2T：TFT型MOS晶体管
RD：漏极区域
RG：栅极区域
RS：源极区域
S15、S16、S17：比较结果信号
Sac：控制信号
Src：再新控制信号
Sref：再新信号
Vbb：半导体基板的反向偏压电压
Vdd：电源电压
Vkk：字符线的非选择电压
Vmon：监测电压
Vmv：标准分布的中央值
Vout：输出电压
Vpp：数据读出用高电压
Vref：基准电压(临界电压)
Vdd/2、Vref1、Vref2：临界电压
Vsn、Vsn1：存储电压
Vss：接地电压
WL：字符线
具体实施方式
以下，参照附图来说明本发明的实施方式。另外，在以下的各实施方式中，对于同样的构成要素标注相同的符号。
实施方式1.
图2是表示本发明的实施方式1的、与DRAM的存储单元MC1不同的电平测定用存储单元MC11与再新控制电路的结构例的电路图，图3是表示使用图2的再新控制电路的DRAM的布局的平面图。图2的再新控制电路的特征在于，在图3的漏电监测(leak monitor)用存储单元阵列24的区域(是位于通常存储用存储单元阵列20的附近且可监控其温度的区域)内具备与DRAM的存储单元MC1不同的电平测定用存储单元MC11，且再新控制电路具备存储电压监测电路100，该存储电压监测电路100对存储单元MC11的电容器C11的存储电压Vsn进行测定并基于测定结果来产生使再新控制器10跳过(skip)自我再新的再新控制信号Src。
在图2中，存储电压监测电路100具备存储单元MC11、差动放大器12及数字化电路14。存储单元MC11具备选择用MOS晶体管Q11与作为存储元件的电容器C11。MOS晶体管Q11的漏极(drain)连接于位线BL，其栅极(gate)连接于字符线WL。MOS晶体管Q11的源极(source)经由电容器C11而连接于电压Vdd/2的电压源。此处，Vdd为电源电压。
电容器C11的存储电压Vsn被施加至差动放大器12的反相输入端子，另一方面，从基准电压源13对非反相输入端子施加基准电压(临界电压)Vref。差动放大器12根据对非反相输入端子施加的电压来将对反相输入端子施加的电压进行差动放大后，将差动放大后的电压输出至数字化电路14。数字化电路14例如包含具有规定的临界电压且对输入电压进行二值化的反相器，将输入电压与规定的临界电压进行比较，若为临界电压以上，则产生高电平(1)的再新控制信号Src(比较结果信号)，另一方面，若小于临界电压，则产生低电平(0)的再新控制信号Src。再新控制信号Src被输出至用于DRAM的公知的再新控制器(refreshcontroller)10。再新控制器10利用公知的方法来产生再新信号Sref以控制DRAM的动作，但以下述方式进行控制，即：响应高电平(1)的再新控制信号Src来跳过(停止)自我再新，另一方面，响应低电平(0)的再新控制信号Src而不跳过(停止)自我再新。
在图3的布局例中，DRAM在半导体基板上具有以下的区域。
(1)例如呈格子形状地配置有图1的多个存储单元MC1的通常存储用存储单元阵列20；
(2)列(row)冗余(redundant)用存储单元阵列21；
(3)行(column)冗余用存储单元阵列22；
(4)具备多个差动放大器12的差动放大器阵列23；
(5)例如以规定的行形状而配置有例如图2的多个存储单元MC11的漏电监测用存储单元阵列24。
此处，漏电监测用存储单元阵列24是配置在DRAM整体的端部附近且与通常存储用存储单元阵列20邻接的附近，且形成在可对存储用存储单元MC1的温度进行监测的位置。而且，差动放大器阵列23是配置在监测用存储单元阵列24的附近。通过设置多个漏电监测用存储单元，从而可应对漏电监测的漏电偏差。考虑可利用数十组(set)的搭载来进行应对，但具体的数量须考虑制作工艺(process)的偏差等来决定。
图4A是表示图2的电平测定用存储单元MC11的附近布局的平面图，图4B是关于图4A的A-A'线的纵剖视图。
图4A中，在半导体基板51上形成有用于存储电压监测电路100的多个MOS晶体管Q11～Q13，且以从各MOS晶体管Q11～Q13的各源极引出漏电监测用的金属(metal)线M1～M3的方式而形成。另外，Q11A、Q12A、Q13A是各MOS晶体管Q11～Q13的主动(active)区域，M4是用于将各MOS晶体管Q11～Q13的各栅极予以连接的金属线，BL1、BL2、BL3表示位线。
在图4B的纵剖视图中，MOS晶体管Q12是具备分别形成于半导体基板51上的栅极区域RG、源极区域RS、漏极区域RD与P阱(P-well)区域51P而构成。52～58为层叠的绝缘膜，71、72、75、76、78为通路导体(via conductor)，73、74、77为导体膜(conductor film)。而且，将绝缘膜60夹在电极膜61、62之间而形成电容器C11。
图5A是表示图2的差动放大器12的结构例的电路图。在图5A中，差动放大器12是具备5个MOS晶体管Q21～Q25而构成，MOS晶体管Q25响应来自我再新控制器10的高电平的再新信号Sref而导通，以执行差动放大器12的动作，但响应低电平的再新信号Sref而断开，以截止(cut off)差动放大器12的动作。
图5B是表示图5A的差动放大器12的布局的平面图。如图5B所示，在半导体基板51上形成有5个MOS晶体管Q21～Q25。此处，Q21A～Q25A是各MOS晶体管Q21～Q25的主动区域。而且，金属线M11将MOS晶体管Q21的栅极与MOS晶体管Q22的栅极予以连接。金属线M12将MOS晶体管Q21的源极与MOS晶体管Q22的源极予以连接。金属线M13将MOS晶体管Q22的漏极与MOS晶体管Q24的漏极予以连接，并连接于输出一输出电压Vout的输出端子。金属线M14将MOS晶体管Q21的漏极与MOS晶体管Q23的漏极予以连接。金属线M15连接于MOS晶体管Q24的栅极，并连接于输入基准电压Vref的输入端子。金属线M16连接于MOS晶体管Q23的栅极，并连接于输入监测电压Vmon的输入端子。金属线M17连接于MOS晶体管Q25的栅极并接地。
图6是表示在使用图2的再新控制电路的DRAM中从存储单元读出高电平的数据时的动作的时序图。图7是表示在使用图2的再新控制电路的DRAM中从存储单元读出低电平的数据时的动作的时序图。在图6及图7中，Vdd为电源电压，Vpp为数据读出用高电压，Vss为接地电压，Vkk为字符线WL的非选择电压，Vbb为半导体基板51的反向偏压(back bias)电压。
根据图6可明确的是，在再新前，高电平的存储电压Vsn为电源电压Vdd以下，且随着时间经过而下降，但通过再新而存储电压Vsn上升，进行充电电流的电力消耗。此处，读出放大器的充电电流充分小于存储单元的漏电流。而且，根据图7可明确的是，在再新前，低电平的存储电压Vsn随着时间经过而下降，进行放电电流的电力消耗。
本实施方式中，为了减轻尤其是室温下的DRAM的消耗电力，提供图2的再新控制电路。图2的再新控制电路的特征在于，如图3所示，可使用漏电监测用存储单元阵列24的存储单元MC11来作为温度感测器(sensor)，且将DRAM内的存储单元MC11的存储电压Vsn用于再新控制。此处，当存储电压Vsn为规定的临界电压Vref以上时跳过自我再新，但在下降至小于临界电压Vref时启用(enable)自我再新。该临界电压Vref详细而言如后述般，是考虑存储电压Vsn的静态方差(static variance)来决定。关键在于，不需要特别的结构来实现，通过使用该控制方法，再新时间的理论值与实际值之差小。由此，比起现有例，能大幅减轻DRAM的消耗电力。
图5A的差动放大器12中，基于再新信号Sref来启用一次其动作，但随后将其动作截止，因此包含差动放大器12的存储电压监测电路100的消耗电力的平均值非常小，该值如图6及图7所示般远小于再新电流。
存储电压监测电路100的布局如图4A及图4B所示，而监测的存储单元不过是比通常的存储单元(6F2)稍大的尺寸。这意味着尺寸够小。而且，图5A的差动放大器12是具备5个MOS晶体管Q21～Q25而构成，但对DRAM的管芯(die)尺寸的影响小于千兆位级(gigabitclass)的DRAM的0.01％。若考虑管芯尺寸的单位值为10μm，则认为其可充分忽视。
本实施方式的DRAM中，必须设置冗余用存储单元，但设置多少列、多少行的存储单元，是使用存储数据的特性来决定。本实施方式中，可考虑冗余性与电子特性的分布来决定，尤其重要的是温度条件。监测用的存储单元MC11是独立于通常存储单元MC1而设置，监测用的存储单元MC11的数量应以统计学的方式来考虑如下。
漏电监测用存储单元的漏电平必须与最差位(worst bit)的漏电平一致。已知在搭载一定程度以上的位数(G-bit class(千兆位级))的存储体集成电路(IntegratedCircuit，IC)中，尽管也要根据搭载位数而定，但在统计上，作为可进行取样(sampling)的数量，则需要数百组。通过将漏电监测用存储单元配置于存储单元阵列的端部，可配置数百个漏电监测用存储单元数量，但会因差动放大器的增大化而导致芯片面积与消耗电流增加。作为其对策，通过使临界电压Vref的值具备界限(margin)(例如乘以规定的系数)，从而可减少至数十组。此时，关键在于对偏差实施充分的评价。
实施方式2.
图8是表示本发明的实施方式2的、用于DRAM的存储单元MC1的再新控制电路的结构例的电路图。图9是表示图8的再新控制电路的动作的时序图。实施方式2的再新控制电路的特征在于，除了实施方式1的存储电压监测电路100以外，还包括再新控制电路101，该再新控制电路101用于实现比图1的现有例长的再新时间。再新控制电路101是连接于通常存储用存储单元MC1的再新控制电路，且具备例如在非专利文献1中揭示的薄膜晶体管(ThinFilm Transistor，TFT)型P通道MOS晶体管Q2T、比较器(comparator)15、16、17、基准电压源15R、16R、17R以及控制信号产生器19而构成。此处，由比较器15、16、17及控制信号产生器19构成1个比较部件。
在图8中，MC1是图1的现有例的通常存储用存储单元，TFT型MOS晶体管Q2T以下述方式而连接。TFT型MOS晶体管Q2T的漏极连接于MOS晶体管Q1的源极，TFT型MOS晶体管Q2T的源极连接于电源电压Vdd，对于TFT型MOS晶体管Q2T的栅极，施加来自控制信号产生器19的控制信号Sac。电容器C1的存储电压Vsn1被输入至3个比较器15、16、17的反相输入端子。
比较器15将所输入的存储电压Vsn1与来自基准电压源15R的临界电压Vref1进行比较，并将比较结果信号S15输出至控制信号产生器19。此处，在Vsn1≥Vref1时输出高电平的比较结果信号S15，另一方面，在Vsn1＜Vref1时输出低电平的比较结果信号S15。比较器16将所输入的存储电压Vsn1与来自基准电压源16R的临界电压Vref2进行比较，并将比较结果信号S16输出至控制信号产生器19。此处，在Vsn1≥Vref2时，输出高电平的比较结果信号S16，另一方面，在Vsn1＜Vref2时，输出低电平的比较结果信号S16。比较器17将所输入的存储电压Vsn1与来自基准电压源17R的临界电压Vdd/2进行比较，并将比较结果信号S17输出至控制信号产生器19。此处，在Vsn1≥Vdd/2时，输出高电平的比较结果信号S17，另一方面，在Vsn1＜Vdd/2时，输出低电平的比较结果信号S17。
另外，临界电压Vref1如图9所示，被设定为当存储单元MC1的存储电平为高电平时存储电压Vsn1下降而需要再新的电压，被设定为Vdd＜Vref1＜Vdd/2的值。具体而言，Vref1被设定为比电源电压Vdd稍高的值。而且，临界电压Vref2如图9所示，被设定为当存储单元MC1的存储电平为低电平时存储电压Vsn1下降而需要再新的电压，例如被设定为Vref2＝Vss(例如接地电压)或Vss的附近值。
控制信号产生器19以下述方式进行判断而产生控制信号Sac，并输出至TFT型MOS晶体管Q2T(参照图9)。
(1)Vsn1≥Vdd/2(存储单元MC1的存储电平为高电平)时，当Vsn1＜Vref1时，产生高电平的控制信号Sac，以对电容器C1进行充电。
(2)Vsn1≥Vdd/2(存储单元MC1的存储电平为高电平)时，当Vsn1≥Vref1时，产生低电平的控制信号Sac。
(3)Vsn1＜Vdd/2(存储单元MC1的存储电平为低电平)时，当Vsn1＜Vref2时，产生高电平的控制信号Sac，以对电容器C1进行充电。
(4)Vsn1＜Vdd/2(存储单元MC1的存储电平为低电平)时，当Vsn1≥Vref2时，产生低电平的控制信号Sac。
根据图9可明确的是，存储单元MC1的存储电平为高电平时，当存储电压Vsn1下降至临界电压Vref1时，控制信号产生器19产生高电平的控制信号Sac，将TFT型MOS晶体管Q2T导通以对电容器C1进行充电，从而使存储电压Vsn1上升。而且，存储单元MC1的存储电平为低电平时，当存储电压Vsn1下降至临界电压Vref2时，控制信号产生器19产生高电平的控制信号Sac，将TFT型MOS晶体管Q2T导通以对电容器C1进行充电，从而使存储电压Vsn1上升。由此，能实现比图1的现有例长的再新时间。
在以上的实施方式2中，使用了TFT型MOS晶体管Q2T，但本发明并不限于此，也可使用其他类型的MOS晶体管等开关部件。
而且，在实施方式2中，具备实施方式1的再新控制电路，但本发明并不限于此，也可由实施方式2的再新控制电路单独构成。
[实施例]
在以下的实施例中，关于考虑到DRAM的多个存储单元MC1、MC11时、本发明者的模拟(simulation)及其结果与实施方式1中的临界电压Vref的电压设定而于以下进行说明。
图10A是实施方式1的实测结果，是表示再新时间Tref的累积次数分布图。图10B是表示在高温时从再新算起64ms后的高电平的存储电压Vsn的分布(假定为标准分布)图。图11A是表示在高温时从再新算起64ms后的存储电压Vsn的分布(假定为标准分布)图。图11B是表示例如在20度等的室温即低温时从再新算起64ms后的存储电压Vsn的分布(假定为标准分布)图。另外，在图10A中，表示不同的制作工艺角(process corner)FF、SS、TT、FS、SF的各模型(model)晶体管MT1～MT5的再新时间的模拟结果。
在设计时，关键事项在于：根据各种制作工艺条件分配实验的结果来求出冗余用存储单元(冗余列、冗余行)的所需数量，从而设计出可通过置换前测试(test)或者多重置换等，将异常的存储单元全部置换为遵循标准分布的正常存储单元的DRAM。基于该想法而设计出的DRAM中，在冗余置换后，所有存储单元的再新时间可认为是标准分布。在冗余的存储单元的置换后，求出标准偏差σ，随后求出X值。X值是表示在标准偏差的多少倍处存在最差位的基准。该X值是基本上相依于搭载存储体容量的值，但可通过冗余置换的效果来得到缓和，因此成为将该效果考虑在内的值。通过冗余置换，存储单元中的高电平的存储电压Vsn如图10B的图所示，存在于电源电压Vdd附近至电压(Vmv-Xσ)之间，最差位为电压(Vmv-Xσ)的位。此处，Vmv为标准分布的中央值。在考虑所有位均符合标准分布的存储体IC的情况下，可仅着眼于最差位的电位状况来推进讨论。
根据图11A可明确的是，在高温时，可根据将冗余用存储单元的置换考虑在内的Xσ来求出再新前的电压降(Vmv-Xσ)。根据图11B可知的是，在室温等低温时，再新前的下降电压的分布偏移至电源电压Vdd侧，因此只要最差位的电压降成为比电压(Vmv-Xσ)的一半值高的值，则在跳过一次再新的情况下，在下次再新时，最差位将成为比(Vmv-Xσ)高的值，因此数据得以保持。
在实际的装置(device)中的应用时，为了利用最差位的值来判断有无跳过，可考虑将差动放大器12的临界电压Vref设为(3/4)Vdd。
在环境状态差的高温时，若临界电压Vref＝(3/4)Vdd，则图2的存储电压(等同于最差位的电压)将低于该值，因此将无法跳过再新。
在低温时，图2的存储电压(等同于最差位的电压)高于临界电压Vref，因此可跳过再新。在出货检查时，跳过再新后必须通过存储电压监测电路100来执行扫描测试(scantest)。即使在DRAM中存在不良位的情况下，也可如图11A般通过冗余存储单元来进行置换，因此既可确保对DRAM的可靠性，又可适当地执行再新。
另外，以上的实施方式中，将临界电压Vref例如设定为(3/4)Vdd，但本发明并不限于此，也可设定为电源电压Vdd与Vdd/2之间的电压。
以上的实施方式中，对DRAM的再新控制电路进行了说明，但本发明并不限于此，能适用于DRAM以外的挥发性半导体存储装置的再新控制电路。
对于图1、图2及图8的存储单元MC1、MC11，仅图示了1个，但这是为了便于说明，为了构成DRAM，须设置多个存储单元MC1、MC11。
[工业上的可利用性]
如以上所详述般，根据本发明的挥发性半导体存储装置的再新控制电路及方法，能以比现有技术简单的电路结构来控制再新周期，以减小消耗电力。

Claims (12)

1.一种挥发性半导体存储装置的再新控制电路，所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制电路包括：
第1比较部件，将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号，停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的所述临界电压为止；
开关部件，基于规定的控制信号，来将所述挥发性半导体存储装置的所述通常存储用存储单元的存储电压选择性地连接于电源电压；以及
第2比较部件，判断所述挥发性半导体存储装置的所述通常存储用存储单元的存储电压为高电平与低电平这二值之一，并且判断所述存储电压是否进入判断所述存储电压已下降的规定的临界值范围内，在进入所述临界值范围内时产生所述控制信号，所述开关部件基于产生的所述控制信号来再新所述存储单元。
2.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中
所述挥发性半导体存储装置的与所述通常存储用存储单元不同的存储单元是形成在与所述通常存储用存储单元的阵列邻接的区域中。
3.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中
所述第1比较部件包括：
差动放大器，对所述挥发性半导体存储装置的存储电压与规定的所述临界电压进行差动放大；以及
数字化电路，将来自所述差动放大器的电压数字化，以产生所述比较结果信号。
4.如权利要求3所述的挥发性半导体存储装置的再新控制电路，其中
所述差动放大器基于指示所述存储单元自我再新的再新信号而设为动作状态。
5.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中
所述临界电压是基于针对多个所述存储单元的存储电压的累积分布来统计性地决定。
6.如权利要求5所述的挥发性半导体存储装置的再新控制电路，其中
所述存储电压的累积分布是在所述挥发性半导体存储装置的最差环境状态下测定所得。
7.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中
所述临界电压被设定在所述挥发性半导体存储装置的电源电压至所述电源电压的1/2电压之间。
8.如权利要求7所述的挥发性半导体存储装置的再新控制电路，其中
所述临界电压被设定为所述挥发性半导体存储装置的电源电压的3/4。
9.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中，
(1)当所述通常存储用存储单元存储有所述高电平的存储电压时，所述临界值范围小于比所述电源电压低的电压，
(2)当所述通常存储用存储单元存储有所述低电平的存储电压时，所述临界值范围小于接地电压。
10.如权利要求1所述的挥发性半导体存储装置的再新控制电路，其中
所述开关部件为薄膜晶体管型金属氧化物半导体晶体管。
11.一种挥发性半导体存储装置，其特征在于包括如权利要求1所述的挥发性半导体存储装置的再新控制电路。
12.一种挥发性半导体存储装置的再新控制方法，所述挥发性半导体存储装置包括各自具有选择用晶体管与存储元件的多个存储单元，所述挥发性半导体存储装置的再新控制方法包括下述步骤：
通过第1比较部件将所述挥发性半导体存储装置的与通常存储用存储单元不同的存储单元的存储电压跟规定的临界电压进行比较，并输出比较结果信号；
停止所述存储单元的自我再新，直至所述存储电压下降至小于规定的所述临界电压为止；
通过第2比较部件判断所述挥发性半导体存储装置的所述通常存储用存储单元的存储电压为高电平与低电平这二值之一，并且判断所述存储电压是否进入判断所述存储电压已下降的规定的临界值范围内，在进入所述临界值范围内时产生控制信号；以及
通过开关部件基于产生的所述控制信号来再新所述存储单元，所述开关部件基于所述控制信号来将所述挥发性半导体存储装置的所述通常存储用存储单元的存储电压选择性地连接于电源电压。
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